KR100986859B1 - 후막 버퍼영역을 갖는 ｉｇｂｔ - Google Patents

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Abstract

절연 게이트 양극 트랜지스터(IGBT)(도 9)는 자가-클램핑된 유도 스위칭 및 장치 제조를 개선하기 위하여 늘어난 도핑을 갖는 후막 버퍼영역을 가진다. 플래너 또는 트렌치 게이트 IGBT는 25 미크론 이상의 두께를 갖는 버퍼층을 갖는다. 버퍼층은 충분히 고농도로 도핑됨으로서 그 캐리어들은 특히 N 버퍼와 N 드리프트 영역 사이의 천이에서 소수캐리어들보다 더 많아진다.
도핑, 클램핑, 게이트, 제어, 고농도, 캐리어, 버퍼, 두께, 소스, 드리프트

Description

후막 버퍼영역을 갖는 ＩＧＢＴ{IGBT having thick buffer region}
본 출원은 2002년 1월 18일 출원된 미합중국 특허출원번호 제 10/050,976호의 우선권을 주장한다.
절연 게이트 양극 트랜지스터(IGBT)는 자동차 점화 시스템용으로 대중화된 제어장치이다. IGBT는 매우 낮은 저항으로 많은 전류를 실어 나를 수 있고, 낮은 전압 게이트로 빠른 온/오프 스위칭이 가능하다. 그들은 DMOS 장치의 제어특성과 사이리스터의 전류 전송 용량을 결합한다.
전형적인 IGBT가 도 3a에 도시된다. 당해 기술분야의 당업자는 IGBT가 에미터를 가진 소스와 베이스들의 셀룰러 배열내에 형성되어진 것을 이해할 것이다. 도 3에 도시된 바와 같이, IGBT(10)는 P-형 베이스 영역(3)에 의해 둘러싸인 N+ 소스영역(2)을 포함하는 에피텍셜층(11)을 가진다. 저농도로 도프된 N 드리프트 영역(5)은 고농도로 도프된 N 버퍼영역(7) 위에 놓인다. 에피텍셜층(11)은 고농도의 P 도프된 기판(9)의 최상부상에 형성된다. 장치의 최상부상에는 이산화규소로 대표되는 게이트 절연층(17)이 에피텍셜층(11)의 최상부를 덮는다. 폴리실리콘(19)으로 대표되는 게이트 도전층은 절연층(17)을 덮고 그리고 게이트 전극을 형성한다. 또 다른 절연층(21)은 폴리실리콘을 덮고 그리고 금속 콘택층(23)은 각 셀의 소스(2)와 베이스(3)에 접촉된다. 전술한 것은 표면상에 게이트를 갖는 플래너 장치를 위한 것이다. 그러나, IGBT는 트렌치 게이트를 가진채 제조된다. 도 3b를 보라.
IGBT는 도 1 및 도 2에 도시된 바와 같은 점화 제어회로내에 사용된다. 이들 회로들은 본 발명을 설명하기 위한 명세서의 배경기술 부분에서 논의된다. 논의의 위치와 논의 자체는 회로가 종래기술임을 허용하는 것은 아니다. IGBT(10)가 온-상태일 때, 저전압(VCE(SAT))을 떨어 뜨리고, 전류는 변압기(14)의 1차측(12)을 통해 흐른다. 전압비율은 1차측을 가로지른다. 스파크 플러그가 촉발되었을 때, 대부분의 에너지는 스파크로 방전된다. 만약 잔류 에너지가 있다면, 이는 보조 클램프 회로(30)에 의해 소진된다. 도 1에서 클램프 회로(30a)는 약 400볼트의 누적 브레이크다운 전압을 가진, 한쌍 또는 다중 쌍의 제너 다이오드(20, 22)이다. 도 2에서, 클램프 회로(30b)는 저항(R1, R2)과 한쌍 또는 다중쌍의 제너 다이오드(24)를 포함하는 전압 분할기이다. 게이트 신호가 제거된 후, 잔류 에너지를 소진하고 국지적인 고장을 방지하기 위하여 보조회로(30)는 IGBT(10)를 온-상태로 유지한다.
보조회로(30)용 전압은 시간 초과 에너지를 소진하기 위하여 제너 다이오드에 의해 설정된다. 예를 들어 망가진 스파크 플러그 배선 또는 더러워진 플러그에 기인한 스파크가 없다면 문제가 생긴다. 이것은 2차측(16)을 개방된 채로 남겨두고 그리고 인덕터(12, 16)에 저장된 에너지를 남겨놓는다. 게이트가 꺼질 때, 1차측(12)에 저장된 에너지는 2차측(16)에 전달되지 못한다. 1차측(16)은 제너들이 브레이크다운될 때까지 전압을 상승시키게 된다. 자가-클램프 유도 스위칭(SCIS)모드에서, 콜렉터 전류(Izener)의 일부는 IGBT(10)를 온-상태로 유지하기 위하여 콜렉터로부터 게이트 내로 돌려진다. 그 다음, 1차측 인덕터(12)에 저장된 에너지는 게이트 신호가 제거된 후라도 소진될 것이다.
SCIS모드에서, IGBT는 비정상 동작조건중일 때 점화코일내에 저장된 모든 에너지를 흡수할 수 있어야만 한다. 이러한 비정상 동작조건중 가장 일반적인 것은 2차측의 개방이다. N 버퍼층(7)은 IGBT의 SCIS 에너지 밀도의 향상에 중요한 역할을 한다.
P 베이스(3), N 영역(5, 7) 및 P 콜렉터(9)에 의해 형성된 트랜지스터의 기생 p-n-p 전류게인(αp-n-p)을 줄이기 위하여 버퍼 쉬트 저항을 최소로 하거나 통합 버퍼 전하를 증가하는 것이 중요하다. αp-n-p 의 감소는 SCIS 에너지 밀도를 증가시킨다. IGBT(도 5, 6 참조)의 이전 세대들은 상대적으로 얇은 N 버퍼영역을 갖었다. 이와 같은 장치에 대해 더 오래된 깊은 접합 셀기술을 가지고 더 얇은 버퍼층은 시작 웨이퍼의 가격을 줄이고, 그리고 증가된 온-상태 전압강하에 기인한 다이 크기를 최소화한다.
더 최근의 장치들은 얕은 플래너 접합 또는 트렌치 셀룰러 기술을 가진 셀룰러 구조를 이용함으로서 온-상태 전압강하를 크게 줄이는 설계를 사용한다. 이들 설계들은 등가 온-상태 전압강하를 유지하는 동안 N 버퍼 쉬트 저항이 줄어드는 것을 허용한다. 더 새로운 설계들은 (1)버퍼의 순피크 도핑농도를 증가시키고, (2)버 퍼의 두께를 이전의 설계와 같이 유지함으로서 버퍼 쉬트 저항을 줄인다. 그러나, 얇은 버퍼영역은 여러가지 약점을 갖는다. 그들의 통합 전하를 제어하는 것이 종종 어렵다. 전형적으로 얇은 버퍼들은 12 미크론 또는 그 이하이다. 이들 층들은 에피텍셜 증착에 의해 만들어지고 몇 미크론 만의 에피텍셜 성장에 포함된 작은 에러들은 드라마틱하게 원치않는 결과를 일으킬 수 있다. 에피텍셜층(7)의 성장과정중 및 고온의 웨이퍼 제조과정중의 P+ 기판의 외부확산 때문에 박막층은 통합 버퍼전하 또는 버퍼 쉬트 저항을 제어하기 어렵게 만든다. 기판으로부터 버퍼영역내로의 P-형 도펀트 이동은 버퍼영역의 원하던 전하 분포를 감소시킨다.
종래의 설계의 특성들이 도 5 및 도 6에 도시된다. SCIS 용량은 IGBT의 기생 p-n-p 전류게인(αp-n-p)에 직접적으로 관련된다. 이것이 영역(3, 5/7, 9)의 게인이다. αp-n-p 은 SCIS 클램핑 위상동안 전류를 통과시키기 위하여 MOS 채널을 통해 드리프트하는데 필요한 전자전류의 레벨을 결정한다. 전자전류의 양은 필요한 p-n-p 베이스 전자전류를 전송하기 위하여 얼마나 높은 전압레벨에서 IGBT 게이트가 구동되어야만 하는지를 결정한다. SCIS 동안, IGBT P 베이스의 접합온도는 증가하고, 이로서 열적으로 생성된 전자누설전류의 레벨이 증가한다. 누설전류는 게이트 제어 MOS 채널을 통해 공급되어질 전자전류의 양을 감소시키는 p-n-p 베이스 전류의 또 다른 소스이다. 만약 IGBT가 높은 레벨의 SCIS 에너지로 강제된다면, P 베이스 접합에서의 온도는 모든 전자전류가 열적으로 생성된 누설전류에 의해 공급되어질 수 있는 레벨에 도달할 수 있다. 그러한 포인트에서 IGBT는 게이트 제어를 상실하고, 열적 상승이 일어나며, IGBT의 클램핑 기능이 고장난다. 이것은 J총합ㆍE의 곱으로부터의 열전달 때문에 버퍼의 수명(τp)은 버퍼의 온도가 증가함에 따라 증가한다는 라는 사실에 의해 더 이루어진다. 캐리어의 수명이 증가함에 따라, p-n-p의 에미터 접합 효율(ｒp-n-p)이 대응되게 증가하고, 이는 차례로 게인(αp-n-p)을 증가시킨다. 증가하는 αp-n-p 는 총장치전류(I정공 + I전자)를 통과시키기 위한 MOS 채널을 통해 드리프트하는데 필요한 전자전류의 더 낮은 레벨을 초래한다. 따라서, 장치는 더 낮은 SCIS 에너지 밀도를 초래하는 더 낮은 순간피크 접합온도에서 고장난다.
도 5는 4.88E+13 a/cm2의 통합전하 및 169Ω/sq의 버퍼 쉬트 저장을 가지는 8.4 미크론 두께인 버퍼에 대해, SCIS의 클램프 위상동안 피크 전력소진의 수평위치를 포함하는 수직 도핑, E필드, 전자 및 정공 캐리어 농도 및 총전류밀도(J총합) 분포를 나타낸다. 이는 p-n-p 에미터 접합효율(ｒp-n-p)이 버퍼 전체를 통해 높고, 주입된 전자 및 정공의 캐리어 농도 둘 다가 피크 버퍼 도핑 농도를 초과하는 것으로 보여질 수 있다. 도 6은 도 5의 수직 도핑분포에 대해 인가되는 310mJ, 14.2A의 SCIS 파형을 도시한다. SCIS 클램핑 위상의 시작에서 αp-n-p 는 2.52이고, 클램프에서 약 95㎲후에 장치 클램프는 고장난다.
IGBT의 실리콘 영역은 SCIS 에너지 밀도용량에 의해 정의된다. 따라서, SCIS 에너지 밀도(mJ/cm2)는,
1. 비용을 줄이기 위해 실리콘 영역의 축소,
2. IGBT의 풋프린트를 프리업 모듈 공간까지 줄이도록,
증가되는 것이 매우 바람직하다. 풋프린트의 60% 축소는 D2Pak(TO-263) 보다는 DPak(TO-252)에서 동일한 SCIS 용량을 주문함으로서 실현될 수 있다. DPak에 동일한 장치 성능을 제공하는 것은 모듈 설계자가 모듈 크기의 증가없이 이러한 기능을 첨가하도록 허용한다.
본 발명은 개선된 SCIS 에너지 소진을 가진 IGBT를 제공한다. IGBT는 기판상에 하나 또는 그 이상의 에피텍셜층을 가진 반도체 기판상에 만들어진다. 기판 또는 콜렉터는 전형적으로는 고농도로 도핑된 P-형 기판이다. 고농도로 도핑된 N 버퍼는 P+기판상에 성장한다. 저농도로 도핑된 N 드리프트층은 N 버퍼층의 최상부상에서 성장한다. 최상부 에피텍셜층은 P-형 절연 베이스영역 및/또는 단일 베이스 영역과 N+ 에미터 영역의 어레이를 갖는다. 전형적인 IGBT는 NPNP 장치이나, PNPN장치를 제공하기 위하여 상대적인 도핑이 뒤바뀔수도 있다. 본 발명은 N 버퍼층을 제공하고, 이는 25 미크론 보다 두꺼우며, 드리프트 끝단에서 버퍼영역내로 주입된 정공 캐리어의 농도가 피크 버퍼 도핑농도 보다 작아지는 도핑농도를 가진다. 버퍼의 도핑 분포는 8.0E16 과 6E17 atom/cm3 사이가 될 수 있다. 이러한 구조는 P-베이스, N-드리프트/N+버퍼, 및 P+ 콜렉터 기판으로 구성되는 진성 p-n-p 트랜지스터의 게인을 감소시킨다. 그러나, 도핑은 허용될 수 있는 한계내에서 포워드 전압강하를 유지하기 충분하고, 적어도 20볼트, 바람직하게는 24볼트의 역 블로킹 전압을 지원할 것이다.
베이스, 드리프트, 및 버퍼층 및 콜렉터 영역으로 구성되는 진성 p-n-p 트랜지스터의 게인은 1 보다 작다. 버퍼영역은 드리프트 영역의 도핑농도 보다 더 큰 도핑농도를 갖는다. 버퍼영역의 도핑농도는 버퍼영역에 걸쳐 실질적으로 일정하다. IGBT는 0.4 미크론 보다 크지 않은 깊이를 가진, 상대적으로 얕은 소스 및 3 미크론 보다 크지 않은 깊이를 가진 베이스를 갖는다. 이것은 채널이 약 1.5 미크론 보다 길지않은 장치를 만들어낸다. 바람직한 실시예에서 셀피치는 20 미크론 이하이다.
도 1 및 도 2는 IGBT를 가진 점화 제어회로를 도시한다.
도 3a는 표면 게이트 IGBT 셀의 단면도이다.
도 3b는 트렌치-게이트 IGBT이다.
도 4는 종래기술의 장치와 본 발명에 따라 만들어진 장치의 도핑 분포 비교이다.
도 5는 종래의 박막 버퍼 IGBT에서 농도, E필드, J총합을 거리의 함수로 도시한 것이다.
도 6은 제 1 수직축상에 베이스/에미터에서의 VCE, 피크온도 및 버퍼에서의 온도를 나타내고, 제 2 수직축상에 콜렉터 전류(IC), VGE, 및 전류게인(Ih/I e)을 나 타내는 타이밍도이다.
도 7 및 도 8은 도 5 및 도 6과 유사하고, 그리고 후막 버퍼(34.8㎛), 약 2.0 E+16 a/cm3 의 버퍼 도핑 및 95 Ω/sq의 버퍼 쉬트 저항을 가진 IGBT의 도핑과 성능을 나타낸다.
도 9 및 도 10은 도 5 및 도 6과 유사하고, 그리고 35 미크론의 버퍼와 1.74 E+17 a/cm3의 버퍼 도핑을 가진 IGBT의 농도와 타이밍 성능을 나타낸다.
본 발명은 SCIS 에너지 밀도를 높이고 SCIS 에너지 밀도 변화 가능성을 줄일 수 있는 IGBT의 수직 버퍼영역 설계를 위한 구조를 제공하는 것이다. 버퍼 두께에 대한 더 넓은 내성을 허용하고 P+ 기판으로부터의 외부확산으로 인한 어피텍셜 버퍼 성장 및 웨이퍼 공정중의 버퍼 쉬트 저항의 변화 가능성을 줄이기 때문에, 본 발명에 의해 만들어진 장치의 허용한계는 증가한다.
도 3a 및 도 3b는 IGBT의 전형적인 표면과 트렌치를 도시하고, N 버퍼영역의 위치를 도시한다. 도 4는 종래기술의 설계(도 5) 및 SCIS 에너지 밀도를 증가시키는 새로운 후막 버퍼층 설계(도 9)를 겹친 것이다. 도 5 내지 도 10에 각각 나타난 시뮬레이션된 예들은 IGBT에 대해 동일한 상대 구조를 사용한다. 도 5-7 및 도 9-10에 도시된 장치 사이의 차이점은 이하에서 지적된다. 도 7은 6.6E+13 a/cm2의 통합 전하 및 95 Ω/sq의 버퍼 쉬트 저항을 가진 도 7에 대한 버퍼가 더 두껍다(34.8㎛)는 점을 제외하면 도 5의 장치와 동일한 분포를 도시한다. 도 8은 도 6과 같이 동일한 SCIS 인가를 받는 버퍼에 대한 SCIS 파형을 도시한다. 장치 클램프는 클램프 시간에서 약 100㎲ 후 고장나고 SCIS 클램핑 위상의 시작에서의 αp-n-p = 1.39 이다.
본 발명에서, N 버퍼층의 두께는 25 미크론 이사으로 증가되고, 피크 도핑농도는 제어됨으로서 버퍼의 드리프트 영역 끝단에서 주입된 정공 캐리어 농도는 IGBT가 피크 SCIS 전력 소진이하일 때, 피크버퍼 도핑농도 보다 작고 그리고/또는 αp-n-p < 1 이다. 피크 파워 소진은 IGBT가 클램핑 전압과 피크 SCIS 전류일 때 일어난다. 본 발명은 특정한 SCIS 에너지에 대하여 클램핑 기능을 유지하는데 필요한 다이의 능동영역을 줄임으로서 장치 비용을 줄이는 데 일조한다. 본 발명은 또한 높은 SCIS 에너지 밀도를 유지하는 동안 40볼트의 역블로킹 용량(BVECO, BVECS, BV ECR) 이상인 IGBT를 설계하는 방법을 제공한다. 도 9로 되돌아가서, 본 발명에 따라 만들어진 IGBT의 도핑이 도시되어 있다. 도핑은 N JFET영역, N 드리프트, N 버퍼 및 P+기판을 통해 P 베이스에 인접한 라인을 따라 이루어진다. 버퍼영역은 약 70 미크론에서 시작되어 약 105 미크론에서 끝난다. 버퍼영역내의 전자의 갯수는 홀의 갯수와 1.74 E+17 a/cm3 도핑 농도를 초과한다. 시뮬레이션 실험은 27℃, 14.2 amps, Vge = 5볼트, Rge = 1 ㏀ 및 αpnp 의 게인 < 1.0 에서 이루어졌다. 시간 약 3.35E-3초에서, 게이트 신호는 꺼지고 코일은 개방된 채로 된다. 전압(VCE)은 0 에서부터 400볼트까지 신속하게 상승한다. 접합온도와 버퍼온도는 예상한대로 상승하고 VGE는 떨어진다. 전류게인은 뾰족한 형태를 갖고 있으나 콜렉터 전류가 거의 0 이 될 때까지 1 미만으로 남는다.
대응되는 시뮬레이션 실험이 종래의 장치와 더 두껍지만 도핑레벨에 변화가 없는 버퍼로 수정된 장치에 대해서 이루어졌다. 종래 장치에 대한 결과가 도 5 및 도 6에 도시된다. 버퍼는 약 70 미크론에서 시작하여 약 80 미크론에서 끝난다. 도 6은 게이트가 약 3.33E-3초에서 꺼진후, 전류게인이 급격히 증가함으로서 장치의 고장을 초래하는 것을 나타내고 있다. 도 7 및 도 8은 후막 버퍼만으로는 전류게인을 줄이는데 충분하지 않다는 것을 나타낸다. 거기의 버퍼층은 약 35 미크론의 두께였으나 버퍼층의 도핑은 종래 장치와 대략 동일하게 1.74E+16 atoms/cm3 였다. 전류게인은 증가하고 장치는 고장날 것이다.
샘플 실시예와 종래기술이 도 4 및 이하의 [표 1]에서 각각 비교된다.
종래 기술 본 발명
소스 0.5 미크론 0.3 미크론
베이스 5.5 미크론 2.5 미크론
채널 길이 4.5 미크론 1.4 미크론
버퍼 두께 10 미크론 35 미크론
버퍼 도핑 1.5E+17 atoms/cm3이하 8.0 E+16 내지 6.0E+17 atoms/cm3
셀 간격 28 미크론 19 미크론
본 발명의 설계는 다이 크기와 성능 사이의 균형을 깨트린다. N 버퍼는 역브레이크다운 전압을 제어한다. 자동차 점화용 IGBT에서, 역브레이크다운 전압은 20볼트 이상이고, 바람직하게는 24 볼트이다. 버퍼는 버퍼의 두께와 도핑에 의해 결정되어지는 전하의 소정량을 구비한다. 종래의 깊은 접합 장치에서, 만약 오래된 버퍼를 더 두껍게 만든다면, 온-상태 전압은 더 높아질 것이다. 목적은 최대로 기 대되는 전류와 SCIS 에너지를 취급할 수 있는 최소 크기의 다이를 갖는 것이다. 후막 버퍼는 온 상태 전압강하를 증가시키는 경향이 있다. 종래기술의 장치에서, 버퍼층의 두께를 1 또는 2 미크론 이내로 제어하는 것은 조심스러웠다. 더 얇은 베이스와 소스를 가짐으로서, 버퍼의 두께를 설정하는 자유를 얻었다. 본 발명으로, 설계자와 생산자는 에피텍셜 버퍼층을 성장시키는데 더 큰 허용범위를 가진다.
IGBT는 설계로 설정된 최대 허용 가능한 레벨을 초과하는 온도로 인하여 고장난다. 전자전류는 채널을 통과하며, 이 채널은 P 베이스내에 형성되고, 드리프트 영역을 N+ 소스에 저항적으로 접촉시킨다. 더 얕은 접합과 더 좁은 셀 피치의 장치에서, 채널밀도는 증가될 수 있다. 이는 더 오래된 깊은 접합장치 보다 더 낮게 채널 전류밀도를 줄인다. 피크 온도는 표면에 있다. 열은 대부분이 전자전류인 누설전류를 생성한다. 발열로 인한 누설전류는 영역(3, 5/7 및 9)에 의해 형성되는 기생 p-n-p의 베이스내로 들어간다. 장치가 가열됨에 따라, 버퍼 가열과 콜렉터 전류 감쇠로 인하여 0.5의 고유게인이 증가하기 때문에 필요한 게이트 바이어스는 줄어든다. 충분히 높은 온도에서, 누설전류가 장치를 온-상태로 유지하는데 충분한 열이 생성될 것이고, 장치는 게이트 제어를 상실하고 클램프 고장이 일어난다. 현대의 얕은 접합장치는 셀 피치를 줄이고, 채널 전류 밀로를 감소시키며, IGBT를 통해 보다 전류 흐름을 보다 균일하게 함으로서 온도를 더 낮추고 있다.
도 6-10에 도시된 시뮬레이션의 결과는 도 5에 따라 만들어진 종래의 장치와 도 7의 더 낮은 도핑을 한 후막 버퍼가 동작조건하에서 고장날 것이라는 것을 나타 내고 있다. 도 6를 고려해 보자. IGBT의 게이트 전압(Vge)은 장치가 스위칭됨에 따라 0 으로 떨어진다. 그러나, 콜렉터 전류(Ic)는 계속되고, 스위칭 주기의 끝에서 전압(Vce)은 0 이상이다. 이러한 관찰은 게이트가 장치의 제어를 상실했고, 도 6의 시뮬레이션된 실시예에 따라 구성된 장치가 고장날 것이라는 결론을 이끌어낸다. 도 8은 유사한 결론을 이끌어 내는 데이터를 나타낸다. IGBT의 게이트 전압(Vge)이 0 인 후라도 실질적인 전류(Ice)는 있고, 장치를 가로지르는 전압(Vce)는 스위칭 사이클의 끝에서 올라간다. 도 6 및 도 8도 스위칭 사이클의 끝에서 전류게인이 10 또는 그 이상임을 나타낸다. 이것은 제어될 수 없는 장치의 또 다른 표시이다.
대조적으로, 도 9에 따라 만들어진 장치는 생존할 것이다. 게이트를 가로지르는 전압은 장치를 통한 전류(Ic)가 0 이 됨으로서 대략 동일한 시간에 0 으로 떨어진다. 스위칭 사이클의 끝에서 장치를 가로지르는 전압도 0 이다. 이러한 2가지 관측은 게이트가 스위칭 사이클 동안 제어를 유지하고, 도 9에 따라 구성된 장치는 사이클을 통해 동작될 것이라는 결론을 이끌어낸다. 전류게인은 사이클의 끝에서 약 1 로 남고, 이는 장치가 게이트 제어중임을 나타낸다.
본 발명은 전자전류 대 정공전류의 비(Ie : Ih)를 증가시킴으로서 장치의 SCIS 용량을 더 개선한다. 본 발명은 버퍼내에 통합된 전하를 증가시킴으로서 그 주입 효율을 감소시켜 p-n-p의 게인을 줄인다. 버퍼층을 더 두껍고 더 고농도로 도핑되도록 만듦으로서 종래 장치의 p-n-p 구조와 비교할 때 전체적인 게인은 줄어든다. 결과적으로, 본 발명에 따른 IGBT는 게이트 제어를 상실하기 전에 더 높은 온 도를 견딜 수 있다.
버퍼층의 두께와 도핑은 버퍼층내의 총전하를 정의한다. 덧붙여, 버퍼 도핑은 역브레이크다운을 제어한다. 증가된 도핑은 게인을 줄이고, 본 발명은 p-n-p 게인을 줄이기 위하여 버퍼층내에 충분한 전하를 제공한다. 종래기술의 장치보다 더 많은 전하들을 버퍼영역내로 주입함으로서, 본 발명은 p-n-p 트랜지스터의 에미터 효율을 줄이고 이로서 그 게인을 줄인다. 버퍼 도핑은 역브레이크다운을 제어한다. 최고로 허용되는 버퍼 도핑농도는 역브레이크다운 전압의 함수로서 설정된다. 만약 너무 낮게 도핑하면, 버퍼는 너무 두꺼워 고비용을 초래한다. p-n-p의 매우 적은 N-베이스가 캐리어를 고갈시키지 않기 때문에, 본 발명의 도전게인은 낮다. 그 특성이 도 5, 7, 및 9에 모두 도시된 장치들은 고갈이 매우 적을 때 정상 도전동안 낮은 게인들을 갖는다. 그러나, SCIS 동안, 그 드리프트영역의 대부분은 고갈된다. 전기필드(E필드)를 포함하는 도 5 및 도 6을 보자. 전기필드는 N 드리프트와 N 버퍼의 전체길이중 약 2/3에서 도핑분포를 가로지른다. 드리프트와 버퍼영역의 약 1/3에서만 p-n-p의 베이스 폭은 더 작다. 박막 버퍼는 빨리 가열되고 그들의 게인은 온도와 함께 증가한다. 도 7을 도 5에 비교하면, 버퍼는 훨씬 더 두껍지만, 도핑은 줄어든다. 게인은 두께를 나타내는 것고 대략 동일하고 도핑은 반비례한다. 도 7을 도 9의 실시예와 비교할 때, 도 9의 도핑은 더 높고, 버퍼들의 두께는 동일하며 게인들은 매우 다르다는 것을 알 수 있다. 도 9의 게인은 대부분의 시도를 통해 1 미만으로 유지되고 10을 넘지 않는다. 버퍼가 매우 두껍고 도핑이 매우 높기 때문에 온도증가에 따라 게인은 매우 적게 변한다.

Claims (13)

  1. 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터(IGBT)로서,
    상호 이격된 제 1 및 제 2 표면을 갖는 반도체 기판;
    상기 제 1 표면 내에 있고, 제 1 극성의 도펀트가 고농도로 도프된 소스영역;
    상기 제 1 표면 내에 있고, 상기 소스영역을 둘러싸고 제 2, 반대 극성의 도펀트로 도프된 베이스 영역;
    소스영역과 동일한 극성으로 도핑되고, 제 1 표면에서의 제 1 단부와 제 1 표면으로부터 이격된 제 2 단부로부터 제 2 표면을 향하는 방향으로 연장된 드리프트 영역;
    상기 드리프트 영역의 제 2 단부에 인접하게 배치되고, 상기 소스영역과 동일한 극성을 가진 버퍼영역; 및
    상기 제 2 표면 내에 있고, 상기 제 2 극성의 도펀트로 고농도 도핑된 콜렉터영역으로 구성되고,
    상기 버퍼영역의 도핑농도는 상기 버퍼영역의 드리프트 끝에서 상기 버퍼영역내에 주입된 정공 캐리어 농도보다 드리프트 영역에 가장 가까운 위치에서 더 큰 피크 도핑농도를 갖는 것을 특징으로 하는 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터.
  2. 제 1 항에 있어서, 상기 베이스, 상기 드리프트 및 버퍼층과 상기 콜렉터영역으로 구성된 상기 트랜지스터의 전류게인은 SCIS의 자가-클램핑 위상의 시작에서 1 미만인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  3. 제 1 항에 있어서, 상기 버퍼영역은 상기 드리프트 영역의 도핑농도 보다 더 큰 도핑 농도를 갖는 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  4. 제 1 항에 있어서, 상기 버퍼영역 도핑농도는 상기 버퍼영역에 걸쳐 일정한 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  5. 제 1 항에 있어서, 상기 피크 SCIS 전력 소진은 클램핑 전압과 피크 SCIS 전류에서 일어나는 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  6. 제 1 항에 있어서, 상기 버퍼영역은 25 미크론 이상인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  7. 제 1 항에 있어서, 상기 버퍼영역의 피크 도핑은 8.0 E+16 및 6.0 E+17 atoms/cm3 사이인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  8. 제 1 항에 있어서, 상기 버퍼영역의 쉬트 저항은 10 과 60 Ω/sq 사이인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  9. 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터(IGBT)로서,
    상호 이격된 제 1 및 제 2 표면을 갖는 반도체 기판;
    상기 제 1 표면 내에 있고, 제 1 극성의 도펀트가 고농도로 도프된 소스영역;
    상기 제 1 표면 내에 있고, 상기 소스영역을 둘러싸고 제 2, 반대 극성의 도펀트로 도프된 베이스 영역;
    소스영역과 동일한 극성으로 도핑되고, 제 1 표면에서의 제 1 단부와 제 1 표면으로부터 이격된 제 2 단부로부터 제 2 표면을 향하는 방향으로 연장된 드리프트 영역;
    상기 드리프트 영역의 제 2 단부에 인접하게 배치되고, 상기 소스영역과 동일한 극성을 가진 버퍼영역; 및
    상기 제 2 표면 내에 있고, 상기 제 2 극성의 도펀트로 고농도 도핑된 콜렉터영역으로 구성되고,
    IGBT가 피크 SCIS 전력소진 이하일 때, 상기 버퍼영역의 드리프트 끝에서 상기 버퍼영역 내의 주입된 정공 캐리어의 농도를 피크 버퍼 도핑 농도 보다 낮은 레벨로 낮추기 위해 상기 버퍼영역은 충분히 두껍고, 충분한 도핑 농도를 갖는 것을 특징으로 하는 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터.
  10. 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터(IGBT)서,
    상호 이격된 제 1 및 제 2 표면을 갖는 반도체 기판;
    상기 제 1 표면 에 있고, 제 1 극성의 도펀트가 고농도로 도프된 소스영역;
    상기 제 1 표면 에 있고, 상기 소스영역을 둘러싸고 제 2, 반대 성의 도펀트로 도프된 베이스 영역;
    소스영역과 동일한 극성으로 도핑되고, 제 1 표면에서의 제 1 단부와 제 1 표면으로부터 이격된 제 2 단부로부터 제 2 표면을 향하는 방향으로 연장된 드리프트 영역;
    상기 드리프트 영역의 제 2 단부에 인접하게 배치되고, 상기 소스영역과 동일한 극성을 가진 버퍼영역; 및
    상기 제 2 표면 에 있고, 상기 제 2 극성의 도펀트로 고농도 도핑된 콜렉터영역으로 구성되고,
    상기 버퍼영역의 두께는 25 미크론과 같거나 그 이상이고, 적어도 20볼트의 역블로킹전압을 지원하기 위해 충분히 낮은 도핑 농도를 갖는 것을 특징으로 하는 개선된 자가-클램프된 유도 스위칭(SCIS) 에너지 소진을 가진 절연 게이트 양극 트랜지스터.
  11. 제 10 항에 있어서, 상기 소스의 깊이는 0.4 미크론 이하이고, 상기 베이스의 깊이는 3 미크론 이하인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  12. 제 10 항에 있어서, 셀피치는 20 미크론 이하인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
  13. 제 10 항에 있어서, 상기 버퍼의 피크 도핑 분포는 8.0 E+16 및 6.0 E+17 atoms/cm3 사이인 것을 특징으로 하는 절연 게이트 양극 트랜지스터.
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