KR100983320B1 - 신규한 집적 회로 지지 구조체 및 그 제조 - Google Patents

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모르디 파카쉬
에바 이그너
아미트 자이들러
베니 미챌리
보리스 스태트니코브
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아미테크 어드밴스드 멀티레이어 인터컨넥트 테크놀러지 리미티드
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Abstract

본 발명의 전자 기판 제조 방법은 (A) 제1 기부층을 선택하는 단계와, (B) 상기 제1 기부층 상에 제1 에칭액 저항 배리어층을 침착시키는 단계와, (C) 교호식 도전층 및 절연층의 제1 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속된, 단계와, (D) 상기 제1 하프 스택 상에 제2 기부층을 도포하는 단계와, (E) 상기 제2 기부층에 포토레지스트의 보호 코팅을 도포하는 단계와, (F) 상기 제1 기부층을 에칭 제거 단계와, (G) 상기 포토레지스트의 보호 코팅을 제거하는 단계와, (H) 상기 제1 에칭액 저항 배리어층을 제거하는 단계와, (I) 교호식 도전층 및 절연층의 제2 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속되며 제2 하프 스택은 제1 하프 스택과 사실상 대칭식으로 레이업된, 단계와, (J) 상기 교호식 도전층 및 절연층의 제2 하프 스택 상에 절연층을 도포하는 단계와, (K) 상기 제2 기부층을 제거하는 단계와, (L) 스택의 외부면 상의 비아 단부를 노출시켜 종결부를 도포하는 단계를 포함한다.
전자 기판, 기부층, 배리어층, 스택, 비아, 포토레지스트, 보호 코팅

Description

신규한 집적 회로 지지 구조체 및 그 제조 {NOVEL INTEGRATED CIRCUIT SUPPORT STRUCTURES AND THE FABRICATION THEREOF}
본 발명은 집적 회로용 지지 구조체 및 그 제조 방법에 관한 것이다.
전자 산업에서는 복잡성이 증가하고 보다 소형화되는 경향이 있다. 특히, 휴대폰 및 휴대 컴퓨터와 같은 이동식 기구에서 공간은 높게 평가되고 있다.
집적 회로(ICs)는 이러한 전자 시스템의 심장부이다. 이와 같이, ICs는 점점 복잡해지고, 보다 많은 수의 트랜지스터 및 필요한 많은 수의 입력/출력 접점을 포함하게 된다. 이들은 증가된 절환 속도 및 주파수로 작동하는 것이 요구되고, 전력 소비량이 증가됨에 따라 소비되어야 하는 열의 양이 증가된다.
ICs는 인쇄 회로 기판(PCBs)을 통해 전원, 유저 인터페이스 및 다른 부품에 접속된다. PCB에의 IC의 접속이 용이하게 하도록, 복수의 전자 접속부를 제공할 필요가 있다. IC와 관련된 PCB를 상호접속시키기 위해 구성된 통상의 해법은 전자 기판의 사용과 관련된다. 전자 기판은 IC 패키지의 일부이며, IC와 PCB 사이에서 인터포져(interposer)로서의 전통적인 리드-프레임을 대신한다. 이러한 기판은 세라믹 또는 유기 재료와 같은 다양한 유전체 재료층에 의해 절연된 하나, 두 개 이상의 도전체층을 포함할 수 있다. 이러한 기판은 일반적으로 밑면에 접점의 도전 성 배열을 갖는다. 이들은 PCB와 전기 상호접속을 위해 소위 BGA(볼 그리드 어레이) 또는 핀을 제공하거나 또는 소위 PGA(핀 그리드 어레이)를 제공할 수 있다. 이와 달리, 이러한 기판은 볼 또는 핀을 사용하지 않고 PCB에 직접 위치될 수 있어 소위 LGA(랜드 그리드 어레이)를 제공할 수 있다. 상부측에서, 기판은 소위 와이어 본드(Wire Bond)에 의해 또는 플립 칩(Flip Chip) 조립 기술에 의해 전기 접속된 하나 이상의 ICs를 일반적으로 지지할 수 있다.
도1에서는 기판(100)과, 기판(100)의 밑면의 패드(104)를 그 아래의 PCB(도시 생략)와 접속시키는 도전성 볼(102)의 볼 그리드 어레이(BGA)와, 기판(100)의 상부측 패드(108)를 IC(110)에 접속시키는 와이어 본드(106)로 공지된 전기 도전성 와이어 어레이를 갖는 종래 기술의 와이어 본드 BGA 패키지의 일예가 도시된다. 이러한 패키지의 IC(110)는 일반적으로 "몰딩" 재료로써 공지된 수지 재료에 의해 보호된다.
도2에서는 플립 칩 BGA 기판(200)을 갖는 종래 기술의 플립 칩 BGA 패키지의 일예가 도시된다. 기판(200)의 밑면의 패드(204)를 그 아래의 PCB(도시 생략)에 접속시키는 도전성 볼의 볼 그리드 어레이(BGA; 202)가 다시 제공된다. 그러나, 와이어 본드 대신에, 이 기술 분야에서는 플립 칩 프로세스로써 공지된 것에 의해 IC(210)와 접속하기 위한 도전성 범프(206)가 기판(200)의 상부측 패드(208) 상에 제공된다. 또한, 이러한 프로세스는 IC(210)와 기판(200)의 표면 사이의 수지 재료의 도포와 관련있다. 이러한 기술에서, 수지(212)는 일반적으로 "언더-필(under- fill)" 재료로써 공지된 것이다. 수지 언더-필(212)은 응력 버퍼로서 작용하여 패 키지(250)의 수명 동안 열사이클 중에 IC(210)와 범프(206) 상의 피로를 감소시킨다. 때때로, 플립 칩 패키지(250)는 응착층(216)에 의해 기판(200)에 부착된 금속 보강재(214)와, 열응착층(222)으로 IC(210)의 뒷면에 부착된 리드(220)를 포함한다. 보강재(214)는 기판(200)을 더 보강하고, 리드(220)가 작동 중에 IC(210)에 의해 발생된 열을 방산하는 데 조력하는 동안 일련의 IC 조립 프로세스 중에 평탄성을 유지하는 데 조력하는 데 사용된다.
이상 설명하고 도1 및 도2에 각각 도시한 와이어 본드 및 플립 칩 프로세스에 사용된 개선된 BGA, PGA, LGA 기판은 일반적으로 두 개의 주요 섹션, 도포된 층 대 층(layer by layer)인 소위 "코어 섹션" 및 "빌드-업 섹션"을 포함한다.
도3에는 전형적인 유기성 플립 칩 BGA(FCBGA) 기판(300)의 상세예가 도시된다. 기판(300)의 코어 섹션(330)은 섬유 유리 강화 유기성 유전체 재료층(334)에 의해 통상적으로 분리된 다중층 구리 도전층(332)없이 구성된다. 코어(330) 내의 구리 도전층(332)은 플레이트 관통 구멍(이하 PTH; 336)에 의해 전기 접속된다. 일반적으로 기판(300) 형성 프로세스에서, 코어 섹션(330)이 우선 형성된다. 이후, PTHs(336)는 기계식으로 구멍을 드릴링하고 구리 도금하여 플러깅(plugging)함으로써 형성된다. 이후, 코어 섹션(330)의 외부 구리 도전층(338)이 구성된다. 이후, 두 개의 빌드-업 섹션(340' 340")이 코어(300)의 각각의 측면 중 하나에 부가된다. 이들 빌드-업 섹션(340' 340")은 섬유 유리로 보강될 수 있는 유전체 재료의 층(344)에 의해 서로로부터 분리된 복수의 도전체 구리층(342)을 구성한다. 유전층(344)은 인접한 구리 도전층들 사이에서 상호접속된 구리 플레이트 마이크로 -비아(via; 346)을 함유한다. 마이크로-비아(346)는 통상적으로 레이저로 드릴링되어 PTHs(336)보다 직경이 작다. 이것은 ICs를 도포하기 위한 기판의 빌드업 섹션에 유용한 공간을 제공한다. 빌드업 섹션에 사용된 유전체의 개선된 기계 및 전기적 특징은 마이크로-비아(346)의 사용에 의해 허용된 높은 도전체 밀도와 함께 IC 접점의 밀도에 도달하고 PCB와 접촉하는 중간자로써 작용하게 한다.
이러한 FCBGA 기판(300)의 코어 섹션(330)은 주로 빌드-업 섹션(340', 340")용 상호접속 "캐리어(carrier)"로써의 기능을 하며, IC를 작동시키는 데 필요한 접지 구리 도전층 및 저강도 전력을 수용하게 한다.
미세한 I/O 피치로 인해, 최신 ICs는 패키지의 신뢰성을 보장하기 위해 매우 평탄하고 비틀림없는 기판을 필요로 한다. 이것은 기판의 빌드-업 섹션이 코어의 일측면에만 형성되는 경우 달성하기 어렵다. IC 조립 프로세스 중에 평탄하고 비틀림없는 기판을 생성하기 위해, 빌드-업 섹션은 코어의 양측면 상에 빌드업되어 대칭식 구조가 조립되어 응력이 균형잡힌 평탄 기판을 이루는 것이 바람직하다.
그러나, 코어의 양측면 상에 층을 빌드업하는 것은 비용이 든다. 제조 비용을 증가시키는 많은 제조 프로세스 단계를 부가한다. 최종 기판 구조가 보다 복잡하기 때문에, 제조 수율이 낮아진다. 또한, 기판 두께가 증가하여 소형화가 요구되는 이동 통신 및 다른 적용예에는 바람직하지않는 작지 않고 두꺼운 패키지가 이루어진다. 또한, 기판이 두꺼울수록, 패키지의 전체 인덕턴스 및 열 임피던스가 커진다. 이것은 IC의 전체 성능을 열화시킨다. 이러한 단점의 관점에서, 상기 설명한 샌드위치 구조를 개선시키기 위해 많은 시도가 있었다.
두께를 최소화하기 위해 시도된 한가지 개선법은 "코어없는 기판"으로써 이 기술 분야에 공지된 중심 코어를 갖지 않는 기판을 제조하는 것이다. 이 기술 사상에서, 기판의 BGA(또는, PGA 또는 LGA)으로부터 중심 코어 및 빌드-업 섹션 모두가 제거되어, 전체 기판은 IC를 PCB에 접속시키기 위한 단지 하나의 빌드-업 섹션을 구성한다. 이로써, 전체 기판의 두께는 현저하게 감소하여 열 임피던스 및 전기적 성능을 개선시킨다. 또한, 기판의 코어 섹션을 제거하는 것은 제조 프로세스의 사이클 기간을 감소시키고 제조하는데 상당한 비용이 소요되는 기계식 드릴 PTHs에 대한 필요성을 제거한다.
키쿠치(Kicuchi) 등에게 허여된 미국 공보 특허 출원 USSN 2002/0001937호에는 IC용 구멍을 갖는 금속 지지 보강재를 생성하도록 연속적으로 부분 제거된 금속 기부판 상에서 금속 상호접점 및 폴리머 절연층을 구성하는 다중층 상호접촉 구조를 제조하는 것이 설명되어 있다. 상기 언급한 공보에서는, 많은 단점에도 불구하고 코어가 없는 기판을 얻기 위한 존속법이 소개되어 있다. 우선, 기판의 모든 도전체 층은 비싼 박막 상호접점을 필요로 한다. 이러한 박막 상호접촉 도전체 층은 개선된 밀도 및 미세한 피치로 인해 보다 양호한 성능을 제공하지만, 밀도 및 피치가 낮은 기판의 전력 및 접지 금속판에는 부적절하고 고비용 박막 방법을 사용하여 빌드되는 것은 고비용이다. 두 번째로, 이들 층은 전기 저항을 감소시키고 과열을 방지하기 위한 소정의 금속 두께를 필요로 한다. 이것은 박막 프로세싱 방법을 사용할 때 성취되기 힘들다. 세 번째로, 플립 칩 본딩 프로세스는 박막 상호접촉 조가 견디기 힘든 압력을 받는다. 이러한 압력은 박막이 100 미크론보다 적은 상호 접속 구조를 비틀고 그리고/또는 신장시켜 때때로 IC의 작동 손상에 이르게 할 수 있는 박막 유전체 층의 크래킹을 야기한다. 네 번째로, IC에 인접함 금속 보강재의 존재는 기판의 외부면에서의 유용한 공간을 소모시켜 IC의 근접부에서 디커플링 캐퍼시터와 같은 패시브(passive) 부품이 필요한 적용예에서의 사용을 제한할 수 있다. 다섯 번째로, 사용된 큰 구멍 금속 보강재는 이러한 기술을 예로써, 2차원 매트릭스 어레이 또는 스트립 포맷에서 IC 조립을 위해 제공되는 기판, 다중칩 기판, 적은 본체 크기 기판을 필요로 하는 적용예에 적절하지 않게 할 수 있다.
스탠드버그(Standberg)에게 허여된 미국 특허 제US6,872,589호에는 IC 장착용 기판이 개시되어 있다. 여기서, 상기 기판 구조체는 단지 부분적으로 에칭하여 제거된 금속 캐리어 기부에 형성되며, 장착된 IC용 구멍을 갖는 금속 보강재는 제거된다. US6,872,589호에 설명된 스탠드버그의 기판은 낮은 상호접속 층 개수가 요구됨으로서 USSN2002/0001937에 설명된 것 이상의 이점을 가질 수 있지만, 상기 설명한 바와 같은 USSN2002/0001937호의 구조의 모든 단점을 여전히 갖고 있다.
상기의 관점에서, 넓은 범위의 적용예에 사용될 수 있는 저비용 고성능의 코어없는 기판에 대한 요구가 여전히 있다. 이러한 요구를 만족시키기 위해, 상기 설명한 고비용 박막 빌드-업 구조를 제거하고 인쇄 회로 기판(PCB) 제조 분야에서 공통으로 사용되는 다른 값싼 재료 및 프로세스로 대체하는 시도가 있었다. 박막 유전체 재료와 달리, PCB 분야에 사용된 개선된 유전체 재료는 라미네이트법이 적용될 수 있고 유리 섬유 또는 다른 보강 재료로 보강될 수 있는 프리프레그(prepreg) 형태로 이용될 수 있다. 이러한 유전체의 적절한 선택은 금속 보강재 에 대한 필요를 제거하거나 또는 적어도 최소화하는 '자체 지지식' 코어없는 기판 구조체를 도입할 가능성을 제공한다. 또한, 비교적 저가로 형성된 PCB 배향 프로세스의 사용은 고밀도 미세 피치 금속 신호층과 조합되는 다중 저밀도 낮은 피치 전력 및 접지 금속층을 갖는 비용면에서 효과적인 코어없는 기판을 제공하리라 예견된다.
이러한 라미네이트 구조체는 와핑(wraping) 특히, 일련의 고온 프레싱 또는 경화 프로세스될 가능성이 발견되었다. 이로써 얻어진 코어없는 기판은 전형적으로 ICs의 고정적이고 신뢰성있는 장착에 필요한 평탄성이 부족하다.
이러한 기판이 보강재 지지 기판을 제공하도록 IC 조립 또는 세선화(thinning)되기 전에 연속적으로 제거되는 금속 캐리어 기부의 일측면 상에 빌드업될 때, 내부 불균형 응력이 제조 중에 변함없이 전개된다. 이러한 응력은 금속 캐리어의 제거에 따라 해제되어 기판을 만곡시켜 비틀리게 한다. 이것은 IC가 조립될 때 빈약한 양품률을 초래할 수 있고, 대응 PCB 상에 장착될 수 없는 비평탄 패키지에 이르게 할 수도 있다.
이러한 이슈를 해결하기 위한 시도에서, 호(Ho) 등에게 허여된 미국 특허 제US6,913,814호에는 복수의 라미네이트층을 갖는 고밀도 다중층 기판을 제공하는 라미네이트 프로세스 및 피니쉬(finish) 구조체가 개시되어 있고, 각각의 층은 개별적으로 형성된 뒤에만 상기 층은 스택되어 라미네이트된다. 이러한 접근법은 종래 기술의 공통의 금속 캐리어 기부 상에 제조되는 대칭이고 일련으로 빌드업된 다중층 기판과 다른 비아를 제공한다. 이러한 기술은 PTHs 대신 고체 구리 비아를 갖 는 PCB 제조 분야에서 형성된 시도되고 실험된 재료 및 프로세스를 사용하여 비용면에서 효과적인 유기성 코어없는 기판을 제공할 수 있다.
그럼에도 불구하고, 호(Ho) 등에게 허여된 US6,913,814에 개시된 기술은 두 가지 큰 단점을 갖는다. 첫 번째로, PCB 및 높은 피치 구리 IC측에 부착하기 위한 낮은 피치 BGA를 갖는 바닥층을 갖는 구조체를 구성하기 위해, 기판은 각각 상이한 밀도 및 상이한 유전체층 두께를 갖는 개별적인 라미네이트로 구성되어야 한다는 점이다. 고유의 불균형이며, 비대칭의 구조는 만곡되는 경향이 있다. 두 번째로, 이 기술 분야에서 널리 공지된 바와 같이, 유전체층 재료 라미네이트를 통해 달성된 금속 접점 상의 비아 대 패드 접점을 갖는 기판층을 접속시키는 것은 비아 접점의 손상 및 피니쉬 패키지 손상의 경향을 갖기 때문에, 고성능 IC 적용에 대해 신뢰할 수 없다는 점이다. 이것은 기판에 IC를 장착시키는 중에 고온 프로세스가 사용되는 점과 관련있다.
따라서, 상기 설명한 개선점에도 불구하고, 종래 기술의 단점을 극복하고, 평탄성 및 연성의 높은 레벨로 인한 높은 양품률 및 양호한 신뢰성을 갖는 큰 스케일의 제조에 적합하고 경제성을 갖는 칩 지지 구조체 및 제조 프로세스가 여전히 요구되고 있다.
본 발명의 목적은 경제성을 갖고, 특히 큰 스케일의 제조에 적합한 다중층 상호접속 지지 구조체에 대한 신규한 제조 기술을 제공하는 것이다.
다른 목적은 높은 양품률을 얻는 제조 기술을 제공하는 것이다.
상기 제조 기술의 특정 목적은 양호한 편탄성 및 연성을 갖는 다중층 상호접속 지지 구조체를 제공하는 것이다.
상기 제조 기술의 다른 특정 목적은 높은 신뢰성을 갖는 다중층 상호접속 지지 구조체를 제공하는 것이다.
본 발명의 양호한 실시예의 특정 목적은 종래 기술의 기판에 비해 두께가 적고, 절연 재료로 둘러싸이고 구리 비아에 전기적으로 상호접속된 고밀도 미세 피치 도전 신호층 및 다중 도전 전력 및 접지 금속층을 갖는, IC용 고성능이고 코어없는 라미네이트 기판을 제공하는 것으로, 상기 기판은 최소의 손실로 전기 신호를 통과시킬 수 있고 최소의 열 임피던스를 제공할 수 있다.
본 발명의 특정 실시예의 다른 특정 목적은 플립 칩 조립 프로세스 및/또는 와이어 본드 조립 프로세스를 사용하여 ICs를 수용할 수 있는 자체 지지식 평탄하고 코어없는 라미네이트 기판을 제공하는 것이다.
바람직하게, 이러한 기판은 IC 조립 전에 매트릭스 어레이 또는 스트립 어레이와 같은 다중 유닛 포맷으로 또는 단일 유닛 포맷으로 제공될 수 있다.
본 발명의 다른 특정 실시예의 다른 특정 목적은 디커플링 커패시터와 같은 패시브 부품을 부가하거나 부가하지 않은, 단일 또는 몇몇의 ICs를 수용하기 위해 중심에 비교적 큰 개구를 갖는 구멍을 갖는 금속 보강재에 의해 지지된 평탄하고 코어없는 라미네이트 기판을 제공하는 것이다.
제1 실시예에서, 본 발명은,
(A) 제1 기부층을 선택하는 단계와,
(B) 상기 제1 기부층 상에 제1 에칭액 저항 배리어층을 침착(depositing)시키는 단계와,
(C) 교호(交互)식 도전층 및 절연층의 제1 하프 스택(half stack)을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속된, 단계와,
(D) 상기 제1 하프 스택 상에 제2 기부층을 도포하는 단계와,
(E) 상기 제2 기부층에 포토레지스트의 보호 코팅을 도포하는 단계와,
(F) 상기 제1 기부층을 에칭 제거하는 단계와,
(G) 상기 포토레지스트의 보호 코팅을 제거하는 단계와,
(H) 상기 제1 에칭액 저항 배리어층을 제거하는 단계와,
(I) 교호식 도전층 및 절연층의 제2 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속되며 제2 하프 스택은 제1 하프 스택과 사실상 대칭식으로 레이업된, 단계와,
(J) 상기 교호식 도전층 및 절연층의 제2 하프 스택 상에 절연층을 도포하는 단계와,
(K) 상기 제2 기부층을 제거하는 단계를 포함하는 스택을 빌드업함으로써 전자 기판을 제조하는 방법을 제공한다.
전형적으로, 상기 방법은 스택의 외부면 상의 비아의 단부를 노출시켜 이 단부에 종결부를 인가함으로써 기판을 종결시키는 단계(L)를 더 포함한다.
선택적으로, 제2 기부층은 금속을 포함하고, 제2 기부층 도포 단계(D)는 제2 기부층의 측면 상에 절연 폴리머 층을 도포하는 단계와, 도포된 절연 폴리머층을 갖는 제2 기부층의 측면을 제1 스택에 접촉시키는 단계와, 제1 스택에 기부층을 고온 가압하여 적층시키는 단계를 포함한다.
제1 기부층은 전형적으로 구리 또는 구리 합금으로부터 제조되고, 제1 기부층 에칭하여 제거하는 단계(F)는 구리 에칭액을 사용하여 수행된다.
선택적으로, 단계(B)의 배리어층은 적어도 0.1 미크론 내지 1미크론 범위의 두께로 침착되고, 탄탈늄, 텅스텐, 티타늄, 티타늄-탄탈늄 합금, 니켈, 주석, 납 및 주석-납 합금의 리스트로부터 선택된 금속을 포함하고, 침착 단계는 스퍼터링을 포함하거나, 또는 니켈, 주석, 납 및 주석/납 합금의 리스트로부터 선택된 금속을 포함하고, "침착"은 전기도금 및 비전기도금 리스트로부터 선택된 프로세스에 의해 수행될 수 있다.
도전층 및 상호접속 비아는 전형적으로 전기도금 및 비전기도금 리스트로부터 선택된 기술을 사용하여 침착된 구리를 포함한다.
전형적으로, 제1 기부층 에칭 제거 단계(F)는 습식 에칭 프로세스를 사용하고, 단계(B)에서 제조된 배리어층은 에칭 정지부로써 작용한다.
선택적으로, 단계(B)에서 제조된 배리어층은 탄탈늄을 포함하고, 제1 기부층 에칭 제거 단계(F)용 에칭 프로세스는 상승된 온도에서 암모늄 하이드록사이드의 용액에 제1 기부층을 노출시키는 단계를 포함한다.
선택적으로, 단계(B)에서 제조된 배리어층은 탄탈늄, 티타늄 또는 텅스텐을 포함하고, 제1 배리어층 제거 단계(H)는 CF4와, CF4와 아르곤의 비가 1:1 및 3:1인 아르곤의 혼합물을 사용하여 플라즈마 에칭하는 단계를 포함한다.
일 실시예에서, 단계(C)는 피쳐층(feature layer)을 침착시키고 피쳐층 상에 비아층을 침착시키는 부 프로세스(베타)를 따르는 비아의 제1층 침착의 부 프로세스(알파)를 포함한다.
선택적으로, 부 프로세스 알파는,
(i) 구리 시드층을 침착시키는 단계와,
(ii) 구리 시드층 상에 제1 포토레지스트층을 도포하는 단계와,
(iii) 패턴을 형성하도록 제1 포토레지스트층을 노출시켜 현상하는 단계와,
(iv) 제1 구리 비아층을 형성하도록 상기 패턴 내에 전기도금 구리를 패턴화시키는 단계와,
(v) 제1 포토레지스트층을 박피 제거단계와,
(vi) 제1 폴리머 절연 재료층을 도포하는 단계와,
(vii) 제1 구리 비아층을 노출시키도록 폴리머 절연 재료층을 세선화하는 단계와,
(viii) 제1 응착 금속층을 침착시키는 단계와,
(ix) 제2 구리 시드층을 침착시키는 단계와,
(x) 제2 구리 시드층 상에 제2 포토레지스트층을 도포하는 단계와,
(xi) 피쳐의 패턴을 형성하도록 제2 포토레지스트층을 노출시켜 현상시키는 단계와,
(xii) 제1 구리 피쳐층을 형성하도록 제2 포토레지스트층에서 피쳐의 패턴 내에 전기도금 구리를 패턴화시키는 단계와,
(xiii) 제2 포토레지스트층을 박피 제거하는 단계와,
(xiv) 제3 포토레지스트층을 도포하는 단계와,
(xv) 제2 비아층을 형성하도록 제3 포토레지스트층을 노출시켜 현상시키는 단계와,
(xvi) 제2 구리 비아층을 형성하도록 제2 비아 패턴 내에 구리를 침착시키는 단계와,
(xvii) 제3 포토레지스트층을 박피 제거하여 구리 피쳐, 제2 구리 비아 및 제2 구리 시드층을 노출시키는 단계와,
(xviii) 제2 구리 시드층을 제거하여 노출되는 단계와,
(xix) 제1 응착 금속층을 제거하는 단계와,
(xx) 구리 피쳐 및 비아 위로 제2 폴리머 절연 금속층을 도포하여 노출되는 단계를 포함한다.
선택적으로, 제2 하프 스택은 제1 피쳐층의 비아의 제1층 및 비아의 제2층을 포함하고, 단계(I)는 비아의 제2층을 따르는 제1 피쳐층 침착의 부 프로세스(베타)에 의한 비아의 제1층 침착의 부 프로세스(알파)를 포함한다.
따라서, 단계(I)는,
(Iii) 단계(C)의 (i)에서 침착된 구리 시드층 상에 포토레지스트층을 도포하는 단계와,
(Iiii) 비아의 패턴을 형성하도록 포토레지스트층을 노출시켜 현상하는 단계와,
(Iiv) 구리 비아의 제1층을 형성하도록 비아의 패턴 내측에 전기도금 구리를 패턴화하는 단계와,
(Iv) 포토레지스트의 제1층을 박피 제거하는 단계와,
(Ivi) 폴리머 절연 재료의 제1층을 도포하는 단계를 포함한다.
부 프로세스 베타는,
(Ivii) 구리 비아의 제1층을 노출시키도록 폴리머 절연 재료의 층을 세선화하는 단계와,
(Iviii) 응착 재료의 제1층을 침착시키는 단계와,
(Iix) 구리 제2 시드층을 침착시키는 단계와,
(Ix) 구리 제2 시드층 상에 포토레지스트의 제2층을 도포하는 단계와,
(Ixi) 피쳐의 패턴을 형성하도록 포토레지스트의 제2 층을 노출시켜 현상하는 단계와,
(Ixii) 구리 피쳐의 제1층을 형성하도록 포토레지스트의 제2층에서의 피쳐 패턴 내에 전기도금 구리를 패턴화하는 단계와,
(Ixiii) 포토레지스트의 제2층을 박피 제거하는 단계와,
(Ixiv) 포토레지스트의 제3층을 도포하는 단계와,
(Ixv) 비아의 제2 패턴을 형성하도록 제3 포토레지스트층을 노출시켜 현상하는 단계와,
(Ixvi) 구리 비아의 제2층을 형성하도록 비아의 제2 패턴 안에 구리를 침착시키는 단계와,
(Ixvii) 포토레지스트의 제3층을 박피 제거하여 구리 피쳐, 구리 비아의 제2층 및 구리의 제2 시드층을 노출시키는 단계와,
(Ixviii) 구리의 제2 시드층을 제거하여 노출되는 단계와,
(Ixix) 응착 재료의 제1층을 제거하는 단계와,
(Ixx) 구리 피쳐 및 구리 비아 위로 폴리머 절연 재료의 제2층을 도포하여 노출되는 단계를 포함한다.
제2 실시예에서, 제1 하프 스택은 제1 피쳐층으로부터 빌드업되고, 단계(C)는 (C)의 부-단계(i)에서 침착된 시드층 상에 포토레지스트층을 도포하는 부 단계(x)로부터 개시된다.
제3 실시예에서, 제1 하프 스택 및 제2 하프 스택은 단계(vii)로부터 (xx)를 반복하는 부-단계(xxi)를 더 포함하고, 단계(I)는 단계(Ivii)로부터 (Ixx)까지의 단계를 반복하는 부-단계(Ixxi)를 더 포함한다.
다른 실시예에서, 단계(xxi) 및 (Ixxi)는 소정의 구조체를 빌드업하기 위해 반복된다.
전형적으로, (vi), (xx) 및 (Ivi) 및 (Ixx)의 폴리머 절연층은 테프론, 테프론의 유도물, 비스말레이미드 트리아진(bismaleimide triazine) 수지, 에폭시 수지, 폴리이미드 수지 및 그들의 혼합물과 같은 열가소성 수지, 열경화성 수지 및 그들의 혼합물의 리스트로부터 선택된 폴리머 수지를 포함하는 매트릭스 재료를 포함한다.
양호한 실시예에서, (vi), (xx) 및 (Ivi) 및 (Ixx)의 폴리머 절연층은 (a) 0.5 미크론과 5 미크론 사이의 평균 입자 크기 그리고 입자의 15 중량%와 30 중량%를 갖는 무기성 입자 필러와, (b) 크로스 파일식(cross-piled) 배치, 직물 매트 및 임의적으로 배향된 개조식 섬유의 리스트로부터 선택된 배치로 배열된 유기성 섬유 및 유리 섬유의 리스트로부터 선택된 섬유 중 적어도 하나를 더 포함한다.
가장 양호한 실시예에서, 절연층은 고온 가압 적층 프로세스에 의해 구리층 및/또는 비아 위에 도포된 프리프레그로써 제공된다.
바람직하게, 아래의 구리를 노출시키도록 절연 재료를 세선화하는 부-단계(vii) 및 (Ivii)는 건식 에칭, 기계적 연마, 화학 기계적 폴리싱(CMP), 이들의 조합 및 2개의 스테이지 프로세스로부터 선택된 프로세스에 의한 세선화 단계를 포함한다.
바람직하게, 부-단계(vii) 및 (Ivii)는 구리 표면으로부터 폴리머 유약을 제거하기 위한 포스트 세선화 클리닝 단계를 더 포함한다.
바람직하게, 단계(viii) 및 (Iviii)의 응착 금속층은 티타늄, 크롬 및 니켈/크롬 합금의 리스트로부터 선택된다.
선택적으로, 외부면에 종결층을 도포하는 단계(L)는,
(m) 최외부층에서 구리 비아를 노출시키도록 기판을 세선화시키는 단계와,
(n) 노출된 구리 비아 상에 외부 응착 금속층을 침착시키는 단계와,
(o) 외부 응착 금속층 상에 외부 구리 시드층을 침착시키는 단계와,
(p) 외부 구리 시드층에 외부 포토레지스트층을 도포하는 단계와,
(q) 패턴화된 기판을 제공하도록 외부 포토레지스트층을 노출시켜 현상시키는 단계와,
(r) 구리 도전체 및 패드를 형성하도록 패턴화된 구조 내에 구리를 침착시키는 단계와,
(s) 외부 포토레지스트층을 제거하는 단계와,
(t) 외부 응착층 및 외부 구리 시드층을 제거하는 단계와,
(u) 스택의 양측면에 납땜 마스크층을 도포하는 단계와,
(v) 구리 패드를 노출시키도록 납땜 마스크를 선택적으로 제거하는 단계와,
(w) 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 또는 아말감 및 유기성 녹슬음 방지 피니쉬의 리스트로부터 선택된 최종 코팅을 도포하는 단계를 포함한다.
이와 달리, 스택 구조체의 외부면에 종결층을 도포하는 단계(L)는,
(m) 최외부층에서 구리 비아를 노출시키도록 기판을 세선화시키는 단계와,
1차로 외부 응착 금속층을 침착시키고,
2차로 구리 시드층을 침착시키고,
3차로 필요한 두께로 외부 구리층을 침착시키고,
4차로 포토레지스트층을 도포하여 현상시키고,
5차로 외부 구리층을 선택적으로 에칭 제거하여 외부 응착 금속층을 노출시키고 구리 도전체 및 패드를 형성하고,
6차로 외부 포토레지스트층을 박피하고,
7차로 노출된 외부 응착층 및 구리 시드층을 제거하고,
8차로 스택의 양측면에 납땜 마스크층을 도포하고,
9차로 구리 패드를 노출시키도록 납땜 마스크를 선택적으로 제거하고,
10차로 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 또는 아말감 및 유기성 녹슬음 방지 피니쉬의 리스트로부터 선택된 최종 코팅을 도포하는 단계를 포함한다.
제2 실시예에서, 본 발명은
(A) 제1 기부층을 선택하는 단계와,
(B) 상기 제1 기부층 상에 제1 에칭액 저항 배리어층을 침착시키는 단계와,
(C) 교호식 도전층 및 절연층의 제1 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속된, 단계와,
(D) 상기 제1 하프 스택 상에 제2 금속 기부층을 도포하는 단계와,
(E) 상기 제2 기부층에 포토레지스트의 보호 코팅을 도포하는 단계와,
(F) 상기 제1 기부층을 에칭 제거 단계와,
(G) 상기 포토레지스트의 보호 코팅을 제거하는 단계와,
(H) 상기 제1 에칭액 저항 배리어층을 제거하는 단계와,
(I) 교호식 도전층 및 절연층의 제2 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속되며 제2 하프 스택은 제1 하프 스택과 사실상 대칭식으로 레이업된, 단계와,
(J) 상기 교호식 도전층 및 절연층의 제2 하프 스택 상에 절연층을 도포하는 단계와,
(K) 상기 제2 기부층을 제거하는 단계와,
(L) 종결부를 도포하는 단계를 포함하는 방법에 의해 사실상 형성된 전자 기판을 제공하는 것에 관한 것이다.
제3 실시예에서, 본 발명은 다중층, 교호식 도전층 및 절연층을 사실상 대칭식의 레이업을 갖는 코어없는 라미네이트을 포함하는 전자 기판을 제공하는 것이며, 도전층은 금속 재료를 구비하고, 절연층은 폴리머 매트릭스 재료를 구비하고, 고체 금속 비아는 도전층을 접속시키기 위한 절연층을 통해 구비되고, 상기 구조체는 사실상 평탄하고 프리 스탠딩이다.
전형적으로, 전자 기판은 적어도 하나의 이하 라미네이트를 갖는다. (I)도전층은 구리로 제조되고 절연층은 폴리머 매트릭스 재료로 제조되며, (II) 적어도 하나의 절연층은 입자 필러의 15 중량% 및 30 중량% 사이를 포함하고, (III) 적어도 하나의 절연층은 섬유를 포함한다.
전자 기판은 인쇄 회로 기판에 집적 회로를 상호접속시키기 위한 상호접속 구조체로써 구성될 수 있다.
일관성을 위해, 본 명세서에서 실시예로 제공되는 모든 두께는 미크론(㎛)으로 언급한다.
본 발명의 보다 용이한 이해와 효과가 어떻게 수행되는 지를 보여주기 위해, 오로지 예를 위한 첨부 도면을 참조한다.
특정한 참조예가 도면과 함께 상세하게 이루어지며, 특정예는 본 발명의 양호한 실시예의 논의를 위해 예로써 도시되며, 본 발명의 원리 및 개념 설명에 보다 유용하고 용이하게 이해시킬 수 있으리라 믿어지는 예를 제공한다. 이와 관련하여, 본 발명의 기본적인 이해에 필요한 것 이외의 상세한 발명의 구조적 상세를 도시하기 위한 어떠한 시도도 없으며, 어떻게 몇몇의 형태의 발명이 실시될 수 있는 지가 이 기술 분야의 숙련자에게 명백하게 하는 도면을 참조하여 설명한다.
특히, 다양한 층 및 스택의 단면은 두께가 크게 확대된 것으로 단지 개략적으로 도시한 것으로 일정한 비율로 도시한 것은 아니라는 점을 알 수 있다. 또한, 본 명세서에서 설명한 기판 및 제조 기술은 많은 최종 제품에 적용 가능한 것으로, 각각의 층 내의 도전성 특징의 구조체를 도시하기 위한 시도는 이루어지지 않는다.
도1은 종래 기술의 와이어 본드식 IC BGA 패키지를 통한 개략 단면도이다.
도2는 종래 기술의 플립 칩 BGA 패키지 구조체의 개략 단면도이다.
도3은 종래 기술의 전형적인 유기성 플립 칩 BGA(FCBGA)의 개략 단면도이다.
도4는 본 발명의 제조 기술의 프로세스 단계를 도시한 플로우챠트이다.
도4a 내지 도4l은 도4의 단계 4(A) 내지 4(L)에 의해 제조된 기판을 개략적으로 도시한 도면이다.
도51 및 52는 폴리머 매트릭스의 절연층과 도전성 구리층을 교호로 빌드업하는 프로세스 즉, 도4의 단계(C)의 프로세스를 도시한 플로우챠트이다.
도5a 내지 도5t는 도51 및 52의 단계에 의해 제조된 기판을 개략적으로 도시한 도면이다.
도6은 도4에 도시한 방법에 의해 제조될 수 있는 제1 신규한 지지 구조체의 개략 단면도이다.
도7은 도4의 방법에 적용함으로서 제조될 수 있는 제2 신규한 지지 구조체의 개략 단면도이다.
도8은 구리 비아에 종결부를 도포하는 - 도4의 단계(L)를 위한 제1 종결 루트를 도시한 플로우챠트이다.
도9는 도8에 따라 종결된 도7의 구조체를 도시한 도면이다.
도10은 구리 비아에 종결부를 도포하는 - 도4의 단계(L)를 위한 제2 종결 루트를 도시한 플로우챠트이다.
본 발명은 전자 기판을 제조하기 위한 신규한 프로세스 방법과, 이 방법에 의해 습득가능한 신규한 기판에 관한 것이다. 포토레지스트의 침착과 노출 및 일련의 제거와 같은 몇몇의 제조 단계는 다양한 다른 재료 및 프로세스 루트가 잘 공지되어 있고 설명을 불필요하게 성가시게 할 수 있기 때문에 상세한 설명은 하지 않는다. 특정 제품에 대한 특정 프로세스를 지정할 때, 이 기술 분야의 당업자는 배치 크기, 기판 복잡성 및 부품 분해능과 같은 파라미터를 기초로 이루어진 고려사항을 사용하는 다양한 다른 재료 및 프로세스 루트로부터 적절한 게 선택할 수 있다는 점으로 충분하다. 또한, 기판의 실제 구조는 다양한 최종 제품을 제조하는 데 사용될 수 있는 일반적인 방법으로 설명되지 않는다. 이하 설명하는 것은 3차원 스택 기판을 제공하기 위해 절연층을 통해 비아에 의해 상호접속된 교호식 도전층의 다중층 기판을 제조하기 위한 방법이다. 도4는 이러한 형태의 기판을 제조하기 위한 프로세스 방법의 단계를 도시한 플로우 챠트이며, 도4a 내지 도4l은 도4의 단계에 따라 기판의 빌드업을 개략적으로 도시한다.
도4, 도4a 내지 도4l에는 전자 기판 제조하기 위한 제1 프로세스 방법을 형성되는 중간 구조체의 개략적인 도시와 함께 도시한다. 상기 방법은 제1 금속 기부층(10)을 선택하는 단계(A)를 포함한다. 제1 기부층(10)은 전형적으로 75 ㎛와 600 ㎛ 사이의 범위의 두께를 갖고, 구리 또는 예로써 황동 또는 청동과 같은 구리 합금으로 제조될 수 있다.
제1 에칭액 저항 배리어 금속층(12)은 제1 금속 기부층(10) 상에 침착된다.[단계(B)] 배리어 금속(12)은 예로써 탄탈늄, 텅스텐, 티타늄, 티타늄-텅스텐 합금, 니켈, 주석, 납 또는 주석-납 합금일 수 있고, 모든 경우 스퍼터링과 같은 물리적 증착 프로세스에 의해 침착될 수 있다. 단계(B)의 배리어 금속(12)이 니켈, 주석, 납 또는 주석-납 합금일 경우, 예로써 전기도금 또는 무전기 도금과 같은 다른 기술에 의해 침착될 수 있다. 전형적으로, 배리어 금속(12)은 0.1 미크론 내지 1 미크론의 범위의 두께를 갖는다.
이후, 교호식 절연층(14)과 도전층(16)의 제1 하프 스택(15)이 빌드업되고[단계(C)], 도전층(16)은 절연층(14)을 통해 비아(18, 18')에 의해 상호접속된다. 전자 기판의 도전층(16) 및 비아(18, 18')는 전기 도금 또는 무전기 도금에 의해 침착될 수 있는 전형적으로 구리이다. 각각의 층은 포토레지스트의 층을 도포하고, 패턴을 현상하고, 패턴 내에 구리층을 도금함으로써 빌드업된다. 자체가 구리가 아닌 기재 상에 구리가 도금되어, 구리 시드층(11)을 뒤따르는 응착 금속층(12)이 우선 침착된다. 응착 금속층(12)은 전형적으로 0.1 미크론과 1 미크론 사이의 두께이고, 구리 시드층(11)은 전형적으로 0.2 ㎛ 내지 5 ㎛ 범위의 두께를 갖는다. 포토레지스트는 제거되고 절연 재료는 구리 패턴 주위에서 아래에 놓인다. 이 단계는 이하 도51 및 52를 참조하여 설명한다.
이후, 제2 기부층(20)은 하프 스택(15)의 상부면에 도포된다.[단계(D)] 이것을 달성하기 위한 한가지 방법은 절연층(19)을 제2 기부층(20) 상에 도포한 뒤 제2 기부층(20), 하프 스택(15) 상의 절연층(19) 측을 도초하고 고온 프레스처리 하는 것이다. 포토레지스트(21)의 보호 코팅은 제2 기부층에 도포된다.[단계(E)]
이제, 제1 기부층(10)은 에칭 제거된다.[단계(F)] 제1 기부층(10)이 구리 또는 구리 합금일 경우, 제1 기부층(10)을 에칭 제거하는 단계(F)는 예로써, 암모늄 하이드로사이드 또는 구리 크롤라이드와 같은 구리 에칭액을 사용하여 수행될 수 있다.
포토레지스트의 보호 코팅은 제거된다.[단계(G)]
제1 배리어층(12)은 제거되고[단계(H)], 제1 스택(15)과 사실상 대칭인 교호식 절연층(24)과 도전층(26)의 제2 스택(25)은 제1 스택(15)의 바닥층 상에 빌드업되어[단계(I)], 풀 스택(35)을 생성한다. 에칭 저항 절연층(21)은 풀 스택(35) 상에 도포되고[단계(J)], 제2 기부층(20)은 제거되어[단계(K)] 풀 스택(35)을 남겨 일반적으로 최외부층은 비아층이고 연마, CMP 또는 에칭과 같은 세선화 프로세스에 의해 상기 비아의 단부는 노출된 뒤, 비아(18)는 종결부(30)를 부가함으로써 종결된다.[단계(L)] 이렇게 형성된 통상의 구조체가 도4l에 도시된다.
풀 스택(35)의 레이업이 거의 대칭이기 때문에, 상기 구조체는 비틀리는 경향이 없다.
도51 및 52의 플로우챠트와 도5a에 도시한 대응 개략 단면도를 참조하여, 교호식 절연층(14) 및 도전층(16)의 제1 하프 스택[도4의 단계(C)]은 (i) 배리어층(12) 상에 구리 시드층(11)을 침착시킴으로서 빌드업된다. 전형적으로, 구리 시드층(11)은 0.2 ㎛와 5 ㎛의 범위의 두께를 갖는다.
관통하는 비아를 갖는 제1 절연층이 바람직하며, 25 미크론 내지 120 미크론의 두께를 갖는 포토레지스트층(13)은 구리 시드층(11) 상에 침착된다.[단계5(ii)] 포토레지스트층(13)은 25 미크론 내지 싱글 밀리미터 즉, 수천 미크론의 평면 치수를 가질 수 있는 피쳐 패턴을 형성하도록 노출되어 현상된다.[단계5(iii)] 이후, 구리(18)는 고체 구리 비아(18)를 형성하도록 상기 피쳐 상에서 전기도금된[단계5(iv)] 패턴이다. 포토레지스트층(13)은 박피 제거되어[단계5(v)] 구리 비아의 단부를 노출시키도록 세선화되는[단계(vii)] 제1 폴리머 절연 재료층(14)에 의해 코팅되는[단계(vi)] 속이 빈 구리 비아(18)를 남긴다.
절연층(14)은 테프론 또는 그 유도체와 같은 열가소성 매트릭스 재료, 또는 비스마레이미드 트리아진, 에폭시 수지, 폴리이미드 수지, 이들의 혼합물과 같은 열경화성 폴리머 수지, 또는 열가소성 및 열경화성 특성이 혼합된 수지를 포함할 수 있다. 바람직하게, 절연층(14)의 폴리머 수지는 싱글 미크론 특히, 0.5 미크론과 5 미크론 사이의 입자 크기를 갖는 일반적으로 세라믹 또는 유리인 무기성 필러 를 포함하고, 폴리머 매트릭스는 입자 필러의 15 중량% 내지 30 중량%를 함유한다.
바람직한 실시예에서, 절연층(14)은 유리 섬유 또는 폴리아미드 섬유(케블라)와 같은 유기성 섬유를 함유하는 섬유 매트릭스 합성 재료이다. 이러한 섬유는 절단된 섬유 또는 크로스 파일식 배치 또는 직포 매트일 수 있다. 이들은 입수가능하며 프리프레그와 같이 부분 경화된 폴리머 수지로 미리 주입될 수 있다.
가장 양호한 실시예에서, 폴리머 매트릭스인 세라믹 필러를 갖는 섬유-매트릭스 합성 재료의 두 개의 직포 섬유 프리프레그가 사용된다. 적절한 캔디데이트(candidate) 에폭시 및 폴리이미드 매트릭스 직포 프리프레그는 미국 캘리포니아주 란초 쿠카몬가에 소재한 알론 인크.(Arlon Inc.)로부터 상업적으로 입수 가능하다. 이들 프리프레그는 비아의 구리 구조체 위로 도포된 뒤 상기 구조체는 고온 프레스 라미네이션에 의해 통합된다. 절연층을 통과하는 섬유는 부가 강도 및 보강력을 제공하여, 전체 구조는 얇아지고 평탄성을 용이하게 얻을 수 있게 한다.
세선화 프로세스[단계(vii)]는 건식 에칭, 기계식 연마, 화학 기계식 폴리싱(CMP) 또는 이들의 조합을 포함할 수 있다. 전형적으로 건식 에칭은 화학 기계식 폴리싱 이후에 이루어진다.
세선화 프로세스에 의해 노출되는 구리 비아의 표면으로부터 폴리머 유약을 제거하기 위해, 절연층용으로 선택된 폴리머 재료에 적절한 포스트 세선화 클리닝 프로세스가 적용된다. 예로써, 폴리머 재료가 에폭시 또는 폴리이미드일 때, 포스트 세선화 클리닝 프로세스는 칼륨 과망간산염 용액, 전형적으로는 70 ℃ 내지 95 ℃의 온도에서 KMnO3의 리터당 55 내지 75 그램의 농도의 도포를 포함할 수 있다. 이에 부가하여 또는 이와 달리, 플라즈마 건식 에칭 프로세스가 적용될 수 있다. 하나의 적절한 플라즈마 건식 에칭은 CF4 및 산소의 혼합물을 사용하며, 상기 혼합물은 전형적으로 1:1 및 3:1 사이의 CF4 대 산소의 비를 갖는다.
이후, 응착 금속층(12')[단계5(viii)]은 세선화처리된 폴리머 재료 상에 침착된다. 응착 금속층(12')은 예로써 티타늄, 크롬 또는 니켈-크롬으로 제조될 수 있고, 전형적으로는 0.04 미크론 내지 0.1 미크론의 범위의 두께를 갖는다. 표면상에 노출될 때, 상기 언급한 세선화 및 클리닝 프로세스에 의해 절연층(14)의 폴리머 매트릭스 내의 필러의 입자는 응착 금속층(12')이 절연층(14)에 부가되는 마이크로거칠기를 제공한다.
제2 구리 시드층(11')이 이제 침착된다.[단계(ix)] 응착 금속층(12')은 갈라지는 것을 방지하기 위해 절연층(14)에 구리 시드층(11')을 본딩하는 기능을 한다.
제2 포토레지스트층(13')은 제2 구리 시드층(11') 상에 도포된다.[단계(x)] 제2 포토레지스트층(13')은 피쳐의 패턴을 형성하도록 노출되어 현상되고[단계(xi)], 구리는 제1 구리 피쳐층(16)을 형성하도록 피쳐의 패턴 내에 전기도금된 패턴이다.[단계(xii)]
필수적인 단계(x) 내지 (xii)는 이러한 경우를 제외하고는 단계(ii) 내지 (iv)와 유사하며, 도전층(16)의 두께는 단지 10 미크론일 수 있는 도전층(16) 내에 피쳐의 치수에 따라 10 미크론만큼 작을 수 있어, 이러한 프로세스 기술에 의해 높은 평탄성이 달성될 수 있다.
제2 포토레지스트층(13')은 이제 제거되고[단계(xiii)], 제3 두꺼운 포토레지스트층(13")이 전형적으로, 25 미크론 내지 120 미크론의 범위의 두께로 제 위치에 침착된다.[단계(xiv)] 이러한 제3 포토레지스트층(13")은 이후 제2 비아 패턴을 형성하도록 노출되어 현상된다.[단계(xv)] 이제 구리는 제2 구리 비아층을 형성하도록 제2 비아 패턴 안으로 침착된다.[단계(xvi)]
이제, 제3 포토레지스트층이 박피 제거되어[단계(xvii)] 구리 피쳐, 제2 구리 비아 및 제2 구리 시드층을 노출시킨다. 따라서, 노출된 제2 구리 시드층이 제거된다.[단계(xviii)] 이것은 예로써, 50 ℃ 내지 55 ℃에서 암모늄 술페이트 (NH4)2S2O8 5중량%의 희석 액상 용액으로 습식 에칭됨으로써 달성될 수 있다.
따라서, 응착층도 접착층에 사용된 특정 금속의 기능을 갖는 에칭 기술에 의해 노출되어 제거된다.[단계(xix)] 예로써, 티타늄 응착층이 사용되는 경우, 실온에서 5%의 액상 하이드로플루오릭 산(HF) 이후에 전형적으로 1:1과 3:1 사이의 CF4:아르곤 비를 갖는 CF4 및 아르곤의 혼합물을 사용하는 플라즈마 에칭에 의해 제거될 수 있다.
이제, 절연층(14')은 노출 피쳐 및 비아(18) 위로 도포된다.[단계(xx)] 절연층(14')은 테프론 및 그 유도체와 같은 열가소성 매트릭스 재료, 또는 비스마레이미드 트리아진, 에폭시 수지, 폴리이미드 수지, 이들의 혼합물과 같은 열경화성 폴리머 수지, 또는 열가소성 및 열경화성 특성이 혼합된 수지를 포함할 수 있다. 바람직하게, 절연층(28)의 폴리머 수지는 무기성 입자 필러, 일반적으로는 단일 미크론 특히 0.5 미크론과 5 미크론 사이의 입자 크기를 갖는 세라믹 또는 유리를 포함하며, 폴리머 매트릭스는 입자 필러의 15 중량% 내지 30 중량%를 함유한다.
양호한 실시예에서, 절연층(14')은 예로써 폴리이미드 섬유(케블라) 또는 유리 섬유와 같은 유기성 섬유를 포함하는 섬유 매트릭스 합성 재료이다. 이러한 섬유는 절단된 섬유 또는 크로스 파일 배치 또는 직포 매트일 수 있다. 이들은 입수가능하며 프리프레그와 같이 부분 경화된 폴리머 수지로 미리 주입될 수 있다.
가장 양호한 실시예에서, 폴리머 매트릭스인 세라믹 필러를 갖는 섬유-매트릭스 합성 재료의 두 개의 직포 섬유 프리프레그가 사용된다. 적절한 캔디데이트 에폭시 및 폴리이미드 매트릭스 직포 프리프레그는 미국 캘리포니아주 란초 쿠카몬가에 소재한 알론 인크.로부터 상업적으로 입수 가능하다. 이들 프리프레그는 비아의 구리 구조체 위로 도포된 뒤 상기 구조체는 고온 프레스 라미네이션에 의해 통합된다. 절연층을 통과하는 섬유는 부가 강도 및 보강력을 제공하여, 전체 구조는 얇아지고 평탄성을 용이하게 얻을 수 있게 한다.
다른 피쳐 및 비아층을 침착시키는 것이 바람직하는 경우, 절연층(14')은 구리 기판(18')의 고체 구리 피쳐를 노출시키는 세선화 프로세스에 의해 세선화되고, 관통하는 도전성 비아를 갖는 교호식 도전층 및 절연층은 제1 층식 스택(15)의 부가 도전 및 절연층을 형성하도록 단계5(vii) 내지 5(xx)를 반복함으로써 빌드업된다. 각각의 경우, 도금된 구리 피쳐 주위로부터 포토레지스트를 제거한 후, 구리 시드층 및 응착 금속층은 단락을 방지하기 위해 제거된다.
도4에서[단계(I)], 제2 하프 스택(25)은 유사한 방식으로 빌드업되며, 전형적으로는 제1 하프 스택(15)에 레이업된 미러를 갖지만, 약간 상이한 점은 제1 하프 스택(15)은 도전층(16)에서 시작하고 제2 하프 스택(16)은 구리 시드층(11) 상에 직접 침착될 수 있다는 점이다.
따라서, 제2 하프 스택(25)은 절연층(24)에서의 비아(28)에서 시작하며, 즉, 제1 스택의 비아(18)를 지속시키며, 단계(I)는 다음의 부-단계, (Iii) 단계(C)의 (i)에서 침착된 구리 시드층(11) 상에 포토레지스트층을 도포하는 단계와, (Iiii) 제1 하프 스택(15)의 비아(18)와 정렬된 비아의 패턴을 형성하도록 포토레지스트층을 노출시켜 현상하는 단계와, (Iiv) 제1 하프 스택(25)의 구리 비아(18)의 제1층을 지속시키는 비아(28)를 제공하도록 비아의 패턴 내측에 전기도금 구리를 패턴화하는 단계와, (Iv) 포토레지스트의 제1층을 박피 제거하는 단계와, (Ivi) 폴리머 절연 재료(24)의 제1층을 도포하는 단계와, (Ivii) 구리 비아(28)의 제1층을 노출시키도록 폴리머 절연 재료(24)의 층을 세선화하는 단계를 포함한다.
이 기술 분야에서 경험을 갖고있는 숙련자에게 명백히 이해되는 바와 같이, 최외부 절연층(14)를 세선화하고 고체 구리 비아(18) 피쳐를 노출시킨 후 사실상 평탄화되고 수평화된 표면을 성취할 수 있다. 이것은 구리 도전층 상에 다음의 피쳐 크기를 한정하는 데 사용되는 다양한 사진석판술 프로세스의 제조 양품률을 증가시킨다. 1 미크론보다 양호한 표면 조도를 갖는 사실상 평면인 표면이 생성되는 경우, 20 미크론 정도의 미세한 구리 피쳐의 일련의 층에서 도전체 라인 및 공간의 분해능을 얻을 수 있다.
또한, 적어도 75 미크론의 구리의 비교적 두꺼운 층의 기부층 상에 본 발명의 라미네이트 스택을 빌드업하는 기본 원리는 전통적인 기판 코어 상에 침착된 층식 구조체에 의해 얻어진 것보다 양호한 레지스트레이션 정밀도를 제공할 수 있어 구리 도전체 및 비아층에서 매우 고밀도의 패터닝 단계를 허용한다. 너무 두꺼운 구리 기부층은 에칭에 의한 제거가 불필요한 시간의 소비가 되어 본 멍세서에서 설명한 실시예에 대하여, 75 미크론과 600 미크론 사이의 두께가 제1 및 제2 기부층(10, 20)에 대해 적절하다는 점이 발견되었다.
도4 및 도4d에서, 제1 하프 스택이 형성되면, 75 ㎛ 내지 600 ㎛ 범위의 두께를 갖는 제2 기부층(20)이 도포된다.[단계(D)] 하나의 적용 기술은 제2 금속 기부층(20) 상에 폴리머 층(19)을 도포한 뒤 제1 하프 스택(15)에 응착되도록 도포된 폴리머 층(19)을 고온 프레스로 라미네이션처리하는 것과 관련있다. 제2 금속 기부층(20) 상의 폴리머 층(!9)의 도포는 폴리머 프리프레그를 아래에 놓이게 함으로서 수행될 수 있다. 포토레지스트층(21)은 제2 기부층(20)을 보호하기 위해 그 위에 도포된다.[단계(E)]
제1 기부층(10)을 에칭 제거하는 단계(F)는 습식 에칭 프로세스를 사용하며, 단계(B)에서 제조된 배리어층(12)은 에칭 정지부로써 작용한다. 적절한 에칭액은 선택된 배리어층에 따라 달라진다는 점은 명백하다. 예로써, 배리어층(12)이 탄탈늄일 경우, 기부층(10)을 에칭 제거하는 단계(F)를 위한 습식 에칭 프로세스는 상승된 온도에서 암모늄 하이드록사이드의 용액에 노출될 수 있다. 이후, 탄탈늄 배 리어층(12)은 1:1과 3:1 사이의 CF4와 아르곤 비를 갖는 CF4와 아르곤의 혼합물을 사용하여 플라즈마 에칭함으로써 제거될 수 있고, 다른 배리어 금속은 다른 공지된 기술로 제거될 수 있다.
이제, 소정의 구조에 따라, 제2 하프 스택의 상이한 제1층이 침착될 수 있다.
도6에 도시된 바와 같이, 제2 하프 스택(25)의 제1층(24)은 제1 하프 스택(15)의 바닥층(14)의 미러 화상일 수 있어, 비아(28)의 제2 부분은 제1 부분(18) 상에 침착되어 전체 비아를 제공한다. 이것은 정확한 위치설정을 요구하더라도, 이러한 위치설정은 이 기술 분야 내에 있다.
제2 하프 스택(25)을 빌드업하는 프로세스[도4의 단계(I)]는 사실상 제1 하프 스택(15)을 빌드업하는[도4의 단계(C)]데 사용된 것과 사실상 유사하며 필요한 변경을 가한다. 따라서, 제2 하프 스택(25)은 비아층(28)에서 시작하며, 즉 제1 하츠 스택(15)의 비아(18)를 지속시키고, 단계(I)는 다음의 부-단계,
(Iii) 단계(C)의 (i)에서 침착된 구리 시드층 상에 포토레지스트층을 도포하는 단계와,
(Iiii) 비아의 패턴을 형성하도록 포토레지스트층을 노출시켜 현상하는 단계와,
(Iiv) 구리 비아의 제1층을 형성하도록 비아의 패턴 내측에 전기도금 구리를 패턴화하는 단계와,
(Iv) 포토레지스트의 제1층을 박피 제거하는 단계와,
(Ivi) 폴리머 절연 재료의 제1층을 도포하는 단계와,
(Ivii) 구리 비아의 제1층을 노출시키도록 폴리머 절연 재료의 층을 세선화하는 단계와,
(Iviii) 응착 금속의 제1층을 침착시키는 단계와,
(Iix) 구리 제2 시드층을 침착시키는 단계와,
(Ix) 구리 제2 시드층 상에 포토레지스트의 제2층을 도포하는 단계와,
(Ixi) 피쳐의 패턴을 형성하도록 포토레지스트의 제2 층을 노출시켜 현상하는 단계와,
(Ixii) 구리 피쳐의 제1층을 형성하도록 포토레지스트의 제2층에서의 피쳐 패턴 내에 전기도금 구리를 패턴화하는 단계와,
(Ixiii) 포토레지스트의 제2층을 박피 제거하는 단계와,
(Ixiv) 포토레지스트의 제3층을 도포하는 단계와,
(Ixv) 비아의 제2 패턴을 형성하도록 제3 포토레지스트층을 노출시켜 현상하는 단계와,
(Ixvi) 구리 비아의 제2층을 형성하도록 비아의 제2 패턴 안에 구리를 침착시키는 단계와,
(Ixvii) 포토레지스트의 제3층을 박피 제거하여 구리 피쳐, 구리 비아의 제2층 및 구리의 제2 시드층을 노출시키는 단계와,
(Ixviii) 구리의 제2 시드층을 제거하여 노출되는 단계와,
(Ixix) 응착 재료의 제1층을 제거하는 단계와,
(Ixx) 구리 피쳐 및 구리 비아 위로 폴리머 절연 재료의 제2층을 도포하여 노출되는 단계를 포함한다.
최종 풀 스택(35)은 홀수 개수의 절연 비아층과 짝수 개수의 도전층ㅇ르 갖는다. 도6에 도시된 바와 같이, 관통하는 비아(18', 18/28, 28') 및 두 개의 내부 도전층(16, 26)을 갖는 3개의 절연층(14', 14/24, 24')이 형성될 수 있고, 그 위에 외부 종결층(30)이 형성될 수 있다.
도7에 도시된 바와 같이, 다른 실시예에서 제1 하프 스택(15)의 제1층은 피쳐층(16)일 수 있다. 이러한 방식으로, 홀수 개수의 도전층(16, 16', 16", 26, 26") 및 짝수 개수의 절연 비아층(18, 18', 28, 28')가 형성된다.
이러한 구조체는,
(x) (C)의 부단계(i)에서 침착된 시드층에 포토레지스트층을 도포하는 단계와, (xi) 피쳐의 패턴을 형성하도록 제2 포토레지스트층을 노출시켜 현상시키는 단계와, (xii) 제1 구리 피쳐층을 형성하도록 포토레지스트층에서 피쳐의 패턴 내에 전기도금 구리를 패턴화시키는 단계와, (xiii) 포토레지스트의 제1층을 박피 제거하는 단계와, (xiv) 포토레지스트의 제2층을 도포하는 단계와, (xv) 비아의 패턴을 형성하도록 포토레지스트의 제2층을 노출시켜 현상시키는 단계와, (xvi) 구리 비아층을 형성하도록 비아 패턴 내에 구리를 침착시키는 단계와, (xvii) 포토레지스트의 제2층을 박피 제거하여 구리 피쳐, 제2 구리 비아 및 제2 구리 시드층을 노출시키는 단계와, (xviii) 구리 시드층을 제거하여 노출되는 단계와, (xix) 응착 금속 층을 제거하는 단계와, (xx) 구리 피쳐 및 비아 위로 폴리머 절연 금속층을 도포하여 노출되는 단계를 포함한다.
제2 하프 스택은 제1 하프 스택에서와 동일한 방식으로 피쳐 및 비아의 부가 층을 침착시킴으로써 빌드업될 수 있고,
(Iviii) 응착 재료의 제1층을 침착시키는 단계와, (Iix) 구리 제2 시드층을 침착시키는 단계와, (Ix) 구리 제2 시드층 상에 포토레지스트의 제2층을 도포하는 단계와, (Ixi) 피쳐의 패턴을 형성하도록 포토레지스트의 제2 층을 노출시켜 현상하는 단계와, (Ixii) 구리 피쳐의 제1층을 형성하도록 포토레지스트의 제2층에서의 피쳐 패턴 내에 전기도금 구리를 패턴화하는 단계와, (Ixiii) 포토레지스트의 제2층을 박피 제거하는 단계와, (Ixiv) 포토레지스트의 제3층을 도포하는 단계와, (Ixv) 비아의 제2 패턴을 형성하도록 제3 포토레지스트층을 노출시켜 현상하는 단계와, (Ixvi) 구리 비아의 제2층을 형성하도록 비아의 제2 패턴 안에 구리를 침착시키는 단계와, (Ixvii) 포토레지스트의 제3층을 박피 제거하여 구리 피쳐, 구리 비아의 제2층 및 구리의 제2 시드층을 노출시키는 단계와, (Ixviii) 구리의 제2 시드층을 제거하여 노출되는 단계와, (Ixix) 응착 재료의 제1층을 제거하는 단계와, (Ixx) 구리 피쳐 및 구리 비아 위로 폴리머 절연 재료의 제2층을 도포하여 노출되는 단계에 의해 필요한 변경을 가할 수 있다.
양 실시예에서, 단계(C)와 (I)는 보다 복잡한 다중층 스택을 빌드하기 위해 1외 이상 단계 (vii) 내지 (xx)와 (Ivii) 내지 (Ixx)를 반복함으로써 피쳐 및 비아층의 침착을 더 포함할 수 있다.
따라서, 3개와 4개의 절연층 스택이 각각 도6 및 도7에 도시되더라도, 제1 하프 스택은 기판 상에 빌드업된 뒤 제거되고, 제2 하프 스택은 제1 스택의 하부층의 노출된 바닥면 상에 빌드업되는 다중층 구조체의 제조 방법은 본질적으로 가요성이라는 점을 알 수 있다. 양 하프 스택에서의 절연 플리머층이 동일한 개수인 한, 상이한 층의 경화로 유도된 수축 응력은 서로 상쇄되어 높은 평탄성이 달성되고, 상기 설명하고 도5에 도시한 방법은 소정의 레이업에 따라 다소 변경될 수 있다.
이러한 방식으로 제조된 신규한 기판 구조체는 완전히 대칭은 아니지만 실질적으로 대칭이라는 점을 알 수 있다. 제1 및 제2 하프 스택은 비틀릴 위험없이 약간 상이할 수 있다.
전체 스택이 형성되면, 종결 스테이지를 위한 다양한 재료 및 프로세스 루트가 있다. 도8 및 도9에서, 이러한 종결 루트는, (m) 기계식 연마, 화학 기계식 폴리싱(CMP) 또는 건식 에칭에 의해 양측면 상의 기판을 세선화시키는 단계와, (n) 스택 구조체의 외부층에 외부 응착 금속면층(19', 29")를 침착시키는 단계와, (o) 외부 응착 금속면층 상에 외부 구리 시드층(11', 21")을 침착시키는 단계와, (p) 최외부 구리 시드층(11', 21")에 포토레지스트층을 도포하는 단계와, (q) 패턴화된 구조체를 제공하도록 포토레지스트층을 노출시켜 현상시키는 단계와, (r) 패턴화된 구조체(16', 26") 내에 구리 도전체 및 패드를 침착시키는 단계와, (s) 구리 구조체를 남기도록 외부 포토레지스트층을 제거하는 단계와, (t) 외부 응착층(19', 29") 및 구리 시드층(11', 21")을 제거하는 단계와, (u) 납땜 마스크층(40)을 도포 하는 단계와, (v) 구리 패드(16', 26")를 노출시키도록 납땜 마스크층(40)을 선택적으로 제거하는 단계와, (w) 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 또는 아말감 및 유기성 녹슬음 방지 피니쉬의 리스트로부터 선택된 보호 코팅(50)으로 노출된 구리 패드(16', 26")의 종결을 허용하는 단계에 의해 스택 구조체의 외부면(상부 및 바닥) 도전체층(16', 26")을 도포하는 것과 관련된다.
최종 구조체는 도9에 도시한다.
도9는 IC 및/또는 패시브 부품 조립체용 와이어 본딩가능 및/또는 납땜가능 종결부(50)로 종결된 구리 접점(16', 26")을 갖고, 납땜 마스크 층(40)이 입자 필러(14', 24")로 폴리머 매트릭스의 외부 절연층을 커버하는, 필요한 변경을 가한 도7의 구조체를 도시한다.
다른 종결 루트가 가능하다. 따라서, 도10에서, 소위 "프린트 및 에칭" 방법이 스택 구조체의 외부면에 종결층을 도포하기 위해 사용될 수 있다. 도7에 도시된 구조체의 최외부층에서 구리 비아를 노출시키도록 기판을 세선화한 후, "프린트 및 에칭" 방법은 노출 비아 위로 응착 금속층을 우선 침착시킨 뒤 필요한 두께까지 각각의 측면 상에 구리층을 패널 전기도금 또는 침착시키고, 이후 포토레지스트층은 도포되어 현상된 뒤 노출된 구리는 각각 에칭 제거되고, 이후 박피 제거되는 포토레지스트층 아래에 구리 도전체 및 패드를 남기는 단계로 구성된다. 외부 응착층 및 구리 시드층은 이제 도8의 방법과 같이 제거된 뒤 구리 패드를 노출시키도록 선택적으로 제거되고 최종적으로 니켈, 금, 주석, 납, 은, 팔라듐 및 합금 또는 이들의 아말감 또는 상업적으로 입수가능한 유기성 녹슬음 방지 피니시 중 하나 와 같은 최종 코팅이 도포된다.
도전층이 에칭되는 동안 큰 구리 비아(필러)를 커버하고 보호하는 문제로 인해, "프린트 및 에칭" 방법은 기판의 내부 구조를 제조하는 데 실시 불가능하고 종결층을 도포하는 데 실제 적용 가능하다.
이상 설명한 종결 프로세스 루트는 단지 일예일 뿐이라는 점을 알아야 한다. 다른 종결 프로세스 및 종래 기술의 구조가 본 발명의 범위 내에서 대체될 수 있다.
폴리머 절연층의 대칭식 레이업을 갖는 자립형 다중층 기판을 제조함으로써, 폴리머의 수축으로 인한 잔류 응력은 완화되고, 높은 평탄성은 본 발명의 다중층 기판이 IC와 인쇄 회로 기판 사이의 중간자로써 사용되는 것을 허용하여 이들 모두에 양호한 접점을 제공한다.
이상 설명한 바와 같이, 다중층 기판은 높은 도전성을 갖고 도전성 경로로써의 기능을 하는 도전층과 절연체로써의 기능을 하는 절연층을 교호로 구성한다. 그러나, 도전층은 저항, 층내의 캐퍼시터, 유도자 등을 포함할 수 있다는 점을 알야아 한다. 일반적으로, 폴리머 절연층은 돌파 전압에 높은 저항을 제공하도록 선택된다. 몇몇의 실시예에서, 절연층의 유전체 상수 및 그 물리적 치수는 양호한 정기 용량 효과를 제공하도록 선택된다.
따라서, 이 기술 분야의 숙련자는 본 발명이 상기 도시하고 설명한 특정예로 제한되지 않는다는 점을 알 수 있다. 또한, 본 발명의 범위는 첨부한 청구범위로 한정되며 상기 설명한 다양한 특징의 조합 및 부 조합 모두를 포함할 뿐만 아니라 상기 설명을 읽음으로써 이 기술 분야의 숙련자에 의해 다양한 변경 및 변형예가 이루어질 수 있다.
청구범위에서, 단어 "포함하다" 및 "포함하다", "포함하는" 등의 어미 변화는 리스트화된 구성 요소가 포함되는 점을 나타내지만, 일반적으로 다른 구성요소의 배제를 나타내는 것은 아니다.

Claims (28)

  1. 제1 기부층을 선택하는 단계(A)와,
    상기 제1 기부층 상에 제1 에칭액 저항 배리어층을 침착시키는 단계(B)와,
    교호식 도전층 및 절연층의 제1 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속된, 단계(C)와,
    상기 제1 하프 스택 상에 제2 기부층을 도포하는 단계(D)와,
    상기 제2 기부층에 포토레지스트의 보호 코팅을 도포하는 단계(E)와,
    상기 제1 기부층을 에칭하여 제거하는 단계(F)와,
    상기 포토레지스트의 보호 코팅을 제거하는 단계(G)와,
    상기 제1 에칭액 저항 배리어층을 제거하는 단계(H)와,
    교호식 도전층 및 절연층의 제2 하프 스택을 빌드업시키는 단계로서, 상기 도전층은 절연층을 통해 비아에 의해 상호 접속되며 제2 하프 스택은 제1 하프 스택과 대칭식으로 레이업된, 단계(I)와,
    상기 교호식 도전층 및 절연층의 제2 하프 스택 상에 절연층을 도포하는 단계(J)와,
    상기 제2 기부층을 제거하는 단계에 의해 풀 스택을 제조하는 단계(K)를 포함하는 전자 기판 제조 방법.
  2. 제1항에 있어서, 풀 스택을 종결시키도록 외부면 상의 비아의 단부를 노출시켜 이 단부에 종결부를 인가하는 단계(L)를 더 포함하는 전자 기판 제조 방법.
  3. 제1항에 있어서, 상기 제2 기부층은 금속을 포함하고, 제2 기부층 도포 단계(D)는 상기 제2 기부층의 측면 상에 절연 폴리머 층을 도포하는 단계와, 도포된 절연 폴리머층을 갖는 제2 기부층의 측면을 제1 스택에 접촉시키는 단계와, 제1 스택에 기부층을 고온 가압하여 적층시키는 단계를 포함하는 전자 기판 제조 방법.
  4. 제1항에 있어서, 상기 제1 기부층은 구리 또는 구리 합금으로부터 제조되고, 제1 기부층을 에칭하여 제거하는 단계(F)는 구리 에칭액을 사용하여 수행되는 전자 기판 제조 방법.
  5. 제1항에 있어서, 단계(B)의 배리어층은 적어도 0.1 미크론의 두께로 침착되는 전자 기판 제조 방법.
  6. 제1항에 있어서, 단계(B)의 배리어층은 1 미크론 이하의 두께로 침착되는 전자 기판 제조 방법.
  7. 제1항에 있어서, 단계(B)의 배리어층은 탄탈늄, 텅스텐, 티타늄, 티타늄-탄탈늄 합금, 니켈, 주석, 납 및 주석-납 합금 중에서 선택된 금속을 포함하고, 상기 침착은 스퍼터링, 전기도금 및 비전기도금 중에서 선택된 프로세스에 의해 수행되는, 전자 기판 제조 방법.
  8. 제1항에 있어서, 단계(C) 및 (I)에서 빌드업된 도전층 및 상호접속 비아는 전기도금 및 비전기도금 중에서 선택된 기술을 사용하여 침착된 구리를 포함하는 전자 기판 제조 방법.
  9. 제1항에 있어서, 단계(B)에서 제조된 배리어층은 탄탈늄, 티타늄 또는 텅스텐을 포함하고, 제1 에칭액 저항 배리어층을 제거하는 단계(H)는 CF4와 아르곤이 1:1과 3:1 사이의 비를 갖는 CF4와 아르곤DML 혼합물을 사용하여 플라즈마 에칭하는 단계를 포함하는, 전자 기판 제조 방법.
  10. 제1항에 있어서, 단계(B)에서 제조된 배리어층은 탄탈늄을 포함하고, 제1 기부층 에칭 제거 단계(F)용 에칭 프로세스는 상승된 온도에서 암모늄 하이드록사이드의 용액에 제1 기부층을 노출시키는 단계를 포함하는 전자 기판 제조 방법.
  11. 제1항에 있어서, 단계(B)에서 제조된 배리어층은 탄탈늄, 티타늄 또는 텅스텐을 포함하고, 제1 배리어층 제거 단계(H)는 CF4와, CF4와 아르곤의 비가 1:1 및 3:1인 아르곤의 혼합물을 사용하여 플라즈마 에칭하는 단계를 포함하는 전자 기판 제조 방법.
  12. 제1항에 있어서, 단계(C)는,
    구리 시드층을 침착시키는 단계(i)와,
    구리 시드층 상에 제1 포토레지스트층을 도포하는 단계(ii)와,
    패턴을 형성하도록 제1 포토레지스트층을 노출시켜 현상하는 단계(iii)와,
    제1 구리 비아층을 형성하도록 상기 패턴 내에 전기도금 구리를 패턴화시키는 단계(iv)와,
    제1 포토레지스트층을 제거하는 박피 단계(v)와,
    제1 폴리머 절연 재료층을 도포하는 단계(vi)와,
    제1 구리 비아층을 노출시키도록 폴리머 절연 재료층을 세선화하는 단계(vii)와,
    제1 응착 금속층을 침착시키는 단계(viii)와,
    제2 구리 시드층을 침착시키는 단계(ix)와,
    제2 구리 시드층 상에 제2 포토레지스트층을 도포하는 단계(x)와,
    피쳐의 패턴을 형성하도록 제2 포토레지스트층을 노출시켜 현상시키는 단계(xi)와,
    제1 구리 피쳐층을 형성하도록 제2 포토레지스트층에서 피쳐의 패턴 내에 전기도금 구리를 패턴화시키는 단계(xii)와,
    제2 포토레지스트층을 제거하는 박피 단계(xiii)와,
    제3 포토레지스트층을 도포하는 단계(xiv)와,
    제2 비아층을 형성하도록 제3 포토레지스트층을 노출시켜 현상시키는 단계(xv)와,
    제2 구리 비아층을 형성하도록 제2 비아 패턴 내에 구리를 침착시키는 단계(xvi)와,
    제3 포토레지스트층을 박피 제거하여 구리 피쳐, 제2 구리 비아 및 제2 구리 시드층을 노출시키는 단계(xvii)와,
    제2 구리 시드층을 제거하여 노출되는 단계(xviii)와,
    제1 응착 금속층을 제거하는 단계(xix)와,
    구리 피쳐 및 비아 위로 제2 폴리머 절연 금속층을 도포하여 노출되는 단계(xx)를 포함하는 전자 기판 제조 방법.
  13. 제12항에 있어서, 단계(I)는,
    단계(C)의 단계(i)에서 침착된 구리 시드층 상에 포토레지스트층을 도포하는 단계(Iii)와,
    비아의 패턴을 형성하도록 포토레지스트층을 노출시켜 현상하는 단계(Iiii)와,
    구리 비아의 제1층을 형성하도록 비아의 패턴 내측에 전기도금 구리를 패턴화하는 단계(Iiv)와,
    포토레지스트의 제1층을 박피 제거하는 단계(Iv)와,
    폴리머 절연 재료의 제1층을 도포하는 단계(Ivi)와,
    구리 비아의 제1층을 노출시키도록 폴리머 절연 재료의 층을 세선화하는 단계(Ivii)와,
    응착 재료의 제1층을 침착시키는 단계(Iviii)와,
    구리 제2 시드층을 침착시키는 단계(Iix)와,
    구리 제2 시드층 상에 포토레지스트의 제2층을 도포하는 단계(Ix)와,
    피쳐의 패턴을 형성하도록 포토레지스트의 제2 층을 노출시켜 현상하는 단계(Ixi)와,
    구리 피쳐의 제1층을 형성하도록 포토레지스트의 제2층에서의 피쳐 패턴 내에 전기도금 구리를 패턴화하는 단계(Ixii)와,
    포토레지스트의 제2층을 박피 제거하는 단계(Ixiii)와,
    포토레지스트의 제3층을 도포하는 단계(Ixiv)와,
    비아의 제2 패턴을 형성하도록 제3 포토레지스트층을 노출시켜 현상하는 단계(Ixv)와,
    구리 비아의 제2층을 형성하도록 비아의 제2 패턴 안에 구리를 침착시키는 단계(Ixvi)와,
    포토레지스트의 제3층을 박피 제거하여 구리 피쳐, 구리 비아의 제2층 및 구리의 제2 시드층을 노출시키는 단계(Ixvii)와,
    구리의 제2 시드층을 제거하여 노출되는 단계(Ixviii)와,
    응착 재료의 제1층을 제거하는 단계(Ixix)와,
    구리 피쳐 및 구리 비아 위로 폴리머 절연 재료의 제2층을 도포하여 노출되는 단계(Ixx)를 포함하는 전자 기판 제조 방법.
  14. 제1항에 있어서, 단계(C)는 도전층으로부터 빌드업되고,
    구리 시드층을 침착시키는 단계(i)와,
    구리 시드층 상에 제1 포토레지스트층을 도포하는 단계(ii)와,
    패턴을 형성하도록 제1 포토레지스트층을 노출시켜 현상하는 단계(iii)와,
    제1 구리 피쳐층을 형성하도록 제1 포토레지스트층에서의 피쳐의 패턴 내에 전기도금 구리를 패턴화시키는 단계(xii)와,
    제1 포토레지스트층을 박피 제거하는 단계(xiii)와,
    제2 포토레지스트층을 침착시키는 단계(xiv)와,
    비아 패턴을 형성하도록 제2 포토레지스트층을 노출시켜 현상하는 단계(xv)와,
    구리 비아층을 형성하도록 비아 패턴 안으로 구리를 침착시키는 단계(xvi)와,
    제2 포토레지스트층을 박피 제거하여 구리 피쳐, 제2 구리 비아 및 제2 구리 시드층을 노출시키는 단계(xvii)와,
    제2 구리 시드층을 제거하여 노출되는 단계(xviii)와,
    제1 응착 금속층을 제거하는 단계(xix)와,
    구리 피쳐 및 비아 위로 폴리머 절연 재료층을 도포하여 노출되는 단계(xx)를 포함하는 전자 기판 제조 방법.
  15. 제13항에 있어서, 제1 하프 스택 및 제2 하프 스택은, 단계(vii) 내지 (xx)를 1회 이상 반복하는 단계(xxi)를 더 포함하는 단계(C)와, 단계(Ivii) 내지 (Ixx)를 1회 이상 반복하는 단계(Ixxi)를 더 포함하는 단계(I)에 의해 빌드업된 층을 더 포함하는 전자 기판 제조 방법.
  16. 제14항 또는 제15항에 있어서, 제1 하프 스택은 단계(vii) 내지 (xix)를 1회 이상 반복하는 단계(xx)를 더 포함하는 단계(C)에 의한 층을 더 포함하고, 제2 하프 스택은 단계(Ivii) 내지 (Ixix)를 1회 이상 반복하는 단계(Ixx)를 더 포함하는 단계(I)에 의한 층을 더 포함하는 전자 기판 제조 방법.
  17. 제12항에 있어서, 상기 응착 금속은 티타늄, 크롬 및 니켈/크롬 합금 중에서 선택된 전자 기판 제조 방법.
  18. 제12항에 있어서, 아래의 구리를 노출시키도록 절연 재료를 세선화하는 단계는 건식 에칭, 기계적 연마, 화학 기계적 폴리싱(CMP), 이들의 조합 및 2개의 스테이지 프로세스로부터 선택된 프로세스에 의한 세선화 단계를 포함하는 전자 기판 제조 방법.
  19. 제17항에 있어서, 구리 표면으로부터 폴리머 유약을 제거하기 위한 포스트 세선화 클리닝 단계를 더 포함하는 전자 기판 제조 방법.
  20. 제1항에 있어서, 상기 절연층 중 적어도 하나는 테프론, 테프론의 유도물, 비스말레이미드 트리아진 수지, 에폭시 수지, 폴리이미드 수지 및 그들의 혼합물과 같은 열가소성 수지, 열경화성 수지 및 그들의 혼합물 중에서 선택된 폴리머 수지를 포함하는 매트릭스 재료를 포함하는 전자 기판 제조 방법.
  21. 제20항에 있어서, 절연층 중 적어도 하나는
    (a) 0.5 미크론과 5 미크론 사이의 평균 입자 크기 그리고 입자의 15 중량%와 30 중량%를 갖는 무기성 입자 필러와,
    (b) 크로스 파일식 배치, 직물 매트 및 임의적으로 배향된 개조식 섬유 중에서 선택된 배치로 배열된 유기성 섬유 및 유리 섬유 중에서 선택된 섬유 중 적어도 하나를 더 포함하는 전자 기판 제조 방법.
  22. 제20항에 있어서, 절연층 중 적어도 하나는 고온 가압 적층 프로세스에 의해 구리층 및 비아 위에 도포된 프리프레그로써 제공되는 전자 기판 제조 방법.
  23. 제2항에 있어서, 외부면 상의 비아의 단부를 노출시켜 이 단부에 종결부를 인가하는 단계(L)는,
    (m) 최외부층에서 구리 비아를 노출시키도록 기판을 세선화시키는 단계와,
    (n) 노출된 구리 비아 상에 외부 응착 금속층을 침착시키는 단계와,
    (o) 외부 응착 금속층 상에 외부 구리 시드층을 침착시키는 단계와,
    (p) 외부 구리 시드층에 외부 포토레지스트층을 도포하는 단계와,
    (q) 패턴화된 기판을 제공하도록 외부 포토레지스트층을 노출시켜 현상시키는 단계와,
    (r) 구리 도전체 및 패드를 형성하도록 패턴화된 구조 내에 구리를 침착시키는 단계와,
    (s) 외부 포토레지스트층을 제거하는 단계와,
    (t) 외부 응착층 및 외부 구리 시드층을 제거하는 단계와,
    (u) 스택의 양측면에 납땜 마스크층을 도포하는 단계와,
    (v) 구리 패드를 노출시키도록 납땜 마스크를 선택적으로 제거하는 단계와,
    (w) 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 또는 아말감 및 유기성 녹슬음 방지 피니쉬 중에서 선택된 최종 코팅을 도포하는 단계를 포함하는 전자 기판 제조 방법.
  24. 제2항에 있어서, 외부면 상의 비아의 단부를 노출시켜 이 단부에 종결부를 인가하는 단계(L)는,
    (m) 최외부층에서 구리 비아를 노출시키도록 기판을 세선화시키는 단계와,
    1차로, 외부 응착 금속층을 침착시키고, 2차로 필요한 두께로 외부 구리층을 침착시키고, 3차로 외부 포토레지스트층을 도포하여 현상시키고, 4차로 외부 구리층을 선택적으로 에칭 제거하여 외부 응착 금속층을 노출시키고 구리 도전체 및 패드를 형성하고, 5차로 외부 포토레지스트층을 박피하고, 6차로 노출된 외부 응착층 및 구리 시드층을 제거하고, 7차로 스택의 양측면에 납땜 마스크층을 도포하고, 8차로 구리 패드를 노출시키도록 납땜 마스크를 선택적으로 제거하고, 9차로 니켈, 금, 주석, 납, 은, 팔라듐 및 이들의 합금 또는 아말감 및 유기성 녹슬음 방지 피니쉬 중에서 선택된 최종 코팅을 도포하는 단계를 포함하는 전자 기판 제조 방법.
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