KR100970795B1 - 저저항 질화 티타늄막 - Google Patents

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마이크론 테크놀로지, 인크.
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Abstract

원자층 증착(ALD)를 이용하여 도전성 질화 티타늄층을 형성하는 것은, 다양한 전자 소자에서 사용함에 있어 신뢰성 있는 구조를 제공한다. 본 구조는 TDEAT와 같은 티타늄 함유 전구체 화학물질을 이용하여 기판 표면 상에 원자층 증착에 의해 질화 티타늄을 증착하고, 이어서, 암모니아와 일산화탄소의 혼합물 또는 일산화탄소만을 적용하고, 순차적으로 증착된 TiN 구조를 형성하기 위하여 이를 반복함으로써 형성된다. 이러한 TiN 층은 알루미늄 또는 구리 등의 또 다른 도전체 아래의 확산 방지층으로서, 또는 알루미늄 도전체 상부의 전자 이동 방지층으로서 사용될 수 있다. ALD 증착된 TiN 층은 낮은 고유 저항, 부드러운 기하형태, 높은 증착율, 및 우수한 스텝 커버리지, 및 전기적 연속성을 갖는다.
TDEAT, ALD, 스텝 커버리지, 폴리실리콘, 전구체

Description

저저항 질화 티타늄막{LOW RESISTANCE TITANIUM NITRIDE FILMS}
우선권 주장
본 출원은 2005년 7월 20일자로 출원된 미국 특허출원 제11/185,423호의 우선권의 이익을 주장하며, 본 명세서에 참조로서 포함된다.
기술 분야
본 출원은 일반적으로 반도체 장치 및 장치 제조에 관한 것으로서, 특히, 도전층과 그 제조 방법에 관한 것이다.
반도체 장치 산업은 트랜지스터, 커패시터, 및 전기 전도성 인터커넥트 등의 장치들의 크기를 감소시키고자 하는 필요성에 의해 이끌려지는 시장을 갖는다. 트랜지스터가 소형화될수록 향상된 동작 속도와 클럭 속도를 가져오며, 대기 모드와 동작 모드 모두에서 전력 요건이 감소되는 결과를 가져온다. 또한, 장치가 소형화될수록 보다 얇은 유전체층, 보다 얇은 확산층, 및 보다 얇은 도전성 인터커넥트층을 필요로 한다. 도전층이 보다 얇아질수록, 얇은 도전체 라인이 급격한 컨택트 스텝 또는 에지를 횡단하는 경우 스텝 커버리지로 알려진 문제점을 가져온다. 이러한 스텝 또는 에지는 점차적으로 깊고 좁게 된다. 컨택트 에지는 실질적으로 컨택트 홀의 직경보다 보다 깊어질 수 있어서, 높은 애스펙트비(aspect ratio)의 컨 택트 홀로 알려진 상황을 가져오며, 이는 또한 스텝 커버리지와 컨택트 충진(contact filling) 문제를 야기시킬 수 있다. 층이 보다 얇아질수록 잠재적인 신뢰성 문제를 일으킬 수 있는 영역으로의 상이한 물질의 혼합 또는 확산에 대하여 보다 민감해지게 된다. 보다 작고 신뢰성있는 집적 회로(IC)가 프로세서 칩, 모바일 전화, 및 DRAM과 같은 메모리 소자 등의 제품에 사용될 가능성이 높아진다. 도전체 신뢰성을 향상시키는 공지된 방법 중 하나는, 금속이 주변 절연층에 확산되는 것을 방지하기 위하여 알루미늄 또는 구리 등의 다른 도전체의 상부 또는 하부에 도전성 TiN(Titanium Nitride)의 층을 사용하는 것이다. 스퍼터링 등의 화학 기상 증착(CVD) 또는 물리 기상 증착(PVD) 방법을 이용한 TiN의 성막은, 주로 CVD의 경우 낮은 도전성을 갖는 층(ohm-cm의 단위로 비저항으로 주로 표현됨) 또는 PVD의 경우 낮은 등각성(conformality)을 갖는 층을 초래하는 결과를 가져온다.
본 출원은 전술한 문제점들을 감안한 것이며, 이하의 명세서를 읽고 논의함으로써 이해될 수 있을 것이다.
본 구조는 전구체 화학물질을 이용하여 기판 표면 상에 원자층 증착(ALD)에 의해 티타늄을 퇴적하여, TiN 또는 일부 다른 산화티타늄 TiNx의 막을 형성함으로써 형성되며, 이 막은 매우 특정된 또한 반복가능한 두께를 갖는다. 본 공정은 ALD 사이클로도 알려져 있다. 하나의 ALD 사이클에 대한 TiN 막 두께를 알고, 필요한 두께의 막을 형성하는 데 필요한 만큼 반복함으로써 원하는 최종 두께가 얻어진다.
ALD 방법에 의해 형성되는 질화 티타늄의 층은, 예컨대, TDEAT(tetrakis dimethylamido titanium) 및 암모니아를 이용하여, CVD 등의 이전의 방법에 의해 형성되는 질화 티타늄막이 6000 μohm-cm 인 것에 비하여, 600 μohm-cm로서 매우 도전성이 높다(즉, 비저항이 낮음).
ALD에 의해 기판 상에 제1 두께를 갖는 질화 티타늄층을 형성하는 방법의 일 실시예는, 티타늄을 함유하는 적어도 하나의 전구체에 기판을 노출시키고, 질소를 함유하는 적어도 하나의 반응물 및 질소를 함유하지 않는 적어도 하나의 반응물에 기판을 노출시키는 것을 포함한다. 반응물은 증착 사이클에서 초기 전구체에 후속하여 ALD 전구체에 적용되는 용어로서, ALD 반응에서 사용되는 물질들을 구별하는데 도움을 주기 위하여만 사용된다. ALD의 온도는 약 200℃ ~ 370℃의 범위이며, 바람직하게는, 약 230℃이다. 티타늄 전구체는 TDEAT(tetrakis diethylamido titanium)일 수 있으며, 전구체는 55℃ ~ 115℃ 사이의 온도, 바람직하게는, 75℃를 갖는 액체일 수 있다. 액체는, 50 sccm ~ 150 sccm의 흐름을 갖는, 바람직하게는, 헬륨인 비활성 캐리어 기체에 의해 ALD 반응기로 이송될 수 있다.
반응물은 환원제를 포함할 수 있으며, 바람직하게는 약 1:7의 암모니아와 일산화탄소의 일반적인 비율을 갖는 암모니아(NH3)와 일산화탄소(CO)의 혼합물이다. 반응물은 동시가 아니라 순차적으로 사용될 수 있으며, 또는 교번하는 ALD 사이클로서 사용될 수 있다.
ALD 반응은 통상 ALD 반응 사이클 당 하나의 TiN층을 가져오며, 사이클 당 두께는 통상 1Å이다. 최종 두께를 갖는 질화 티타늄막을 형성하도록 사이클이 반복된다.
ALD 반응은 각각의 전구체 또는 반응물 흐름 사이에 비반응성의 퍼지 기체를 가질 수 있다. 일반적으로, 전구체와 반응물 사이에 실질적인 차이점은 없고, 단일 증착 사이클에서 사용되는 순서를 나타내기 위하여만 본 명세서에서 사용되고 있다. ALD에 의해 기판 상에 질화 티타늄층을 형성하는 방법은 기판을 티타늄을 함유하는 적어도 하나의 전구체 화학물질에 노출하고, 기판을 비반응성 퍼지 기체 흐름에 노출하고, 기판을 질소를 함유하는 적어도 하나의 반응 기체를 갖는 혼합물에 노출하고, 기판을 제3 비반응성 퍼지 기체 흐름에 노출하고, 원하는 최종 두께가 얻어질 때까지 사이클을 반복하는 것을 포함할 수 있다. 비반응성 퍼지 기체 흐름은 사이클의 시작 전에 또는 사이클 도중 어느 때라도 제공될 수 있다.
ALD 공정에 의해 형성되는 질화 티타늄막들은 TiNx(여기서, 0.5 < X < 2.0, 바람직하게는, X=1)의 화학 조성을 가질 수 있다. TiN 층들은 CVD 및 스퍼터링 방법에 비하여 낮은 비저항을 가지며, 800 μohm-cm 보다 작을 수 있다. TiN 층들은 높은 애스펙트비를 갖는 컨택트 스텝 상에서도 우수한 스텝 커버리지를 가지며, 75% 보다 큰 스텝 커버리지를 가질 수 있다.
본 방법에 의해 제공되는 TiN 층들은 질화 티타늄층 아래 또는 질화 티타늄층 위의 도전층(예를 들어, 알루미늄)에 사용될 수 있다. TiN 층들은 전자 이동 제어를 위한, 또는 신뢰성있는 병렬 전류 경로를 제공하기 위한 확산 방지층으로서 유용할 수 있다. 이러한 TiN 층들은 용량성 소자 상에 도전판을 형성하거나, 플래시 메모리, EEPROM, 또는 CMOS 및 바이폴라 트랜지스터, 디지털 및 아날로그 회로, 박막 트랜지스터, 및 전계 발광 디스플레이를 포함하는 다른 전자 소자들 등의 트랜지스터 소자 상에 도전성 신호 라인을 형성하는 데 유용할 수 있다.
이러한 또는 다른 양태, 실시예, 장점, 및 특징들은 이하의 설명과 첨부된 도면들로부터 명백하게 될 것이다.
도 1은 일련의 질화 티타늄층으로서 형성되는 질화 티타늄층을 제조하기 위한 원자층 증착 시스템의 일 실시예를 나타내는 도면.
도 2는 질화 티타늄층을 형성하기 위한 방법의 일 실시예의 구성요소들의 흐름도.
도 3은 원자층 증착에 의해 폴리실리콘 게이트 상부 및 상이한 도전 재료 하부에 증착되는 질화 티타늄층을 갖는 트랜지스터의 구성의 일 실시예를 나타내는 도면.
도 4는 질화 티타늄층이 퇴적된 원자층을 갖는 유전체층 내의 컨택트의 일 실시예를 나타내는 도면.
도 5는 전자 소자에 결합되는 컨트롤러의 일 실시예에 대한 간략화된 도면.
도 6은 장치들을 갖는 전자 시스템의 일 실시예의 도면.
이하의 상세한 설명에서는, 예시로서, 본 개시가 실시될 수 있는 특정한 양태와 실시예들을 나타내는 첨부 도면들을 참조한다. 이러한 실시예들은 당업자가 본 출원을 실시할 수 있도록 충분히 상세하게 설명된다. 본 실시예들의 범주를 일탈하지 않고서 다른 실시예들이 이용될 수 있으며, 구조적, 논리적, 전기적인 변경이 이루어질 수 있다. 다양한 실시예들은 상호 배타적일 필요는 없으며, 일부 실시예들이 하나 이상의 다른 실시예들과 조합하여 새로운 실시예를 형성할 수 있다.
이하의 설명에서 사용되는 웨이퍼와 기판이라는 용어는 집적 회로(IC) 구조를 형성하기 위해 노출되는 표면을 갖는 임의의 구조를 포함한다. 기판이라는 용어는 반도체 웨이퍼를 포함하는 것으로 이해되어야 한다. 기판이라는 용어는 또한 처리중의 반도체 구조를 지칭하는 데 사용되며, 그 위에 제조된 다른 층들을 포함할 수 있다. 웨이퍼 및 기판의 양자는 도핑된 반도체 및 도핑되지 않은 반도체, 기저 반도체 또는 절연체에 의해 지지되는 에피텍셜 반도체층, 및 당업계에 공지된 기타의 반도체 구조를 포함한다. 도전체라는 용어는 n-형 및 p-형 반도체를 일반적으로 포함하는 것으로 이해되며, 절연체 또는 유전체라는 용어는 도전체 또는 반도체로 명명되는 재료보다 전기 전도성이 낮은 임의의 재료를 포함하는 것으로 정의된다. 스텝 커버리지(step coverage)라는 용어는 평면상의 동일한 재료의 두께에 대한 수평에서 수직으로의 천이를 겪는 재료의 최소 두께의 비를 지칭하는 데 사용된다.
본 명세서에 사용된 "수평"이라는 용어는, 웨이퍼 또는 기판의 방향에 무관하게 종래의 웨이퍼 또는 기판의 평면 또는 표면에 평행한 평면으로서 정의된다. "수직"이라는 용어는 전술한 바와 같이 수평한 방향에 직교하는 방향을 지칭한다. "상(on)", "측(side)(측벽에서와 같이)", "보다 높은(higher)", "보다 낮 은(lower)", "위(over)", 및 "아래(under)" 등의 전치사는, 웨이퍼 또는 기판의 방향에 무관하게, 웨이퍼 또는 기판의 상부 표면 상의 종래의 평면 또는 표면에 대하여 정의된다. 따라서, 이하의 상세한 설명은 제한적인 의미로 해석되는 것이 아니라, 본 실시예들의 범주는 첨부된 청구항들에 의해서만 정의되는 것이며, 이러한 청구항들에 지칭되는 균등물의 전 범위에 걸치는 것이다.
일 실시예에 있어서, 원자층 증착(ALD: Atomic Layer Deposition)을 이용하여 실질적으로 스무스한 표면을 갖는 질화 티타늄(TiNx) 막을 형성한다. 원자층 증착을 이용한 이러한 막의 형성은 재료층들 간의 천이를 제어하기 위하여 제공될 수 있다. 이러한 제어의 결과, ALD TiN 막은 컨택트 홀에서 기판 표면을 갖는 엔지니어드 천이(engineered transition)를 가질 수 있으며, 하나의 표면에서는 향상된 접착을 가능하게 하기 위하여 물질 조성을 계속적으로 변화시키고, TiNx 물질의 벌크에서는 전기 전도성을 증가시키도록 점진적으로 변화하는 다수의 얇은 층으로 형성될 수 있다.
ALE(Atomic Layer Epitaxy)로도 알려진 ALD는 화학 기상 증착(CVD)의 변형이며, "교대 펄스-CVD(alternatively pulsed-CVD)"라고도 한다. ALD에 있어서, 기체 전구체(precursor)가 반응 챔버(또는 반응기) 내에 장착되는 기판 표면에 대하여 한번에 하나씩 도입된다. 이러한 기체 전구체의 도입은, 각각의 기체 전구체의 순차적인 펄스의 형태를 취한다. 전구체 기체의 펄스에서, 전구체 기체는 짧은 시간동안 특정 영역 또는 구역으로 흐르도록 이루어진다. 펄스들 사이에서, 반응 챔버는, 많은 경우에 있어서 비활성 기체인 기체로 퍼지(purge)되고, 또한/또는 배기된 다. 도입되는 제1 전구체 물질을 전구체로 명명할 수 있으며, 다음에 도입되는 물질은 반응물(reactant)로 명명될 수 있지만, 양 물질 모두 ALD 반응에 의해 형성되는 최종 물질에 대한 전구체이다. 기체상(gas phase)에서 서로 반응하지 않는 2개의 전구체 또는 2개의 반응물이 존재한다면, 전구체 또는 반응물이 동시에 반응 챔버로 흐르도록 ALD 공정이 변경될 수 있다.
ALD 공정의 제1 반응 스텝에서, 제1 펄싱 단계 중 제1 전구체는 포화되고, 기판 표면에 화학흡착(chemisorb)된다. 후속하는 퍼지 기체를 이용한 펄싱에서는 반응 챔버로부터 과잉 전구체, 구체적으로는, 화학흡착되지 않은 전구체를 제거한다.
제2 펄싱 단계에서는 제2 전구체(여기서는, 반응물)가 기판에 도입되어, 원하는 막의 성장 반응이 발생하며, 반응 두께는 화학흡착되는 제1 전구체의 양에 부분적으로 의존한다. 막 성장반응에 후속하여, 반응 부산물과 과잉 전구체가 반응 챔버로부터 퍼지된다. 기판상에서 전구체들이 흡수되고 서로 격렬하게 반응하는 전구체 화학에서, 적절하게 설계된 플로우 타입의 반응 챔버 내에서 1초 미만 동안에 하나의 ALD 사이클이 수행될 수 있다. 통상적으로, 전구체 펄스 시간은 약 0.5 초 ~ 약 10초 사이의 범위이다.
ALD 공정에서, 퍼지 단계들 및 모든 반응들의 포화는 막 성장이 자기-제한(self-limiting)되도록 한다. 이러한 자기-제한 성장은 대규모 영역의 불균일성 및 등각성을 초래하며, 이는 평면 기판, 깊은 트렌치, 또는 높은 애스펙트비의 컨택트 홀 등의 경우, 및 다공성 실리콘 및 높은 표면 영역의 실리카 및 알루미나 파 우더의 처리에 있어서 중요한 응용예를 갖는다. 중요하게도, ALD는 성장 사이클의 수를 제어함으로써 직접적인 방식으로 막 두께의 제어를 제공한다.
ALD는 원래 전계 발광 디스플레이에 필요한 발광 유전체 막을 제조하기 위하여 개발되었다. ALD는 상이한 에피택셜 II-V 및 II-VI 막, 비에피택셜 결정 또는 비정질 산화물 및 질화막 및 이의 다층 구조의 성장을 위하여 연구되었다. 실리콘 및 게르마늄막의 ALD 성장에 대해서도 상당한 주목을 있어왔지만, 난해한 전구체 화학으로 인해, 현재 그다지 성공적이지 못하다.
ALD 공정에 사용되는 전구체들은 기체, 액체, 또는 고체일 수 있다. 그러나, 액체 또는 고체의 전구체들은 매우 높은 증기압 또는 낮은 승화 온도에서 휘발성이 있어야 한다. 증기압은 효과적인 대량 수송을 위해 충분히 높아야 한다. 또한, 고체 및 일부 액체의 전구체들은 반응 챔버 내부에서 가열될 필요가 있으며, 가열된 튜브를 통해 기판에 도입될 수 있다. 기판 상에서 전구체의 응축을 방지하기 위하여는, 기판 온도 이하의 온도에서 필요한 증기압에 도달되어야 한다. ALD의 자기-제한 성장 메카니즘으로 인하여, 표면 면적의 변화 때문에 공정 중에 기화율이 다소 변할 수는 있지만, 비교적 낮은 증기압의 고체 상태 전구체가 사용될 수 있다.
ALD 전구체에 대한 다른 바람직한 특성으로는, 분해가 표면 제어를 파괴시킬 수 있으므로, 기판 온도에서의 열적 안정성을 포함(따라서, ALD 방법의 장점 중 하나)하는데, 이는 기판 표면에서 전구체의 반응에 의존한다. ALD 성장에 비하여 느리다면, 소량의 분해가 용인될 수 있다. 전구체와 표면 사이의 상호작용 및 화학 흡착(chemisorption)(흡착(adsorption)과 유사)의 메카니즘이 전구체에 따라 상이할지라도, 전구체는 표면에 화학흡착하거나 반응해야 한다. 기판 표면의 분자들은, 원하는 막을 형성하기 위하여, 반응물이라 명명될 수 있는 제2 전구체와 격렬하게 반응해야 한다. 또한, 전구체들은 에칭을 일으키는 막과 반응해서는 안되며, 막 내에서 용해되지 않아야 한다. ALD 공정에서 높은 반응성의 전구체들을 사용할 수 있는 능력은, 종래의 MOCVD(metallo-organic CVD) 형태의 반응에서의 전구체와 비교될 수 있다. 또한, 반응의 부산물들은 퍼지 단계 중에 반응 챔버로부터 용이하게 제거하는 것을 가능하게 하기 위해 기체여야 한다. 마지막으로, 부산물은 기판 표면 상에 흡착되거나 반응하지 않아야 한다.
RS-ALD(Reaction Sequence ALD) 공정에서, 자기-제한 공정 시퀀스는 순차적인 표면 화학 반응을 포함한다. ALD는 반응 표면과 반응 분자 전구체 사이의 화학반응에 의존한다. ALD 공정에서, 2개의 비 상호반응 물질이 사용되는 경우를 제외하고, 분자 전구체는 개별적으로 ALD 반응 챔버로 펄싱된다. 기판에서의 금속 전구체 반응은 통상적으로, 제조 시퀀스의 다음 전구체의 입력 펄스 이전에 반응 챔버로부터 과잉 전구체와 부산물을 제거하기 위해 비활성 기체 펄스(또는 퍼지)에 선행한다.
ALD 공정을 사용함으로써, 화학적 운동성, 사이클당 증착 두께, 조성, 및 두께에서 모두 동일한 동등 미터량의 시퀀스로 막들을 적층할 수 있다. ALD 시퀀스는 일반적으로 사이클당 전체 층보다 적게 증착한다. 통상적으로, ALD 사이클 당 약 0.25 ~ 약 2.00 Å의 증착 또는 성장률이 실현될 수 있다.
ALD의 장점으로는, 계면 또는 지형적 스텝에서의 연속성을 포함하며, 불명확하게 정의되는 핵생성(nucleation) 영역을 회피하며, 박막 CVD(< 20Å) 및 박막 PVD(<50Å)에서 통상적인 것 같이, 층별 증착 기법이므로, 다양한 기판 기하형태(topology)에 대한 등각성, 낮은 온도의 사용, 반응 챔버의 기하형태에 의존하지 않고, 성장두께가 수행되는 사이클 수에만 의존하며, 다층 라미네이트막을 1 ~ 2개의 단일층의 해상도로 엔지니어링할 수 있다는 점을 포함한다. ALD 공정은 단일층들의 순서를 증착 제어 및 비정질막의 단일층들을 증착할 수 있는 능력을 허용한다.
ALD 증착 시퀀스의 사이클은, TDEAT(또는 다른 열적으로 안정된 전구체) 등의 전구체 물질을 2초 동안 펄싱하고, 아르곤 등의 전구체용 퍼지 기체를 2초 동안 펄싱하고, 예시적인 5초 동안 기본 압력으로 시스템을 다시 펄싱하고, 예를 들어, 일산화탄소와 암모니아의 혼합물인 반응물 전구체를 3초 동안 펄싱하고, 예를 들어, 아르곤인 반응물의 퍼지 기체를 2초 동안 펄싱하고, 시스템을 10초 동안 펌핑하는 것을 포함한다. ALD 공정은 표면 상에서 전구체와 반응물의 화학적 흡착(chemisorbs)에 의존하며, 이는 자기-제한적이므로, 표면상에 흡착되고 포화되는 제1 전구체의 양에 의존하는 매우 일정한 증착 두께를 가져온다. 이러한 사이클은 단일 재료층에서 원하는 두께가 달성될 때까지 반복될 수 있거나, 또는 제3 전구체 물질을 펄싱하고, 제3 전구체에 대한 퍼지 기체를 펄싱하고, 제4 반응물 전구체를 펄싱하고, 반응물의 퍼지 기체를 펄싱하여 제1 재료 상에 제2 재료층을 형성하는 것으로 교호될 수 있다. 유전체층 상에 퇴적되는 도펀트 금속층의 경우와 같이, 전구체가 기판과 직접 상호작용할 수 있다면, 반응 기체는 존재할 필요가 없다. 제1 시리즈의 사이클의 두께가 수 개의 단일층의 두께인 유전체층을 초래하며, 제2 시리즈의 사이클은 수 개의 분자층 두께인 상이한 유전체층을 초래하는 경우, 이는 나노층 물질 또는 나노라미네이트로 알려질 수 있다. 나노라미네이트(nanolaminate)는 적층 스택에서 2 이상의 상이한 물질들의 초박형의 층들의 복합막을 의미하여, 여기서 층들은 나노미터 차원의 두께를 갖는 상이한 재료의 교호하는 층들이며, 각 나노층은 단일층 두께의 물질인 연속막일 수 있다. 나노층들은 각 물질의 단일층들이 교호하는 것에 제한하지 않으며, 상이한 물질의 단일층들을 교호하는 하나의 물질의 수 개의 층들을 가짐으로써 원하는 2 이상의 물질의 비를 취득하는 것을 포함할 수 있다. 상이한 물질의 층들은 퇴적 후에 분리된 채 잔존할 수 있거나, 또는 서로 반응하여 합금층을 형성할 수도 있다. 합금층은 도핑층으로 볼 수 있으며, 유전체층의 특성은 이러한 도핑에 의해 변할 수 있다.
전술한 바와 같이, 전체 질화 티타늄층은 표면 특성들과 실리콘 기판, 유전체층, 또는 다른 도전층에 대한 계면을 향상시키기 위하여 단일층별로 변할 수 있다. 간략화를 위하여, 본 명세서에서 논의된 실시예에 있어서, TiNx 층은 전체 층을 통해 일정한 조성을 가질 것이며, x는 동일한 1, 즉 질화 티타늄은 TiN의 조성을 가질 것이다.
일 실시예에 있어서, 원자층 증착을 이용하여 반응 챔버에 장착된 기판 상에 질화 티타늄의 층이 형성된다. 일 실시예는, Ti[(C2H5)2N]4 의 화학식을 갖는 TDEAT(tetrakis diethylamido titanium) 등의 전구체 기체를 이용하여 질화 티타늄층을 형성하는 것을 포함한다. 반응물 전구체는 암모니아 (NH3) 및 일산화탄소(CO)의 혼합물이다. TDEAT는 캐리어 기체로서 헬륨을 이용하여 약 100℃의 온도에서 버블러(bubbler)에서 사용될 수 있는 액체 전구체이다.
ALD 반응 챔버에서 이러한 전구체의 사용은 200℃ ~ 450℃ 범위, 바람직하게는, 약 230℃ 에서 낮은 기판 증착 온도를 초래할 수 있다. 전구체 주입 단계와 반응물 주입 단계 사이에 사용되는 퍼지 기체는 질소, 헬륨, 아르곤, 또는 네온을 포함할 수 있다. 형성되는 TiN 막은 약 600 μohm-cm의 높은 전기전도성을 갖는 양호한 열적 특성 및 전기적 특성을 가질 수 있다. TiN 막은 80% 이상의 양호한 스텝 커러지리값과 낮은 핀홀(pinhole)값의 높은 연속성을 갖는다.
도 1은 TiN막을 형성하기 위한 원자층 증착 시스템(100)의 일 실시예를 나타낸다. 도시된 구성요소들은 ALD 증착의 원리의 일반적인 논의를 허용하며, 본 해당 대상을 실시하는 데 유용하다. 도 1에서, 가열 소자/웨이퍼 홀더(106) 상의 기판(108)은 ALD 시스템(100)의 반응 챔버(102) 내부에 위치된다. 가열 소자(106)는 기판(108)에 열적으로 결합되어 기판 온도를 제어한다. 기체-배포 고정구(gas-distribution fixture)(110)는 전구체, 반응물, 및 퍼지 기체를 일정한 방식으로 기판(108)에 도입한다. 종종 샤워헤드(showerhead)라고 명명되는, 기체 배포 고정구에 의해 도입되는 기체는 기판(108)과 반응하며, 임의의 과잉 기체와 반응 생성물은 제어 밸브(105)를 통해 진공 펌프(104)에 의해 챔버(102)로부터 제거된다. 각각의 기체는, 매스-플로우 컨트롤러(116, 120, 124, 128, 132, 및 136)에 의해 각각 제어되는 흐름율과 시간에 의해 개별 기체 소스(114, 118, 122, 126, 130, 및 134)로부터 기원된다. 도시된 매스 플로우 컨트롤러는 제어 밸브(간략화를 위해 도시 생략)와 결합되어, 안전한 셧오프 위치를 제공한다. 기체 소스(122 또는 130)는 기체로서 전구체를 저장하거나, 천천히 고체 소스를 기화하기 위하여 히터를 제공하거나, 선택된 전구체 물질을 형성하도록 액체 물질을 담은 버블러를 제공함으로써 전구체 기체를 제공할 수 있다. 버블러(bubbler)는 액체 전구체를 통해 버블링되는 캐리어 기체를 가질 수 있거나, 또는 기화된 증기를 전구체 액체로부터 전달하기 위하여 액체의 표면을 관통할 수 있다. 도면에서는 하나 이상의 전구체 소스를 나타내지만, 본 발명은 이에 한하지 않으며, 개시된 실시예에 있어서, 단일의 전구체 소스만이 사용된다.
또한 시스템에는 매스-플로우 컨트롤러(116 및 120)에 각각 결합되는 퍼지 기체 소스(114 및 118)가 포함되어 있다. 개시된 실시예들은 모든 개시된 예시의 퍼지 스텝에 대해 퍼지 기체들 중 하나만을 이용할 수 있거나, 양측의 퍼지 기체들을 동시에 사용될 수 있거나, 또는 대안적으로, 원하는 특정 결과에 대한 필요에 따라 선택적으로 사용될 수 있다. 다수의 전구체 기체에 대하여 동일한 퍼지 기체를 사용하는 공정에 있어서, ALD 시스템(100)에는 보다 적은 퍼지 기체 소스가 필요할 수 있다. 전구체, 반응물, 및 퍼지 기체 소스들은 자신들의 관련 매스-플로우 컨트롤러에 의해 공통 기체 라인 또는 도관(112)에 결합되며, 이는 반응 챔버(102) 내부의 기체-배포 고정구(110)에 결합된다. 기체 도관(112)은 또한 기체 도관(112)으로부터 퍼지 시퀀스의 종단에 과잉 전구체 기체, 퍼지 기체, 및 부산물 기체를 제거하기 위하여, 도시하지 않은, 다른 진공 펌프, 또는 배기 펌프에 결합될 수 있다.
진공 펌프 또는 배기 펌프인 참조번호 104는 반응 챔버(102)로부터 퍼지 시퀀스의 종단에서 과잉 전구체 기체, 퍼지 기체, 및 부산물 기체를 제거하기 위하여, 매스-플로우 밸브일 수 있는 제어 밸브(105)에 의해 챔버(102)에 결합된다. 편리성을 위하여, 제어 디스플레이, 장착 장치, 온도 감지 장치, 기판 기동 장치, 및 필요한 전기 배선들은 당업자에게 공지되어 있으므로 도 1에 생략하였다. ALD 시스템(100)은 본 실시예를 실시하는 데 특히 바람직하지만, 다른 상용 ALD 시스템들 또한 사용될 수 있다.
막의 증착을 위한 반응 챔버의 사용 및 동작은 반도체 제조의 당업자에게 알려져 있다. 본 실시예들은 불필요한 실험없이 이러한 각종 반응 챔버들 상에서 실시될 수 있다. 또한, 당업자라면, 본 명세서를 읽으면 반도체 제조 업계의 필요한 검출, 측정, 및 제어 기술들을 이해할 것이다.
ALD 시스템(100)의 구성요소는 ALD 시스템(100) 내의 압력, 온도, 및 기체 흐름과 같은 개별 요소들을 제어하는 컴퓨터 실행가능한 명령들을 포함하는 컴퓨터 판독가능한 매체를 이용하여 컴퓨터에 의해 제어될 수 있다. 시스템(100)이 컴퓨터 제어하에 놓여 있을 수 있다는 것을 당업자가 이해할 수 있지만, 제공되는 다양한 실시예들에서 ALD 시스템(100)의 사용에 촛점을 맞추기 위하여 컴퓨터의 도시는 생략되어 있다.
도 2는 TiN 층을 형성하기 위한 방법의 일 실시예에 대한 동작 스텝들의 흐름도를 나타낸다. 참조번호 202에서, 제1 전구체 기체와 즉시 반응하고 화학흡착 하도록 기판이 준비된다. 이러한 준비는 기판의 표면으로부터 유기 박막, 오염물, 천연 산화물과 같은 오염물들을 제거할 것이며, 반응 챔버(102) 내에 플루오르화 수소산 린스, 또는 스퍼터 에치를 포함할 수 있다. 참조번호 206에서, 반응 챔버에는 제1 전구체 물질이 소정의 시간 동안, 예컨대 0.5 ~ 2.0초 동안 들어간다. 제1 전구체 물질은 기판의 표면에 화학적으로 흡착되는데, 그 양은 전구체 물질의 충분한 흐름이 존재하는 상태에서 기판의 온도에 의존하는데, 일 실시예에서는 230℃이다. 또한, 전구체의 펄싱은 기판 표면 상에 흡수 단일층의 균일한 커버리지를 제공하는 펄싱 주기를 이용할 수 있거나, 또는 기판 표면 상에 단일층의 부분적인 형성을 제공하는 펄싱 주기를 이용할 수 있다. 일 실시예에서는, TDEAT를 포함하는 전구체 기체를 갖는다.
참조번호 208에서, 반응 챔버에는 화합흡착되지 않은 제1 전구체 물질 전부를 실질적으로 제거하기에 충분한 소정의 시간 동안 제1 퍼지 기체가 들어간다. 질소, 아르곤, 네온, 이들 조합, 또는 수소 등의 그외 기체를 포함하는 퍼지 기체에 있어서 통상적인 시간은 1.0 초 ~ 2.0 초일 수 있다. 참조번호 210에서, 챔버에는 기판의 표면 상에 화학흡착된 제1 전구체 물질의 양과 화학적으로 결합하기 위한 충분한 반응물을 제공하기에 충분한 소정 시간 동안 제1 반응 기체가 들어간다. 일 실시예에서, 반응물 재료는 암모니아 및 일산화탄소를 포함하며, 동시에, 순차적으로, 또는 사이클을 교호하여 펄싱한다. 참조번호 212에서, 챔버에는, 반 응하지 않은 재료와 임의의 반응 부산물들을 챔버로부터 실질적으로 제거하기에 충분한 소정의 시간 동안 제1 퍼지 기체와 동일하거나 상이할 수 있는 제2 퍼지 기체가 들어간다. 전술한 실시예들은 2개의 상이한 퍼지 동작을 포함하지만, 실시예들이 이에 한정되는 것은 아니다. 단일의 연속된 또는 가변적인 퍼지가 존재할 수 있거나, 또는 반응 물질이 펌프 메카니즘에 의해서만 제거되도록 퍼지 기체가 전혀 존재하지 않을 수도 있다. 대안적으로, 반응물과 반응 부산물의 제거는 퍼지 기체 흐름에 의해서만 발생할 수도 있다.
참조번호 214에서, 유전체의 제1 유전체 재료의 두께가 소정의 두께에 도달하였는지 여부 또는 또 다른 증착 사이클이 필요한지의 여부에 대한 결정이 이루어진다. 또 다른 증착 사이클이 필요하면, 원하는 제1 유전체층이 완성될 때까지, 동작은 참조번호 206으로 복귀하고, 참조번호 216에서 증착 공정의 최종 처리가 이행된다.
도 3은 복수의 ALD 증착된 질화 티타늄막으로 형성되는 도전성 TiN 층을 형성하는 방법의 일 실시예에서의 단일 트랜지스터를 나타낸다. 본 실시예는 원자층 증착 시스템으로 사용되는 도 1의 시스템(100)으로 구현될 수 있다. 통상적으로 실리콘 또는 실리콘을 포함하는 재료인 기판(302)이 준비된다. 다른 실시예에서는, 게르마늄 기판, 갈륨비소 기판, 실리콘-온-사파이어 기판, 또는 그 외의 적절한 기판이 사용될 수도 있다. 준비 공정은, 기판을 세정하고(302), 예시적인 MOS 트랜지스터(300)의 소스-드레인 확산층(304) 및 소스-드레인 확산층(306)과 같은 기판의 다양한 층과 영역들을 형성하는 것을 포함할 수 있다. 트랜지스터(300)의 영역들의 형성 수순은 당업자에 공지된 바와 같이 일반적으로 이해되는 MOS 트랜지스터의 공정을 따를 수도 있다.
소스 및 드레인 확산 영역(304 및 306) 사이의 기판(302) 상의 영역을 피복하는 유전체(310)는 게이트 산화층으로 알려져 있을 수 있다. 게이트 산화물(310)을 피복하는 것은 게이트 전극(312)이며, 이는 원하는 트랜지스터(300)의 문턱 전압에 따라 도전성 폴리실리콘 또는 각종 금속으로 형성될 수 있다. 게이트 전극(312)을 피복하는 것은 ALD 증착된 도전성 TiN층(314)이며, 이는 금속층(318), 통상적으로 알루미늄 합금 또는 구리에 의해 피복된다. TiN 층(314)은, 폴리 게이트(312) 및 게이트 산화물(310)을 통해 확산시키고 금속으로 기판(302)을 오염시킴으로써, 층(318)으로부터의 금속이 트랜지스터 소자(300)의 전기적 특성에 영향을 주는 것을 방지하기 위하여 확산 방지층으로 사용될 수 있다.
ALD 증착에 의해 형성되는 도전성 TiN 층을 형성하기 위한 방법의 실시예들은 각종 집적 회로, 메모리 소자, 및 전자 시스템에서 도전성 트레이스 형성 시에, 커패시터 내에 금속판을 형성하는 단계에 적용될 수도 있다.
도 4는 확산 구조에 대한 전기 신호 도전의 적어도 일부를 제공하는 도전성 TiN 층을 갖는 컨택트 홀을 나타낸다. 도전체 충진 컨택트(400)는, 통상적으로 다이오드 또는 소스/드레인 영역 등의 확산 기판(404)을 기판에 형성한, 실리콘 등의 반도체인 기판(402)을 갖는다. 실리콘 산화물층(406) 등의 유전체층은 확산 영역(404)에 접촉하도록 유전체(406)를 통해 형성되는 컨택트(408), 또는 홀을 구비할 것이다. ALD 증착된 도전성 TiN 층(410)은 유전체층(406)의 평탄한 상부를 횡 단하며, 제1 두께 t1을 갖는다. TiN층(410)은 또한 위치(412)에서 컨택트(408)의 에지를 횡단하며, 컨택트(408)의 바닥(414)과 측벽들을 피복한다. ALD 증착된 TiN 층의 예시된 실시예는 참조번호 412에서의 상부 코너, 참조번호 408에서의 측벽, 또는 컨택트의 바닥(414)의 내부 코너 중 하나에서 최소 두께를 가질 것이다. TiN층(410)은 가장 얇은 부분과 평탄한 상부(410)에서의 두께의 비율로서 80% 보다 큰 비율을 가질 것이다. 이는 80%의 스텝 커버리지를 갖는 것으로 알려져 있다. TiN층(410)은 단일층으로 도시되어 있지만, 본 발명은 이에 한정되지 않으며, 통상적으로 TiN 층(410)은 50 ~ 200Å의 두께를 가질 것이며, 100 ~ 400 개의 TiN 개별층으로 형성되며, 각각의 층은 하나의 ALD 사이클에서 형성된다. 개별 층들은 점진적인 조성을 가질 수 있거나, 또는 동일한 조성을 가질 수도 있다. TiN 층(410)은 알루미늄 등의 다른 금속층으로 피복될 수 있다.
도 3 및 도 4에 도시된 바와 같은 구조들은 플래시 메모리 소자 뿐만 아니라 다른 메모리, 논리, 또는 정보 핸들링 장치 및 시스템 등의 임의의 집적 회로 또는 트랜지스터 소자에서 사용될 수 있다. 이러한 정보 핸들링 장치의 실시예는 무선 시스템, 원격 통신 시스템, 컴퓨터, 및 집적 회로를 포함한다.
도 5는 다양한 실시예에 따라 원자층 증착된 TiN 층을 갖는 하나 이상의 장치를 갖는 전자 시스템(500)의 도면을 나타낸다. 전자 시스템(500)은 컨트롤러(502), 버스(504), 및 전자 소자(506)를 포함하며, 버스(504)는 컨트롤러(502)와 전자 소자(506) 간의 전기 전도성을 제공한다. 다양한 실시예에서, 컨트롤러(502) 및/또는 전자 소자(506)는 전술한 바와 같은 ALD 도전성 TiN 층의 실시예를 포함한다. 전자 시스템(500)은 이에 한정되지 않지만, 정보 핸들링 장치, 무선 시스템, 원격통신 시스템, 광통신 시스템, 전자-광학 시스템, 및 컴퓨터를 포함할 수 있다.
도 6은 컨트롤러(602) 및 메모리(606)를 갖는 시스템(600)의 일 실시예의 도면을 도시한다. 컨트롤러(602) 및/또는 메모리(606)는 ALD TiN 도전층을 포함한다. 시스템(600)은 또한 전자 장치(608) 및 버스(604) 또한 포함하며, 버스(604)는 컨트롤러(602)와 전자 장치(608) 사이 및 컨트롤러(602)와 메모리(606) 사이의 전기 전도성 및 데이터 전송을 제공할 수 있다. 버스(604)는 어드레스, 데이터 버스, 및 제어 버스를 포함할 수 있으며, 그 각각은 독립적으로 구성된다. 버스(604)는 또한 어드레스, 데이터, 및/또는 제어를 제공하기 위하여 공통 도전성 라인을 이용하여, 그 사용은 컨트롤러(602)에 의해 조정될 수 있다. 일 실시예에 있어서, 전자 장치(608)는 메모리(606)와 유사하게 구성되는 추가의 메모리 소자를 포함한다. 일 실시예에서는, 버스(604)에 결합되는 추가의 주변 장치 또는 장치들(610)을 포함한다. 일 실시예에 있어서, 컨트롤러(602)는 프로세서이다. 컨트롤러(602), 메모리(606), 버스(604), 전자 장치(608), 및 주변 장치 또는 장치들(610) 중 어느 하나는, 개시된 실시예에 따라 ALD 증착된 TiN 층을 갖는 신호 도전층을 포함할 수 있다.
시스템(600)은 이에 한정되지지 않지만, 정보 핸들링 장치, 원격통신 시스템, 및 컴퓨터를 포함할 수 있다. 주변 장치(610)는 디스플레이, 추가 저장 메모리, 또는 컨트롤러(602) 및/또는 메모리(606)와 연계하여 동작할 수 있는 다른 제 어 장치들을 포함할 수 있다. 임의의 크기와 형태의 메모리 회로에 실시예들이 동일하게 적용될 수 있으며, 특정 유형의 메모리 소자에 한정하고자 하는 것이 아님을 이해할 수 있을 것이다. 메모리 형태로서는, DRAM, SRAM(Static Random Access Memory), 또는 플래시 메모리를 포함한다.
TDEAT 전구체 및 암모니아와 일산화탄소의 1 ~ 7배의 혼합물을 이용하여 ALD에 의해 형성되는 TiN 도전층은, 이전의 증착 방법에서의 6,000 μohm-cm에 비하여, 600 ~ 800 μohm-cm 범위의 비저항을 가지며, 이전 증착 방법에서 60% 미만인 것에 비하여, 80% 보다 큰 스텝 커버리지를 갖는다. 증착율은 이전 증착 방법과 동일한 범위이며, 두께 제어 및 막 두께 변화의 표준 편차 또한 동일하여, 제조 견고성을 계속 유지하면서 향상된 공정을 가져올 수 있다.
본 명세서에서 특정 실시예들을 예시하고 설명하였지만, 당업자라면, 동일한 목적을 성취하도록 계산되는 임의의 배치가 나타낸 특정 실시예에 대하여 대체될 수 있다는 것을 이해할 수 있을 것이다. 본 출원은 점진적으로 변화하는 조성을 갖는 TiN 층을 포함하여, 개시된 실시예들의 변형예와 개조예를 포괄하는 것으로 의도된다. 상기 설명은 제한적인 것이 아니라 예시적인 것으로 이해되어야 하며, 본 명세서에서 채용되는 용어 또는 어구는 제한하기 위한 것이 아니라 설명하기 위한 것임을 이해하여야 한다. 상기 실시예들의 조합 또는 기타 실시예들은 상기 설명을 연구함으로써 당업자에게 자명할 것이다. 개시된 본 실시예들의 범주는 상기 구조 및 제조 방법들의 실시예들이 사용되는 임의의 다른 응용예들을 포함한다. 본 실시예의 범주는, 이러한 청구항들이 인용하는 균등물의 전 범위를 따라서 첨부 된 청구항들을 참조하여 결정되어야 한다.

Claims (29)

  1. 원자층 증착(atomic layer deposition)에 의해 기판 상에 질화 티타늄층을 형성하는 방법으로서,
    상기 기판을, 티타늄을 포함하는 적어도 하나의 전구체에 노출하는 단계; 및
    상기 기판을, 질소를 포함하는 적어도 하나의 반응물 및 탄소를 포함하고 질소를 포함하지 않는 적어도 하나의 반응물에 노출하는 단계
    를 포함하는 방법.
  2. 제1항에 있어서,
    상기 기판의 온도는 150℃ ~ 370℃의 범위에 있는 방법.
  3. 제2항에 있어서,
    상기 기판의 온도는 230℃인 방법.
  4. 제1항에 있어서,
    상기 적어도 하나의 전구체는 TDEAT(tetrakis diethylamido titanium)를 포함하는 방법.
  5. 제4항에 있어서,
    상기 전구체는 85℃ ~ 115℃의 온도를 갖는 액체이며, 상기 전구체로 50 sccm ~ 150 sccm의 흐름을 갖는 비활성 캐리어 기체가 통과하는 방법.
  6. 제1항에 있어서,
    상기 반응물들 중 적어도 하나는 환원제를 포함하는 방법.
  7. 제1항에 있어서,
    상기 질소를 포함하는 적어도 하나의 반응물은 암모니아(NH3)를 포함하는 방법.
  8. 제1항에 있어서,
    상기 탄소를 포함하고 질소를 포함하지 않는 적어도 하나의 반응물은 일산화탄소(CO)를 포함하는 방법.
  9. 제1항에 있어서,
    상기 기판을 상기 질소를 포함하는 적어도 하나의 반응물 및 상기 탄소를 포함하고 질소를 포함하지 않는 적어도 하나의 반응물에 노출하는 단계는, 실질적으로 동시에 발생하는 방법.
  10. 제1항에 있어서,
    상기 적어도 하나의 전구체는 TDEAT(tetrakis diethylamido titanium)를 포함하고, 상기 질소를 포함하는 적어도 하나의 반응물은 암모니아(NH3)를 포함하며, 상기 탄소를 포함하고 질소를 포함하지 않는 적어도 하나의 반응물은 일산화탄소(CO)를 포함하는 방법.
  11. 제1항에 있어서,
    질화 티타늄층의 형성은,
    상기 기판을, 티타늄을 포함하는 적어도 하나의 전구체 화학물질(chemical)에 노출하는 단계;
    상기 기판을, 제1 비반응성 퍼지 기체 흐름에 노출하는 단계;
    상기 기판을, 질소를 포함하는 적어도 하나의 반응 기체 및 탄소를 포함하고 질소를 포함하지 않는 적어도 하나의 반응 기체에 노출하는 단계;
    상기 기판을, 제2 비반응성 퍼지 기체 흐름에 노출하는 단계 - 상기 질화 티타늄층은 제1 두께를 가짐 - ; 및
    소정의 최종 두께에 도달할 때까지 반복하는 단계
    를 포함하는 방법.
  12. 제11항에 있어서,
    상기 제1 두께는 0.5 Å ~ 1.5 Å의 범위에 있는 방법.
  13. 제11항에 있어서,
    상기 최종 두께는 상기 제1 두께보다 정수배 더 두꺼운 방법.
  14. 제11항에 있어서,
    상기 제1 비반응성 퍼지 기체 및 상기 제2 비반응성 퍼지 기체는 동일한 것인 방법.
  15. 제14항에 있어서,
    상기 퍼지 기체는 아르곤인 방법.
  16. 제11항에 있어서,
    상기 질소를 포함하는 적어도 하나의 반응 기체는 암모니아(NH3)를 포함하는 방법.
  17. 제16항에 있어서,
    상기 암모니아(NH3)와 실질적으로 동시에 일산화탄소(CO)가 존재하는 방법.
  18. 제17항에 있어서,
    상기 CO의 체적은 상기 NH3 의 체적의 7배인 방법.
  19. 제17항에 있어서,
    상기 CO의 체적은 3500 sccm이며, 상기 NH3의 체적은 500 sccm인 방법.
  20. 제19항에 있어서,
    상기 기판의 온도는 150 ℃~ 370 ℃의 범위에 있으며, 상기 티타늄을 포함하는 전구체 화학물질은 TDEAT(tetrakis diethylamido titanium)을 포함하는 방법.
  21. 제11항에 있어서,
    상기 질화 티타늄층은 TiNx의 화학식(0.5 < X < 2.0) 및 800μohm-cm 보다 작은 비저항을 갖는 방법.
  22. 제21항에 있어서,
    상기 질화 티타늄층은 상기 기판의 지형적 스텝(topographical step)들 상에 75% 보다 큰 스텝 커버리지를 갖는 방법.
  23. 제11항에 있어서,
    상기 기판은 상기 질화 티타늄층 아래에 배치되는 도전층을 포함하는 방법.
  24. 제11항에 있어서,
    상기 방법은, 용량성 소자 상에 적어도 하나의 도전판을 형성하는 방법, 트랜지스터 소자 상에 도전성 신호 라인을 형성하는 방법, 또는 메모리 소자를 형성하는 방법 중 적어도 하나인 방법.
  25. 제11항에 있어서,
    상기 질화 티타늄층은 복수의 원자층 성막 사이클에 의해 형성되며, 각각의 원자층 성막 사이클은 0.1 nm 두께의 질화 티타늄의 연속된 단일층을 형성하는 방법.
  26. 제23항에 있어서,
    상기 도전층은, 패터닝된 금속 라인 내로 상기 도전층을 형성한 후에 H2 분위기에서 어닐링되는 방법.
  27. 제26항에 있어서,
    상기 방법은 전자 소자를 형성하는 방법이며,
    상기 전자 소자는,
    집적 회로 내에 질화 티타늄층을 퇴적한 원자층을 포함하는 도전층; 및
    TDEAT(tetrakis diethylamido titanium), 암모니아(NH3), 및 일산화탄소(CO)에 의해 형성되며, 80% 보다 큰 스텝 커버리지 및 600μohm-cm 보다 작은 비저항을 갖는 도전층
    을 포함하며,
    상기 질화 티타늄막은 TiNx의 화학식(0.7 < X < 1.1)을 가지며, 상기 질화 티타늄막은 복수의 연속하는 질화 티타늄의 단일층들을 포함하며, 각각의 단일층은 0.05 ~ 0.15 nm 범위의 실질적으로 유사한 두께를 갖는 방법.
  28. 제27항에 있어서,
    상기 전자 소자는 트랜지스터 소자 내의 신호 금속화 트레이스의 하부 부분 및 트랜지스터 소자 내의 신호 금속화 트레이스의 상부 부분 중 적어도 하나로서 상기 질화 티타늄을 갖는 메모리를 포함하는 방법.
  29. 제28항에 있어서,
    상기 전자 소자는 집적 회로 내에 CMOS 트랜지스터를 포함하며, 상기 CMOS 트랜지스터는 확산 배리어(barrier) 및 전자-이동 배리어 중 적어도 하나로서 티타늄층을 갖는 방법.
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