KR100970313B1 - 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법 - Google Patents

반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법 Download PDF

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Abstract

반도체 웨이퍼의 회로 형성면에 매우 큰 요철을 갖고 있는 경우라도, 반도체 웨이퍼의 파손을 방지할 수 있는 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법을 제공한다.
25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 갖는 수지층(A)을 적어도 1층 포함하는 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트와 그 시트를 이용한 반도체 웨이퍼 보호 방법이다.
반도체 웨이퍼 표면 보호시트, 반도체 웨이퍼의 보호 방법, 저장탄성률

Description

반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법{SEMICONDUCTOR WAFER SURFACE PROTECTING SHEET AND SEMICONDUCTOR WAFER PROTECTING METHOD USING SUCH PROTECTING SHEET}
본 발명은 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법에 관한 것이다. 더욱 상세하게는, 반도체 웨이퍼의 회로 비형성면의 연삭 및 연삭 후의 회로 비형성면에 대한 가공 처리에서의 반도체 웨이퍼의 파손 방지에 유용하며, 생산성 향상을 도모할 수 있는 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼의 보호 방법에 관한 것이다.
반도체 웨이퍼를 가공하는 공정은, 반도체 웨이퍼의 회로 형성면(이하, 반도체 웨이퍼 표면)에 반도체 웨이퍼 표면 보호 시트를 첩부하는 공정, 반도체 웨이퍼의 회로 비형성면(이하, 반도체 웨이퍼 이면)을 가공하는 공정, 반도체 웨이퍼 표면 보호시트를 박리하는 공정, 반도체 웨이퍼를 칩으로 분할 절단하는 다이싱 공정, 분할된 반도체칩을 리드 프레임에 접합하는 다이본딩 공정을 거친 후, 반도체칩을 외부 보호를 위해 수지로 밀봉하는 몰드 공정 등으로 구성되어 있다. 종래의 반도체 웨이퍼 표면 보호시트로는, 수지 필름의 한쪽 표면에 점착제층을 도포한 점 착 필름이 주류이고, 상기 반도체 웨이퍼의 제조 가공 플로우에서 사용되어 왔다. 이 경우의 주된 반도체 웨이퍼 보호용 점착필름의 특성으로는, 점착필름 첩부 후, 반도체 웨이퍼 이면을 기계적으로 연마할 때의 연마 응력의 흡수(반도체 웨이퍼 파손 방지), 점착필름 박리시의 최적의 박리력(연삭된 반도체 웨이퍼의 파손 방지), 점착 필름 박리 후의 반도체 웨이퍼 표면으로의 전사물의 억제 등을 들 수 있다. 이러한 반도체 웨이퍼 표면 보호용 점착필름으로는 일본국 공개특허공보 특개소 61-10242, 일본국 공개특허공보 특개소 61-043677, 일본국 공개특허공보 특개소 62-271451 등에 개시되어 있다.
또한, 반도체 웨이퍼 표면에는 폴리이미드막, 알루미늄 전극이나 다이싱하기 위한 스크라이브 라인 등이 있고, 그 표면 형상은 기복이 심한 요철 형상을 갖고 있다. 이들 요철을 점착필름에서 충분하게 흡수하지 않으면, 연삭시의 연마 응력 등에 의해 반도체 웨이퍼가 파손되는 등의 문제가 생긴다. 이러한 반도체 웨이퍼 표면의 요철 형상에 대해서, 밀착성을 향상시킨 점착필름으로서, 자외선 경화형의 점착제를 도포한 타입이 제안되어 있다. 이 자외선 경화형 점착필름은 첩부시, 연삭시 등은 점착제의 가교밀도가 적고 탄성률이 매우 낮게 억제될 수 있고, 반도체 웨이퍼 표면에 대해서 고밀착성을 발현하고, 박리시에는 자외선의 조사에 의해, 경화 반응이 촉진되어, 가교밀도가 증가한 결과, 탄성률이 높아지고, 점착필름을 용이하게 박리할 수 있는 기능 테이프로서 평가될 수 있다. 그러나, 요철에 밀착된 채 경화되기 때문에, 반도체 웨이퍼 표면에 점착제의 수지가 남는다는 문제점이 있다.
한편, 최근의 고밀도 실장기술의 개발에 의해, 반도체 웨이퍼의 제조 가공도 상당히 변천되고 있다. 우선, 고밀도 실장의 칩 디자인으로서 디바이스의 고기능, 소형화를 실현하기 위하여, 칩의 적층실장이 검토되고 있다. 이 경우는, 연삭에 의한 실리콘 마무리 두께는 100㎛ 이하를 타겟으로 하여, 칩 적층수는 2층으로부터 10수층이 검토되고 있다. 또한, 고밀도 실장디자인에 의해, 종래까지 두꺼워도 어떠한 문제도 없었던 부분도 얇게 하는 것이 검토되고 있다. 구체적으로는, 구상 패턴형 전극으로서 칩과 회로기판을 접속하기 위해 부설되어 있는 땜납범프 부설 반도체 웨이퍼이다. 종래까지는, 땜납범프 부설 반도체 웨이퍼는 연삭가공을 포함시킨다 해도, 400~600㎛ 정도로 얇게 할 필요는 없었다.
그러나, 최근, 땜납 범프 부설 반도체 웨이퍼도 연삭공정에 의해 실리콘부를 400㎛ 이하로 마무리하는 공정이 검토되고 있다. 이 경우, 연삭공정에 의해 400㎛ 이하로 마무리된 반도체 웨이퍼는 강도가 저하되어 있어, 이것에 땜납 범프를 부설하는 공정을 거치면, 땜납 범프 부설시의 부하에 의해 반도체 웨이퍼가 파손되는 문제가 지적되고 있다. 그 결과, 반도체 웨이퍼를 연삭하기 전의 강도가 강한 단계에서, 땜납 범프를 부설하는 공정이 주류로 되어 가고 있다.
그러나, 이 경우, 땜납범프를 충분히 흡수하는 반도체 웨이퍼 표면보호용 점착 필름이 아니면, 땜납범프로의 밀착 불량에 의해 발생된 땜납범프 근처에 공극이 생기고, 연삭시에 반도체 웨이퍼면 내에 응력 분포가 생겨서, 반도체 웨이퍼의 파손의 원인이 되는 경우가 있다. 땜납범프는 구상이거나, 대형(台形)으로 유사한 형상이거나, 디바이스나 메이커의 디자인에 따라 다르지만, 20~200㎛ 이라고 하는, 종래의 반도체 웨이퍼의 표면형상의 요철은 아니고, 매우 높은 단차를 갖는 요철이 패턴 상에 배열된 형상으로 이루어진다. 또한, 최근에는, 실장 사이즈를 보다 작게 하려는 기술 검토로부터, 웨이퍼 레벨 패키지라고 하는 기술이 보급되고 있다. 이것은 반도체 웨이퍼의 프로세스(이전 공정) 종료 후, 메탈제막을 행하여, 재배선, 메탈 포스트를 형성하고, 웨이퍼의 상태에서 수지를 밀봉하고, 그 후 땜납범프를 부설하는 공정이다. 이 패키지는 종래의 25% 정도의 사이즈로 이루어지기 때문에, 장래의 실장 기술의 중심으로 될 가능성을 시사한다.
이 웨이퍼 레벨 패키지에서도, 연삭에 의해 실리콘부를 마무리하는 가공 공정은 포함되지만, 종래의 땜납범프 기술에서와 같이 실리콘부를 얇게 마무리하기에는, 땜납범프를 부설한 후, 실리콘부를 연삭하는 공정 순서가 합리적으로 되고 있다. 웨이퍼 레벨 패키지 기술에서는, 땜납범프의 높이가 높은 경우에는, 250㎛라고도, 500㎛라고도 말해지고 있는, 보다 높은 요철 단차를 갖는 반도체 웨이퍼 가공에 대한 최적의 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼 보호 방법의 제안이 요망되고 있다. 그 외에도, 반도체 웨이퍼 표면의 스크라이브 라인의 깊이가 깊어지거나, 미세하게 되거나, 반도체 웨이퍼의 주변부까지 디자인되거나, 또는, 폴리이미드막의 두께, 알루미늄 패드의 형상 변경이나, 액정드라이버용 반도체 웨이퍼에서는 20~50㎛의 금범프의 부설 등, 반도체 웨이퍼 표면형상은 보다 복잡하게 되고, 그들에 적합한 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼 보호 방법의 제안이 더 요망되고 있다.
본 발명의 목적은 상기 문제를 감안하여, 반도체 웨이퍼 표면에 땜납 범프와 같이 매우 큰 단차의 요철형상을 갖는 웨이퍼의 가공에서, 연삭시의 실리콘부의 마무리 두께가 얇게 되어도, 반도체 웨이퍼의 파손을 방지할 수 있는 반도체 웨이퍼 표면 보호시트 및 그 보호시트를 이용한 반도체 웨이퍼 보호 방법을 제안하는 것에 있다.
본 발명자들은 예의 검토한 결과, 25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 갖는 수지층(A)을 포함하는 반도체 웨이퍼 표면보호용 시트가 상기 과제를 해결할 수 있다는 것을 알아내어, 본 발명을 완성했다.
즉, 제1발명의 특징은 25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 갖는 수지층(A)을 적어도 1층 포함하는 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트이다.
상기 수지층(A)의 밀도가 800~890kg/m３인 것은 수지층(A)의 가온에서의 탄성률을 제어할 수 있는 점에서 바람직한 태양이다. 상기 수지층(A)이 올레핀계 공중합체를 함유하는 것은 고분자쇄 간의 응집력을 유지하는 점에서 바람직한 태양이다.
제2발명의 특징은 반도체 웨이퍼 표면에, 상기 반도체 웨이퍼 표면 보호시트를 40~70℃의 온도 영역에서, 0.3~0.5MPa의 압력 영역에서 가압하면서, 상기 보호 시트를 첩부하는 제1공정, 반도체 웨이퍼 이면을 연삭하는 제2공정 및 연삭 후의 반도체 웨이퍼 이면을 가공하는 제3공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 보호 방법이다.
본 발명의 수지의 탄성률과, 그리고, 경우에 따라, 밀도를 제어한 반도체 웨이퍼 표면보호용 시트는, 매우 높은 요철을 갖는 반도체 웨이퍼의 일련의 보호공정에서 유용한 부재로 되어, 반도체 웨이퍼의 파손, 오염 등을 방지할 수 있다.
또한, 본 발명의 방법에 의하면, 표면 요철형상이 매우 큰 반도체 웨이퍼의 연삭공정에서도, 상기 일련의 공정에서의 반도체 웨이퍼의 파손 등을 방지할 수 있는 효과를 나타낸다.
발명을 실시하기 위한 최선의 형태
이하, 본 발명에 관해서 상세하게 설명한다.
본 발명의 반도체 웨이퍼 표면보호용 시트는, 25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 갖는 수지층(A)을 적어도 1층 갖는다. 저장탄성률이 이 범위에 있음으로써, 웨이퍼표면 요철에 대한 고밀착성의 효과를 얻을 수 있다. 보다 바람직하게는 G'(60)/G'(25)＜0.08이고, 특히 바람직하게는 G'(60)/G(25)＜0.05이다.
G'(60)의 저장탄성률은 0.05×10６~1.0×10６Pa가 바람직하고, 보다 바람직하게는 0.075×10６~0.5×10６Pa이다. Ｇ'(25)의 저장탄성률은 4.0×10６~7.0×10６Pa가 바람직하고, 보다 바람직하게는 4.5×10６~６.5×10６Pa이다. 이러한 탄성률 영역을 갖도록 수지를 설계함으로써, 시트 첩부시에는 가온에 의해 수지층의 탄성률을 제어하여 빈감 유체적인 거동을 나타내고, 웨이퍼 표면 요철과의 밀착성을 향상시킬 수 있다. 또한, 시트 첩부 후에는 수지층의 형상이 유지되어, 가공 중의 밀착성을 유지할 수 있다.
수지층(A)의 밀도는 800~890kg/m3가 바람직하고, 보다 바람직하게는 830~890kg/m3, 특히 바람직하게는 850~890kg/m3이다.
밀도가 상기의 범위에 있음으로써, 수지층(A)의 첩부시의 가온에서의 탄성률을 제어할 수 있고, 또한, 반도체 웨이퍼로부터 상기 시트를 박리할 때에 수지층의 응집력 제어(반도체 웨이퍼 표면으로의 수지 잔류 저감) 효과를 얻을 수 있다.
본 발명의 시트는 수지층(A)을 형성하는 수지를 압출 성형 등의 공지의 성형법에 의해 제막한 것과 기재필름을, 예를 들면, 압출 라미네이트법, 드라이 라미네이트법 등의 라미네이트법에 의해, 기재필름의 한 쪽 표면에 수지층(A)을 적층함으로써 제조할 수 있다.
본 발명의 시트를 재료 설계한 후에, 가장 주목받는 것은 가온시의 수지층(A)의 탄성률 변위이다. 일반적으로 반도체 웨이퍼 표면 보호시트의 첩부 장치의 설정 온도는 60℃ 정도가 한계이기 때문에, 본 시트 설계에서는, 실온(25℃)에서의 저장탄성률 G'(25)과 60℃에서의 저장탄성률 G'(60)의 탄성률비 G'(60)/G'(25)의 최적화를 시험했다. 그 결과, 250㎛의 요철을 갖는 웨이퍼 표면에 대해서는, 탄성률비 G'(60)/G'(25)가 0.1 미만인 경우, 40~70℃의 온도 영역에서, 0.3~0.5MPa의 압력영역에서 첩합시켜 사용하면, 상온에서 웨이퍼에 대해서 매우 높은 밀착성을 얻을 수 있음을 알아냈다. 그것은 가온·가압 효과에 의한 수지층(A)의 변형이 웨이퍼 표면의 요철에 충분히 추종할 수 있기 때문이라고 생각된다. 상기의 특성을 나타내는 수지층(A)을 형성하는 수지는 올레핀계 공중합체를 주성분으로 함유하는 것이 보다 바람직하고, 미쓰이카가쿠㈜제 TAFMER(등록상표)와 같은 에틸렌·α-올레핀 공중합체를 예시할 수 있다. 올레핀계 공중합체는 반도체 웨이퍼의 회로 열화인자로 될 수 있는 부식성 이온이나 금속이온 등이 혼입되기 어려운 성질을 가져서, 환경으로의 부하가 낮은 재료인 점으로부터, 본 발명의 반도체 웨이퍼 표면보호용 시트에 적합하다. 또한, 본 발명의 수지층(A)을 형성하는 올레핀계 공중합체는 탄소원자수 2~12인 α-올레핀으로부터 선택되는 적어도 2종의 α-올레핀을 주 단위성분으로 하는 α-올레핀 공중합체인 것이, 큰 단차의 요철형상을 갖는 땜납범프 부설 반도체 웨이퍼에 대한 밀착성과 저오염성을 발현하는 점에서 바람직하다. 또, 본 발명에서는, 에틸렌은 α-올레핀의 1종으로 간주된다.
탄소원자수 2~12인 α-올레핀으로는, 예를 들면, 에틸렌, 프로필렌, 1-부텐, 1-펜텐, 3-메틸-1-부텐, 1-헥센, 4-메틸-1-펜텐, 3-메틸-1-펜텐, 1-헵텐, 1-옥텐, 1-데센, 1-도데센 등을 들 수 있다. 첩부 적성이 우수한 조합으로는, 에틸렌·프로 필렌 공중합체, 에틸렌·1-부텐 공중합체, 프로필렌·1-부텐·탄소원자수 5~12인 α-올레핀의 삼원 공중합체, 에틸렌·프로필렌·탄소원자수 4~12인 α-올레핀의 삼원 공중합체, 프로필렌·1-부텐·탄소원자수 5~12인 α-올레핀의 3성분 공중합체 등을 들 수 있다. 또한, 상기 올레핀계 공중합체는 단독으로도 2종 이상을 조합시켜 사용할 수도 있다.
수지층(A)은 상기 올레핀계 공중합체를 주성분으로서 함유하는 것이 바람직하고, 그 함유량은 통상 60~100중량% 정도이고, 바람직하게는 70~100중량% 정도이다.
수지층(A)을 형성하는 수지에는, 본 발명의 목적을 손상시키지 않는 범위에서, 올레핀계 공중합체 이외에, 부성분으로서 열가소성 엘라스토머, 에틸렌 및 α-올레핀의 코올리고머, 합성 수지 등의 성분을 함유시키는 것도 가능하다. 이들 성분에 의해, 예를 들면 40~70℃의 첩부 온도에 대한 연화온도의 조정 및 사용환경 온도에서의 점착 적성을 조정할 수 있다. 열가소성 엘라스토머로는, 예를 들면, 폴리스티렌계 엘라스토머, 폴리올레핀계 엘라스토머, 폴리우레탄계 엘라스토머, 폴리에스테르계 엘라스토머 등을 들 수 있다. 그 중에서도, 수분 함유율, 이온 함유율을 낮게 유지한 채 유연성이나 점착성을 개량하기 위해서는, 폴리스티렌계 엘라스토머 및 폴리올레핀계 엘라스토머가 바람직하다. 폴리스티렌계 엘라스토머로는, 예를 들면, 스티렌-이소프렌-스티렌 블록 공중합체(SIS), 스티렌-에틸렌·부틸렌-스티렌 블록 공중합체(SEBS), 스티렌-에틸렌·프로필렌-스티렌 블록 공중합체(SEPS), 기타 스티렌·디엔계 블록 공중합체 또는 그 수소첨가물 등을 들 수 있다. 이 SIS 의 구체적인 예로는, JSR 주식회사로부터 상품명: JSR SIS(등록상표)로서, 또는 쉘카가쿠 주식회사로부터 상품명: 크레이톤 D(KRATON D, 등록상표)로서 시판되고 있는 것 등을 들 수 있다. 또한, SEPS의 구체적인 예로는, 주식회사 쿠라레로부터 상품명: 셉톤(SEPTON, 등록상표)으로서 시판되고 있는 것 등을 들 수 있다.
폴리올레핀계 엘라스토머로는, 경질부로 이루어진 폴리프로필렌 등의 결정성이 높은 폴리머를 형성하는 폴리올레핀 블록과, 연질부로 이루어진 비결정성을 나타내는 모노머 공중합체 블록의 블록 공중합체를 들 수 있고, 구체적으로는, 올레핀(결정성)·에틸렌·부틸렌·올레핀(결정성) 블록 공중합체, 폴리프로필렌·폴리에틸렌옥사이드·폴리프로필렌 블록 공중합체, 폴리프로필렌·폴리올레핀(비결정성)·폴리프로필렌 블록 공중합체 등을 예시할 수 있다. 구체적인 예로는, JSR주식회사로부터 상품명: 다이나트론(DYNARON, 등록상표)으로서 시판되고 있는 것을 들 수 있다.
에틸렌 및 α-올레핀의 코올리고머는 통상 상온에서 액체상인 것이다. α-올레핀으로는, 예를 들면, 프로필렌, 1-부텐, 1-펜텐, 1-헥센, 1-옥텐, 1-데센, 1-도데센, 1-테트라데센, 1-헥사데센, 1-옥타데센, 4-메틸-1-펜텐 등의 탄소수 3~20인 α-올레핀을 들 수 있다. 이들 중에서도, 탄소수 3~14인 α-올레핀이 바람직하다. 구체적인 예로는, 미쓰이카가쿠 주식회사로부터 상품명: 루칸트(LUCANT, 등록상표), 하이왁스(HI-WAX, 등록상표), 엑서렉스(EXEREX, 등록상표)로서 시판되고 있는 것을 들 수 있다.
또한, 합성수지로는, 비할로겐으로 주성분인 올레핀계 공중합체와의 합금화 가 용이한 것이 바람직하고, 구체적인 예로는, 저밀도 폴리에틸렌, 직쇄상 저밀도 폴리에틸렌, 탄소수 3~20인 α-올레핀 단독 중합체, 초산비닐 수지 등을 들 수 있다.
또한, 본 발명에서 사용되는 수지층(A)을 형성하는 수지에는 반도체 웨이퍼에 대한 첩부 용이성, 박리용이성, 비오염성 등의 특성을 손상하지 않는 범위에서 이 종류의 수지에 일반적으로 배합되는 각종 첨가제를 함유하고 있어도 좋다. 이러한 첨가제로는, 예를 들면, 각종 자외선 흡수제, 산화방지제, 내열안정제, 윤활제, 유연제, 점착성 부여제 등을 들 수 있다. 수지층(A)에 이용되는 바람직한 첨가제로는, 반도체 웨이퍼에 악영향을 미치지 않도록, 그 종류를 선정하고, 배합량도 최소한으로 하는 것이 바람직하다.
수지층(A)이 2층 이상으로 이루어진 경우, 땜납범프 등의 흡수성을 손상하지 않는 탄성률, 두께의 수지층(A)의 조합이 바람직하다. 또한, 상기 시트 박리시에, 수지층(A) 간에 계면 박리하지 않도록 층간 택성을 제어할 필요가 있다.
반도체 웨이퍼 표면에 부설된 높은 단차를 흡수(밀착)하기 위한 수지층(A)의 두께는, 반도체 웨이퍼 표면에 부설된 땜납범프 등의 단차에 크게 의존한다. 예를 들면, 100㎛의 단차이면, 그 수지층(A)의 두께는 100㎛ 이상, 200㎛의 단차이면, 200㎛ 이상과 같이, 반도체 웨이퍼 표면에 부설된 단차 이상인 것이 바람직하다. 단, 높은 단차를 갖는 반도체 웨이퍼로의 밀착성에 관해서는, 반도체 웨이퍼 표면에 부설된 땜납범프 등의 단차 뿐 아니라, 그 형상이나 배치에 의한 영향도 크고, 반도체 웨이퍼에 적합한 수지층(A)의 두께 설계가 적절하게 필요하다.
기재필름은 폴리올레핀층, 폴리에스테르층 혹은 폴리올레핀층과 폴리에스테르층의 적층 등, 반도체 웨이퍼의 제조공정에 의해 적절하게 사용될 수 있다. 예를 들면, 폴리에스테르와 폴리올레핀의 적층 타입인 경우, 반도체 웨이퍼의 연삭가공에서, 실리콘부의 두께가 얇아지면 얇아질수록, 반도체 웨이퍼 자체의 결정화도나 폴리이미드막의 수축, 범프 부설 응력 등에 의해 반도체 웨이퍼가 휜다는 문제점도 염려되고, 폴리에스테르와 폴리올레핀의 두께와 강성의 밸런스를 취하고, 반도체 웨이퍼의 휨량을 저감할 수도 있다.
기재필름으로는, 폴리에틸렌, 에틸렌·초산비닐 공중합체, 에틸렌·알킬아크릴레이트 공중합체(알킬기의 탄소수는 1~4임), 에틸렌·α-올레핀 공중합체, 프로필렌·α-올레핀 공중합체, 폴리프로필렌 등의 폴리올레핀, 폴리에틸렌테레프탈레이트, 폴리에틸렌나프탈레이트 등의 폴리에스테르가 바람직하다.
기재필름의 구성, 그 두께에 관해서는, 반도체 웨이퍼 제조 프로세스에 의존하는 경우가 많고, 반도체 웨이퍼 보호 방법을 감안한 기재필름의 설계가 필요하게 된다. 예를 들면, 상기 보호시트의 구성으로는,(1) 폴리올레핀층/수지층(A),(2) 폴리에스테르층/수지층(A),(3) 폴리에스테르층/폴리올레핀층/수지층(A),(4) 폴리올레핀층/폴리에스테르층/수지층(A)의 4가지 패턴을 들 수 있다. 제2공정에서의 반도체 웨이퍼 이면 연삭프로세스의 연삭장치로의 도입을 고려한 경우,(1) 내지(4)의 시트 두께는 1,000㎛ 이하로 이루어지는 것이 바람직하고, 보다 바람직하게는 700㎛ 이하이다. 상기 시트를 이용한 반도체 웨이퍼의 보호 방법에 관해서, 수지층(A)의 밀착성을 손상하지 않고, 상기 시트의 첩부, 박리를 포함한 반도체 웨이퍼 제조 프로 세스의 작업성을 고려하면, 폴리에스테르층의 두께는 5~100㎛이고, 보다 바람직하게는 20~100㎛이다. 또한, 폴리올레핀층의 두께에 관해서는, 10~400㎛이고, 보다 바람직하게는 30~300㎛이다.
제2공정, 제3공정에서, 약액 등을 이용한 에칭 프로세스 혹은 내열프로세스를 거친 경우의 최적 시트 구성은 내약품성, 내열성이 있는 폴리에스테르 필름이 최외층에 적층되어 있는(2),(3)의 시트 구성이 바람직하다.
본 발명에 따른 반도체 웨이퍼 표면 보호시트를 이용한 반도체 웨이퍼의 제조방법의 일례는, 우선, 상기 반도체 웨이퍼 표면보호용 시트를, 바람직하게는 수지층(A)을 거쳐서 가온 가압하면서 반도체 웨이퍼 표면에 첩부하는 제1공정 및 반도체 웨이퍼 이면을 연삭하고, 계속해서, 상기 표면 보호필름을 박리하는 일 없이 반도체 웨이퍼의 이면에 대해서, 연삭에 의해 생긴 파쇄층을 제거하는 에칭 프로세스, 폴리싱 프로세스를 실시하는 제2공정을 순차적으로 실시하고, 이어서 메탈 스퍼터링 및 도금 처리나 기타 가열처리를 하는 제3공정을 실시한다. 이하의 공정에는 특별히 제한은 없지만, 예를 들면, 반도체 웨이퍼 표면보호용 시트를 박리하는 공정, 반도체 웨이퍼를 분할 절단하는 다이싱 공정, 반도체칩을 외부 보호를 위해 수지로 밀봉하는 몰드 공정 등을 순차적으로 실시하는 반도체 웨이퍼의 제조방법을 들 수 있다.
제1공정의 첩부에서는, 높은 단차를 갖는 반도체 웨이퍼 표면으로의 수지층(A)의 밀착성을 고려하여, 40~70℃의 온도영역에서, 0.3~0.5MPa의 압력영역이라는 조건이 바람직하다. 이것은 25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄 성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 갖는 수지층(A)의 특성을 최대한으로 활용하는 조건으로 된다. 40℃ 이하이면, 수지층(A)의 탄성률이 높아도, 단차 흡수능력이 발현되지 않고, 공극 등 반도체 웨이퍼 깨어짐의 원인으로 되는 불량이 생기는 경우가 있다. 또한, 70℃ 이상으로 되면, 수지층(A)의 탄성률이 지나치게 낮아져서, 수지층(A)의 비어져 나옴이나, 시트의 두께 불균일 등이 염려된다. 가압에 대해서는, 0.3MPa 이하이면, 단차를 충분히 흡수할 수 없고, 또한, 역으로 0.5MPa 이상으로 되면, 수지층(A)의 비어져 나옴이나 시트의 두께 불균일 등이 염려된다. 따라서, 수지층(A)의 두께, 상기 시트를 첩부하는 측의 반도체 웨이퍼 상의 단차 형상, 배치 등에 의해, 40~70℃의 온도영역, 0.3~0.5MPa의 압력영역의 최적의 조합을 적절하게 선택하는 것이 바람직하다. 예를 들면, 45℃/0.35MPa, 50℃/0.4MPa라는 가온 가압 조건 등을 들 수 있다.
제2공정에서의 파쇄층을 제거 연삭하는 방법으로는, 혼합산 등을 이용한 습식 에칭 방법, 플라즈마 에칭 방법 및 폴리싱 방법 등을 들 수 있다. 제2공정의 주로 숫돌에 의한 기계적 연삭만으로도 가능하지만, 반도체 웨이퍼를 보다 박층화하는 경우 혹은 칩의 강도를 유지하고자 하는 경우에는, 에칭이나 폴리싱에 의해 웨이퍼 이면에 생긴 파쇄층을 제거하는 공정과 조합시키는 것이 바람직하다.
다음으로, 반도체 웨이퍼의 이면을 가공하는 공정으로 반송된다(제3공정). 이 제3공정의 가공에서는, 보호필름을 박리하는 일 없이, 반도체 웨이퍼의 이면에 메탈을 스퍼터(sputter)하고, 혹은, 도금액에 침지시켜 반도체 웨이퍼 이면을 도금 처리하는 가온하에서의 공정이 실시되는 경우가 있다. 그 후, 반도체 웨이퍼 표면 보호시트는 박리된다. 또한, 필요에 따라 보호시트를 박리한 후에, 반도체 웨이퍼 표면에 대해서, 수세, 플라즈마 세정 등의 처리가 실시된다.
반도체 웨이퍼의 가공 전의 두께는 반도체 웨이퍼의 직경, 종류 등에 의해 적절하게 결정되고, 반도체 웨이퍼 이면가공 후의 반도체 웨이퍼의 두께는, 얻어진 칩의 사이즈, 회로의 종류 등에 의해 적절하게 결정된다.
반도체 웨이퍼 표면 보호시트를 반도체 웨이퍼의 표면에 첩부하는 조작은 수작업에 의해 행해지는 경우도 있지만, 일반적으로, 롤 형상의 반도체 웨이퍼 표면 보호시트를 첩부한 자동 첩부기라는 장치에 의해 행하여진다. 이러한 자동 첩부기로서, 예를 들어 타카토리(주)제, 형식: ATM-1000B, 동ATM-1100, 동TEAM-100, 닛토세이키(주)제, 형식: 8500 시리즈 등을 들 수 있다.
반도체 웨이퍼의 기계적 이면연삭 방식으로는, 쓰루피드(through-feed) 방식, 인피드(in-feed) 방식 등의 공지의 연삭 방식이 채용된다. 통상, 어느 방법에서도, 반도체 웨이퍼와 숫돌에 물을 공급하고 냉각하면서 연삭이 행해진다.
이하, 실시예를 나타내서 본 발명에 대해서 더욱 상세하게 설명한다. 본 발명은 이들 실시예에 한정되는 것은 아니다. 한편, 실시예에 나타낸 각종 특성값은 하기의 방법으로 측정했다.
1. 각종 특성의 측정 방법
1-1. 저장탄성률 G'의 측정 방법
수지층(A)을 형성하는 수지로 반경 8mm 정도, 두께 1mm의 점탄성 측정용 샘플을 제조한다. 동적 점탄성 측정장치(레오메트릭스사제: 형식: RMS-800)를 이용하여, 25℃로부터 90℃(수지층의 탄성률 측정이 불가하게 되는 온도)에서의 저장탄성률 G'을 측정한다. 측정 주파수는 1Hz로 하고, 스트레인은 0.1~3%로 한다.
1-2. 밀도(kg/m3)
ASTM D 1505에 준거한다.
1-3. 반도체 웨이퍼의 파손(매수)
250㎛의 반경을 갖는 땜납볼을 부설한 반도체 웨이퍼 5매에 대해서, 실리콘부의 두께 300㎛까지 이면 연삭을 실시하고, 그후 광학 현미경으로 크랙, 깨어짐 등의 에러 검사를 행했다.
2. 실시예
2-1. 실시예 1
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.15×10６Pa, 60℃에서의 탄성률 G'(60)이 1.4×105Pa이고, G'(60)/G'(25)＝0.027, 밀도가 810kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 수지층(A)과 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에 서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 보호시트를 25℃에서 박리하고 광학현미경을 이용하여, 반도체 웨이퍼의 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다. 표1에서, 범프로의 밀착성은 첩부시에 범프 주변에 공극이 없는 경우를 양호라고 한다. 연삭성은 연삭 후의 웨이퍼내 TTV(Total Thickness Variation)가 20㎛ 이하를 「양호」라고 하고, 그 이상을「불량」으로 했다.
2-2. 실시예 2
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.50×10６Pa, 60℃에서의 탄성률 G'(60)이 0.18×106Pa이고, G'(60)/G'(25)＝0.033, 밀도가 880kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 수지층(A)과 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-3. 실시예 3
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.45×10６Pa, 60℃에서의 탄성률 G'(60)이 0.16×106Pa이고, G'(60)/G'(25)＝0.029, 밀도가 860kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 수지층(A)과 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 40℃, 0.5MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-4. 실시예 4
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.45×10６Pa, 60℃에서의 탄성률 G'(60)이 0.16×106Pa이고, G'(60)/G'(25)＝0.029, 밀도가 860kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 소성 수지층과 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반 도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 70℃, 0.3MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-5. 실시예 5
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.35×10６Pa, 60℃에서의 탄성률 G'(60)이 0.53×106Pa이고, G'(60)/G'(25)＝0.099, 밀도가 890kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 수지층(A)과 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-6. 실시예 6
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.05×10６Pa, 60℃에서 의 탄성률 G'(60)이 0.22×106Pa이고, G'(60)/G'(25)＝0.044, 밀도가 790kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 상기 조성을 갖는 수지와 다른 폴리올레핀(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-7. 실시예 7
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 6.15×10６Pa, 60℃에서의 탄성률 G'(60)이 0.43×106Pa이고, G'(60)/G'(25)＝0.070, 밀도가 900kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 상기 수지와 조성이 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하 여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
2-8. 실시예 8
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.15×10６Pa, 60℃에서의 탄성률 G'(60)이 1.4×105Pa이고, G'(60)/G'(25)＝0.027, 밀도가 810kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)의 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 보호시트를 25℃에서 박리하고 광학현미경을 이용하여, 반도체 웨이퍼의 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표1에 기재한다.
3-1. 비교예 1
소성을 갖는 수지로서, 25℃에서의 탄성률 G'(25)이 4.30×107Pa, 60℃에서의 탄성률 G'(60)이 1.18×107Pa이고, G'(60)/G'(25)＝0.27, 밀도가 880kg/m3인 폴리올레핀(미쓰이-듀퐁 폴리케미칼(주)제, 에틸렌·비닐아세테이트(이하, EVA라고 함))을 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)에 350㎛ 두께로 상기 EVA를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 소성을 갖는 수지층을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
3-2. 비교예 2
소성을 갖는 수지로서, 25℃에서의 탄성률 G'(25)이 4.40×107Pa, 60℃에서의 탄성률 G'(60)이 0.48×107Pa이고, G'(60)/G'(25)＝0.11, 밀도가 840kg/m3인 폴리올레핀(미쓰이-듀퐁 폴리케미칼(주)제, EVA)을 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)에 상기 폴리올레핀을 350㎛의 두께로 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 소성을 갖는 수지층을 거쳐서 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
3-3. 비교예 3
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.35×106Pa, 60℃에서의 탄성률 G'(60)이 0.19×106Pa이고, G'(60)/G'(25)＝0.036, 밀도가 850kg/m3인 에 틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 상기 소성을 갖는 수지와 조성이 다른 폴리올레핀(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 30℃, 0.5MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
3-4. 비교예 4
수지층(A)의 수지로서, 25℃에서의 탄성률 G'(25)이 5.35×10６Pa, 60℃에서의 탄성률 G'(60)이 0.19×106Pa이고, G'(60)/G'(25)＝0.036, 밀도가 850kg/m3인 에틸렌·α-올레핀 공중합체(미쓰이카가쿠(주)제 TAFMER(등록상표))를 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 상기 수지층(A)과 다른 폴리올레핀(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 에틸렌·α-올레핀 공중합체를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 80℃, 0.2MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 소성을 갖는 수지층을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리 하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
3-5. 비교예 5
소성을 갖는 수지로서, 25℃에서의 탄성률 G'(25)이 4.30×107Pa, 60℃에서의 탄성률 G'(60)이 1.18×107Pa이고, G'(60)/G'(25)＝0.27, 밀도가 880kg/m3인 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA)을 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)과 상기 소성을 갖는 수지와 다른 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA, 두께 120㎛)의 적층 기재필름의 폴리올레핀층측 표면에 350㎛의 두께로 상기 소성을 갖는 수지를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 60℃, 0.4MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 수지층(A)을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
3-6. 비교예 6
소성을 갖는 수지로서, 25℃에서의 탄성률 G'(25)이 4.30×107Pa, 60℃에서의 탄성률 G'(60)이 1.18×107Pa이고, G'(60)/G'(25)＝0.27, 밀도가 880kg/m3인 폴리올레핀층(미쓰이-듀퐁 폴리케미칼(주)제 EVA)을 이용했다. 폴리에스테르층(테이징듀퐁(주)제 TEFLEX, 두께 50㎛)에 350㎛의 두께로 상기 EVA를 제막하여, 반도체 웨이퍼 표면 보호시트를 제작하였다. 그 후, 30℃, 0.2MPa의 가온 가압 조건에서, 250㎛의 반경을 갖는 땜납볼 부설 반도체 웨이퍼에 소성을 갖는 수지층을 개재하여 첩부하고, 300㎛의 실리콘부 두께까지 연삭했다. 25℃에서 보호시트를 박리하고 광학현미경을 이용하여, 크랙이나 깨어짐 등의 외관불량을 검사했다. 그 결과를 표2에 기재한다.
(표 1-1)
실시예 1 실시예 2 실시예 3 실시예 4
명칭 에틸렌·
α-올레핀		 에틸렌·
α-올레핀		 에틸렌·
α-올레핀		 에틸렌·
α-올레핀
G'(25)(Pa) 5.15×106 5.50×106 5.45×106 5.45×106
G'(60)(Pa) 0.14×106 0.18×106 0.16×106 0.16×106
G'(60)/G'(25) 0.027 0.033 0.029 0.029
밀도(kg/m3) 810 880 860 860
두께(μm) 350 350 350 350
첩부온도(℃) 60 60 40 70
첩부압력(MPa) 0.4 0.4 0.5 0.3
범프로의
밀착성
(공극의 유무)
양호
양호
양호
양호
연삭성
(연삭후의
웨이퍼TTV)
양호
양호
양호
양호
웨이퍼
깨어짐		 없음 없음 없음 없음
에지 크랙
(Edge Crack)		 없음 없음 없음 없음
(표 1-2)
실시예 5 실시예 6 실시예 7 실시예 8
명칭 에틸렌·
α-올레핀		 에틸렌·
α-올레핀		 에틸렌·
α-올레핀		 에틸렌·
α-올레핀
G'(25)(Pa) 5.35×106 5.05×106 6.15×106 5.15×106
G'(60)(Pa) 0.53×106 0.22×106 0.43×106 0.14×106
G'(60)/G'(25) 0.099 0.044 0.070 0.027
밀도(kg/m3) 890 790 900 810
두께(μm) 350 350 350 350
첩부온도(℃) 60 60 60 60
첩부압력(MPa) 0.4 0.4 0.4 0.4
범프로의
밀착성
(공극의 유무)
양호
양호
양호
양호
연삭성
(연삭후의
웨이퍼TTV)
양호
양호
양호
양호
웨이퍼
깨어짐		 없음 없음 없음 없음
에지 크랙
(Edge Crack)		 없음 없음 없음 없음
비교예 1 비교예 2 비교예 3 비교예 4 비교예 5 비교예 6
명칭 에틸렌·
초산비닐		 에틸렌·
초산비닐		 에틸렌·
α-올레핀		 에틸렌·
α-올레핀		 에틸렌·
초산비닐		 에틸렌·
초산비닐
G'(25)(Pa) 4.30×107 4.40×107 5.35×106 5.35×106 4.30×107 4.30×107
G'(60)(Pa) 1.18×107 0.48×107 0.19×106 0.19×106 1.18×107 1.18×107
G'(60)/G'(25) 0.27 0.11 0.036 0.036 0.27 0.27
밀도(kg/m3) 880 840 850 850 880 880
두께(㎛) 350 350 350 350 350 350
첩부온도(℃) 60 60 30 80 60 30
첩부압력(MPa) 0.4 0.4 0.5 0.2 0.4 0.2
범프로의
밀착성
(공극의 유무)
불량
양호
불량
불량
불량
불량
연삭성
(연삭후의
웨이퍼TTV)
불량
양호
불량
불량
불량
불량
웨이퍼
깨어짐		 4 1 3 4 2 5
에지 크랙
(Edge Crack)		 5 1 4 3 3 5
본 발명은 고밀도 실장에 적합한 반도체 웨이퍼의 제조가공에 이용될 수 있다.

Claims (16)

  1. 25℃에서의 저장탄성률 G'(25), 60℃에서의 저장탄성률 G'(60)이 G'(60)/G'(25)＜0.1인 관계를 가지고, G'(25)가 4.0×106∼7.0×106Pa인, 반도체 웨이퍼에 첩부하기 위한 수지층(A)을 적어도 1층과,
    기재필름을 포함하는 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  2. 제 1항에 있어서,
    상기 수지층(A)의 저장탄성률 G'(60)가 0.05×106∼0.22×106Pa인 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  3. 제1항에 있어서,
    상기 수지층(A)의 적어도 1층이, 기재필름의 한쪽 표면에 형성되어 있는 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  4. 제1항에 있어서,
    상기 수지층(A)의 밀도가 800~890kg/m３인 반도체 웨이퍼 표면보호용 시트.
  5. 제1항에 있어서,
    상기 수지층(A)이 올레핀계 공중합체를 함유하는 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  6. 제5항에 있어서,
    상기 올레핀계 공중합체가 탄소원자수 2~12인 α-올레핀으로부터 선택되는 적어도 2종의 α-올레핀을 주 단위성분으로 하는 α-올레핀 공중합체인 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  7. 제1항에 있어서,
    상기 기재필름이 폴리올레핀 및 폴리에스테르로부터 선택되는 적어도 1종의 수지로 이루어지는 2층 이상의 적층체인 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  8. 제1항에 있어서,
    상기 수지층(A)의 두께가 반도체 웨이퍼 표면에 부설된 단차 이상이고, 당해 단차가 20㎛이상인 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  9. 제1항에 있어서,
    상기 수지층(A)의 두께가 200㎛이상인 것을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  10. 제1항에 있어서,
    상기 반도체 웨이퍼 표면보호용 시트가, 수지층(A)을 형성하는 수지를 제막한 것과 기재필름을 적층한 것임을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  11. 제10항에 있어서,
    상기 반도체 웨이퍼 표면보호용 시트가, 기재필름의 한쪽 표면에 수지층(A)을 라미네이트법에 의해 적층한 것임을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  12. 제10항에 있어서,
    상기 기재필름이 폴리올레핀층, 폴리에스테르층, 폴리올레핀층과 폴리에스테르층의 적층으로부터 선택된 것임을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  13. 제1항에 있어서,
    상기 반도체 웨이퍼 표면보호용 시트의 구성이 (1)폴리올레핀층/수지층(A), (2) 폴리에스테르층/수지층(A), (3)폴리에스테르층/폴리올레핀층/수지층(A), (4)폴리올레핀층/폴리에스테르층/수지층(A)으로부터 선택된 것임을 특징으로 하는 반도체 웨이퍼 표면보호용 시트.
  14. 20㎛이상의 단차를 표면에 갖는 반도체 웨이퍼의 보호 방법으로서, 반도체 웨이퍼 회로 형성면에, 제1항 기재의 반도체 웨이퍼 표면보호용 시트의 수지층(A)를 40~70℃의 온도 영역에서, 0.3~0.5 MPa의 압력 영역에서 가압하면서 첩부하는 제1공정, 반도체 웨이퍼의 회로 비형성면을 연삭하는 제2공정 및 연삭 후의 반도체 웨이퍼의 회로 비형성면을 가공하는 제3공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 보호 방법.
  15. 제14항에 있어서,
    상기 제2공정이 숫돌에 의한 기계적 연삭공정, 습식 에칭 공정, 플라즈마 에칭 공정 및 폴리싱 공정으로부터 선택되는 적어도 1 공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 보호 방법.
  16. 제14항에 있어서,
    상기 제3공정이 메탈 스퍼터링 공정, 도금 처리공정 및 가열처리하는 공정으로부터 선택되는 적어도 1공정을 포함하는 것을 특징으로 하는 반도체 웨이퍼의 보호 방법.
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