KR100926404B1 - 액정 장치 및 전자기기 - Google Patents

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신 후지타
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Abstract

본 발명은, 오버레이어 구조를 채용한 액정 장치에 있어서, 실장 부품과 접속하는 단자를 형성한다. FFS 방식의 액정 장치에 있어서, TFT 어레이 기판(10) 상의 평탄화막의 비형성 영역(영역(61))에, 실장 부품을 접속하는 단자(202)가 마련되어 있고, 단자(202)는, 데이터선(3)과 동일 재질의 단자 본체부(70)와, 제 4 층간 절연막(27)과 동일 재질로서, 적어도 단자 본체부(70)의 측부(64)를 덮도록 단자 본체부(70) 상에 부분적으로 형성된 단자 절연막(77)과, 공통 전극(17)과 동일 재질로서, 적어도 단자 본체부(70) 상의 단자 절연막(77)의 개구부(82)와 단자 본체부(70)의 측부(64)를 덮어 형성되며, 단자 본체부(70)와 전기적으로 접속된 단자 전극부(71)를 갖는다.

Description

액정 장치 및 전자기기{LIQUID CRYSTAL DEVICE AND ELECTRONIC EQUIPMENT}
본 발명은 액정 장치 및 전자기기에 관한 것이다.
종래의 TN(Twisted Nematic) 방식 등의 액정 장치는, 한 쌍의 기판 사이에 액정을 주입 밀봉한 구성을 갖고 있고, 각 기판 상의 전극에서 기판면에 수직인 방향으로 전계를 인가함으로써 액정 분자의 배향을 제어하고, 광투과율을 변조하고 있다. 이에 대하여, 액정 장치의 넓은 시야각을 도모하는 하나의 수단으로서, 액정에 인가하는 전계의 방향을 기판면에 대략 평행한 방향으로 하고, 이 전계에 의해 액정을 기판에 대략 평행한 면내에서 회전시키는 방식이 알려져 있다. 즉, 하나의 기판 상에 한 쌍의 전극을 형성하여 전계를 발생시키는 방식이다. 이러한 종류의 방식으로는, IPS(In-Plane Switching) 방식, FFS(Fringe-Field Switching) 방식 등이 알려져 있다.
FFS 방식은 IPS 방식의 기술을 더욱 개량한 기술이며, 구조상 차이점은, IPS 방식의 경우는 한 쌍의 빗살 모양 전극이 동층(同層)에 형성되어 있는데 대하여, FFS 방식의 경우는 한 쌍의 전극이 다른 층에 형성되어 있는 점이다. 즉, FFS 방 식은 평면 형상 전극의 위쪽에 층간 절연막을 사이에 두고 빗살 모양 전극이 적층되어 있다. 이 전극 구성의 차이에 의해, 발생하는 전계의 방향이 약간 변하고, IPS 방식에서의 전계 방향은 전극이 대향하는 가로 방향이지만, FFS 방식에서의 전계 방향은 전극이 다른 층에 형성되어 있기 때문에, 가로 방향에 더하여, 특히 전극의 둘레의 근방에서 기판면에 수직인 방향으로도 강한 전계 성분을 가지고 있다. 또, 하기의 특허 문헌 1은, 전극 형상은 IPS 방식의 일종이지만, 한 쌍의 전극이 다른 층에 형성되어 있는 것에 의해 전계 방향은 FFS 방식과 유사하다.
그 결과, 통상의 IPS 방식에서는 전극 사이에 위치하는 액정 분자가 구동되었다고 해도 전극의 바로 위에 위치하는 액정 분자는 대개 구동되지 않기 때문에, 전극 부분이 표시에 기여할 수 없고, 이 부분이 차광막에 의해 차광됨으로써 개구율이 저하한다. 이에 대하여, FFS 방식의 경우, 전극 사이에 위치하는 액정 분자는 물론, 전극의 바로 위에 위치하는 액정 분자도 구동하기 쉽다고 하는 특징을 가지고 있다. 따라서, FFS 방식에 있어서는, 전극을 투명 도전막으로 형성하면, 전극 부분도 어느 정도 표시에 기여시킬 수 있어, 같은 조건의 IPS 방식에 비해 개구율을 크게 할 수 있다고 하는 이점을 갖고 있다.
(특허 문헌 1) 일본 공개 특허 공보 제2003-15146호
이와 같이, 액정 장치의 고휘도화를 도모하는 수단으로는, 상기 FFS 방식의 채용이 효과적이다. 여기서, 액정 장치의 스위칭 소자에는, P-Si(폴리실리콘)형 박막 트랜지스터(Thin Film Transistor, 이하 TFT라고 약기함) 소자 또는 α-Si(아몰퍼스 실리콘)형 TFT 소자 등이 이용되고 있다. 그리고, 주로 P-Si 형 TFT 소자를 이용했을 때에는, TFT 소자를 덮는 절연막을 형성하여 표면을 평탄화하고, 이러한 절연막상에 액정 구동용 전극을 형성한, 이른바 오버레이어 구조가 채용되어 있다.
그런데, 액정 장치에는 구동 IC나 플렉서블 기판 등의 실장 부품을 접속하기 위한 단자를 형성해야 한다.
본 발명은, 상술한 사정을 감안해서 행해진 것으로서, 오버레이어 구조로 하는 경우에, TFT 소자에 접속되는 주사선이나 데이터선을 형성하기 위한 금속막이나 절연막 등을 이용하여 내식성에 우수한 단자를 형성하는 기술을 제공하는 것을 목적의 하나로 하고 있다.
상기한 목적을 달성하기 위해, 본 발명의 액정 장치는, 액정을 사이에 유지하여 서로 대향하는 제 1 기판과 제 2 기판을 구비하고, 상기 제 1 기판 상에, 스위칭 소자와, 해당 스위칭 소자에 접속된 신호 배선과, 해당 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과, 상기 평탄화막의 위쪽에 마련된 제 1 전극과, 해당 제 1 전극의 위쪽에 마련된 전극 절연막과, 해당 전극 절연막의 위쪽에 마련되고, 복수의 슬릿을 가지며, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통하여 전계를 발생시키는 제 2 전극을 구비하고, 상기 제 1 기판 상의 상기 평탄화막의 비형성 영역의 적어도 일부에, 실장 부품을 접속하는 단자가 마련되어 있고, 해당 단자는, 상기 신호 배선과 동일 재질의 단자 본체부와, 상기 전극 절연막과 동일 재질로서, 상기 단자 본체부의 측면을 덮으며, 또한 상기 단자 본체부에서의 개구 영역에서 개구하도록 해당 단자 본체부 상에 형성된 단자 절연막과, 상기 제 2 전극과 동일 재질로서, 상기 개구 영역과 상기 단자 본체부의 측면을 덮어 형성되며, 상기 단자 본체부와는 상기 개구 영역을 통해 전기적으로 접속된 단자 전극부를 갖는 것을 특징으로 한다.
이와 같이 구성하는 것에 의해, 평탄화막을 구비한 FFS 방식의 액정 장치에 있어서, 제 1 전극과 제 2 전극 사이에 마련된 전극 절연막이 단자 영역(평탄화막의 비형성 영역)에 단자 절연막으로서 배치되므로, 해당 단자 절연막은 단자의 패시베이션막으로서 기능한다. 또한, 실장 부품과 단자의 접속부가 단자 전극부의 1층으로 구성되므로, 접속부의 면적을 보다 넓게 확보할 수 있다. 또한, 단자 본체부는 신호 배선과 동일 재질이기 때문에, 동시에 형성할 수 있고, 단자와 신호 배선의 접속을 간편하게 할 수 있다.
단자 영역에, 평탄화막이 위치하고 있으면, 해당 평탄화막에 대하여 수 미크론 정도의 관통공을 형성해야 하고, 깊은 관통공의 바닥부에 있는 전극에의 접속은 접촉 불량을 발생시키기 쉽다. 또한, 제 1 전극, 제 2 전극을 형성하기 위한 도전막을 이용하여 단자의 전극을 형성하는 데에도, 관통공이 깊으면 부착성이 나빠져 전기적 신뢰성을 확보할 수 없게 될 우려가 있다. 상기 구성에서는, 단자 영역에 서는, 평탄화막의 비형성 영역에 마련되므로, 단자 영역의 요철은 적어지고, 접속부에서 양호한 도통 성능을 확보할 수 있다. 더하여, 단자 본체부의 측면은 단자 절연막 및 단자 전극부에 의해 덮여지므로, 높은 내식성을 확보할 수 있다.
또한, 액정을 사이에 유지하여 서로 대향하는 제 1 기판과 제 2 기판을 구비하고, 상기 제 1 기판 상에, 스위칭 소자와, 해당 스위칭 소자에 접속된 신호 배선과, 해당 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과, 해당 평탄화막의 위쪽에 마련된 제 1 전극과, 해당 제 1 전극의 위쪽에 마련된 전극 절연막과, 해당 전극 절연막의 위쪽에 마련되고, 복수의 슬릿을 가지며, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통해 전계를 발생시키는 제 2 전극을 구비하고, 상기 제 1 기판 상의 상기 평탄화막의 비형성 영역의 적어도 일부에, 실장 부품을 접속하는 단자가 마련되어 있고, 해당 단자는 상기 신호 배선과 동일 재질의 단자 본체부와, 상기 제 1 전극과 동일 재질로서, 적어도 상기 단자 본체부를 덮도록 형성되며, 해당 단자 본체부와 전기적으로 접속된 제 1 단자 전극부와, 상기 전극 절연막과 동일 재질로서, 상기 단자 본체부의 측면을 덮고, 또한 상기 단자 본체부에서의 개구 영역에서 개구하도록 해당 단자 본체부 상에 형성된 단자 절연막과, 상기 제 2 전극과 동일 재질로서, 상기 개구 영역과 상기 단자 본체부의 측면을 덮도록 형성되고, 상기 제 1 단자 전극부와는 상기 개구 영역을 통해 전기적으로 접속된 제 2 단자 전극부를 갖는 것을 특징으로 한다.
이와 같이 구성하는 것에 의해, 평탄화막을 구비한 FFS 방식의 액정 장치에 있어서, 제 1 전극과 제 2 전극 사이에 마련된 전극 절연막이 단자 영역(평탄화막의 비형성 영역)에 단자 절연막으로서 배치되므로, 해당 단자 절연막은 단자의 패시베이션막으로서 기능한다.
단자 영역에, 평탄화막이 위치하고 있으면, 해당 평탄화막에 대하여 수 미크론 정도의 관통공을 형성해야 하고, 깊은 관통공의 바닥부에 있는 전극에의 접속은 접촉 불량이 발생하기 쉽다. 또한, 제 1 전극, 제 2 전극을 형성하기 위한 도전막을 이용하여 단자의 전극을 형성하는 데에도, 관통공이 깊으면 부착성이 나빠져 전기적 신뢰성을 확보할 수 없게 될 우려가 있다. 상기 구성에서는, 단자 영역에서는, 평탄화막의 비형성 영역에 마련되므로, 단자 영역의 요철은 적어지고, 접속부에서 양호한 도통 성능을 확보할 수 있다. 더하여, 단자 본체부의 측면은 제 1 단자 전극부, 단자 절연막 및 제 2 단자 전극부에 의해 덮여지므로, 보다 높은 내식성을 확보할 수 있다.
또한, 액정을 사이에 유지하여 서로 대향하는 제 1 기판과 제 2 기판을 구비하고, 상기 제 1 기판 상에, 스위칭 소자와, 해당 스위칭 소자에 접속된 신호 배선과, 해당 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과, 해당 평탄화막의 위쪽에 마련된 제 1 전극과, 해당 제 1 전극의 위쪽에 마련된 전극 절연막과, 해당 전극 절연막의 위쪽에 마련되어, 복수의 슬릿을 갖고, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통하여 전계를 발생시키는 제 2 전극을 구비하고, 상기 제 1 기판 상의 상기 평탄화막의 비형성 영역의 적어도 일부에, 실장 부품을 접속하는 단자가 마련되어 있고, 해당 단자는, 상기 신호 배선과 동일 재질의 단자 본체부와, 상기 제 1 전극과 동일 재질로서, 적어도 상기 단자 본체부의 측면을 덮도록 형성되며, 상기 단자 본체부 상에 제 1 개구 영역을 갖는 제 1 단자 전극부와, 상기 전극 절연막과 동일 재질로서, 적어도 상기 제 1 단자 전극부를 덮도록 형성되며, 상기 제 1 개구 영역 내에 제 2 개구 영역을 갖는 단자 절연막과, 상기 제 2 전극과 동일 재질로서, 적어도 상기 단자 본체부 상의 상기 단자 절연막의 상기 제 2 개구 영역과 상기 단자 본체부의 측면을 덮도록 형성되며, 상기 단자 본체부와는 상기 제 2 개구 영역을 거쳐 전기적으로 접속된 제 2 단자 전극부를 갖는 것을 특징으로 한다.
이와 같이 구성하는 것에 의해, 평탄화막을 구비한 FFS 방식의 액정 장치에 있어서, 제 1 전극과 제 2 전극 사이에 마련된 전극 절연막이 단자 영역(평탄화막의 비형성 영역)에 단자 절연막으로서 배치되므로, 해당 단자 절연막은 단자의 패시베이션막으로서 기능한다. 또한, 실장 부품과 단자의 접속부가 단자 전극부의 1층에서 구성되므로, 접속부의 면적을 보다 넓게 확보할 수 있다. 또한, 단자 본체부는 신호 배선과 동일 재질이기 때문에, 동시에 형성할 수 있고, 단자와 신호 배선의 접속을 간편하게 할 수 있다.
단자 영역에, 평탄화막이 위치하고 있으면, 해당 평탄화막에 대하여 수 미크론 정도의 관통공을 형성해야 하고, 깊은 관통공의 바닥부에 있는 전극에의 접속은 접촉 불량이 발생하기 쉽다. 또한, 제 1 전극, 제 2 전극을 형성하기 위한 도전막을 이용하여 단자의 전극을 형성하는 데에도, 관통공이 깊으면 부착성이 나빠져 전기적 신뢰성을 확보할 수 없게 될 우려가 있다. 상기 구성에서는, 단자 영역에 있 어서는, 평탄화막의 비형성 영역에 마련되므로, 단자 영역의 요철이 적어져, 접속부에서 양호한 도통 성능을 확보할 수 있다. 더하여, 단자 본체부의 측면은, 제 1 단자 전극부, 단자 절연막 및 제 2 단자 전극부에 의해 덮여지므로, 보다 높은 내식성을 확보할 수 있다.
여기서, 상기 제 1 기판 상에, 서로 교차하여 연장하는 주사선과 데이터선이 형성되고, 상기 단자에 전기적으로 접속된 단자 배선은, 상기 주사선과 동일 재질이며, 상기 단자 본체부는 상기 데이터선과 동일 재질인 구성이 바람직하다.
이와 같이 구성하는 것에 의해, 데이터선과 층이 다른 주사선과 동일 재질의 배선을 단자 배선으로서 이용할 수 있기 때문에, 단자와 주사선이 접근하고 있는 경우에도 단락되지 않는다. 따라서, 단자의 배치나 단자 배선 패턴의 자유도를 향상시킬 수 있다.
이러한 구성에 있어서, 상기 데이터선을 덮고, 또한 상기 제 1 전극보다 하층에 위치하는 하층 절연막을 갖고, 상기 단자 본체부의 측면이 해당 하층 절연막 및 상기 단자 절연막에 의해 덮여도 좋다. 이와 같이 하면, 하층 절연막 및 단자 절연막의 2층이 단자 본체부의 패시베이션막으로서 기능하므로, 내식성을 향상시키는 것이 가능해진다.
또한, 상기 구성에 있어서, 상기 단자에 전기적으로 접속된 단자 배선과 상기 단자 본체부가, 층간 절연막을 통해 다른 배선층에서, 상기 단자 배선이 상기 단자 본체부보다 하층에 위치하도록 형성되고, 또한 상기 층간 절연막에 형성된 관통공을 통해 전기적으로 접속되어도 좋다. 이와 같이 하는 것에 의해, 관통공을 통해 확실히 전기적 접속을 할 수 있으므로, 양호한 도통 성능을 확보할 수 있다.
또한, 상기 관통공이, 상기 단자 본체부와 평면에서 보아 겹치는 위치에 형성되어 있으면, 단자 접속부를 돌출시킬 수 있다.
한편, 액정을 사이에 유지하여 서로 대향하는 제 1 기판과 제 2 기판을 구비하고, 상기 제 1 기판 상에, 스위칭 소자와, 해당 스위칭 소자에 접속된 신호 배선과, 해당 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과, 상기 평탄화막의 위쪽에 마련된 제 1 전극과, 해당 제 1 전극의 위쪽에 마련된 전극 절연막과, 해당 전극 절연막의 위쪽에 마련되고, 복수의 슬릿을 가지며, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통하여 전계를 발생시키는 제 2 전극을 구비하고, 상기 제 1 기판 상의 상기 평탄화막의 비형성 영역의 적어도 일부에, 실장 부품을 접속하는 단자가 마련되어 있고, 해당 단자는, 상기 신호 배선과 동일 재질의 단자 본체부와, 상기 전극 절연막과 동일 재질로서, 적어도 상기 단자 본체부의 측면을 덮도록 해당 단자 본체부 상에 형성된 단자 절연막을 갖는 것을 특징으로 한다.
이와 같이 구성하는 것에 의해, 평탄화막을 구비한 FFS 방식의 액정 장치에 있어서, 제 1 전극과 제 2 전극 사이에 마련된 전극 절연막이 단자 영역(평탄화막의 비형성 영역)에 단자 절연막으로서 배치되므로, 해당 단자 절연막은 단자의 패시베이션막으로서 기능한다. 또한, 실장 부품과 단자와의 접속부는, 단자 본체부만으로 구성되므로, 접속부의 면적을 보다 넓게 확보할 수 있다. 또한, 단자 본체부는, 신호 배선과 동일 재질이기 때문에, 동시에 형성할 수 있고, 단자와 신호 배 선의 접속을 간편하게 할 수 있다.
단자 영역에, 평탄화막이 위치하고 있으면, 해당 평탄화막에 대하여 수 미크론 정도의 관통공을 형성해야 하고, 깊은 관통공의 바닥부에 있는 전극에의 접속은 접촉 불량이 발생하기 쉽다. 또한, 제 1 전극, 제 2 전극을 형성하기 위한 도전막을 이용하여 단자의 전극을 형성하는 데에도, 관통공이 깊으면 부착성이 나빠져 전기적 신뢰성을 확보할 수 없게 될 우려가 있다. 상기 구성에서는, 단자 영역에 있어서는, 평탄화막의 비형성 영역에 마련되므로, 단자 영역의 요철이 적어지고, 접속부에서 양호한 도통 성능을 확보할 수 있다. 더하여, 단자 본체부의 측면은 단자 절연막에 의해 덮여지므로, 내식성을 확보할 수 있다.
액정을 사이에 유지하여 서로 대향하는 제 1 기판과 제 2 기판을 구비하고, 상기 제 1 기판 상에, 스위칭 소자와, 해당 스위칭 소자에 접속된 신호 배선과, 해당 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과, 상기 평탄화막의 위쪽에 마련된 제 1 전극과, 해당 제 1 전극의 위쪽에 마련된 전극 절연막과, 해당 전극 절연막의 위쪽에 마련되고, 복수의 슬릿을 갖고, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통하여 전계를 발생시키는 제 2 전극을 구비하고, 상기 제 1 기판 상의 상기 평탄화막의 형성 영역에, 실장 부품을 접속하는 단자가 마련되어 있고, 해당 단자는, 상기 신호 배선과 동일 재질의 단자 본체부와, 상기 단자 본체부 상에서 상기 평탄화막을 개구하는 개구부와, 상기 전극 절연막과 동일 재질로서, 상기 평탄화막을 덮고, 또한 상기 개구 영역에서 개구하도록 형성된 단자 절연막과, 상기 제 2 전극과 동일 재 질로서, 상기 단자 본체부와는 상기 개구부를 통해 전기적으로 접속된 단자 전극부를 갖는 것을 특징으로 한다.
이와 같이 구성하는 것에 의해, 평탄화막을 구비한 FFS 방식의 액정 장치에 있어서, 제 1 전극과 제 2 전극 사이에 마련된 전극 절연막이 단자 영역(평탄화막의 형성 영역)에 단자 절연막으로서 배치되므로, 해당 단자 절연막은 단자의 패시베이션막으로서 기능한다. 또한, 단자 본체부는, 신호 배선과 동일 재질이기 때문에, 동시에 형성할 수 있고, 단자와 신호 배선과의 접속을 간편하게 할 수 있다. 더하여, 단자 본체부의 측면은, 단자 절연막, 평탄화막 및 단자에 의해 덮여지므로, 매우 높은 내식성을 확보할 수 있다.
또한, 본 발명의 액정 장치는, 상기 입력 단자를 통해 상기 실장 부품이 접속되어 있는 것을 특징으로 한다. 또한, 본 발명의 전자기기는 상기 본 발명의 액정 장치를 구비한 것을 특징으로 한다.
이렇게 하면, 높은 내식성과 양호한 도통 성능을 갖는 단자 구조의 액정 표시부를 구비한 전자기기를 실현할 수 있다.
본 발명에 의하면, 오버레이어 구조로 하는 경우에, TFT 소자에 접속되는 주사선이나 데이터선을 형성하기 위한 금속막이나 절연막 등을 이용하여 내식성에 우수한 단자를 형성하는 기술을 제공할 수 있다.
이하, 본 발명의 실시예에 대하여 도면을 참조하여 설명한다.
<실시예 1>
우선, 본 발명의 실시예 1에 따른 액정 장치에 대하여 도 1 내지 도 5를 참조하여 설명한다.
실시예 1에 따른 액정 장치는 LTPS(저온 폴리실리콘)형 TFT 소자를 화소 스위칭 소자로서 이용한 액티브·매트릭스형으로서, FFS 방식의 투과형의 예이다.
도 1은 본 실시예의 액정 장치를 각 구성 요소와 함께 대향 기판 쪽에서 본 평면도이며, 도 2는 도 1의 H-H'선 단면도이다. 도 3a 및 도 3b는 동(同) 액정 장치의 소자 기판에 있어서의 각 화소의 확대 평면도이며, 도 4는 도 3a 또는 도 3b에서의 A-A'선 및 a-a'선에 따른 동 액정 장치의 단면도이며, 도 5는 동 액정 장치의 제조 프로세스를 나타내는 공정 단면도이다.
또, 이하의 설명에 이용한 각 도면에 있어서는, 각 층이나 각 부재를 도면상에서 인식 가능한 정도의 크기로 하기 위해, 각 층이나 각 부재마다 축척을 달리 하고 있다.
도 1 및 도 2에 나타내는 바와 같이, 실시예 1에 따른 액정 장치(100)는 TFT 어레이 기판(10)(제 1 기판)과 대향 기판(20)(제 2 기판)이 밀봉재(52)에 의해 접합되고, 이 밀봉재(52)에 의해 구획된 영역 내에 액정층(50)이 주입 밀봉되어 있다. 액정층(50)은 정(正)의 유전율 이방성을 갖는 액정으로 구성되어 있다. 밀봉 재(52)의 형성 영역의 내측 영역에는, 차광성 재료로 이루어지는 차광막(주변 차단막)(53)이 형성되어 있다. 밀봉재(52)의 외측 영역으로서, TFT 어레이 기판(10)의 1변을 따른 영역에는, 데이터선 구동 회로(201)인 IC 칩이 COG 기술 등에 의해 실장되고, 또한, 그 외측의 영역에는, 플렉서블 기판에 접속하기 위한 입력 단자(222)가 복수 마련된다. 또한, 데이터선 구동 회로(201)가 실장되는 영역에 인접하는 2변을 따라 주사선 구동 회로(104)인 IC 칩이 각각 실장되어 있다. TFT 어레이 기판(10)이 남는 1변에는, 표시 영역의 주위 양쪽에 마련된 주사선 구동 회로(104)끼리를 접속하기 위한 복수의 배선(105)이 마련된다.
액정 장치(100)의 표시 영역 내에는, 복수의 화소가 매트릭스 형상으로 배치되어 있다.
도 3a 및 도 3b는 모두 TFT 어레이 기판(10)에 있어서의 화소의 요부 구성을 나타내는 평면도이다. 후술하는 바와 같이, 본 실시예에 따른 액정 장치에서는, 투명성을 갖는 화소 전극(11)과 공통 전극(17)이 절연막을 통해 적층되므로, 그대로로는 전극의 구성을 알기 어렵게 된다. 이 때문에, 화소 전극(11) 및 그 하층의 배선 구성을 도 3a에 나타내고, 주로 공통 전극(17)의 구성을 도 3b에 나타내는 것으로 하고 있다.
이들 도면에 나타내는 바와 같이, 주사선(1) 및 공통선(2)이 수평 방향(도 3a 또는 도 3b에서의 가로 방향)으로 연장함과 동시에, 데이터선(3)이 수직 방향(도 3a 또는 도 3b에서의 세로 방향)으로 연장하고, 이들 주사선(1) 및 공통선(2)과, 데이터선(3)으로 사방을 둘러싸는 영역이 하나의 화소 영역을 구성하고 있다.
다결정 실리콘막으로 이루어지는 반도체층(4)은 데이터선(3)과 주사선(1)의 교차점의 근방에 대략 U자 형상으로 형성되어 있다. 반도체층(4)의 양단에는 콘택트 홀(5, 6)이 형성되어 있고, 한쪽의 콘택트 홀(5)은 반도체층(4)의 소스 영역(4s)을 데이터선(3)에 전기적으로 접속하기 위한 소스 콘택트 홀이며, 다른 쪽의 콘택트 홀(6)은 반도체층(4)의 드레인 영역(4d)을 드레인 전극(7)에 전기적으로 접속하기 위한 드레인 콘택트 홀이다. 드레인 전극(7)에 있어서, 콘택트 홀(6)이 마련된 쪽과 반대쪽에는, 후술하는 화소 전극(11)에 전기적으로 접속하기 위한 화소 콘택트 홀(12)이 형성되어 있다.
본 실시예에 있어서의 TFT(13)는 대략 U자 형상의 반도체층(4)이 주사선(1)과 교차하고 있고, 반도체층(4)과 주사선(1)이 2개소에서 교차하고 있기 때문에, 1개의 반도체층 상에 2개의 게이트를 갖는, 이른바 듀얼 게이트형으로 되어있다.
또, 도 3a 및 도 3b에서, TFT(13)는 듀얼 게이트형이지만, 후술하는 단면 구조를 나타내는 도 4에서는, 싱글 게이트와 같이 표시되어 있다. 단, 이것은 도 3a 및 도 3b에서의 파단선인 A-A'선을 레이아웃하기 위함이다.
화소 전극(11)(제 1 전극)은, 예컨대, ITO(Indium Tin Oxide) 등의 재료에 의해 형성되고, 도 3a에 나타내는 바와 같이, 1개의 화소 영역에 대응하여 대략 직사각형 형상으로 패터닝되어 있다. 한편, 공통 전극(17)(제 2 전극)은, 예컨대, 마찬가지로 ITO 등의 재료에 의해 형성되고, 도 3b에 나타내는 바와 같이, 복수의 화소가 매트릭스 형상으로 배치된 표시 영역 전체에 걸쳐 형성되어 있다.
또한, 공통 전극(17)은 화소 전극(11)과의 중첩 부분에 있어서 슬릿 형상의 개구부(17a)를 갖고 있다. 이 때문에, 인접하는 개구부(17a) 끼리의 사이에서 띠형의 전극부(17b)가 구성된다. 또, 공통 전극(17)에는, 콘택트 홀(6, 12)이 마련된 부분을 피하도록 개구부(17c)가 마련된다.
그리고, 공통 전극(17)과 공통선(2)이 데이터선(3)과 동일 재료로 이루어지는 접속 전극(14)을 통해 접속되어 있다. 접속 콘택트 홀(15)은 공통선(2)을 접속 전극(14)의 일단에 전기적으로 접속하기 위한 것이고, 공통 콘택트 홀(16)은 접속 전극(14)의 타단을 공통 전극(17)에 전기적으로 접속하기 위한 것이다.
여기서, 공통선(2)은 ITO 등으로 이루어지는 공통 전극(17)의 시정수를 낮게 하기 위해 마련된다. 따라서, 공통 전극(17)의 시정수가 충분히 낮은 경우에는, 이 공통선(2)을 생략하여도 좋다.
또한, 도면에 있어 직사각형 형상의 화소 전극(11)이 공통 전극(17)보다 하층 쪽에 위치하고 있지만, 공통 전극(17)보다 상층 쪽에 위치하여도 좋다. 화소 전극(11)이 공통 전극(17)보다 상층 쪽에 위치하는 경우에는, 슬릿 형상의 개구부(17a)는 공통 전극(17)이 아니라, 화소 전극(11)에 마련된다. 결국, 슬릿 형상의 개구부는 2층인 ITO 전극 중, 상층 쪽, 즉, 액정층(50)에 가까운 쪽에 마련된다.
또, 이하의 설명에서는, 도 3a 및 도 3b에 나타내는 바와 같이, 화소 전극(11)이 공통 전극(17)보다 하층 쪽에 위치한 경우를 예로 들어 설명한다.
다음에, 액정 장치(100)의 단면 구조에 대하여, 도 4를 참조하여 설명한다.
TFT 어레이 기판(10)(도 4에서의 아래쪽 기판) 및 대향 기판(20)(도 4에서의 상측 기판)은, 모두 유리 등의 투명성을 갖고, 도 4에 나타내는 바와 같이, 양 기판 사이에 액정층(50)이 유지되어 있다.
TFT 어레이 기판(10)의 기재인 투명 기판(21) 상에는, 다결정 실리콘으로 이루어지는 반도체층(4)이 마련되고, 이 반도체층(4) 및 투명 기판(21)을 덮도록 실리콘 산화막 등으로 이루어지는 게이트 절연막(23)이 형성되어 있다. 반도체층(4)은 각 화소 전극(11)을 스위칭 제어하는 TFT(13)를 구성한다.
이 반도체층(4)은 게이트 전극으로부터의 전계에 의해 채널이 형성되는 반도체층(4)의 채널 영역(4c), 소스 영역(4s) 및 드레인 영역(4d)을 갖는다. 게이트 전극은 몰리브덴 등으로 이루어지는 주사선(1)이며, 반도체층(4)과는 게이트 절연막(23)에 의해 절연된다. 또, 공통선(2)은 TFT(13)에 있어서의 게이트 전극과 동층(同層)이며, 해당 게이트 전극을 패터닝할 때에 동시에 형성된다.
TFT(13) 및 공통선(2) 상에는, 실리콘 산화막으로 이루어지는 제 1 층간 절연막(24)이 마련되고, 소스 영역(4s)으로 통하는 소스 콘택트 홀(5), 드레인 영역(4d)으로 통하는 드레인 콘택트 홀(6) 및 공통선(2)으로 통하는 접속 콘택트 홀(15)이 각각 형성되어 있다.
데이터선(3)은 제 1 층간 절연막(24)을 관통하는 소스 콘택트 홀(5)을 통해 반도체층(4)의 소스 영역(4s)에 전기적으로 접속되고, 드레인 전극(7)은 제 1 층간 절연막(24)을 관통하는 드레인 콘택트 홀(6)을 통해 반도체층(4)의 드레인 영역(4d)에 전기적으로 접속된다. 또한, 접속 전극(14)의 일단은 제 1 층간 절연막(24)을 관통하는 접속 콘택트 홀(15)을 통해 공통선(2)에 접속된다. 여기서, 드 레인 전극(7) 및 접속 전극(14)은 데이터선(3)과 동일층이며, 알루미늄 등의 재료에 의해 제 1 층간 절연막(24) 상에 형성된다.
또한, 제 2 층간 절연막(25) 및 제 3 층간 절연막(26)이 순차적으로 적층되어 있다. 이 중, 제 2 층간 절연막(25)은 실리콘 질화(SiN)막 등에 의해 구성되고, 특히 데이터선(3), 드레인 전극(7), 접속 전극(14) 등의 알루미늄 표면을 보호하기 위해 마련된다. 또한, 제 3 층간 절연막(26)은 아크릴 수지에 의해 구성되고, 하지(下地)의 단차를 평탄화하기 위해 마련된다.
또, 제 2 층간 절연막(25) 및 제 3 층간 절연막(26)에는, 드레인 전극(7)으로 통하는 화소 콘택트 홀(12) 및 접속 전극(4)의 타단으로 통하는 공통 콘택트 홀(16)이 각각 마련된다.
제 3 층간 절연막(26) 상에, ITO 등의 투명 도전막을 대략 직사각형 형상으로 패터닝한 화소 전극(11)이 형성된다. 이 때문에, 화소 전극(11)은 드레인 전극(7)을 중계층으로 하여 반도체층(4)의 드레인 영역(4d)과 전기적으로 접속되게 된다.
화소 전극(11) 상을 포함하는 제 3 층간 절연막(26) 상에는, 실리콘 질화막 등으로 이루어지는 제 4 층간 절연막(27)이 형성되어 있다. 또, 이 제 4 층간 절연막(27)은 공통 콘택트 홀(16)에서 개공된다.
제 4 층간 절연막(27) 상에는, ITO 등의 투명 도전막을 패터닝함으로써, 슬릿 형상의 개구부(17a, 17c)를 갖는 공통 전극(17)이 마련된다. 또, 이 공통 전극(17)은, 표시 영역에 있어서는, 개구부(17a, 17c) 이외에는, 거의 일면에 걸쳐 평면 형상이다.
또, TFT 어레이 기판(10)의 최상층으로서 액정층(50)에 접하는 면에는, 폴리이미드 등으로 이루어지는 배향막이 마련되지만, 도시는 생략하고 있다.
한편, 대향 기판(20)은, 투명 기판(22) 상에 컬러 필터를 구성하는 적색(R), 녹색(G), 청색(B) 중 어느 하나의 색재층(31)이 화소마다 형성되어 있다. 또한, 색재층(31)을 보호함과 동시에 색재층(31)에 의한 단차를 평탄화하기 위한 오버코팅층(32)이 형성된다. 또한, 오버코팅층(32)의 위(도 4에서는 아래쪽)에는, TFT 어레이 기판(10) 쪽과 마찬가지의 배향막이 마련되지만, 도시는 생략하고 있다.
<TFT 등의 제조 프로세스>
다음에, 상기한 구성의 액정 장치(100) 중, 특히 TFT 어레이 기판(10)에 있어서의 TFT(13) 주변의 제조 프로세스에 대하여 도 5를 이용하여 설명한다.
우선, 도 5(a)에 나타내는 바와 같이, 유리, 석영 등의 투명 기판(21)을 준비한다. 이 투명 기판(21)에 대하여, 막 두께 40㎚ 정도의 비정질 실리콘막을 CVD 법 등에 의해 성막하고, 비정질 실리콘막을 성막한 후, 레이저 어닐 등을 실시하여 재결정화시킴으로써 다결정 실리콘막으로 한다. 그 후, 이 다결정 실리콘막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 반도체층(4)으로 한다. 이에 따라, 도 5(b)에 표시되는 상태로 된다.
다음에, 도 5(c)에 나타내는 바와 같이, 막 두께 75㎚ 정도의 실리콘 산화막을 스퍼터법이나 CVD 법 등에 의해 기판 전면에 성막하여, 게이트 절연막(23)으로 한다.
계속해서, 게이트 절연막(23)의 상면에, 막 두께 300㎚ 정도의 몰리브덴막을 스퍼터법 등에 의해 기판 전면에 성막한 후, 이 몰리브덴막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 주사선(1)을 형성한다. 이에 따라, 도 5(d)에 나타내는 상태로 된다. 또, 몰리브덴막의 패터닝 시에 있어서, 주사선(1)과 동시에, 여기서는 도시를 생략한 공통선(2)도 형성한다.
다음에, 실리콘 산화막을 CVD 법 등에 의해 기판 전면에 성막하고, 제 1 층간 절연막(24)으로 한다. 그 후, 주지의 포토리소그래피, 에칭법에 의해 제 1 층간 절연막(24), 게이트 절연막(23)을 관통하여 반도체층(4)의 소스 영역(4s)에 도달하는 소스 콘택트 홀(5) 및 드레인 영역(4d)에 도달하는 드레인 콘택트 홀(6)을 각각 형성한다. 이 때, 도 5에서는 생략된, 공통선(2)에 도달하는 접속 콘택트 홀(15)도 동시에 형성한다. 그 후, 막 두께 500㎚ 정도의 알루미늄막을 스퍼터법 등에 의해 기판 전면에 성막한 후, 이 알루미늄막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 데이터선(3) 및 드레인 전극(7)을 각각 형성하여, 도 5(e)에 표시되는 상태로 된다. 또, 알루미늄막의 패터닝 시에 있어서, 데이터선(3) 및 드레인 전극(7)과 동시에, 여기서는 도시를 생략한 접속 전극(14)도 형성한다.
다음에, 도 5(f)에 나타내는 바와 같이, 실리콘 질화막 등 CVD 법 등에 의해 기판 전면에 성막하여 제 2 층간 절연막(25)을 형성하고, 이어서, 막 두께 1∼3㎛ 정도의 아크릴 수지막을 기판 전면에 도포, 경화하여 제 3 층간 절연막(26)을 형성한다.
또한, 주지의 포토리소그래피, 에칭법에 의해 제 3 층간 절연막(26), 제 2 층간 절연막(25)을 관통하여 드레인 전극(7)에 도달하는 화소 콘택트 홀(12)을 형성한다. 이 때, 도 5에서는 생략된, 접속 전극(14)에 도달하는 공통 콘택트 홀(16)도 동시에 형성한다.
이 후, 막 두께 75㎚ 정도의 ITO막을 스퍼터법 등에 의해 기판 전면에 성막하고, 이 ITO막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 화소 전극(11)을 형성한다. 이에 따라, 도 5(g)에 표시되는 상태로 된다.
다음에, 도 5(h)에 나타내는 바와 같이, 막 두께 50∼400㎚ 정도의 실리콘 질화막을 스퍼터법이나 CVD 법 등에 의해 기판 전면에 성막하여 제 4 층간 절연막(27)을 형성한다.
이 후, 도 5에서는 생략된 공통 콘택트 홀(16)에서 접속 전극(14)을 덮는 제 4 층간 절연막(27)을 제거한 후, 막 두께 75㎚ 정도의 ITO막을 스퍼터법 등에 의해 기판 전면에 성막하고, 이 ITO막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 개구부(17a, 17c)를 갖는 공통 전극(17)을 형성한다. 이에 따라, 도 5(i)에 나타내는 상태로 된다.
또, 이 후에, 특별히 도시하지는 않지만, 기판 전면에 폴리이미드막을 성막하여, 연마 처리를 실시하는 것에 따라 배향막을 형성한다.
이상의 공정에 의해, TFT 어레이 기판(10) 중, 표시 영역에 상당하는 부분이 형성된다.
<실시예 1에 있어서의 단자>
TFT 어레이 기판(10)의 표시 영역 외에서의 입력 단자(222)나, 주사선 구동 회로(104) 및 데이터선 구동 회로(201)와 접속되는 단자는 상술한 표시 영역과 동시 병행적으로 형성된다.
여기서, 주사선 구동 회로(104)와 접속되는 단자에는, 입력 단자(222)에 접속되어 외부 제어 회로로부터 FPC 기판을 통해 클럭 신호나 제어 신호 등이 공급되는 것과, 주사선(1)에 접속되는 것이 있고, 마찬가지로, 데이터선 구동 회로(201)와 접속되는 단자에는, 입력 단자(222)에 접속되어 외부 제어 회로로부터 제어 신호나 표시 데이터 등을 공급하는 것과, 데이터선(3)에 접속되는 것이 있다.
본 실시예에 있어서, 주사선 구동 회로(104) 및 데이터선 구동 회로(201)와 접속되는 단자는 FPC 기판을 통해 외부 제어 회로에 접속되는 입력 단자(222)와 기본적으로 동일 구조이지만, 여기서는, 단자(202)의 구조에 대하여, 도 6 내지 도 8을 참조하여 설명한다.
도 6은 단자가 형성되는 영역의 확대 평면도이며, 도 7은 도 6의 B-B'선 단면도이며, 도 8은 도 6의 C-C'선 단면도이다. 또, 도 6 내지 도 8은 주사선 구동 회로(104), 데이터선 구동 회로(201), FPC 기판 등의 실장 부품을 생략한 상태를 나타내고 있다.
이들 도면에 나타내는 바와 같이, 복수의 단자(202)가 영역(61)에 배열되어 있다. 단자(202)의 상면에는, 실장 부품과 접속하기 위한 단자 접속부(63)가 대략 직사각형 형상으로 형성되어 있다. 영역(61)보다 표시 영역 부근에 위치하는 영 역(81)에는, 평탄화막으로서의 제 3 층간 절연막(26)이 남겨져 있지만, 영역(61)에서는 제 3 층간 절연막(26)이 선택적으로 제거되어 있다.
배선(62)은 표시 영역에서의 데이터선(3)(드레인 전극(7) 및 접속 전극(14))을 구성하는 알루미늄막과 동일막에 의해 형성되고, 주사선(1), 공통선(2) 또는 데이터선(3)에 전기적으로 접속된다. 또, 데이터선(3)에 접속되는 경우, 배선(62)은 데이터선(3) 그 자체로 된다. 이 배선(62)은 표시 영역의 단부보다 제 3 층간 절연막(26)의 하층으로부터 영역(61)으로 돌출하고, 단자(202)에 있어서 단자 본체부(70)로 된다.
단자 본체부(70)와 제 1 층간 절연막(24)의 상면에는, 단자 절연막(77)이 형성된다. 이 단자 절연막(77)은 표시 영역에서의 제 4 층간 절연막(27)이며, 단자 본체부(70) 상의 개구부(82)에 있어서 대략 직사각형 형상으로 개구하고 있다.
단자 본체부(70)와 그 상면의 단자 절연막(77)에 있어서의 개구부(82)를 덮도록, 단자 전극부(71)가 직사각형 형상으로 형성되어 있다. 단자 전극부(71)는 표시 영역에서의 공통 전극(17)과 동층으로서 공통 전극(17)의 패터닝에 의해 형성되고, 개구부(82)에서 단자 본체부(70)와 접속되어, 단자 접속부(63)를 구성하고 있다.
이 때문에, 영역(61)에 있어, 배선(62) 및 단자 본체부(70)의 알루미늄 부분은, 단자 부분에서는 단자 절연막(77) 및 단자 전극부(71)의 양자에 의해, 그 이 외에서는 단자 절연막(77)에 의해 덮어진다.
<단자의 제조 프로세스>
도 9는 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 6의 B-B'선)이다.
또, 상술한 바와 같이, 단자(202)는 TFT 어레이 기판(10)에 있어서의 표시 영역과 병행하여 형성되므로, 상황에 따라 도 5를 병용하여 설명한다.
우선, 단자(202)가 형성되는 영역(61)에서는, 도 5(e)에 나타내는 공정으로부터 개시하는 것으로 된다. 따라서, 영역(61)에서는, 게이트 절연막(23)이 형성되지 않는다.
처음에, 투명 기판(21)의 전면에 제 1 층간 절연막(24)이 성막된다(도 9(a), 제 1 공정).
다음에, 도 5(e)의 데이터선(3), 드레인 전극(7) 및 접속 전극(14)의 형성 공정 시에 있어서, 알루미늄막을 영역(61)에도 성막하고, 해당 알루미늄막을 패터닝하여 배선(62), 단자 본체부(70)를 각각 형성한다(도 9(b), 제 2 공정).
또, 이 후에, 표시 영역에서는, 제 2 층간 절연막(25), 제 3 층간 절연막(26) 및 화소 전극(11)이 마련되지만, 본 실시예에 있어서 영역(61)에서는, 이들은 마련되지 않는다.
계속해서, 도 5(h)의 제 4 층간 절연막(27)의 형성 공정 시에, 실리콘 질화막을 영역(61)에도 성막하여, 단자 절연막(77)을 형성한다(도 9(c), 제 3 공정).
또한, 단자 절연막(77)을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여, 단자 접속부(63)로 되어야 할 부분의 개구부(82)에서 개구시킨다(도 9(d), 제 4 공정).
그리고, 도 5(i)의 공통 전극(17)(제 2 전극)의 형성 공정 시에, ITO막을 영역(61)에도 성막하고, 해당 ITO막을 패터닝하여 개구부(82) 및 단자 본체부(70)의 측부(64)를 덮도록 단자 전극부(71)를 형성한다(도 9(e), 제 5 공정).
여기서, 도 5의 제조 공정에서는 형성되어 있지만, 도 9의 단자 형성 공정에서는 형성되어 있지 않은 층(예컨대, 제 2 층간 절연막(25)이나, 제 3 층간 절연막(26), 화소 전극(11) 등)에 대해서는, 각 층을 형성하는 공정에서, 영역(61)으로 되어야 할 영역에 마스크를 형성하여 각 층이 형성되지 않도록 하든지, 각 층이 영역(61) 전면에 형성된 후에, 각 층을 제거하는 등 하여, 영역(61)에 형성되지 않도록 한다.
이와 같이 단자(202)를 구성하면, 화소 전극(11)과 공통 전극(17) 사이에 마련된 제 4 층간 절연막(27)과 동시에 형성되는 단자 절연막(77)을, 단자 본체부(70)(배선(62), 데이터선(3))의 패시베이션막으로서 기능시킬 수 있다. 또한, 단자 본체부(70)가 데이터선(3)과 동시에 형성되므로, 단자(202)로부터 배선(62)을 경유하여 데이터선(3)에 이를 때까지 일체화된다.
한편, 영역(61)에 있어서, 평탄화막(제 3 층간 절연막(26))이 형성되어 있으면, 두께가 있는 평탄화막에 관통공을 형성해야 하고, 깊은 관통공의 바닥부에 있는 단자 본체부(70)에의 접속은 접속 불량이 발생하기 쉽다. 또한, 관통공이 깊으면, 패드를 형성하기 위한 도전막의 부착성이 나빠져 전기적 신뢰성을 확보할 수 없게 될 우려가 있다. 그래서, 본 실시예에서는, 표시 영역에서 평탄화막으로서 형성된 제 3 층간 절연막(26)을, 영역(61)에서 제거하는(또는 형성하지 않는) 것으로 하고 있다. 이 때문에, 영역(61)의 요철이 적어지기 때문에, 단자 접속부(63)에 있어서 양호한 도통 성능을 확보할 수 있다.
또한, 단자 절연막(77) 및 단자 전극부(71)에 의해 단자 본체부(70)의 측부(64)를 덮는 것에 의해, 단자 본체부(70)를 보호할 수 있다. 따라서, 단자(202)가 높은 내식성을 확보할 수 있다.
특히, 단자 절연막(77)이 패시베이션막으로서 기능하므로, 단자 전극부(71)(공통 전극(17))의 에칭 시에 이용하는 에천트에 의해 단자 본체부(70)가 침식되는 것을 막을 수 있다.
또한, 영역(61)에서 단자(202)가 기판면으로부터 돌출하고 있기 때문에, ACF, ACP를 이용하여 실장 부품과 접속할 때에, 단자 접속부(63)와 실장 부품의 단자의 거리가 기판면과 실장 부품의 단자와의 거리보다 좁게 되어, 이방성 도전 입자에 의한 접속이 확실하게 된다.
또, 본 실시예에서는, 영역(61)에 제 2 층간 절연막(25)을 이용하지 않았지만, 제 2 층간 절연막(25)을 영역(61)에 연장하여 마련하여도 좋다. 도 10은 제 2 층간 절연막(25)을 영역(61)에 연장하여 마련하는 경우에 있어서의 도 6의 B-B'선 단면도이며, 도 11은 동 경우에 있어서의 도 6의 C-C'선 단면도이다.
이러한 구성은, 도 9(a)의 제 1 공정의 후에 있어서 도 9(b)의 제 2 공정 전에, 도 5(f)의 제 2 층간 절연막(25)의 형성 공정 시에 실리콘 질화막을 영역(61)에도 성막하고, 도 9(d)의 제 4 공정에서 개구부(82)를 마련할 때에, 해당 제 2 층 간 절연막(25)과 단자 절연막(77)을 개구부(82)에서 개구시키면 좋다.
이러한 구성에 의하면, 단자 본체부(70)(배선(62))의 패시베이션막이 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)과의 2층 구조로 되기 때문에, 단자 본체부(70)의 침식을 보다 효과적으로 방지할 수 있다.
<실시예 2>
다음에, 본 발명의 실시예 2 이후에 관한 액정 장치에 대하여 설명한다. 또, 실시예 2 이후에 관한 액정 장치에서는, 표시 영역에서의 구성에 대해서는 실시예 1과 마찬가지이지만, 표시 영역 외의 영역(61)에서 형성되는 단자(202)에 대해서는 실시예 1과 상이하다. 이 때문에, 실시예 2 이후의 액정 장치에 대해서는, 단자(202)의 제조 프로세스 및 구조를 중심으로 하여 설명하는 것으로 한다.
실시예 2에 따른 액정 장치는, 단적으로 말하면, 단자 본체부(70) 및 측부(64)를, 단자 절연막(77)과 공통 전극과 동층의 단자 전극부(71)에 부가하여, 화소 전극과 동층인 ITO막으로 덮는 구성으로 한 것이다. 즉, 실시예 2에서는, 단자 접속부(63) 및 측부(64)를 덮는 ITO막을 2층으로 한 것이다.
도 12는, 실시예 2에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 6의 B-B'선)이다.
도 12(a)는 실시예 1의 제 1 공정(도 9(a))과 마찬가지이고, 도 12(b)에 대해서도, 동(同) 제 2 공정(도 9(b))과 마찬가지이다.
실시예 2에서는, 영역(61)에서 데이터선(3)과 동층으로 이루어지는 배선(62) 및 단자 본체부(70)를 각각 형성한 후, 도 5(g)에 있어서의 화소 전극(11)(제 1 전극)의 형성 공정 시에, ITO막을 영역(61)에도 성막하고, 이 ITO막을 패터닝하여 단자 본체부(70)를 덮도록 하층 단자 전극부(72)를 형성한다(제 2-1 공정). 이에 따라, 도 12(c)에 나타내는 상태로 된다. 또, 해당 ITO막은 배선(62)도 덮도록 하여도 좋다.
도 12(d)는 실시예 1의 제 3 공정(도 9(c))과 마찬가지이고, 도 12(e)는 제 4 공정(도 9(d))과 마찬가지이며, 도 12(f)는 제 5 공정(도 9(e))과 마찬가지이다.
여기서, 도 12(f)는 실시예 2에 있어서의 영역(61)의 구성을 나타낸다.
배선(62) 및 단자 본체부(70)는 데이터선(3)과 동시에 형성된 동일 재질의 도전막이다.
실시예 2에서는, 단자 본체부(70)가 하층 단자 전극부(72)로 덮여진다. 이와 같이 하층 단자 전극(72)으로 덮인 단자 본체부(70)가, 또한 단자 절연막(77)으로 덮어진다. 단, 단자 절연막(77)은, 단자 본체부(70)의 단자 접속부(63)에 있어서, 개구부(82)에서 대략 직사각형 형상으로 개구하고 있고, 이 개구부(82) 및 단자 본체부(70)의 범위을 덮도록 단자 전극부(71)가 마련된다. 또, 단자 절연막(77)은 배선(62)도 덮고 있다.
실시예 2와 같이 단자(202)를 구성하면, 실시예 1과 마찬가지로, 화소 전극(11)과 공통 전극(17) 사이에 마련된 제 4 층간 절연막(27)과 동시에 형성되는 단자 절연막(77)을, 단자 본체부(70)(배선(62), 데이터선(3))의 패시베이션막으로서 기능시킬 수 있고, 또한, 단자 본체부(70)가 제 3 층간 절연막(26)의 하층에 형 성된 데이터선(3)과 동시에 형성되므로, 단자(202)로부터 배선(62)을 경유하여 데이터선(3)에 이를 때까지 일체화된다. 또한, 실시예 2에서는, 단자(202)에 있어서, 실장 부품과의 접속 부분인 단자 접속부(63)가, 하층 단자 전극부(72)와 단자 전극부(71)의 2층으로 구성되므로, 금속부인 단자 본체부(70)를 확실히 오버랩할 수 있다.
또, 실시예 2에 있어서, 영역(61)에 평탄화막으로서의 제 3 층간 절연막(26)을 마련하지 않는 것에 의한 도통 성능의 확보나, 단자 절연막(77)이 패시베이션막으로서 기능함에 의한 단자 본체부(70)의 내부식성의 개선, 접속 확실성의 향상 등의 효과에 대하여 실시예 1과 마찬가지이다.
실시예 2에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)으로 연장하여 마련하고, 단자 본체부(70)(배선(62))의 패시베이션막을, 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)의 2층 구조로 하여, 단자 본체부(70)의 침식을 보다 효과적으로 방지하여도 좋다.
또한, 실시예 2에서는, 영역(61)에서, 단자 절연막(77)이 개구부(82) 이외의 모든 영역에 형성되어 있지만, 하층 단자 전극부(72)가 형성된 영역은 이미 해당 하층 단자 전극부(72)로 덮여 있으므로, 해당 영역에서의 단자 절연막(77)을 제거하여도 좋다.
<실시예 3>
다음에, 본 발명의 실시예 3에 따른 액정 장치에 대하여 설명한다.
실시예 3에 따른 액정 장치는, 단적으로 말하면, 실시예 2에서 단자 본체부(70)를 덮고 있었던 하층 단자 전극(72)을, 단자 접속부(63)에서는 제거하고, 측부(64)에서는 위치시킨 것이다. 즉, 실시예 3에서는, 측부(64)를 덮는 ITO막을 2층으로 하고, 단자 접속부(63)를 덮는 ITO막을 1층으로 한 것이다.
도 13은, 실시예 3에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 6의 B-B'선)이다.
도 13(a)는 실시예 1의 제 1 공정(도 9(a))과 마찬가지이고, 도 13(b)에 대해서도, 동 제 2 공정(도 9(b))과 마찬가지이다.
실시예 3에서는, 영역(61)에서 데이터선(3)과 동층으로 이루어지는 배선(62) 및 단자 본체부(70)를 형성한 후, 도 5(g)에 있어서의 화소 전극(11)(제 1 전극)의 형성 공정 시에, ITO막을 영역(61)에도 성막하며, 이 ITO막을 패터닝하여 단자 본체부(70)의 측부(64)를 덮고, 또한 제 1 개구부(83)에서 개구하도록 하층 단자 전극부(72)를 형성한다(제 2-2 공정). 이에 따라, 도 13(c)에 나타내는 상태로 된다.
도 13(d)는 실시예 1의 제 3 공정(도 9(c))과 마찬가지이고, 도 13(e)는 제 4 공정(도 9(d))과 마찬가지이며, 도 13(f)는 제 5 공정(도 9(e))과 마찬가지이다.
여기서, 도 13(f)는 실시예 3에 있어서의 영역(61)의 구성을 나타낸다.
배선(62) 및 단자 본체부(70)는 데이터선(3)과 동시에 형성된 동일 재질의 도전막이다.
실시예 3에 있어서, 하층 단자 전극부(72)는 단자 본체부(70)의 측부(64)를 덮지만, 단자 접속부(63)에서는, 제 1 개구부(83)에서 개구한다. 이와 같이 하층 단자 전극(72)으로 덮인 단자 본체부(70)가, 또한 단자 절연막(77)으로 덮여져 있지만, 단자 절연막(77)은 단자 본체부(70)의 단자 접속부(63)에 있어서, 개구부(82)에서 대략 직사각형 형상으로 개구하고, 이 개구부(82) 및 단자 본체부(70)의 범위을 덮도록 단자 전극부(71)가 마련된다. 또, 단자 절연막(77)은 배선(62)도 덮고 있다.
실시예 3과 같이 단자(202)를 구성하면, 실시예 1과 마찬가지로, 화소 전극(11)과 공통 전극(17) 사이에 마련된 제 4 층간 절연막(27)과 동시에 형성되는 단자 절연막(77)을, 단자 본체부(70)(배선(62), 데이터선(3))의 패시베이션막으로서 기능시킬 수 있고, 또한, 단자 본체부(70)가 제 3 층간 절연막(26)의 하층에 형성된 데이터선(3)과 동시에 형성되므로, 단자(202)로부터 배선(62)을 경유하여 데이터선(3)에 이를 때까지 일체화된다.
또한, 단자 본체부(70)의 측부(64)는 실시예 1에 있어서는, 단자 절연막(77) 및 단자 전극부(71)의 2층으로 보호되는 데 대하여, 실시예 3에 있어서는, 하층 단자 전극부(72), 단자 절연막(77) 및 단자 전극부(71)의 3층으로 보호된다. 따라서, 단자 본체부(70)의 측부(64)는, 실시예 1보다, 실시예 3쪽이, 더욱 확실히 보호할 수 있다. 또, 이 보호에 대해서는, 실시예 2에 있어서도 마찬가지이다.
또, 실시예 3에 있어서, 영역(61)에 평탄화막으로서의 제 3 층간 절연막(26) 을 마련하지 않는 것에 의한 도통 성능의 확보나, 단자 절연막(77)이 패시베이션막으로서 기능함에 의한 단자 본체부(70)의 대(對)부식성의 개선, 접속 확실성의 향상 등의 효과에 대해서 실시예 1과 마찬가지이다.
또한, 실시예 3에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)에 연장하여 마련하고, 단자 본체부(70)(배선(62))의 패시베이션막을, 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)과의 2층 구조로 하여, 단자 본체부(70)의 침식을 보다 효과적으로 방지하여도 좋다.
실시예 3에서는, 영역(61)에서, 단자 절연막(77)이 개구부(82) 이외의 모든 영역에 형성되어 있지만, 하층 단자 전극부(72)가 형성된 영역은 이미 해당 하층 단자 전극부(72)로 덮여 있으므로, 해당 영역에서의 단자 절연막(77)을 제거하여도 좋은 점에 대해서도 마찬가지이다.
여기서, 단자 접속부(63)의 면적에 대하여 비교하면, 단자 본체부(70)의 크기가 같은 경우에는, 단자 접속부(63)의 면적은 실시예 1 쪽이 실시예 3보다 넓게 할 수 있다. 이것은, 실시예 1에 의하면, 개구부(82)에 대하여 단자 전극부(71)가 직접 형성되기 때문이다.
한편, 실시예 3에 있어서, 단자 접속부(63)는, 제 1 개구부(83)의 내측에 개구부(82)가 형성되므로, 실시예 1의 개구부(82)보다 약간 좁게 되어 있다.
이 때문에, 단자 접속부(63)의 면적을 넓게 하여, 양호한 도전 성능을 확보한다라고 하는 관점에서는, 실시예 1 쪽이 실시예 3보다 바람직하다고 할 수 있다.
<실시예 4>
다음에, 본 발명의 실시예 4에 따른 액정 장치의 단자에 대하여 도 14 내지 도 16을 참조하여 설명한다.
본 실시예 4에 따른 액정 장치는, 단적으로 말하면, 실시예 1에 있어서의 단자(202)의 일부에 대하여, 단자 본체부(70)의 부착부를, 주사선(1)과 동층의 배선(67)으로 변경한 것이다.
도 14는 실시예 4에서 단자가 형성되는 영역의 확대 평면도이며, 도 15는 도 14의 D-D'선 단면도이며, 도 16은 도 14의 E-E'선 단면도이다.
도 14에 나타내는 바와 같이, 영역(61)에는, 복수의 단자(202)가 2행에 걸쳐 배열되어 있지만, 이 중, 동 도면에 있어서 위쪽의 1행, 즉, 영역(81) 근처의 1행의 단자(202)에 있어서의 단자 본체부(70)는 실시예 1과 동일 구성이다. 한편, 도 14에서 아래쪽의 1행의 단자(202)에 있어서의 단자 본체부(70)는 표시 영역에서의 주사선(1)(공통선(2))을 구성하는 게이트막과 동일막에 의해 형성되는 배선(67)에 콘택트 홀(관통공)(85)을 통해 전기적으로 접속된다.
상세하게는, 도 16에 나타내는 바와 같이, 아래쪽 1행의 단자(202)에 있어서의 단자 본체부(70)에서는, 배선(67)을 덮는 제 1 층간 절연막(24)이 콘택트 홀(85)에 의해 개구하여, 단자 전극부(71)가 해당 콘택트 홀(85)을 통해 단자 본체부(70)에 접속된 구성으로 되어있다. 또, 단자 본체부(70)를 덮는 단자 절연막(77)이 단자 접속부(63)의 개구부(82)에서 개구하고, 단자 전극부(71)가 이 개구부(82)를 통해 단자 본체부(70)에 접속되고, 또한 단자 본체부(70)의 측부(64)를 덮도록 형성되는 점은 실시예 1과 마찬가지이다.
도 17은, 실시예 4에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 14의 E-E'선)이다.
영역(61, 81)에서는, 표시 영역에서의 게이트 절연막(23)이 마련되지 않는다. 이 때문에, 도 5(d)의 주사선(1), 공통선(2)의 형성 공정 시에, 몰리브덴막을 영역(61)에 성막하여, 배선(67)을 패터닝하면, 해당 배선(67)은, 도 17(a)에 나타내는 바와 같이, 투명 기판(21)의 바로 위에 형성된다(제 1-1 공정).
도 5(e)의 제 1 층간 절연막(24)을 성막한 후, 이 막을 주지의 포토리소그래피, 에칭법에 의해 패터닝하여 배선(67)의 상부에 콘택트 홀(85)을 형성한다(제 1-2 공정). 이에 따라, 도 17(b)에 나타내는 상태로 된다.
도 17(c)는 실시예 1의 제 2 공정(도 9(b))과 마찬가지이고, 도 17(d)는 동 제 3 공정(도 9(c))과 마찬가지이다. 도 17(e)는 동 제 4 공정(도 9(d))과 마찬가지이고, 도 17(f)는 동 제 5 공정(도 9(e))과 마찬가지이다.
이와 같이 단자(202)를 구성하면, 실시예 1의 작용 효과에 더하여, 배선(67)이 주사선(1)(공통선(2))과 동시에, 배선(67)보다 깊은 층에 형성되므로, 단자(202)끼리가 상당히 접근하는 등의 경우에도 서로 단락되지 않아, 다수의 단자(202)를 배치할 수 있고, 또한 배선(67)의 내부식성을 더욱 향상시킬 수 있다.
<실시예 5>
본 발명의 실시예 5에 따른 액정 장치의 단자에 대하여 설명한다.
본 실시예 5는, 단적으로 말하면, 실시예 2에 있어서의 단자(202)의 일부에 대하여, 단자 본체부(70)의 부착부를, 실시예 4와 마찬가지로, 주사선(1)과 동층의 배선(67)으로 변경한 것이다.
도 18은, 실시예 5에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 14의 E-E'선)이다.
도 18(a) 내지 도 18(c)까지는, 실시예 4에 있어서의 도 17(a) 내지 도 17(c)까지와 마찬가지이다. 실시예 5에서는, 영역(61)에서 데이터선(3)과 동층으로 이루어지는 단자 본체부(70)(배선(62))를 형성한 후, 화소 전극(11)(제 1 전극)의 형성 공정 시에, ITO막을 영역(61)에도 성막하고, 이 ITO막을 패터닝하여 단자 본체부(70)를 덮도록 하층 단자 전극부(72)를 형성한다. 이에 따라, 도 18(d)에 나타내는 상태로 된다. 또, 도 18(e) 내지 도 18(g)까지는, 실시예 4에 있어서의 도 17(d) 내지 도 17(f)까지와 마찬가지이다.
결국, 실시예 5에 따른 액정 장치의 단자는, 도 18(g)에 표시되는 구성으로 된다. 이 때문에, 실시예 5에서는, 실시예 2의 작용 효과에 더하여, 단자(202)끼리가 상당히 접근하는 등의 경우에도 서로 단락되지 않고, 다수의 단자(202)를 배치할 수 있고, 또한 배선(67)의 내부식성을 더욱 향상시킬 수 있다고 하는 실시예 4와 마찬가지의 효과를 나타내는 것으로 된다.
<실시예 6>
본 발명의 실시예 6에 따른 액정 장치의 단자에 대하여 설명한다.
이 실시예 6은, 단적으로 말하면, 실시예 3에 있어서의 단자(202)의 일부에 대하여, 단자 본체부(70)의 부착부를, 실시예 4와 마찬가지로, 주사선(1)과 동층의 배선(67)으로 변경한 것이다.
도 19는 실시예 6에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 14의 E-E'선)이다.
도 19(a) 내지 도 19(c)까지는, 실시예 4에 있어서의 도 17(a) 내지 도 17(c)까지와 마찬가지이다. 실시예 6에서는, 영역(61)에 있어서 데이터선(3)과 동층으로 이루어지는 단자 본체부(70)(배선(62))를 형성한 후, 화소 전극(11)(제 1 전극)의 형성 공정 시에, ITO막을 영역(61)에도 성막하고, 이 ITO막을 패터닝하여 단자 본체부(70)를 덮고, 또한 제 1 개구부(83)에서 개구하도록 하층 단자 전극부(72)를 형성한다. 이에 따라, 도 19(d)에 나타내는 상태로 된다. 또, 도 19(e) 내지 도 19(g)까지는, 실시예 4에 있어서의 도 17(d) 내지 도 17(f)까지와 마찬가지이다.
결국, 실시예 6에 따른 액정 장치의 단자는, 도 19(g)에 표시되는 구성으로 된다. 이 때문에, 실시예 6에서는, 실시예 3의 작용 효과에 더하여, 단자(202)끼리가 상당히 접근하는 등의 경우에도 서로 단락되지 않고, 다수의 단자(202)를 배치할 수 있으며, 또한 배선(67)의 내부식성을 더욱 향상시킬 수 있다고 하는 실시예 4와 마찬가지의 효과를 나타내는 것으로 된다.
또, 제 4 내지 실시예 6에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)로 연장하여 마련하고, 단자 본체 부(70)(배선(62))의 패시베이션막을, 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)과의 2층 구조로 하여, 단자 본체부(70)의 침식을 보다 효과적으로 방지하여도 좋다.
<실시예 7>
본 발명의 실시예 7에 따른 액정 장치의 단자에 대하여 설명한다.
도 20은 실시예 7에 있어서 단자가 형성되는 영역의 확대 평면도이며, 도 21은 도 20의 F-F'선 단면도이며, 도 22는 도 20의 G-G'선 단면도이다.
이들 도면에 나타내는 바와 같이, 실시예 7은 실시예 1에 있어서의 단자(202)에 대하여, 개구부(82)를 덮는 ITO막의 단자 전극부(71)를 마련하지 않은 구성으로 한 것이다. 따라서, 단자(202) 중 단자 절연막(77)의 개구부(82)에 있어서, 데이터선(3)과 동질인 단자 본체부(70)의 표면이 노출되는 것으로 되지만, 그 이외에는, 측부(64)를 포함해서 단자 절연막(77)에 의해 덮여져, 보호되는 것으로 된다.
도 23은, 실시예 7에 따른 액정 장치 중, TFT 어레이 기판(10)에 있어서의 영역(61)의 제조 프로세스를 나타내는 공정 단면도(도 20의 F-F'선)이다.
상술한 바와 같이, 실시예 7은, 실시예 1에 있어서의 단자 전극부(71)를 제거한 것이므로, 제조 프로세스를 나타내는 공정 단면도의 도 23은 실시예 1에 있어서의 도 9(e)를 제외한 것으로 되고, 이외에는 동일하다. 즉, 도 23(a) 내지 도 23(d)는 실시예 1에 있어서의 도 9(a) 내지 도 9(d)와 각각 마찬가지이다.
실시예 7과 같이 단자(202)를 구성하면, 단자 접속부(63)는 ITO막으로 이루어지는 단자 전극부(71)를 거치지 않고, 단자 본체부(70) 그 자체로 되므로, 실장 부품과의 접속 저항을 그 만큼 낮추는 것이 가능해진다. 또한, 단자 전극부(71)를 마련하지 않는 만큼, 단자 접속부(63)의 면적을 넓게 할 수 있으므로, 실장 부품과의 접속을 보다 확실한 것으로 하는 것이 가능하다.
또, 단자 접속부(63)에서 단자 본체부(70)는, 제조 공정에서 일시적으로 노출되는 것으로 되지만, 최종적으로는 실장 부품이 접속되므로, 이방성 접착제가 충전된다. 이 때문에, 실제로는, 장기간에 걸쳐 단자 본체부(70)가 외기에 노출되지는 않는다.
또한, 실시예 7에 있어서, 영역(61)에 평탄화막으로서의 제 3 층간 절연막(26)을 마련하지 않는 것에 의한 도통 성능의 확보나, 단자 절연막(77)이 패시베이션막으로서 기능하는 것에 의한 단자 본체부(70)의 내부식성의 개선, 접속 확실성의 향상 등의 효과에 대해서 실시예 1과 마찬가지이다.
실시예 7에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)에 연장하여 마련하고, 단자 본체부(70)(배선(62))의 패시베이션막을, 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)과의 2층 구조로 하여, 단자 본체부(70)의 침식을 보다 효과적으로 방지하여도 좋다.
또한, 실시예 7에서는, 영역(61)에 있어서, 단자 절연막(77)이 개구부(82) 이외의 모든 영역에 형성되어 있지만, 실시예 3과 같이 단자 본체부(70)를 덮도록 하층 단자 전극부(72)를 형성하고, 해당 제 1 개구부(83)에서 개구시켜도 좋다.
또한, 실시예 7을 실시예 4 내지 6에 각각 적용하여, 단자 전극부(71)를 마련하지 않는 구성으로 하여도 좋다.
<실시예 8>
본 발명의 실시예 8에 따른 액정 장치의 단자에 대하여 설명한다.
도 24는, 실시예 8에 있어서, 단자가 형성되는 영역의 확대 평면도이며, 도 25는 도 24의 I-I'선 단면도이며, 도 26은 도 24의 J-J'선 단면도이다.
이들 도면에 나타내는 바와 같이, 실시예 8에서는, 게이트 전극(주사선(1))과 동층으로 이루어지는 배선(67)과 데이터선(3)과 동층으로 이루어지는 단자 본체부(70)가 제 1 층간 절연막(24)의 콘택트 홀(85)을 통해 접속되는 실시예 4에 있어서, 배선(67)의 형상을, 단자 본체부(70)를 평면에서 보아 동일 형상으로 하고, 대략 동일 위치에서 접속한 구성으로 되어있다.
이러한 실시예 8에 의하면, 실시예 4와 비교하여 단자(202)에서의 단차가 적어지는 것뿐만 아니라, 단자 접속부(63)가 보다 위쪽으로 돌출하므로, 이방성 도전 입자에 의한 접속을 보다 확실하게 할 수 있다.
또, 도 24 내지 도 26은, 실시예 4에 있어서, 배선(67)의 형상과 단자 본체부(70)를, 평면에서 보아 대략 동일 형상으로 하고, 대략 동일 위치로 하여 접속했지만, 실시예 8에 대해서는, 단자 접속부(63) 및 측부(64)를 덮는 ITO막을 2층으로 한 실시예 5나, 측부(64)를 덮는 ITO막을 2층으로 하고, 단자 접속부(63)를 덮는 ITO막을 1층으로 한 실시예 6에 적용하여도 좋다.
또한, 실시예 8에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)으로 연장하여 마련하고, 단자 본체부(70)(배선(62))의 패시베이션막을, 단자 절연막(77)인 제 4 층간 절연막(27)에 더하여 제 2 층간 절연막(25)과의 2층 구조로 하여도 좋다.
<실시예 9>
본 발명의 실시예 9에 따른 액정 장치의 단자에 대하여 설명한다.
도 27은, 실시예 9에 있어서, 단자가 형성되는 영역의 확대 평면도이며, 도 28은 도 27의 K-K'선 단면도이며, 도 29는 도 27의 L-L'선 단면도이다.
이들 도면에 나타내는 바와 같이, 실시예 9에서는, 상술한 실시예 1 내지 8과는 달리, 단자(202)가 배열하는 영역(61)에 있어서도, 평탄화막으로서의 제 3 층간 절연막(26)이 남겨져 있다.
실시예 9에서는, 단자(202)에 있어서, 단자 본체부(70)를 외부로 안내하기 위해, 제 3 층간 절연막(26)은 제 2 개구부(89)에서 대략 직사각형 형상으로 개구하고 있다. 단자 절연막(77)은 이러한 제 2 개구부(89)가 마련된 제 3 층간 절연막(26) 및 단자 본체부(70)의 표면을 덮도록 단자 절연막(77)이 마련되지만, 단자 본체부(70) 상의 개구부(82)에 있어서 대략 직사각형 형상으로 개구하고 있다. 또, 단자 절연막(77)은 표시 영역에서의 제 4 층간 절연막(27)이다.
그리고, 단자 본체부(70)와, 그 상면의 제 3 층간 절연막(26)에 있어서의 제 2 개구부(89)를 덮도록, 단자 전극부(71)가 직사각형 형상으로 형성되어 있다.
이러한 실시예 9에 의하면, 단자 본체부(70)가, 실시예 1에 있어서의 단자 전극부(71) 및 제 4 층간 절연막(27)에 더하여, 평탄막으로서의 제 3 층간 절연막(26)에 의해 더 덮여지므로, 보다 강고하게 보호되게 된다.
또, 실시예 9에 있어서도, 실시예 1에 있어서의 도 10 및 도 11과 마찬가지로, 제 2 층간 절연막(25)을 영역(61)으로 연장하여 마련하고, 단자 본체부(70)(배선(62))의 패시베이션막으로서, 단자 절연막(77)인 제 4 층간 절연막(27)을 부가한 구조로 하여도 좋다.
<실시예 10>
본 발명의 실시예 10에 따른 액정 장치의 단자에 대하여 설명한다.
도 30은, 실시예 10에 있어서, 단자가 형성되는 영역의 확대 평면도이며, 도 31은 도 30의 M-M'선 단면도이며, 도 32는 도 30의 N-N'선 단면도이다.
이들 도면에 나타내는 바와 같이, 특히 도 32에 나타내는 바와 같이, 실시예 10에서는, 상술한 제 1 내지 실시예 8과는 달리, 영역(61)에 있어서도, 평탄화막으로서의 제 3 층간 절연막(26)이 존재하지 않는다. 역으로 말하면, 실시예 10에서는, 표시 영역에서 평탄화막으로서의 제 3 층간 절연막(26)을 이용하지 않는 구성에도 적용된다. 또, 실시예 10에 있어서 단자(202)에 대해서만 말하면, 실시예 1과 동일 구조이다.
이 때문에, 실시예 10에 의하면, 단자(202)에 대하여 실시예 1과 마찬가지의 작용·효과를 나타내는 것으로 된다.
또, 상술한 각 실시예에서는, 데이터선 구동 회로(201)나 주사선 구동 회로(104)를 COG 실장하기 위한 단자(202)에 대하여 설명했지만, 플렉서블 기판이 접속되는 입력 단자(222)(도 1 참조)에 있어서도, 마찬가지의 구성이다. 이 때문에, 입력 단자(222)에 대해서도, 단자(202)와 마찬가지로 높은 내식성이나, 양호한 도통 성능을 확보할 수 있다.
또한, 각 실시예(실시예 7을 제외함) 중 어느 것에 있어서도, 단자 전극부(71)(하층 단자 전극부(72))는 제 4 층간 절연막(27)(제 2 층간 절연막(25))과 함께, 단자 본체부(70)를 덮는 구성으로 했지만, 배선(62) 그 밖의 알루미늄 표면을 덮는 구성으로 하여도 좋다.
본 발명의 기술 범위는, 상술한 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에서 여러 가지의 변경을 가하는 것이 가능하다. 예컨대, TFT 어레이 기판 상의 각 배선, 각 전극 등의 패턴 형상, 재료, 막 두께 등의 구체적인 구성에 대해서는 상기 실시예에 한정되지 않고 적절히 변경이 가능하다. 또한, 각 실시예에서는 투과형 액정 장치를 예로 들어 설명했지만, 그것에 한정되지 않고, 반사형, 반투과 반사형의 액정 장치에 적용하여도 좋다.
계속해서, 각 실시예에서 설명한 단자에 실장 부품이 접속되는 상태에 대하여 도 33을 참조하여 설명한다.
이 도면에 나타내는 바와 같이, TFT 어레이 기판(10)에 형성된 단자에는, 실장 부품이, 도전성 입자가 적절한 비율로 분산되는 이방성 도전 필름(ACF)(66)에 의해 접속된다. 상세하게는, 입력 단자(222)는 플렉서블 기판(65)(의 단자)과 접속되고, 단자(202)는 데이터선 구동 회로(201) 또는 주사선 구동 회로(104)(의 단자)와 접속된다.
이러한 구성에 의하면, 각 실시예의 단자 구조에 의해, 양호한 패시베이션 기능에 의한 내부식성이나, 실장 부품과의 도통 성능을 양호하게 확보할 수 있다.
<전자기기>
다음에, 상기 액정 장치를 적용한 전자기기에 대하여 설명한다. 도 34는 이 전자기기의 일례인 휴대 전화의 구성을 나타내는 사시도이다.
이 도면에 나타내는 바와 같이, 휴대 전화(300)는 복수의 조작 버튼(302), 수화구(303), 송화구(304)와 함께, 상기 실시예의 액정 장치로 이루어지는 표시부(301)를 구비하고 있다.
이러한 전자기기에 의하면, 액정 장치의 단자 부분에서 높은 내식성과 양호한 도통성을 실현할 수 있다.
또, 전자기기로서 휴대 전화를 예로 들어 설명을 했지만, 그것에 한정되지 않고, 전자책, 퍼스널 컴퓨터, 디지털 스틸 카메라, 영상 모니터, 뷰파인더형 또는 모니터 직시형 비디오 테이프 레코더, 카 네비게이션 장치, 호출기, 전자 수첩, 전자 계산기, 워드 프로세서, 워크 스테이션, 화상 전화, POS 단말, 터치 패널을 구비한 기기 등의 화상 표시 수단으로서 적합하게 이용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 액정 장치의 개략 평면도,
도 2는 동(同) 액정 장치의 단면도,
도 3a는 동 액정 장치에 있어서의 화소의 확대 평면도,
도 3b는 동 액정 장치에 있어서의 화소의 확대 평면도,
도 4는 동 액정 장치에 있어서의 화소의 단면도,
도 5는 동 액정 장치에 있어서의 TFT의 제조 공정을 나타내는 도면,
도 6은 동 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 7은 도 6의 B-B'선 단면도,
도 8은 도 6의 C-C'선 단면도,
도 9는 동 액정 장치에 있어서의 단자 부근의 제조 공정 단면도,
도 10은 동 액정 장치에 있어서의 별도의 단자의 구성을 나타내는 B-B'선 단면도,
도 11은 동 액정 장치에 있어서의 별도의 단자의 구성을 나타내는 C-C'선 단면도,
도 12는 실시예 2에 따른 액정 장치의 단자 부근의 제조 공정 단면도,
도 13은 실시예 3에 따른 액정 장치의 단자 부근의 제조 공정 단면도,
도 14는 실시예 4에 따른 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 15는 도 14의 D-D'선 단면도,
도 16은 도 14의 E-E'선 단면도,
도 17은 동 액정 장치에 있어서의 단자 부근의 제조 공정 단면도,
도 18은 실시예 5에 따른 액정 장치의 단자 부근의 제조 공정 단면도,
도 19는 실시예 6에 따른 액정 장치의 단자 부근의 제조 공정 단면도,
도 20은 실시예 7에 따른 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 21은 도 20의 F-F'선 단면도,
도 22는 도 20의 G-G'선 단면도,
도 23은 동 액정 장치에 있어서의 단자 부근의 제조 공정 단면도,
도 24는 실시예 8에 따른 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 25는 도 24의 I-I'선 단면도,
도 26은 도 24의 J-J'선 단면도,
도 27은 실시예 9에 따른 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 28은 도 27의 K-K'선 단면도,
도 29는 도 27의 L-L'선 단면도,
도 30은 실시예 10에 따른 액정 장치에 있어서의 단자 부근의 확대 평면도,
도 31은 도 30의 M-M'선 단면도,
도 32는 도 30의 N-N'선 단면도,
도 23은 실장 부품이 접속된 단자 부근의 단면도,
도 34는 전자기기의 일례를 나타내는 사시도이다.
도면의 주요 부분에 대한 부호의 설명
1 : 주사선 3 : 데이터선(신호 배선)
10 : TFT 어레이 기판(제 1 기판) 11 : 화소 전극(제 1 전극)
13 : TFT(스위칭 소자) 17 : 공통 전극(제 2 전극)
20 : 대향 기판(제 2 기판) 24 : 제 1 층간 절연막
25 : 제 2 층간 절연막 26 : 제 3 층간 절연막(평탄화막)
27 : 제 4 층간 절연막 61 : 영역(평탄화막의 비형성 영역)
62, 67 : 배선(단자 배선) 63 : 단자 접속부(접속부)
64 : 측부(측면) 65 : 실장 부품
70 : 단자 본체부 71 : 단자 전극부(제 2 단자 전극부)
72 : 하층 단자 전극부(제 1 단자 전극부)
77 : 단자 절연막
82 : 개구(개구 영역, 제 2 개구 영역)
83 : 제 1 개구(제 1 개구 영역) 85 : 콘택트 홀
100 : 액정 장치 104 : 주사선 구동 회로(실장 부품)
201 : 데이터선 구동 회로(실장 부품)
202 : 단자 300 : 전자기기

Claims (7)

  1. 액정을 사이에 두고 서로 대향하는 제 1 기판과 제 2 기판을 구비하고,
    상기 제 1 기판 상에,
    스위칭 소자와,
    상기 스위칭 소자에 접속된 신호 배선과,
    실장 부품을 접속하는 단자가 마련되고,
    상기 제 1 기판 상의 표시 영역에,
    상기 신호 배선 및 상기 스위칭 소자의 위쪽에 마련된 평탄성을 갖는 절연막으로 이루어지는 평탄화막과,
    상기 평탄화막의 위쪽에 마련된 제 1 전극과,
    상기 제 1 전극의 위쪽에 마련된 전극 절연막과,
    상기 전극 절연막의 위쪽에 마련되고, 복수의 슬릿을 가지며, 또한 상기 제 1 전극과의 사이에서 상기 슬릿의 각각을 통해 전계를 발생시키는 제 2 전극
    을 구비하고,
    상기 평탄화막은 상기 제 1 기판 상의 비표시 영역으로 연장하고, 상기 비표시 영역에 상기 단자가 마련되어 있고,
    상기 단자는,
    상기 신호 배선과 동일 재질 및 동일 공정으로 형성된 단자 본체부와,
    상기 단자 본체부 상에서 상기 평탄화막을 개구하는 상기 평탄화막의 개구부와,
    상기 전극 절연막과 동일 재질 및 동일 공정으로 형성되고, 또한 상기 평탄화막을 덮도록 형성되고, 상기 평탄화막의 개구부에서 개구하는 개구부를 갖도록 상기 평탄화막 상에 형성된 단자 절연막과,
    상기 제 2 전극과 동일 재질 및 동일 공정으로 형성되고, 또한 상기 전극 절연막 상에 형성되고, 상기 단자 본체부와는 상기 평탄화막의 개구부 및 상기 단자 절연막의 개구부를 통해 전기적으로 접속된 단자 전극부
    를 갖고,
    상기 단자에 전기적으로 접속된 단자 배선과 상기 단자 본체부는, 층간 절연막을 사이에 두고 다른 배선층에 의해, 상기 단자 배선이 상기 단자 본체부보다 하층에 위치하도록 형성되고, 또한 상기 층간 절연막에 형성된 관통공을 통해 전기적으로 접속된 것
    을 특징으로 하는 액정 장치.
  2. 제 1 항에 있어서,
    상기 제 1 기판상에, 서로 교차하여 연장되는 주사선과 데이터선이 형성되고,
    상기 단자에 전기적으로 접속된 단자 배선은, 상기 주사선과 동일 재질이며,
    상기 단자 본체부는 상기 데이터선과 동일 재질인
    것을 특징으로 하는 액정 장치.
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 관통공은, 상기 단자 본체부와 평면에서 보아 겹치는 위치에 형성되어 있는 것을 특징으로 하는 액정 장치.
  6. 제 1 항에 있어서,
    상기 단자를 통해 상기 실장 부품이 접속되는 것을 특징으로 하는 액정 장치.
  7. 청구항 1에 기재된 액정 장치를 구비한 것을 특징으로 하는 전자기기.
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