KR100915436B1 - 프로브 카드를 테스트하는 방법 및 시스템 - Google Patents

프로브 카드를 테스트하는 방법 및 시스템

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KR100915436B1
KR100915436B1 KR1020057025344A KR20057025344A KR100915436B1 KR 100915436 B1 KR100915436 B1 KR 100915436B1 KR 1020057025344 A KR1020057025344 A KR 1020057025344A KR 20057025344 A KR20057025344 A KR 20057025344A KR 100915436 B1 KR100915436 B1 KR 100915436B1
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에마드 비 흐레이시
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폼팩터, 인코포레이티드
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Abstract

프로브 카드(156)를 테스트하는 방법은 프로버(152) 내의 프로브 카드(156)를 스테이지(159) 상에 배치된 검증 웨이퍼(501) 위에 위치시키는 단계를 포함한다. 프로브 카드(156)는 검증 웨이퍼(501)의 접촉 영역(503)에 접촉된다. 검증 웨이퍼(501)는 접촉 영역(503)을 둘러싸는 쇼팅 플레인(502)을 포함한다. 테스트 신호는 검증 웨이퍼(501)를 통해 프로브 카드(156)에 보내진다. 프로브 카드(156)로부터의 응답 신호가 수신되고 분석된다.

Description

프로브 카드를 테스트하는 방법 및 시스템{METHOD AND SYSTEM FOR TESTING A PROBE CARD}
본 발명은 반도체 제조시에 사용되는 설비의 테스트에 관한 것으로서, 더욱 구체적으로는 반도체 웨이퍼를 시험(프로브)하기 위해 사용되는 프로브 카드의 테스트에 관한 것이다.
다이 위에 있는 집적회로의 신뢰성 및 성능 특성을 보장하기 위해 제조 공정 중에 반도체 다이를 테스트하여야 한다. 그에 따라서, 반도체 제조자들은 반도체 다이를 테스트하기 위한 여러 가지 다른 테스트 방법들을 개발하여 왔다. 총체적 기능성에 대한 표준적인 테스트는 전형적으로 웨이퍼 레벨에서 다이를 프로브 테스트함으로써 수행된다. 웨이퍼 레벨에서의 프로브 테스트는 또한 다이의 속도 등급(speed grade)을 평가하기 위해 사용될 수 있다.
웨이퍼 레벨에서 다수의 집적회로를 병렬로 테스트하면 테스트 시간 및 비용이 대폭 감소하기 때문에 현저한 장점이 있다. 현재, 메인프레임 컴퓨터를 포함한 대규모 테스터는 한 번에 하나의 칩이라도 테스트하기 위해 필요하고, 병렬로 배치된 칩들의 테스팅 어레이의 복잡성이 부가될 때 이 테스터들의 복잡성이 증가한다. 그럼에도 불구하고, 시간이 절약되기 때문에 병렬 테스트가 수행되고, 많은 칩으로부터 동시에 데이터를 시험하고 수집할 수 있는 하이 핀 카운트 테스터가 도입되었으며, 동시에 시험할 수 있는 칩의 수가 점차 증가하고 있다.
테스팅 장치의 중요한 요소는 테스트 과정 중에 테스트를 받는 웨이퍼에 접속된 다수의 프로브를 포함하는 프로브 카드이다. 그러므로 프로브 카드가 자체적으로 적절히 기능하도록 보장하는 것은 테스트 공정에서 중요한 부분이다.
본 발명의 이해를 돕기 위해 포함되고 이 명세서에 통합되어 이 명세서의 일부를 구성하는 첨부 도면은 본 발명의 실시예를 도시한 것이고, 이 명세서의 상세한 설명과 함께 본 발명의 원리를 설명하는 데 사용된다. 도면에 있어서;
도 1은 반도체 시험 시스템의 정면도이다.
도 2는 도 1의 반도체 시험 시스템의 측면도이다.
도 3은 본 발명의 일 실시예인 프로브 카드의 윗면도이다.
도 4는 본 발명의 일 실시예인 프로브 카드의 측면도이다.
도 5는 본 발명의 일 실시예인 검증 웨이퍼의 윗면도이다.
도 6은 본 발명의 일 실시예인 검증 웨이퍼의 측면도이다.
도 7은 검증 웨이퍼와 테스터 간의 접속 관계를 나타낸 도이다.
도 8은 예시적인 시간 영역 반사 측정 방법을 나타내는 도이다.
도 9는 본 발명의 일 실시예인 프로버와 테스터 간의 접속 관계를 나타낸 도이다.
도 10은 도 1의 테스터의 타이밍을 교정하기 위한 장치의 블록도이다.
도 11 내지 도 13은 도 10의 각종 신호들간의 타이밍 관계를 나타내는 타이밍도이다.
도 14는 도 10의 테스트 신호와 기준 신호 간의 위상 상관성의 크기와 관련하여 도 10의 장치에 의해 생성된 데이터 값을 나타내는 도이다.
도 15는 도 10의 테스터 채널에 제공된 지연 교정 데이터의 값과 관련하여 도 10의 장치에 의해 생성된 데이터 값을 나타내는 도이다.
도 16은 도 10의 테스터의 채널의 타이밍을 교정하기 위한 장치의 일부를 나타내는 블록도이다.
도 17 내지 도 19는 반복적 교정 과정 중에 도 10의 각종 신호들간의 타이밍 관계를 나타내는 추가적 타이밍도이다.
본 발명은 관련 기술에서 한가지 이상의 문제점 및 단점을 실질적으로 경감시키는 웨이퍼 테스트 프로브를 테스트하는 방법에 관한 것이다.
프로브 카드를 테스트하는 방법은 스테이지 상에 위치지정된 검증 웨이퍼(verification wafer) 위에 프로버의 프로브 카드를 위치지정하는 단계를 포함한다. 프로브 카드는 검증 웨이퍼의 접촉 영역과 접촉된다. 검증 웨이퍼는 접촉 영역을 둘러싸는 쇼팅 플레인(shorting plane)을 포함한다. 테스트 신호는 검증 웨이퍼 카드를 통하여 프로브 카드로 보내진다. 다음에, 프로브 카드로부터의 응답 신호가 수신되어 분석된다.
다른 태양에서, 프로브 카드를 테스트하는 방법은 스테이지 상에 위치지정된 빈 웨이퍼(blank wafer) 위에 프로버의 프로브 카드를 위치지정하는 단계를 포함한다. 프로브 카드는 빈 웨이퍼와 접촉된다. 프로브 카드의 프로브는 스테이지를 이용하여 빈 웨이퍼를 X, Y 평면 내에서 이동시킴으로써 빈 웨이퍼 상에 스크러브 마크(scrub mark)를 만든다. 다음에, 빈 웨이퍼 상의 스크러브 마크를 검사하여 프로브 카드상에서 프로브의 위치를 결정한다.
본 발명의 추가적인 특징 및 장점은 이하의 상세한 설명에서 설명될 것이다. 또다른 특징 및 장점들은 이 명세서에서 설명하는 기술 내용에 기초하여 당업자에게 명백하게 될 것이며, 또는 본 발명을 실시함으로써 알게 될 것이다. 본 발명의 장점들은 이 명세서에서 기술하는 설명 및 청구범위, 그리고 첨부된 도면에서 특별히 지적된 구조에 의해 실현되고 얻어질 것이다.
위에서 설명한 일반적 설명과 이하에서의 구체적 설명은 단지 예시적이고 설명을 위한 것이며, 청구범위에 기재된 본 발명에 대한 보다 구체적인 설명을 제공한다는 것을 이해하여야 한다.
이제, 첨부 도면에 도시된 예들을 참조하여 본 발명의 실시예를 구체적으로 설명하겠다.
본 발명은 웨이퍼 상의 반도체 다이에 대해서 반도체 웨이퍼를 시험(프로브)하는 데 적용할 수 있다.
도 1과 도 2는 반도체 시험(프로빙) 시스템(semiconductor probing system)을 도시한 것이다. 정면도로 도시한 도 1과 측면도로 도시한 도 2에서 알 수 있는 바와 같이, 반도체 시험 시스템은 2개의 통신 케이블(154, 155)에 의해 프로버(152)에 접속된 테스터(151)를 포함한다. 웨이퍼 보트(161)는 프로버(152) 내부에 장착되어 복수의 웨이퍼(160)를 유지한다. 하나의 웨이퍼(160)[통상적으로 "테스트 중인 웨이퍼"(wafer under test) 또는 WUT라고 부름]는 로봇 팔(158)에 의해 스테이지(159) 상에 배치된다. 프로버(152)는 통신 케이블(155)에 의해 테스터(151)에 접속된다. 테스트 헤드(153)는 통신 케이블(154)에 의해 테스터(151)에 접속된다. 테스트 헤드(153)는 복수의 프로브(164)에 대하여 복수의 전기 접속(157)을 가진 프로브 카드(156)를 포함한다. 상향 감시 카메라(162)와 하향 감시 카메라(163)는 WUT(160)가 프로브 카드(156)에 대해 위치지정될 때 스테이지(159) 상에서 WUT(160)의 정렬 및 WUT(160) 상에서 테스트 패드를 가진 프로브(164)의 정렬을 위해 사용된다.
전형적으로, 스테이지(159)는 WUT(160)를 수직으로(즉 z방향으로) 이동시켜서 WUT(160)의 테스트 패드가 프로브와 접촉되게 한다. 테스터(151)는 테스트 과정을 제어한다. 테스터(151)는 테스트 신호를 발생하여 통신 케이블(154)을 통해 테스트 헤드(153)에 및 케이블(155)을 통해 프로버(152)에 보낸다. 테스터(151)는 전형적으로 컴퓨터이다.
테스트 헤드(153)는 테스터(151)로부터 테스트 데이터를 수신하고, 그 테스트 데이터를 프로브 카드(156)를 통해 웨이퍼(160)로 전달한다. 테스트 헤드(153)는 웨이퍼(160)에 의해 발생한 응답 데이터를 프로브 카드(156)를 통해 수신하고, 그 응답 데이터를 테스터(151)로 보낸다.
스테이지(159)는 테스트받는 웨이퍼(160)를 지지하고 수직 및 수평 방향으로 이동한다. 스테이지(159)는 또한 기울여지거나 회전될 수 있다. 스테이지(159)는 테스트받는 웨이퍼(160)를 프로브(164)에 대하여 이동시킨다. 프로버(152) 내의 하나 이상의 카메라(162, 163)는 웨이퍼(160) 및 프로브 카드(156) 상의 정렬 마크를 식별하여 웨이퍼(160)가 프로브 카드(156)에 대하여 적절히 위치지정되는 것을 돕는다.
로봇 팔(158)은 웨이퍼(160)를 스테이지(159)와 웨이퍼 보트(161) 사이에서 이동시킨다.
도 3과 도 4는 간단히 한 프로브 카드의 윗면도 및 측면도를 각각 도시한 것이다. 전형적으로, 도 1과 도 2에 도시한 테스트 헤드(153)와 프로브 카드(156) 사이의 전기 접속은 프로브 카드(156) 상의 포고핀(pogo pin) 패드(301)에 접촉하는 포고핀(157)에 의해 형성된다. 도 4에는 프로브 카드(156)의 주변을 따라 위치된 2개씩 쌍을 지어 16개의 포고핀 패드(301)가 도시되어 있다. 도 3에 도시된 바와 같이, 프로브 카드(156)의 중심부에는 16개의 비아(302)가 평탄성 사각형 어레이로 배치되어 있고, 이 비아들은 트레이스(303)에 의해 포고핀 패드(301)에 접속된다. 간단히 하기 위해 단지 7개의 트레이스(303)만을 도시하였다. 이 예에서, 16개의 포고핀 패드(301)는 16개의 트레이스(303)를 통해 16개의 비아(302)에 전기적으로 접속된다. 비아(302)는 프로브(164)까지 프로브 카드(156)를 관통하는 전기 경로를 제공한다. 도 3 및 도 4에 도시된 바와 같이, 트레이스(303)는 포고핀 패드(301)를 비아(302)에 접속시킨다. 프로브 카드(156)는 실제로 도 3과 도 4에 단순화한 형태로 도시되어 있다. 예를 들면, 전형적인 프로브 카드는 일반적으로 수백 개의 포고핀 패드(301), 비아(302) 및 프로브(164)를 갖는다. 또한, 프로브 카드(156)는 전형적으로 도 4에 도시한 기판(401)을 1개 이상 포함한다. 예를 들어서, 3개의 기판(PCB, 인터포저(interposer), 스페이스 변환기)을 가진 프로브 카드 어셈블리는 미국 특허 제5,974,662호(이 문헌은 여기에서의 인용에 의해 이 명세서에 통합되어 있다)의 도 5에 도시되어 있고, 프로브 카드 어셈블리의 기본 구조의 일반적인 예가 된다.
프로버(152)는 새로 제작된 프로브 카드(156)를 테스트하기 위해 사용될 수 있다. 프로버(152)는 프로브 카드(156)가 반도체 웨이퍼를 테스트하기 위해 사용되는 동안 프로브 카드(156)를 주기적으로 테스트하기 위해 또한 사용될 수 있다.
테스트받을 필요가 있는 프로브 카드(156)는 프로버(152)에 배치된다. 그러나, 프로브 카드(156)를 테스트 헤드(153)에 접속시키는, 도 1 및 도 2에 도시된 전기 접속은 이루어지지 않는다. [프로버(152)는 테스터(153)에 접속될 필요가 없다.] 도 5와 도 6에 하나가 도시되어 있는 바와 같은 검증 웨이퍼(501)는 스테이지(159)에 배치된다. 도 5와 도 6에 도시되어 있는 바와 같이, 검증 웨이퍼(501)는 쇼팅 플레인(502)을 가지며 기판(601)의 중간 부분에 접촉부(503)가 있다. 접촉부(503)는 절연체(504)에 의해 쇼팅 플레인(502)으로부터 절연된다.
도 7에 도시된 바와 같이, 접촉부(503)는 케이블(506)에 의해 하나 이상의 테스트 드라이버(505)에 접속되고, 상기 케이블(506)은, 예를 들면, 가요성 케이블(flex cable) 또는 동축 케이블이다. 비록 도시는 생략하였지만, 쇼팅 플레인(502)은 접지된다. 이때, 검증 웨이퍼(501)는, 도시되어 있는 바와 같이, 프로브(164)와 접촉하도록 이동된다. 프로브(164)들 중의 하나는 검증 웨이퍼(501)의 "접촉부"(503)에 접촉하고, 다른 프로브(164)들은 쇼팅 플레인(502)에 접촉한다.
도 5와 도 6의 기판(601)은 임의의 기판(예를 들면, 인쇄 회로 기판재, 세라믹재 등)일 수 있다. 테스트 드라이버(505)에 대한 전기적 상호 접속(506)은 임의 형태의 전기 접속(예를 들면, 동축 케이블, 가요성 스트립 등)일 수 있다.
도 5와 도 6에 도시된 기판은 또한 반도체 웨이퍼일 수 있다. 이 경우, 기판(601) 측면의 외부로 연장하는 "통로"를 생성하기가 어려울 수 있다. 기판(601) 바닥 외부로 연장하는 통로는 만들기가 더 용이할 것이다. 이러한 검증 웨이퍼(501)를 사용하는 경우, 스테이지(159)는 그 표면에 접속 수단(예를 들면, 동축 케이블)을 수용하기 위한 개공, 및 접속 수단이 테스트 드라이버(505)(도 7에 도시됨)에 접속하기 위해 스테이지(159)를 빠져나오는 통로를 포함하도록 수정될 수 있다.
다수의 테스트는 프로브 카드(156) 위에서 수행될 수 있다.
연속성 테스트(continuity test)는 포고핀(157)과 프로브(164) 사이의 경로가 단락되어 있는지 또는 개방되어 있는지를 판정한다. 연속성 테스트는 테스트 드라이버로서 시간 영역 반사 측정("TDR") 드라이버를 이용함으로써 도 7의 프로브 카드(156) 상에서 수행될 수 있다. TDR 드라이버는 펄스를 발생한다. 포고핀(157)이 테스트 헤드(153)에 접속되어 있지 않기 때문에, 펄스는 테스트받을 프로브(164)[즉, 검증 웨이퍼(501)의 "접촉부"(503)에 접촉하는 프로브(164)]로부터 프로브 카드(156)를 통하여 포고핀(157)까지 진행하고, 프로브 카드(156)를 통하여 TDR 드라이버까지 되반사되어야 한다. 이러한 반사가 검출되지 않거나 반사가 기대 레벨보다 낮은 전압 레벨을 가지면, 프로브(164)와 포고핀(157) 사이에서 프로브 카드(156)에 단락이 있는 것이다. 펄스가 포고핀(157)으로 이동하고 포고핀(157)으로부터 복귀하는데 소요되는 시간보다 더 빨리 반사가 검출되면, 프로브(164)와 포고핀(157) 사이에서 프로브 카드(156)에 개방이 있는 것이다.
도 8은 이러한 테스트 중에 TDR 드라이버에서의 전압의 예를 나타낸 것이다. 도시되어 있는 바와 같이, 전압은 초기에 라인 상에서 구동(드라이브)되는 펄스에 대응한다. 만일 펄스가 포고핀 패드(301)로 및 포고핀 패드(301)로부터 이동하기에 충분한 시간 지연 후에 전압이 갑자기 상승하면("A"에서처럼), 프로브(164)와 포고핀 패드(301) 사이의 경로는 단락 및 개방이 없는 것이다. 만일 전압이 너무 빨리 상승하면("B"에서처럼), 경로에 개방이 있는 것이다. 만일 전압이 갑자기 하강하면("C" 또는 "D"에서처럼), 경로에 단락이 있는 것이다.
프로브(164)와 포고핀(157) 사이의 경로의 임피던스는 TDR 드라이버를 이용하여 측정할 수 있다. 이 경로의 임피던스는 초기 펄스 및 반사 펄스의 전압 레벨로부터 추정할 수 있다.
임피던스의 더 나은 판정은 주파수 영역 반사 측정("FDR") 테스트 드라이버를 이용하여 얻을 수 있다. FDR 테스트에서 라인은 특정의 주파수를 가진 주기적인 전압파 형태로 구동된다. 라인상의 방향성 커플러는 초기 파형이 라인 아래로 통과하게 하지만, 반사된 파형을 센서로 전환시킨다. 라인의 임피던스는 초기 파형과 비교해서 반사된 파형의 위상 천이로부터 결정될 수 있다.
일 예에서, 반사된 펄스(TDR을 이용함)의 상승 시간은 라인의 대역폭과 관계가 있다(예를 들면, 도 8에서 "A"의 기울기).
누전(전류누설) 테스트는 검증 웨이퍼(501)의 프로브가 접촉되는 "접촉부"(503)에 테스트 드라이버가 전압을 인가하게 함으로써 수행될 수 있다. 테스트 드라이버로부터 나온 전류는 프로브(164)의 누설 전류이다.
전원 프로브와 접지 프로브[즉, WUT(160)에 대하여 전원 및 접지 접속을 제공하는 프로브(164)] 사이의 누설은 도 7에 도시된 검증 웨이퍼(501)를 이용하여 수행될 수 없고, 라인 외부에서 (예를 들면, 수동으로) 수행되어야 한다는 점에 주목한다. 그 이유는 프로브(164)가 이러한 테스트 동안에 전원 또는 접지에 접속되지 않기 때문이다. 또한, 일반적으로는 다수의 접지 프로브 및 다수의 전원 프로브가 있는데, 모든 접지 프로브는 상호 접속되고 모든 전원 프로브도 상호 접속된다. 따라서, 만일 하나의 전원 프로브가 검증 웨이퍼(501)의 "접촉부"(503)에 접속되면, 다른 전원 프로브들도 쇼팅 플레인(502)에 접속될 것이며, 항상 상당량의 누설이 검출될 것이다.
평탄성(planarity) 검증 테스트는 검증 웨이퍼(501)의 접촉부(503)가 프로브(164)와 접촉할 때마다 접촉이 이루어진 시점에서 스테이지(159)의 위치를 기록함으로써 또한 수행될 수 있다. 프로브(164)와의 접촉은 라인에 주기적으로 펄스를 인가하도록 설정된 TDR 드라이버에 의해 검출될 수 있다. 프로브(164)와의 접촉이 이루어지자마자 반사 펄스의 검출까지의 시간 길이는 증가할 것이다(예를 들면, 반사 펄스는 도 8의 위치 "B"로부터 위치 "A"로 이동할 것이다). 대안으로, 프로브(164)와의 접촉은 프로버(152) 내의 카메라(162, 163)를 이용하는 것과 같은 다른 방법으로 검출될 수 있다. 각 프로브(164)에 대한 최초의 접촉에서 스테이지(159)의 위치는 [수동으로 또는 프로버(152) 내에서의 테스트 및 동작을 제어하는 소프트웨어에 의해] 기록된다. 이 방법으로, 각 프로브(164)의 팁(즉, "z" 위치)의 높이가 판정될 수 있다.
프로브 위치 검증 테스트가 또한 수행될 수 있다. 프로버(152) 내의 카메라(162, 163)는 각 프로브(164)의 위치(즉, "x, y" 위치)를 결정하고 각 위치가 사양(specification) 내에 있는지를 검증하기 위해 사용될 수 있다.
대안으로, 빈 웨이퍼(blank wafer)가 검증 웨이퍼(501) 대신에 스테이지(159) 위에 배치될 수 있다. 스테이지(159) 상의 빈 웨이퍼는 그 다음에 프로브(164)와 접촉된다. 그 다음에, 빈 웨이퍼는 제거되고 프로브(164)에 의해 만들어진 스크러브 마크를 시험하여 (1) 각 프로브의 "x, y" 위치(프로브가 빈 웨이퍼와 초기 접촉하는 지점)가 적당한 범위 내에 있는지 및 (2) 프로브들이 충분히 긴 스크러브 마크를 만들었는지를 결정한다.
프로버(152)는 프로버(152) 내부의 온도를 제어하기 위한 온도 제어기를 포함할 수 있다. 온도 제어기를 사용하면, 프로브 카드(156)의 기대된 동작 온도 범위 내의 각종 온도에서 전술한 테스트들을 수행할 수 있다. 또한, 프로브 카드(156)는 "번인"(burned in)될 수 있다. 즉, 고온의 존재 시에, 프로브 카드(156)는 검증 웨이퍼(501)와 반복적으로 접촉 및 비접촉될 수 있고, 이 때문에 잠재적인 기구적 결함에 기인하여 프로브(164)의 고장을 가속화하는 경향이 있다.
다수의 테스트 드라이버를 사용할 수 있다는 것은 명백하다. 사용할 하나의 테스트 드라이버를 선택하기 위해 예를 들면 스위치와 같은 각종 수단을 사용할 수 있다. 대안으로, 검증 웨이퍼(501)에 다수의 "접촉부"(503)가 형성될 수 있고, 각 접촉부는 하나의 테스트 드라이버(505)에 접속된다.
전술한 바와 같이, 새로 제작된 프로브 카드(156)를 테스트하는 것 외에, 본 발명은 프로브 카드(156)를 이용하여 반도체 웨이퍼를 테스트하는 동안에 프로브 카드(156)의 계속적인 양호한 동작을 검증하기 위해 사용될 수 있다. 예를 들면, 100개의 반도체 웨이퍼를 테스트한 후마다 프로브 카드(156)의 계속적인 완전성을 검증하기 위해 검증 웨이퍼(501)를 사용할 수 있다. 다른 예로서, 반도체 웨이퍼의 동일 위치에서의 다이스(dice)가 고장이면[이것은 웨이퍼(160)보다는 프로브 카드(156)에서의 문제점을 표시할 수 있다], 검증 웨이퍼(501)는 프로브 카드(156)를 다시 테스트하기 위해 사용될 수 있다.
본 발명은 프로브 카드(156)를 교정(calibration)하기 위해 사용될 수 있다. 도 9는 프로브 카드(156) 교정의 예를 도시한 것이다. 테스트 드라이버(505)의 3개의 채널{901(1), 901(2), 901(3)}이 도시되어 있다. 테스터 채널(901)은 프로버(152)에 대하여 테스트 데이터(902)를 송신 및/또는 수신한다. 일반적으로, 프로브 카드(156)의 각 프로브(164)에 대하여 하나의 채널(901)이 있다. 도 9에서, 특정 패턴을 가진 테스트 데이터 신호(902)는 테스터 채널(901)에서 발생되고 교정 전자장치(906)로 피드백된다. 교정 전자장치(906)는 피드백 신호를 테스트 데이터(902)와 동일 패턴을 가진 교정 신호(904)와 비교한다. 교정 전자장치(906)는 신호 발생기(905)에서 발생한 교정 신호(904)와 피드백 신호가 일치할 때까지 테스터 채널{901(1)~901(N)}의 설정가능 지연{903(1)~903(N)}을 조절한다. 그 다음에, 이 과정이 각 테스터 채널(901)마다 반복되고, 그 후 하나의 테스터 채널(901)에서 발생된 테스트 데이터(902)가 다른 테스터 채널(901)에서 발생된 테스트 데이터와 동시에 프로브(164)에 도달하도록 조절가능 지연이 각 테스터 채널(901)에서 설정되어야 한다. 이 교정 방법은 2000년 12월 29일자 출원한 미국 특허 출원 제09/752,839호에서도 설명되어 있으며, 이 문헌은 여기에서의 인용에 의해 이 명세서에 통합되어 있다.
도 10 내지 도 19에 도시되어 있고 이후 설명하는 바와 같이, 상호 접속 시스템(도 10에서는 표시되어 있지 않음)을 통한 시간 지연을 설명하기 위해 프로브(164)의 팁에서 테스터(151)의 채널(901)의 구동 및 비교 교정 지연을 정확히 조절할 필요가 있을 수 있다. 구동 교정 지연이 먼저 조절되고, 그 다음에 비교 교정 지연이 조절된다.
도 10은 각 채널(901)의 구동 교정 지연을 조절하기 위한 장치(1050)를 블록도 형태로 도시한 것이다. 구동 교정 장치(1050)는 테스터(151)의 테스트 헤드(153)의 내부 또는 외부에 존재하는 교정 유닛(1052) 및 교정 과정 중에 나중에 테스트할 웨이퍼(160) 대신에 프로버(152) 상에 존재하는 교정 인서트(1004)를 포함한다. 특정 테스터 채널(901)의 구동 교정 데이터를 조절하는 법을 결정하기 위해, 호스트 컴퓨터(1030)는 교정 인서트(1004)의 상부 표면상의 접촉부(1056)가 프로브 카드(156)의 하측 상의 특정 프로브(164)에 접촉하게끔 교정 인서트(1004)를 위치시키도록 프로버(152)에 신호를 준다. 상기 특정 프로브(164)는 통상 상태일 때 테스트 중인 웨이퍼(160) 또는 대안으로 검증 웨이퍼(501)의 표면상의 본드 패드에 채널의 출력 테스트(TEST) 신호를 전달하는 것이다.
호스트 컴퓨터(1030)는 또한 채널의 제어 및 타이밍 유닛(1046)이 시스템 클록 신호에 응답해서 반복적인 테스트 신호 패턴을 생성하도록 상기 제어 및 타이밍 유닛(1046)을 프로그램한다. 테스트 신호는 연속적인 펄스들 사이에서 일정한 주기를 가질 수 있지만, 테스트 신호 패턴이 반복될 때마다 연속적인 테스트 신호 펄스 에지(edge)들 사이의 시간 간격이 불균일하거나 의사 랜덤(pseudo-random)하게 하는 것이 바람직하다. 도 11은 주기 P ns(나노초)로 반복하는 적당한 의사 랜덤 테스트 신호 패턴을 도시한 것이고, 여기에서 각 사이클 내의 펄스들은 불균일하고 의사 랜덤 폭 및 이격(separation)을 갖는다.
호스트 컴퓨터(1030)는 테스트 신호의 패턴과 유사한 패턴을 가진 기준 신호(REF)를 생성하도록 기준 신호 발생기(905)(적당하게는 예비 테스터 채널)를 또한 프로그램한다. 도 11에 도시되어 있는 바와 같이, 교정 인서트는 테스트 신호와 기준 신호를 비교하여 출력 정합(MATCH) 신호를 생성하기 위한 비교 회로(1060)를 포함한다. 비교 회로(1060)의 정합 출력은 테스트 신호의 진폭이 기준 신호의 진폭과 얼마나 잘 정합되는지를 표시한다. 이 2개의 신호가 하이이거나 이 2개의 신호가 로우일 때, 정합 신호는 하이이다. 테스트 신호와 기준 신호가 반대 상태에 있을 때, 정합 신호는 로우이다. 비교 회로(1060)는 XOR 게이트로 구현될 수 있지만, 테스트 신호 진폭이 기준 신호 진폭에 얼마나 잘 정합하는 지에 의존하는 연속적인 값의 범위 내의 어딘가에 정합 신호 진폭이 들 수 있도록 예를 들면 아날로그 승산기에 의한 아날로그 회로로서 비교 회로(1060)를 구현하는 것이 바람직하다.
채널(901) 및 기준 신호 발생기(905)가 동일 클록 신호에 응답해서 유사 패턴을 가진 테스트 신호 및 기준 신호를 생성하도록 프로그램되지만, 테스트 신호와 기준 신호는 반드시 서로 동위상(in phase)으로 비교 회로(1060)에 도달할 필요가 없다. 두 신호 간의 위상차는 경로 길이와, 채널(901) 및 기준 신호 발생기(905)가 클록 신호에 응답하는 본래의 지연에서의 차이로부터 야기된다. 제어 및 타이밍 회로(1046)의 프로그램가능 구동 교정 지연(903)은 테스트 신호와 기준 신호 간의 위상차에도 또한 영향을 준다. 교정 유닛(1052)은 정합 신호를 처리하여 테스트 신호와 기준 신호 간의 위상차의 측정치인 교차 상관 데이터(cross-correlation data; CDATA)를 제공한다. 호스트 컴퓨터(1030)는 테스트 신호가 기준 신호와 동위상임을 CDATA가 표시할 때까지 제어 및 타이밍 회로(1046)에 입력되는 교정 데이터를 반복적으로 조절함으로써 테스터 채널(901)의 구동 지연(903)을 교정한다.
도 11 내지 도 13은 테스트 신호와 기준 신호 간의 3개의 다른 위상 관계에 대한 정합 신호의 특성을 나타내는 단순화한 타이밍도이다. 실제에 있어서 테스트 신호, 기준 신호 및 정합 신호는 잡음성(noisy) 및 진동성(jittery)일 수 있고, 도 11 내지 도 13에 도시된 것보다 덜 급진적인 에지를 가질 것이다. 도 11, 도 12 및 도 13은 테스트 신호가 기준 신호에 비하여 3P/16, P/64 및 거의 0 ns 뒤떨어질 때 생성된 정합 신호를 각각 도시한 것이다. 테스트 신호가 기준 신호에 위상이 더 근접할수록 정합 신호는 로우보다 하이가 더 빈번하게 된다는 점에 주목한다. 도 13에 도시한 바와 같이 테스트 신호가 실질적으로 기준 신호와 동위상으로 될 때, 정합 신호는 대부분의 시간에서 하이로 될 것이고, 신호 천이 중의 짧은 시간동안에만 로우로 될 것이다. 테스트 신호가 기준 신호에 위상이 가능한 한 근접한 때에도, 테스트 신호와 기준 신호는 그 내부의 진동(jitter) 및 잡음 때문에 약간 다른 시간 및 속도로 천이할 것이다. 따라서, 정합 신호는 테스트 및 기준 신호 천이 중에 일부 음으로 가는(negative-going) 스파이크를 가질 것이다.
다시 도 10을 참조하면, 교정 유닛(1052)은 정합 신호를 적분하여 A/D 변환기(1064)에 대한 입력을 생성하는 적분기 회로(1062)를 포함한다. A/D 변환기(1064)는 적분기(1062)의 아날로그 출력을 디지털 데이터로 변환하여 카운터(1068)에 의해 클록되는 레지스터(1066)에 입력한다. 동일한 패턴을 가진 테스트 신호 및 기준 신호를 생성하도록 제어 및 타이밍 회로(1046)와 기준 신호 발생기(905)를 프로그램한 후에, 호스트 컴퓨터는 카운터(1068)와 적분기(1062)를 리셋한다. 그 다음에, 적분기(1062)는 정합 신호를 적분하기 시작하고, 그 아날로그 출력인 "교차 상관" 신호(CC)는 정합 신호가 하이인 테스트 신호의 각 주기(P) 동안의 시간양에 비례하는 평균 속도로 값을 증가시키기 시작한다. 따라서, 테스트 신호가 기준 신호에 대하여 더욱 동위상으로 될수록 아날로그 CC 신호 크기는 더욱 급속하게 증가한다.
카운터(1068)가 다수의 테스트 신호 주기에 걸친 다수의 클록 신호 사이클을 카운트한 때, 카운터(1068)는 준비(READY) 신호를 레지스터(1066)에 보내어 레지스터(1066)가 교차 상관 신호(CC)의 현재 크기에 비례하는 값을 가진 A/D 변환기(1064)의 디지털 출력을 로드하게 한다. 호스트 컴퓨터(1030)는 레지스터(1066)에 최후로 저장된 교차 상관 데이터(CDATA)의 값을 읽음으로써 준비 신호에 또한 응답한다.
도 14는 호스트 컴퓨터(1030)가 읽은 CDATA의 값과 기준 신호의 위상(PHREF)에 대한 테스트 신호(PHTEST)의 위상간의 관계를 그래프로 도시한 것이다. CDATA는 PHTEST가 PHREF에 접근할 때 최대치로 급격히 증가한다.
도 15는 CDATA의 값과, 호스트 컴퓨터(1030)가 테스터 채널(901)의 제어 및 타이밍 회로(1046)에 기록하는 프로그램가능 구동 교정 데이터(DDC)의 값간의 관계를 그래프로 도시한 것이다. 호스트 컴퓨터(1030)는 구동 교정 데이터를 반복적으로 조절하고, 교정 유닛(1052)을 리셋하며, 교정 유닛(1052)의 CDATA 출력을 연속적으로 수 회 획득하여 CDATA가 최대치에 도달하는 특정의 구동 교정 지연 DDC를 판정한다. 그 다음에, 호스트 컴퓨터(1030)는 구동 교정 지연(903)을 그 레벨로 설정한다.
호스트 컴퓨터(1030)는 그 다음에 프로버(152)에 신호를 보내어 테스터 채널(901)의 두번째 것으로부터 테스트 신호를 운반하는 프로브(164) 아래에 교정 인서트(1004)의 접촉부(1056)가 위치지정되게 하고, 반복적인 전체 교정 과정을 반복하여 두번째 테스터 채널의 테스트 신호 입력이 기준 신호와 동위상으로 되게 하는 특정의 지연을 판정한다. 이렇게 함으로써 테스트 중에 일부 클록(CLOCK) 신호 에지와 관련하여 동시에 테스트 신호 에지를 생성하도록 제1 및 제2 채널의 프로그래밍 데이터가 대응하는 채널에 지시할 때, 2개의 테스트 신호 에지가 동시에 그들 각각의 프로브(164)의 팁에 도달하는 것을 보장한다. 모든 테스터 채널에 대한 구동 지연 교정 과정을 반복함으로써, 호스트 컴퓨터(1030)는 모든 채널(901)이 그들의 테스트 신호 에지의 타이밍에 대하여 서로 밀접하게 동기되는 것을 보장할 수 있다.
전술한 교정 방법은 테스트 및 기준 신호의 잡음 및 진동이 교정 과정 중에 개개의 테스트 및 기준 신호 에지의 상대적 위상의 무작위 변동을 야기하는 경우에도 채널의 테스트 신호 에지 타이밍을 밀접하게 조정할 수 있다. 교정 유닛(1052)의 CDATA 출력이 많은 테스트 신호 사이클에 걸친 테스트 신호와 기준 신호 간의 평균적 위상 관계를 나타내기 때문에, 잡음 및 진동에 기인하는 위상의 작은 변동이 자체적으로 제거되는 경향이 있다.
앞에서 언급한 바와 같이, 교정 과정 중에 생성된 테스트 신호 펄스 및 기준 신호 펄스는 의사 랜덤 스페이싱 및 폭을 가질 필요가 없기 때문에, 이들은 균일한 펄스 스페이싱 및 폭을 가진 단순한 주기적 파형일 수 있었다. 그러나, 테스트 중에 발생될 수 있는 테스트 신호는 광범위의 주파수를 가질 수 있고, 테스트 신호를 테스트 중에 있는 IC로 운반하는 신호 경로의 본래의 지연은 주파수 의존성일 수 있다. 그러므로, 의사 랜덤 펄스 시퀀스의 주파수 스펙트럼이 단순한 주기적 파형의 주파수 스펙트럼보다 더 평평하기 때문에 의사 랜덤 스페이싱을 사용하는 것이 바람직하다. 의사 랜덤 시퀀스가 단순한 주기적 구형파보다 더 광대역 신호이기 때문에, 구동 교정 결과는 주파수 의존성이 더 작다.
호스트 컴퓨터(1030)가 그들의 테스트 신호 타이밍을 밀접하게 조정할 수 있도록 모든 채널(901)의 구동 교정 데이터를 조절한 후에, 호스트 컴퓨터의 다음 단계는 모든 채널(901)의 비교 교정 데이터를 적절히 조절하는 것이다. 테스트 사이클의 개시 후에 특정 지연을 가진 테스트 신호의 상태를 변경하도록 프로그램 데이터가 제어 및 타이밍 회로(1046)에 지시한 때, 테스트 신호 상태 변경은 그 시간에 발생하는 것으로 추측된다. 그러므로, 제어 및 타이밍 회로(1046)는 테스트 신호 파 전단(front)의 시간이 테스트 사이클 중의 올바른 시간에 웨이퍼(160) 상의 테스트 패드(도시 생략됨)에 도달하기 조금 전에 테스트 신호의 상태를 변경하도록 드라이버(1040)에 실제로 신호를 주어야 한다. 호스트 컴퓨터(1030)가 전술한 바와 같이 모든 채널(901)의 구동 교정 데이터를 조절하였을 때, 모든 채널들(901)은 테스터 신호 에지를 동시에 그들 각각의 테스트 패드로 전달할 것이다(채널들이 그렇게 하도록 프로그램되어 있는 경우).
이제, 호스트 컴퓨터(1030)는 채널이 페일(FAIL) 신호 샘플링을 위해 테스트 신호 상태 변경을 위해 사용한 것과 동일한 상대적 타이밍을 사용하는 각 채널(901)의 비교 교정 데이터를 적절히 조절하여야 한다. 테스트 타이밍은 테스트 패드에서 발생하는 테스트 및 응답 신호 이벤트를 참조한다. 따라서, 테스트 사이클의 개시의 T ns 후에 응답 신호가 기대 데이터와 일치하는 지를 채널(901)이 결정해야 한다는 것을 테스트 프로그램 데이터가 표시할 때, 채널의 획득 시스템(44)은 응답 신호가 테스트 패드로부터 비교기(42)로 이동하는 데 요구되는 시간 동안 허용하기 위해 약간 늦은 시간에 페일 신호를 실제로 샘플링해야 한다. 이것은 비교기(42, 43) 및 획득 시스템(44)이 페일 신호를 생성하고 샘플링하는 데 요구되는 시간 동안에도 또한 허용된다.
모든 채널의 테스트 신호 타이밍이 적절히 교정되면, 호스트 컴퓨터(1030)는 각 채널의 비교 교정 데이터를 조절한다. 도 16에 도시한 바와 같이, 교정 인서트(1054)는 도체(1603)에 의해 연결된 추가적인 쌍의 패드(1601, 1602)를 포함한다. 교정 인서트(1004)의 프로브(164)가 패드(1601, 1602)와 접촉하도록 교정 인서트(1004)가 위치지정되었을 때 도체(1603)는 2개의 채널, 예를 들면 채널 901(1)과 901(2)를 연결한다. 따라서, 채널 901(1)의 테스트 신호 출력은 채널 901(2)에 입력되는 응답 신호가 된다. 호스트 컴퓨터(1030)는 테스트 사이클의 개시의 T ns 후에 테스트 신호의 에지를 생성하도록 테스터 채널 901(1)을 프로그램하고, 동일한 테스트 사이클의 개시의 T ns 후에 그 입력 응답 신호를 샘플링하도록 프로그램한다. 그 다음에, 테스터 채널 901(2)의 비교 교정 지연 903(2)(도 10 참조)가 적절히 조절되었으면, 샘플 페일 신호는 채널의 타이밍 분석 능력에 의해 허용된 대로 응답 신호 에지에 가능한 한 근접한 응답 신호 상의 임의 지점의 상태를 나타낸다.
도 17 내지 도 19는 비교 교정 과정 중에 클록, 테스트, 페일 및 비교 신호 간의 관계를 도시하고 있다. 시간 T2에서 패드(70)에 테스트 신호 에지를 보냄으로써 시간 T1(여기에서 T2-T1=T ns임)에서 도달하는 각각의 클록 신호 에지에 테스터 채널 901(1)이 응답하도록 호스트 컴퓨터(1030)가 테스터 채널 901(1)을 프로그램한 때, 페일 신호는 클록 신호 에지 다음의 어떤 시간 T3(도 17)에서 상태를 변경한다. 지연 T2-T1 및 T3-T1은 고정되어 있고 비교 교정 과정 중에 변경되지 않는다. 호스트 컴퓨터(1030)가 N의 프로그램가능 비교 신호 지연 DCD를 채널 901(2)가 갖도록 채널 901(2)를 프로그램한 경우, 비교 신호의 전체 지연 T4-T1은 DCD, 및 제어 및 타이밍 회로(1046)의 고유 지연과 교정 지연의 합이 될 것이다. 도 17에 도시되어 있는 바와 같이, 채널 901(2)를 수신함으로써 생성된 샘플링된 페일 데이터가, 비교 신호 에지가 페일 에지 뒤에 나타남을 표시할 때마다, 호스트 컴퓨터(1030)는 비교 신호 에지를 전진시키기 위해 채널 901(2)의 비교 교정 지연 DCC를 감소시킨다. 이와 반대로, 도 18에 도시되어 있는 바와 같이, 채널 901(2)를 수신함으로써 생성된 샘플링된 페일 데이터가, 비교 신호 에지가 페일 에지 앞에 나타남을 표시할 때마다, 호스트 컴퓨터(1030)는 비교 신호 에지를 지연시키기 위해 수신 채널 901(2)의 비교 교정 지연 DCC를 증가시킨다. 수신 채널(901)의 비교 교정 과정은 도 19에 도시되어 있는 바와 같이 비교 신호 에지가 시간 T3에서 페일 신호 에지와 가능한 한 가깝게 일치할 때 종료한다.
교정 인서트(1004)는 호스트 컴퓨터(1030)가 그들의 비교 교정 데이터를 적절히 조절하기 위해 유사한 방법을 사용할 수 있도록 다른 테스터 채널{901(1), 901(3)~901(N)}들이 각각 다른 채널의 테스트 신호 출력을 수신할 수 있게 배열된 접촉부(1601, 1602)와 유사한 다른 상호 접속된 접촉부들을 적절히 포함한다.
이 기술에 숙련된 사람이라면 첨부된 청구범위에서 정의하는 본 발명의 정신 및 범위로부터 벗어나지 않고 전술한 실시예를 형태 및 세부에 있어서 여러 가지로 변경할 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 폭 및 범위는 전술한 예시적인 실시예에 의해 제한되는 것이 아니고, 이하의 청구범위 및 그 등가물에 따라서만 정의되어야 한다.

Claims (28)

  1. 프로브 카드를 테스트하는 방법에 있어서,
    프로버(prober) 내의 상기 프로브 카드를 검증 웨이퍼 위에 위치지정하는 단계;
    접촉 영역을 둘러싸는 쇼팅 플레인(shorting plane)을 포함하는 상기 검증 웨이퍼 상의 상기 접촉 영역과 상기 프로브 카드를 접촉시키는 단계;
    테스트 신호를 상기 접촉 영역을 통하여 상기 프로브 카드에 보내는 단계; 및
    상기 검증 웨이퍼를 통하여 상기 프로브 카드로부터 응답 신호를 수신하는 단계를 포함하는 프로브 카드 테스트 방법.
  2. 제1항에 있어서, 상기 검증 웨이퍼에 부착된 케이블을 통하여 상기 응답 신호를 수신하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  3. 제1항에 있어서, 상기 프로브 카드 상의 프로브들의 높이를 측정하기 위해 상기 검증 웨이퍼를 상기 프로브 카드와 접촉시키고 있는 동안, 상기 검증 웨이퍼를 통하여 테스트 신호들을 연속적으로 보내는 단계를 더 포함하는 프로브 카드 테스트 방법.
  4. 제1항에 있어서, 상기 프로브 카드 내의 신호 경로에 대해 연속성 테스트를 수행하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  5. 제4항에 있어서, 상기 연속성 테스트를 수행하기 위해 시간 영역 반사 측정(time domain reflectometry; TDR)을 이용하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  6. 제4항에 있어서, 상기 연속성 테스트를 수행하기 위해 주파수 영역 반사 측정(frequency domain reflectometry; FDR)을 이용하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  7. 제1항에 있어서, 상기 프로브 카드 내의 신호 경로의 임피던스를 판정하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  8. 제1항에 있어서, 상기 프로브 카드 내의 누설 전류를 테스트하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  9. 제1항에 있어서, 상기 프로브 카드의 프로브들이 상기 검증 웨이퍼와 접촉될 때까지 상기 프로브 카드와 상기 검증 웨이퍼를 접촉시킴(bring together)으로써 상기 프로브 카드의 평탄성(planarity)을 측정하고, 상기 검증 웨이퍼에 수직한 방향을 따라 상기 검증 웨이퍼의 위치를 측정하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  10. 제1항에 있어서, 상기 프로브 카드의 프로브들의 위치를 검증하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  11. 제1항에 있어서, 상기 접촉 영역과 상기 프로브 카드를 접촉시키는 단계 동안 상기 프로브 카드를 상기 검증 웨이퍼 상의 복수의 접촉 영역과 접촉시키는 단계;
    테스트 신호들을 상기 검증 웨이퍼 상의 상기 복수의 접촉 영역을 통해 상기 프로브 카드에 보내는 단계; 및
    상기 프로브 카드로부터의 응답 신호들을 수신하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  12. 삭제
  13. 프로브 카드를 테스트하는 방법에 있어서,
    접촉 영역, 상기 접촉 영역을 둘러싸는 쇼팅 플레인(shorting plane), 및 테스터(tester)에의 전기 접속부를 가진 검증 웨이퍼를 프로버(prober) 내에 배치하는 단계;
    상기 프로버 내의 상기 프로브 카드를 상기 검증 웨이퍼 위에 위치지정하는 단계;
    상기 프로브 카드를 상기 접촉 영역과 접촉시키는 단계;
    상기 테스터에서 테스트 신호를 발생시키는 단계;
    상기 테스트 신호를 상기 접촉 영역을 통하여 상기 프로브 카드에 전송하는 단계; 및
    상기 전기 접속부를 통하여 상기 프로브 카드로부터의 응답 신호를 수신하는 단계를 포함하는 프로브 카드 테스트 방법.
  14. 제13항에 있어서, 상기 전기 접속부는 상기 검증 웨이퍼에 부착된 케이블을 포함하는 것인 프로브 카드 테스트 방법.
  15. 제13항에 있어서, 상기 프로브 카드 상의 프로브들의 높이를 측정하기 위해 상기 검증 웨이퍼를 상기 프로브 카드와 접촉시키고 있는 동안, 상기 검증 웨이퍼를 통하여 테스트 신호들을 연속적으로 보내는 단계를 더 포함하는 프로브 카드 테스트 방법.
  16. 제13항에 있어서, 테스트 신호 발생기와 상기 프로브 카드 사이의 신호 경로에 대해 연속성 테스트를 수행하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  17. 제16항에 있어서, 상기 연속성 테스트를 수행하기 위해 시간 영역 반사 측정(TDR)을 이용하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  18. 제16항에 있어서, 상기 연속성 테스트를 수행하기 위해 주파수 영역 반사 측정(FDR)을 이용하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  19. 제13항에 있어서, 테스트 신호 발생기와 상기 프로브 카드 사이의 신호 경로의 임피던스를 판정하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  20. 제13항에 있어서, 상기 프로브 카드 내의 누설 전류를 테스트하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  21. 제13항에 있어서, 상기 프로브 카드의 프로브들이 상기 검증 웨이퍼와 접촉될 때까지 상기 프로브 카드와 상기 검증 웨이퍼를 접촉시킴(bring together)으로써 상기 프로브 카드의 평탄성(planarity)을 측정하고, 상기 검증 웨이퍼에 수직한 방향을 따라 상기 검증 웨이퍼의 위치를 측정하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  22. 제13항에 있어서, 상기 프로브 카드의 프로브들의 위치를 검증하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  23. 제13항에 있어서, 상기 접촉 영역과 상기 프로브 카드를 접촉시키는 단계 동안 상기 프로브 카드를 상기 검증 웨이퍼 상의 복수의 접촉 영역과 접촉시키는 단계;
    테스트 신호들을 상기 복수의 접촉 영역을 통해 상기 프로브 카드에 보내는 단계; 및
    상기 프로브 카드로부터의 응답 신호들을 수신하는 단계를 더 포함하는 프로브 카드 테스트 방법.
  24. 프로브 카드를 테스트하기 위한 시스템에 있어서,
    검증 웨이퍼를 적어도 수직 방향으로 이동시키는 수단을 포함하는 프로버(prober);
    상기 이동시키는 수단 상에 위치지정되고, 쇼팅 플레인(shorting plane)에 의해 둘러싸인 접촉 영역을 가진 검증 웨이퍼; 및
    상기 접촉 영역으로부터 테스트 신호 발생기까지의 전기 접속부를 포함하고,
    상기 테스트 신호 발생기에 의해 발생된 신호들은 테스트 중인 프로브 카드 상의 프로브에 전송되는 것인 프로브 카드 테스트 시스템.
  25. 제24항에 있어서, 상기 검증 웨이퍼는 테스트 중인 상기 프로브 카드 상의 다수의 프로브를 테스트하기 위하여 상기 쇼팅 플레인에 의해 둘러싸인 복수의 접촉 영역을 포함하는 것인 프로브 카드 테스트 시스템.
  26. 제24항에 있어서, 상기 전기 접속부는 동축 케이블과 가요성 케이블 중 하나인 것인 프로브 카드 테스트 시스템.
  27. 제24항에 있어서, 상기 테스트 신호 발생기는 시간 영역 반사 측정 장치를 포함하는 것인 프로브 카드 테스트 시스템.
  28. 제24항에 있어서, 상기 테스트 신호 발생기는 주파수 영역 반사 측정 장치를 포함하는 것인 프로브 카드 테스트 시스템.
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