KR100889842B1 - 질화물 반도체소자 - Google Patents

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Abstract

본 발명은 리크 전류가 낮고, 정전 내전압이 높은 질화물 반도체 발광소자를 제공하기 위해서, 본 발명에 따른 질화물 반도체소자는, 각각 복수의 질화물 반도체층으로 이루어지는 p측층과 n측층의 사이에 질화물 반도체로 이루어지는 활성층을 가지는 질화물 반도체소자에 있어서, p측층은 p오믹 전극을 형성하는 층으로서 p형 컨택트층을 포함하고, p형 컨택트층은 p형 질화물 반도체층과 n형 질화물 반도체층을 교대로 적층함으로써 구성하였다.
질화물 반도체 발광소자, 활성층, 오믹 전극, 정전파괴전압

Description

질화물 반도체소자{Nitride semiconductor device}
본 발명은 발광 다이오드(LED), 레이저 다이오드(LD), 태양전지, 광 센서 등의 발광소자, 수광소자, 혹은 트랜지스터, 파워 디바이스 등의 전자 디바이스에 사용되는 질화물 반도체(예를 들면, InaAlbGa1-a-bN, 0≤a, 0≤b, a+b≤1)를 이용한 질화물 반도체소자에 관한 것이다.
질화물 반도체는 청색 발광소자(LED, LD) 순녹색 발광소자를 구성할 수 있는 반도체 재료로서 주목받아, 연구개발이 활발하게 진행되고 있다. 현재, 이 질화물 반도체를 이용한 소자로서, 고휘도 청색 LED, 순녹색 LED 등이 풀 컬러(full Color) LED 디스플레이, 교통신호등, 이미지 스캐너 광원 등의 광원으로서 실용화되고 있지만, 향후 더욱 폭넓은 용도로 사용될 것으로 기대된다. 이러한 LED 소자는 기본적으로 사파이어 기판상에 GaN로 이루어지는 버퍼층과, Si도프 GaN로 이루어지는 n측 컨택트층과, 단일 양자 우물구조(SQW: Single-Quantum-Well)의 InGaN, 혹은 InGaN를 가지는 다중 양자 우물구조(MQW: Multi-Quantum-Well)의 활성층과, Mg도프 AlGaN로 이루어지는 p측 클래드층과, Mg도프 GaN로 이루어지는 p측 컨택트층을 순서대로 적층한 구조를 가지며, 예를 들어, 20mA에서 발광 파장 450nm의 청 색 LED에서 5mW, 외부 양자 효율 9.1%, 520nm의 녹색 LED에서 3mW, 외부 양자 효율 6.3%라는 매우 뛰어난 특성을 나타낸다.
그렇지만, 향후 질화물 반도체소자의 용도가 폭넓어짐에 따라, 발광강도 및 발광효율에 더불어 리크 전류의 저감이나 정전 내전압의 향상이 더욱 요구될 것으로 예상된다.
본 발명은 리크 전류가 낮고, 정전 내전압이 높은 질화물 반도체 발광소자를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본 발명에 따른 질화물 반도체소자는 각각 복수의 질화물 반도체층으로 이루어지는 p측층과 n측층의 사이에 질화물 반도체로 이루어지는 활성층을 가지는 질화물 반도체소자로서, 상기 p측층은 p오믹 전극을 형성하는 층으로서 p형 컨택트층을 포함하고, 이 p형 컨택트층은 p형 질화물 반도체층과 n형 질화물 반도체층이 교대로 적층되어 이루어지는 것을 특징으로 한다.
이와 같이 구성된 본 발명에 따른 질화물 반도체 발광소자에 있어서, 상기 p형 컨택트층이 p형 질화물 반도체층과 n형 질화물 반도체층을 교대로 적층함으로써 형성되어있기 때문에, p측이 음으로, n측이 양의 역방향으로 전압이 인가되었을 경우에, 정전파괴전압(정전 내전압)을 높일 수 있으며, 리크 전류를 줄일 수 있다. 이것은 주로 상기 p형 컨택트층 내의 pn접합에 역 바이어스 전압이 인가되었기 때문이라고 생각된다.
본 발명에 따른 질화물 반도체소자에 있어서, 상기 n형 질화물 반도체층에 대한 p형 질화물 반도체층의 막두께 비(p형 질화물 반도체층의 막두께/n형 질화물 반도체층의 막두께)가 1이상, 9이하로 설정되어 있는 것이 바람직하다.
또한, 본 발명에 따른 질화물 반도체소자에 있어서, 순방향 전압을 상승시키지 않도록, 상기 n형 질화물 반도체층의 막두께가 60Å이하인 것이 바람직하다.
더욱이 본 발명에 따른 질화물 반도체소자에 있어서, 양호한 n형 도전성을 얻기 위하여 상기 n형 질화물 반도체층에는 Si가 도프되고, 양호한 p형 도전성을 얻기 위하서 상기 p형 질화물 반도체층에는 Mg가 도프되어 있는 것이 바람직하다.
또한, 본 발명에 따른 질화물 반도체소자에 있어서, 상기 n형 질화물 반도체층은 Si가 도프된 GaN로 이루어지고, 상기 p형 질화물 반도체층은 Mg가 도프된 GaN로 이루어지는 것이 바람직하고, 이에 의해 p형 컨택트층의 저항률을 보다 낮출 수 있다.
또한, 본 발명에 따른 질화물 반도체소자에 있어서, 상기 n형 질화물 반도체층은 언도프층이고, 상기 p형 질화물 반도체층에는 Mg가 도프되어 있어도 좋다. 이 경우, 상기 n형 질화물 반도체층은 언도프 GaN로 이루어지고, 상기 p형 질화물 반도체층은 Mg가 도프된 GaN로 이루어지는 것이 바람직하다.
도 1은 본 발명에 따른 실시형태의 질화물 반도체소자의 모식적인 단면도이다.
도 2는 본 발명에 따른 실시예 1의 각 샘플의 정전 파괴전압을 나타내는 그래프이다.
도 3은 본 발명에 따른 실시예 2의 각 샘플의 순방향 전압을 나타내는 그래프이다.
도 4는 실시예 2의 각 샘플의 발광 출력을 나타내는 그래프이다.
도 5는 본 발명에 따른 실시예 3의 각 샘플의 정전파괴전압을 나타내는 그래프이다.
도 6은 본 발명에 따른 실시예 4의 각 샘플의 순방향 전압을 나타내는 그래프이다.
도 7은 실시예 4의 각 샘플의 발광출력을 나타내는 그래프이다.
도 8은 실시예 4의 각 샘플의 정전파괴전압을 나타내는 그래프이다.
도 9는 본 발명에 따른 실시예 5의 각 샘플의 순방향전압을 나타내는 그래프이다.
도 10은 실시예 5의 각 샘플의 발광출력을 나타내는 그래프이다.
도 11은 본 발명에 따른 실시예 6의 각 샘플의 열처리 전후의 저항률을 나타내는 그래프이다.
이하, 도면을 참조하면서, 본 발명에 따른 실시형태의 질화물 반도체소자에 대해 설명한다.
도 1은 본 발명의 일 실시형태인 질화물 반도체소자(LED소자)의 구조를 나타내는 모식적인 단면도이며, 본 실시형태의 질화물 반도체소자는 사파이어 기판(1) 위에,
(1) AlGaN로 이루어지는 버퍼층(2),
(2) 언도프 GaN층(3),
(3) Si도프 GaN로 이루어지는 n형 컨택트층(4),
(4) 언도프 GaN층(5),
(5) Si도프 GaN층(6),
(6) 언도프 GaN층(7),
(7) GaN/InGaN 초격자 n형(8),
(8) InGaN층을 우물층으로 하고, GaN층을 장벽층으로 하는 다중 양자 우물구조의 활성층(9),
(9) p-AlGaN/p-InGaN 초격자 p형층(10),
(10) Mg도프 GaN/Si도프 GaN 변조 도프 p측 컨택트층(11)의 순서로 적층된 구조를 가지며, 이하와 같이 p측 및 n측의 전극이 형성되어 구성되어 있다.
n오믹 전극(21)은 예를 들어 소자의 모퉁이에서 p측 컨택트층(11)으로부터 언도프 GaN층(5)까지를 에칭에 의해 제거하고, n형 컨택트층(4)의 일부를 노출시켜, 노출시킨 n형 컨택트층(4) 위에 형성한다.
또한, p측의 전극으로서는, p측 컨택트층(11) 위의 거의 전면에 p오믹 전극(22)을 형성하고, 그 p오믹 전극(22) 위의 일부에 p패드 전극(23)을 형성하고 있다.
여기서, 특히 본 실시형태의 질화물 반도체소자는, p측 컨택트층(11)을 Mg도프 GaN층(11a)과 Si도프 GaN층(11b)을 교대로 적층한 변조 도프층에 의해 구성한 것을 특징으로 하고, 이것에 의해 리크 전류를 저감하며 정전 내전압을 향상시키고 있다.
본 실시형태에 있어서, p측 컨택트층(11)(Si도프 GaN층(11b))에서의 바람직한 Si의 도프량은 1×1017/cm3∼1×1021/cm3, 더욱 바람직하게는 1×1018/cm3∼5×1019/cm3의 범위에서 조정한다. 1×1017 /cm3 이상으로 함으로써, 리크 전류를 작게 하는 효과가 현저하게 나타나고, 1×1021/cm3보다 커지면 결정성이 나빠져서 발광 효율이 저하하는 경향에 있기 때문이다.
또한, p측 컨택트층(11)(Mg도프 GaN층(11a))에서의 바람직한 Mg의 도프량은, 1×1018/cm3∼1×1021/cm3, 더욱 바람직하게는 1×1019 /cm3∼3×1020/cm3로 한다. 1×1018/cm3 이상으로 함으로써, p오믹 전극과 보다 양호한 오믹 접촉을 얻을 수 있고, 또한, 1×1021/cm3보다 크게 하면 다량으로 Si를 도프하는 경우와 같이, 결정성이 나빠지기 때문이다.
또한, 본 발명에 있어서, p-AlGaN/p-InGaN 초격자 p형층(10)은, 클래드층으로서 기능하여 빛을 가두고, 활성층으로의 정공이 주입되는 층이 된다.
이 p-AlGaN/p-InGaN 초격자 p형층(10)은 p형으로 하기 위해서, p형 불순물, 예를 들어, Mg가 도프되는데, p-AlGaN층에 대한 Mg의 도프량과 p-InGaN층에 대한 Mg의 도프량은 동일하여도, 또는 차이가 나도 좋지만, 각각 p측 컨택트층의 Mg도프 GaN층(11a)의 Mg의 도프량보다 적은 양으로 설정하는 것이 바람직하고, 이것에 의해 Vf(순방향 전압)를 보다 낮출 수 있다.
또한, p-AlGaN/p-InGaN 초격자 p형층(10)의 p-InGaN층은 Mg도프의 GaN층으로 구성할 수도 있다.
또한, p-AlGaN/p-InGaN(p-GaN) 초격자 p형층(10)에 있어서, p-AlGaN층 및 p-InGaN(p-GaN) 층의 각 막두께는 100Å이하, 보다 바람직하게는 70Å이하, 더욱 바람직하게는 10∼40Å의 범위로 설정한다. 이 경우, p-AlGaN층의 막두께와 p-InGaN(p-GaN) 층의 막두께는 동일하여도 또는, 차이가 나도 좋다. 초격자 p형층(10)은 p-AlGaN층과 p-InGaN(p-GaN) 층을 교대로 성장시켜 형성하는데, 예를 들어, p-AlGaN층으로부터 적층하여 p-AlGaN층으로 끝나도 되고, p-InGaN(p-GaN) 층으로부터 시작하여 p-InGaN(p-GaN) 층으로 끝나도 된다. 하지만, InGaN층은 열분해하기 쉽기 때문에, InGaN층의 표면이 장시간, 고온 분위기 중에 노출되지 않도록 p-AlGaN층으로 끝내는 것이 바람직하다.
더욱이, p-AlGaN/p-InGaN(p-GaN) 초격자 p형층(10)의 총 막두께는, 발광출력을 높이고 Vf를 낮추기 위하여, 2000Å이하로 설정하는 것이 바람직하고, 보다 바람직하게는 1000Å이하, 더욱 바람직하게는 500Å이하로 설정한다.
또한, p-AlGaN/p-InGaN(p-GaN) 초격자 p형층(10)의 각 막두께는, p형 컨택트층의 각 막두께보다 얇게 하는 것이 바람직하다. 즉, 다층막의 p형 컨택트층에 인접하는 층을 초격자 층으로 하고, 각 막두께를 p형 컨택트층의 n형층 및 p형층의 각각의 막두께보다 얇게 함으로써, 한층 더 정전 내전압이 높은 질화물 반도체소자 를 구성할 수 있다.
또한, 본 실시형태에서는 p-AlGaN/p-InGaN 초격자 p형층(10)을 이용한 형태에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것은 아니고, 적어도 AlGaN를 가지고 있으면 되고, AlGaN 단일층이어도 된다. p-AlGaN/p-InGaN 초격자로 함으로써, AlGaN 단일층과 비교하여 결정성이 좋아지고 저항률이 한층 더 저하하여 Vf가 저하하는 경향이 있다.
이상의 실시형태에서는, Vf를 낮추기 위한 바람직한 형태로서 p형 컨택트층을 각각 GaN로 이루어지는 n형 질화물 반도체층(Si도프 GaN층)과 p형 질화물 반도체층(Mg도프 GaN층)에 의해 구성하였지만, 본 발명은 이것에 한정되는 것은 아니다. 또한, 미량의 In를 포함하는 InGaN 혹은 미량의 Al를 포함하는 AlGaN이면, 실질적으로 GaN와 같은 효과를 얻을 수 있다. 또한, 그 외의 미량의 원소(In, Al 이외의 원소)가 GaN에 포함되어 있어도 마찬가지로, GaN와 동등한 효과를 얻을 수 있다.
또한, 상술한 실시형태에서는, p형 컨택트층을 구성하는 n형 질화물 반도체층으로서 Si도프 GaN층을 이용하였지만, 본 발명은 이것에 한정되는 것은 아니고, n형 질화물 반도체층은 언도프층의 n형층으로 구성해도 된다. 즉, 본 발명에서는, 언도프의 질화물 반도체층이 n형의 도전성을 나타내는 것을 이용하여, n형 질화물 반도체층으로서 언도프의 질화물 반도체층을 이용해도 된다. 또한, n형 질화물 반도체층으로서 언도프의 질화물 반도체층을 이용하는 경우, 언도프의 GaN층을 이용하는 것이 바람직하다. 보다 바람직하게는, 언도프의 GaN층과 Mg도프의 GaN층을 조 합하여, p형 컨택트층을 구성한다.
＜실시예＞
이하, 실시예를 이용해 본 발명에 대해 보다 구체적으로 설명하기로 한다.
실시예 1.
우선, 실시예 1로서 p측 컨택트층(11)의 Mg도프 GaN층(11a)과 Si도프 GaN층(11b)의 막두께비를 다른게 한 3종류의 샘플을 제작하여, 역방향의 정전 내전압 특성을 각각 평가하였다.
본 실시예 1에 있어서, 각 반도체층의 막두께는 표 1에 나타내는 바와 같이 설정하고, 각 샘플의 p측 컨택트층(11)에서의 Mg도프 GaN층(11a)과 Si도프 GaN층(11b)의 막두께의 비는 표 2에 나타내는 바와 같이 하였다.
표 1
층 두께(Å) 및 구성
버퍼층(2) 200
언도프 GaN층(3) 15000
n형 컨택트층(4) 21650
언도프 GaN층(5) 3000
Si도프 GaN층(6) 300
언도프 GaN층(7) 50
초격자 n형층(8) GaN(40)/InGaN(20)×10 주기(마지막은 GaN층)
다중 양자 우물 구조의 활성층(9) GaN(250)＋InGaN(28)/GaN(15. 6)×5 주기
초격자 p형층(10) p-AlGaN(40)/p-InGaN(25)×5 주기＋p-AlGaN층
p측 컨택트층(11) 1200
표 2
샘플 No. 막두께비 Mg：GaN층(11a) Si：GaN층(11b)
샘플1 9：1 108Å 12Å
샘플2 7：3 84Å 36Å
샘플3 5：5 60Å 60Å
단, 본 실시예 1에 있어서, GaN층(11a)의 Mg도프량은 1×1020cm-3으로 하고, GaN층(11b)의 Si도프량은 5×1018cm-3 으로 하였다.
또한, 각 샘플은 1개의 GaN층(11a)과 1개의 GaN층(11b)을 1 주기로 하여 10 주기로 하였다.
이상과 같이 제작한 샘플 1∼3에 대하여 각각 정전파괴전압을 평가한 결과를 도 2의 그래프에 나타낸다.
한편, 도 2의 그래프의 세로축은 기준샘플(비교예)의 정전파괴전압에 의해 규격화한 값으로 나타내고 있다. 이 기준 샘플은 p측 컨택트층을 Mg가 1×1020cm-3 도프된 GaN로 이루어지는 단층으로 한 것 이외에는 실시예 1과 같이 구성되어 있다.
도 2의 그래프에 나타내는 바와 같이, 본 실시예 1의 샘플 1∼3의 어느 샘플에 대해서도, 정전파괴전압이 비교예보다 향상된 것이 확인되었다.
또한, 이것에 의해 막두께비를 7：3으로 함으로써, 정전파괴전압을 가장 높게 할 수 있는 것이 확인되었다.
실시예 1의 변형예.
실시예 1에서는 초격자 p형층과 p형 컨택트층(11)의 사이에, 불순물 농도가 낮은 AlGaN 또는 GaN층을 형성할 수가 있어, 이에 의해 정전 내전압을 보다 높일 수 있다. 이 저농도 AlGaN 또는 GaN층은 바람직하게는 0.5㎛이하, 예를 들면, 0.2㎛의 막두께로 형성한다. 이 층은, 언도프로 형성해도 되고, p형 불순물, 예를 들면 Mg를 도프하면서 형성하여도 되지만, Mg를 도프하면서 형성하는 경우에는, 인접하는 층의 Mg농도보다 낮아지도록 한다. 이와 같이 하면, 실시예 1의 소자와 비교하여, 보다 정전 내전압을 높일 수 있다.
실시예 2.
실시예 1의 샘플 1∼3에, Mg도프 GaN층(11a)의 막두께를 36Å으로 하고, Si도프 GaN층(11b)의 막두께를 84Å로 한 샘플 4를 더하여, 각 샘플에 대해 각각 Si도프 GaN층(11b)에 있어서의 Si도프량을 0∼1.5×1019cm-3까지 변화시켜 각 샘플에 대하여 순방향전압과 발광출력을 평가하였다.
그 결과를 도 3 및 도 4에 나타낸다.
이 도 3에 나타내는 바와 샘플 1∼3에서는 순방향전압을 상승시키지 않는 것이 확인되었고, 도 4에 나타내는 바와 같이 발광 출력에 대해서는 샘플 1∼4는 모두 기준 샘플과 동등 또는 그 이상인 것이 확인되었다.
또한, 도 4의 E+18및 E+19는, 각각(×1018) 및(×1019)을 의미하는 것으로, 단위는 cm-3이다.
실시예 3.
실시예 3에서는, Mg도프 GaN층(11a)과 Si도프 GaN층(11b)과의 적층 주기를 10주기로 고정하고, Mg도프 GaN층(11a)의 막두께를 84Å로 하고, Si도프 GaN층(11b)의 막두께를 36Å으로 한 샘플에 있어서, Si도프 GaN층(11b)의 Si도프량을 1.0×1018/cm3, 2.5×1018/cm3, 5×1018/cm 3로 한 3종류의 샘플을 제작하여, 그 정전파괴전압을 측정하였다.
그 결과를 도 5에 나타낸다.
도 5에 나타내는 바와 같이, Si도프 GaN층(11b)의 Si도프량이 증가할수록, 정전파괴전압이 향상되는 것이 확인되었다.
실시예 4.
실시예 4에서는 Mg도프 GaN층(11a)과 Si도프 GaN층(11b)과의 막두께비를 7：3으로 고정하고, 그 주기를 바꾼 아래의 표 3의 5종류의 샘플을 제작하여, 각각 순방향전압, 발광출력 및 정전파괴전압에 대하여 측정하였다.
표 3
샘플 No. 주기 Mg：GaN층(11a) Si：GaN층(11b)
샘플 4－1 1 494Å 212Å
샘플 4－2 5 147Å 63Å
샘플 4－3 10 84Å 36Å
샘플 4－4 15 56Å 24Å
샘플 4－5 30 28Å 12Å
여기서, Si도프 GaN층(11b)의 Si도프량은 5×1018/cm3로 하였다.
그 결과를 도 6, 도 7 및 도 8에 나타낸다.
도 6 및 도 7에 나타내는 바와 같이, 순방향전압 및 발광출력은 적층 주기의 횟수에는 거의 의존하지 않는다는 것이 확인되었다.
또한, 도 8에 나타내는 바와 같이, 정전파괴전압은 10 주기인 경우가 가장 높아졌고, 다음은 15 주기의 경우였다.
실시예 5.
실시예 5에서는 Mg도프 GaN층(11a)의 막두께(84Å)와 Si도프 GaN층(11b)의막두께(36Å)의 비를 7：3으로 하고, 그것을 1주기로하여 10주기 반복해서 구성한 컨택트층에 있어서, Si도프 GaN층(11b)의 Si도프량을 0~1.5×1019/cm3의 범위에서 여러 가지로 변화시켜 순방향 전압과 발광출력을 평가하였다.
그 결과를 도 9 및 도 10에 나타낸다.
도 9에 나타내는 바와 같이, 발광출력 및 순방향전압은 Si도프 GaN층(11b)의 Si도프량에는 거의 의존하지 않는다는 것이 확인되었다.
실시예 6.
실시예 6에서는 Mg도프 GaN층(11a)의 막두께(84Å)와 Si도프 GaN층(11b)의 막두께(36Å)의 비를 7：3으로 하고, 그것을 1주기로하여 10주기 반복하여 구성한 컨택트층에 있어서, Si도프 GaN층(11b)의 Si도프량을 0~1.5×1019/cm3의 범위에서 여러 가지로 변화시킨 각 샘플에 있어서, 홀 측정을 열어닐의 전후에 행하였다.
단, 열처리는 650℃, 30분간 행하다.
그 결과를 도 11에 나타낸다.
그 결과 Si도프 GaN층(11b)에 5×1018/cm3, 1×1019/cm3의 비교적 도프량이 많은 샘플에 대해서는, 열어닐에 의해 저항률의 감소가 현저한 것이 확인되었다.
또한, 이러한 저항률은 p-컨택트층을 p-GaN의 단층막으로 구성했을 경우의 저항률인 10Ω·㎝보다 낮은 값이며, 본 출원의 Mg도프 GaN층(11a)과 Si도프 GaN층(11b)가 교대로 적층되어 이루어진 컨택트층은 저저항화에도 효과적임이 확인되었다.
이상, 상세하게 설명한 바와 같이 본 발명에 따른 질화물 반도체소자는 상기 p형 컨택트층 내에 pn접합이 형성되어 있으므로, 양의 역방향으로 전압이 인가되었을 경우의 정전파괴전압(정전 내전압)을 높일 수 있으며, 리크 전류를 작게 할 수 있다. 이에 의해, 보다 높은 정전 내전압이 요구되는 용도에 적용하는 것이 가능해진다.

Claims (15)

  1. 질화물 반도체로 이루어지는 p측층과 n측층 사이에 질화물 반도체로 이루어지는 활성층을 가지는 질화물 반도체 소자로서,
    상기 활성층은, InGaN의 우물층과 GaN의 장벽층의 다중양자 우물구조이고,
    상기 p측층은,
    p형 질화물 반도체층과 n형 질화물 반도체층이 번갈아 적층되고, p형 질화물 반도체층 위에 p 오믹전극이 형성되어 이루어지는 p측 콘택트층과,
    상기 p측 컨택트층과 활성층 사이에, AlGaN, GaN, InGaN 중 적어도 어느 하나를 가지는 클래드층과,
    상기 p측 컨택트층과 상기 클래드층의 사이에 설치되며, 인접하는 층보다 Mg 농도가 낮은 AlGaN 또는 GaN을 가지는 것을 특징으로 하는 질화물 반도체 소자.
  2. 제 1 항에 있어서,
    질화물 반도체로 이루어지는 p측층과 n측층 사이에 질화물 반도체로 이루어지는 활성층을 가지는 질화물 반도체 소자로서,
    상기 활성층은, InGaN의 우물층과 GaN의 장벽층의 다중양자 우물구조를 가지고,
    상기 p측층은,
    p형 질화물 반도체층과 n형 질화물 반도체층이 번갈아 적층되고, p형 질화물 반도체층 위에 p 오믹전극이 형성되어 이루어지는 p측 컨택트층과,
    상기 p측 컨택트층과 활성층 사이에, AlGaN, GaN, InGaN 중 적어도 어느 하나를 가지는 클래드층과,
    상기 p측 컨택트층과 상기 클래드층 사이에 설치되며, 인접하는 층보다 Mg 농도가 낮은 AlGaN 또는 GaN을 가지고,
    상기 n측층은,
    활성층에 접하며, GaN과 InGaN의 초격자 n형층을 가지는 질화물 반도체 소자.
  3. 제 1 항에 있어서,
    상기 클래드층은 p-AlGaN으로 이루어지는 제1층과 p-InGaN 혹은 p-GaN으로 이루어지는 제2층을 번갈아 형성하여 이루어지는 초격자 p형층인 질화물 반도체 소자.
  4. 제 2 항에 있어서,
    상기 클래드층은 p-AlGaN으로 이루어지는 제1층과 p-InGaN 혹은 p-GaN으로 이루어지는 제2층을 번갈아 형성하여 이루어지는 초격자 p형층인 질화물 반도체 소자.
  5. 제 1 항에 있어서,
    상기 p형 질화물 반도체층에는 Mg가 도프되며, Mg의 도프량은 1×1018/cm3~1×1021/cm3인 질화물 반도체 소자.
  6. 제 2 항에 있어서,
    상기 p형 질화물 반도체층에는 Mg가 도프되며, Mg의 도프량은 1×1018/cm3~1×1021/cm3인 질화물 반도체 소자.
  7. 제 3 항에 있어서,
    상기 p형 질화물 반도체층에는 Mg가 도프되며, Mg의 도프량은 1×1018/cm3~1×1021/cm3인 질화물 반도체 소자.
  8. 제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
    상기 p 오믹전극은, 상기 p측 컨택트층 위의 전면에 형성되며, 상기 p 오믹전극 위의 일부에 p 패드전극이 형성되어 있는 반도체 발광소자인 것을 특징으로 하는 질화물 반도체 소자.
  9. 각각 복수의 질화물 반도체층으로 이루어지는 p측층과 n측층 사이에 질화물 반도체로 이루어지는 활성층을 갖는 질화물 반도체 소자로서,
    상기 p측층은 p 오믹전극을 형성하는 층으로서 p측 컨택트층을 포함하고,
    상기 p측 컨택트층은 p형 질화물 반도체층과 n형 질화물 반도체층이 번갈아 적층되어 이루어지는 것을 특징으로 하는 질화물 반도체 소자.
  10. 제 9 항에 있어서,
    상기 n형 질화물 반도체층에 대한 p형 질화물 반도체층의 막두께비(p형 질화물 반도체층의 막두께/n형 질화물 반도체층의 막두께)가 1이상 9이하로 설정된 질화물 반도체 소자.
  11. 제 9 항에 있어서,
    상기 n형 질화물 반도체층의 막두께가 60Å 이하인 질화물 반도체 소자.
  12. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 n형 질화물 반도체층에는 Si가 도프되고, 상기 p형 질화물 반도체층에는 Mg가 도프되어 있는 질화물 반도체 소자.
  13. 제 9 항 내지 제 11 항 중 어느 한 항에 있어서,
    상기 n형 질화물 반도체층은 Si가 도프된 GaN로 이루어지고, 상기 p형 질화물 반도체층은 Mg가 도프된 GaN로 이루어지는 질화물 반도체 소자.
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