KR100870624B1 - 반도체막, 반도체 디바이스 및 그것들의 제조방법 - Google Patents

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

기판상에 박막 트랜지스터를 이용한 집적 회로를 갖는 반도체 디바이스의 제조 방법에 관한 기술에 대하여, 왜곡(distortion)이 있는 비정질 실리콘막(amorphous silicon film)을 형성하기 위한 조건을 제공하는 것을 과제로 한다. 스퍼터링 법을 이용하여, 비정질 실리콘막의 성막(成幕)에 있어서, 주파수를 15kHz 내지 25kHz, 성막 전력을 0.5 내지 3kW의 조건으로 하는 것으로 Ar을 10×1020/cm3 이상으로 비정질 실리콘막에 충분히 함유시키는 것이 가능하여, 왜곡된 비정질 실리콘막을 제조하는 것이 가능하다.
반도체막, 반도체 디바이스, 비정질 실리콘막, 비정질 반도체막, 박막 트랜지스터

Description

반도체막, 반도체 디바이스 및 그것들의 제조방법{Semiconductor Film, Semiconductor Device and Method for Manufacturing Same}
도 1a 내지 도 1g는 본 발명의 반도체 디바이스에 대한 제조 공정을 도시하는 도면.
도 2는 스퍼터링 법(RF 방식)에 의해 성막된 실리콘막에 있는 Ar 농도를 보여주는 SIMS 데이터(성막 압력 의존성).
도 3은 스퍼터링 법(RF 방식)에 의해 성막된 실리콘막에서의 성막 압력과 내부 응력 사이의 관계를 나타내는 그래프.
도 4는 스퍼터링 법(RF 방식)에 의해 성막된 실리콘막에서의 Ar 농도와 내부 응력 사이의 관계를 나타내는 그래프.
도 5는 스퍼터링 법(RF 방식)에 의해 성막된 실리콘막에서의 Ar 농도를 나타내는 SIMS 데이터(RF 전력 의존성).
도 6은 스퍼터링 법(DC 방식)에 의해 성막된 실리콘막에서의 Ar 농도를 나타내는 SIMS 데이터.
도 7a 내지 도 7f는 전자 기기의 응용예를 도시하는 도면.
도 8a 내지 도 8d는 전자 기기의 응용예를 도시하는 도면.
도 9a 내지 도 9c는 전자 기기의 응용예를 도시하는 도면.
본 발명은 스퍼터링 법에 의한 비정질 구조를 갖는 반도체막을 제조하는 방법, 그 반도체막을 사용하는 박막 트랜지스터(이하 TFT라 함)에 의해 구성되는 회로를 포함하는 반도체 디바이스 및 그 반도체 디바이스의 제조 방법에 관한 것이다. 더 구체적으로, 본 발명은 액정 표시 디바이스로 대표되는 전기-광학 디바이스 및 그것의 일부로서 그러한 전기-광학 디바이스가 설치된 전자 장치에 관한 것이다.
본 명세서에서, 반도체 디바이스는 반도체 특성들을 이용함으로써 기능하는 전체 디바이스들을 가리킨다. 전기-광학 디바이스, 반도체 회로 및 전자 기기는 모두 반도체 디바이스이다.
박막 트랜지스터(이하 TFT라 함)는 결정질 구조를 갖는 반도체막을 사용하는 전형적인 반도체 소자로서 알려져 있다. TFT는 유리 또는 그와 비슷한 것으로 만들어진 절연 기판 상에 집적 회로를 형성하는 기술로서 주목된다. 그리고 액정 표시 디바이스가 통합된 드라이버 회로 및 그와 비슷한 것이 실용적으로 사용되고 있다. 종래 기술에 따르면, 플라즈마 CVD 법 또는 저압 CVD 법에 의해 성막된 비정질 반도체막은, 결정 구조를 갖는 반도체막을 생성하기 위해 열처리 또는 레이저 어닐 법(laser anneal method, 레이저 광 조사(照射)에 의해 반도체막을 결정화하는 기술)에 의해 처리된다.
상기와 같이 제조된 결정질 반도체막은 많은 수의 결정 입자들의 집합체이므로, 그것의 결정 방향(crystal orientation)은 임의의 방향으로 향하여 제어불능이 되고, 이것은 TFT의 특성의 감소를 유발한다. 그러한 문제점을 해결하기 위해, 니켈과 같은 반도체막의 결정화를 촉진하는 금속 원소를 첨가함으로써 반도체막을 제조하는, 일본 특허 출원 No. Hei 7-183540에서 공개된 것과 같은 기술이 있다. 상기 기술에 의해, 결정화에 요구되는 가열 온도 감소 효과와 더불어 결정 방향의 방향 특성이 단일 방향으로 개선될 수 있다. TFT가 이 기술로 생성되는 결정질 반도체막으로 만들어질 때, 서브-임계치 계수(subthreshold coefficient)(S 값)는 전계 효과 이동도(electric field effect mobility)의 개선과 더불어 감소한다. 그에 의해, 정적 특성이 급속도로 개선되는 것이 가능하다.
그러나, 결정화를 촉진시키기 위해 금속 원소가 첨가되기 때문에, 결정질 반도체막의 내부 또는 표면에 금속 원소가 남아있게 되고, 그로인해 얻어진 소자의 특성이 변하게 된다. 상기 문제점의 한가지 예는, 오프 전류(off current)가 증가되고 개개 소자들 사이의 변화가 유발된다는 것이다. 다시 말해서, 일단 결정질 반도체막이 형성되면, 결정화에 대한 촉매 작용을 하는 금속 원소가 역으로 불필요하게 된다는 것이다.
인을 사용하는 게터링(gettering)은, 결정질 반도체막의 특정 영역으로부터 그러한 금속 원소를 제거하는 방법으로서 효과적으로 사용된다. 예를 들면, TFT의 소스(source) 및 드레인(drain) 영역들에 인이 첨가되고 그 후 450℃ 내지 700℃ 사이에서 열처리가 행해지며, 그렇게 함으로써 채널 형성 영역으로부터 금속 원소가 쉽게 제거될 수 있다.
인은 이온 도핑 법(PH3 또는 이와 유사한 것을 플라즈마로 분리시키고 그것을 반도체에 주입하기 위해 전계에 의해 PH3의 이온을 가속시키는 방법으로 이온 질량 분리가 기본적으로 수행되지 않는 방법.)에 의해 결정질 반도체막에 주입된다. 게터링에 요구되는 인의 농도는 1×1020/cm3 이상이다. 이온 도핑 법에 의한 인의 첨가는 결정질 반도체막이 비정질이 되도록 유발한다. 그러나, 인의 농도가 증가할 때, 그 후의 어닐(later anneal)에 의한 재결정화가 방해되는 문제가 유발된다. 이에 더해, 높은 농도의 인의 첨가는 도핑에 요구되는 처리 시간에 있어서의 증가를 유발한다는 문제가 발생하고, 그럼으로써, 도핑 과정에서 처리율이 감소된다.
또한, 전도성 타입을 반전시키기 위해 요구되는 붕소의 농도는 p-채널 TFT의 소스 영역 및 드레인 영역에 첨가되는 인 농도의 1.5 내지 3배 정도이다. 따라서, 위에서 언급된 재결정화의 어려움에 더하여 소스 영역 및 드레인 영역의 저항이 증가되는 문제가 유발된다.
본 발명은 이러한 문제점들을 해결하기 위한 수단이다. 본 발명은 결정화를 촉진하는 금속 원소를 사용하여 결정 구조를 갖는 반도체막을 얻은 후에 효과적으로 반도체막에 남아있는 금속 원소를 제거하는 기술을 제공하는 목적을 갖는다.
게터링 기술은 단결정 실리콘 웨이퍼(single-crystal silicon wafer)를 사용하는 집적 회로를 제조하는 기술에 있어서 주된 기술로서 자리매김되어 있다. 게터링은 반도체에 도입된 금속 불순물 원소를 특정 에너지에 의해 게터링 사이트로 모으는 기술로서 알려져 있고, 그것에 의해, 디바이스의 액티브 영역에서 불순물 농도를 감소시킨다. 이것은 대략 2가지, 즉, 외부 게터링(extrinsic gettering) 및 내부 게터링(intrinsic gettering)으로 나뉜다. 외부 게터링은 게터링 효과를 제공하기 위해 바깥쪽으로부터 왜곡 필드(distortion field) 또는 화학적 동작을 가한다. 이것은 단결정 실리콘 웨이퍼의 뒷 표면으로부터 고농도 인을 확산시키는 게터링을 포함한다. 인을 사용하는 상기 게터링은 또한 외부 게터링 중 한가지로서 고려된다.
반면에, 내부 게터링은 단결정 실리콘 웨이퍼 안에서 유발된 산소가 포함된 격자 결함(lattice defect)의 왜곡 필드의 사용으로서 알려진다. 격자 결함 또는 격자 왜곡을 사용하는 그러한 내부 게터링 상에서 주목되는 본 발명은, 대략 10 내지 100 nm의 두께를 갖는 결정-구조의 반도체막에 적용하기 위한 다음 수단을 이용한다.
본 발명은, 절연 표면상에서 금속 원소를 사용함으로써 제 1 결정화 반도체막을 형성하는 단계, 에칭 스톱퍼(etching stopper)(배리어층(barrier layer))를 형성하는 단계, 불활성 가스 원소를 포함하는 제 2 반도체막(게터링 사이트)을 형성하는 단계, 게터링 사이트로 금속원소를 게터링하는 단계 및 상기 제 2 반도체막을 제거하는 단계를 포함한다.
본 발명에서, 상기 게터링 사이트를 형성하는 단계는, 반도체 타깃(semiconductor target)과 불활성 가스 원소를 포함하는 공기에서의 글로우 방전(glow discharge)을 갖는 스퍼터링 법을 사용하여 고농도의 불활성 가스 원소를 포함하는 비정질 반도체막, 전형적으로는 비정질 실리콘막을 형성하는 단계이다. 반도체에 어떤 전도성 타입을 제공하기 위해 불순물 원소(인, 비소, 붕소 또는 그와 같은)를 포함하는 반도체 타깃(특정 저항값: 0.01 내지 1000 Ω·㎝)이 사용될 수 있을 것이다. 실리콘, 실리콘-게르마늄 또는 실리콘 탄화물의 타깃이 형성될 비정질 구조의 반도체막에 대응하여 사용된다. 물론, 실리콘 화합물을 형성하는 경우에, 실리콘 타깃 및 동일 원소의 타깃은 형성을 위한 동시 발생 스퍼터링을 수행하기 위해 함께 제공된다. 그렇지 않으면, 반작용 스퍼터링이, 동일한 원소를 포함하는 반작용 가스를 주입하는 것과 함께 만들어질 수 있다.
DC로 설계된 스퍼터 장치에 의해 형성된 반도체막과 비교하여 RF로 설계된 스퍼터 장치에 의해 형성된 반도체막은 1×1019내지 1×1022/cm3의 더 높은 농도, 바람직하게는 1×1019내지 1×1021/cm3, 더 바람직하게는 1×1020내지 6×1020/cm3의 불활성 가스 원소를 포함할 수 있다.
상기 설명에서 개시된 반도체막을 제조하는 방법에 관한 본 발명은 글로우 방전이 0.1 Pa 내지 5 Pa의 성막 압력으로 성막실(deposition chamber)에 불활성 가스를 도입하고 교류를 인가함으로써 유발되는 스퍼터링 법에 의해 표면상에 1×1019/cm3내지 1×1022/cm3의 불활성 가스 원소를 포함하는 비정질 반도체막을 형성하는 것을 특징으로 하는 비정질 반도체막을 제조하는 방법이다. 성막실 내의 성막 압력이 더 낮아질수록, 불활성 가스 원소는 막에서 더 높은 농도로 포함될 수 있다.
상기 구조에서, 글로우 방전을 유발하기 위한 RF 전력 밀도는 0.137W/cm2 내지 6.847W/cm2(여기에서 직경 30.5cm를 갖는 전극을 사용하고, RF 전력:0.1 kW 내지 5 kW)이다. RF 전력 밀도가 낮아질수록, 불활성 가스 원소는 막에서 더 높은 농도로 포함될 수 있다.
상기 구조에서, 성막실 내에서 1.5 Pa 이하의 성막 압력 하에서 성막을 실행하는 것이 더 바람직하다. 글로우 방전을 여자시키기 위해, 1kHz 내지 30MHz, 바람직하게는 10 내지 20MHz의 고주파 전력이 인가된다. 기판의 온도는 상온이 될 것이고, 30℃ 이하라면 문제될 것이 없다.
불활성 가스 원소에 의해 스퍼터링된 원자들은 흩뿌려질 운동 에너지를 얻는다. 그들 중 일부가 성막되어 기판 상에서 코팅으로 형성된다. 성막 압력을 낮춤으로써, 가스 상태의 스퍼터링된 원자들과 불활성 가스 원소 사이에 충돌의 확률이 감소되고, 따라서 고에너지 원자들이 기판에 도착하여 그 위에 성막된다. 무선 주파수 방전이 전자 에너지로 하여금 여자된 불활성 가스 원자들 및 이온화된 불활성 가스 원소를 증가시키도록 강화하고 그럼으로써 막의 성장 표면에서의 상호작용을 촉진시킨다는 것을 고려할 수 있다. 결과적으로, 불활성 가스 원소를 막으로 통합시키는 확률에서의 증가가 있다. 따라서, 앞서의 농도로 불활성 가스 원소를 포함하는 비정질 구조의 반도체막을 형성하는 것이 가능하다.
상기 구조에서, 불활성 가스는 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류이다. 특히, 실리콘보다 더 큰 원자 반지름을 갖는, 전형적으로는 Ar과 같은 원자수를 갖는 불활성 가스 원소가 바람직하다.
앞서의 제조 방법으로 얻어진 반도체막은, 막 내부 응력이 압축 응력인 1×1019/cm3 내지 1×1021/cm3의 농도로 불활성 가스 원소를 포함하는 것을 특징으로 하는 비정질 반도체막이다. 첨언하면, 성막실 내에서의 성막 압력이 낮아짐에 막의 내부 응력은 증가하고, 반면에 RF 전력 밀도가 감소함에 따라서, 막의 내부 응력은 감소한다.
첨언하면, 앞선 농도로 비정질 반도체막에 불활성 가스 원소를 첨가함으로써, 왜곡이 반도체막에 제공될 수 있다. 비정질 실리콘막의 밀도가 대략 5×1022/cm3이기 때문에, 왜곡 필드는 0.25 원자% 이상의 아르곤을 첨가함으로써 형성될 수 있다. 아르곤과 같은 불활성 가스는 실리콘과 결합하지 않고 격자에 삽입되어 실리콘의 원자 위치에 왜곡을 유발하고 내부 응력을 발생시킨다. 원자들을 상호 반발시키는 방향으로 동작하는 응력은 압축 응력이다.
일반적으로, 내부 응력은 인장 응력 및 압축 응력을 포함한다. 박막이 기판에 대해 상대적으로 수축하려고 할 때, 기판은 상기 박막이 수축되는 것을 막는 방향으로 박막을 당기는 안쪽으로 변형된다. 이것이 인장 응력이라고 불리운다. 반면에, 박막이 확장하려고 할 때, 기판은 압축되고 박막에 대해 바깥쪽으로 변형된다. 이것은 압축 응력이라고 불리운다. 설명에서, 압축 응력은 마이너스(-)로 표시되고 인장 응력은 플러스(+)로 표시된다.
비정질 반도체막이 왜곡을 갖고 따라서 게터링 사이트를 얻고, 그로서 이용될 때, 높은 게터링 능력을 갖는 비정질 반도체막을 제공하는 것이 가능하다. 그렇지 않으면, 만일 디바이스 활성 영역(활성층)으로서 이용된다면, 그것은 전자 및 홀 이동도를 개선할 수 있다.
반도체 디바이스를 제조하는 방법에 관한 본 발명은 다음과 같은 단계를 포함하는 설명에 공개된다.:
절연 표면 상에 제 1 비정질 반도체막을 형성하는 제 1 단계;
비정질 구조를 갖는 상기 제 1 반도체막에 금속 원소를 첨가하는 제 2 단계;
상기 제 1 비정질 반도체막을 결정화하여 제 1 결정화 반도체막을 형성하는 제 3 단계;
상기 제 1 결정화 반도체막의 표면 상에 배리어층을 형성하는 제 4 단계;
스퍼터링 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 제 5 단계;
상기 제 1 결정화 반도체막에서 금속 원소를 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 금속 원소의 게터링을 실행하는 제 6 단계;
상기 제 2 반도체막을 제거하는 제 7 단계를 포함한다.
상기 구조에서, 상기 제 2 반도체막은, 0.137W/cm2 내지 6.847W/cm2의 RF 전력 밀도로 글로우 방전을 유발하기 위해 0.1 Pa 내지 5 Pa의 성막 압력으로 성막실에 불활성 가스를 도입하는 스퍼터링 법에 의해 형성된다.
동시에, 상기 구조에서, 금속 원소는 실리콘의 결정화를 촉진하고 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류이다.
동시에, 상기 구조에서, 상기 불활성 가스는 He, Ne, Ar, Kr 및 Xe로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류이다. 상기 반도체막에서 그러한 이온들을 함유함으로써, 댕글링 결합(dangling bond) 또는 격자 결함이 형성되고 그럼으로써 게터링 사이트를 형성하게 된다.
동시에, 스퍼터링 법을 사용하여, 성막 스테이지에서 불활성 가스 원소를 포함하는 제 2 반도체막을 얻은 후에, 불활성 가스 원소들 H, H2, O, O2 및 P로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류는 제 2 반도체막에 첨가될 수 있다. 복수의 원소들의 첨가는 멀티플라잉 패션(multiplying fashion)으로 게터링 효과를 제공한다.
따라서 상기 제조 방법에 의해서 얻어진 반도체막은 게터링 사이트를 제공하기 위해 왜곡 사이트를 갖는 반도체막으로서 적합화된다. 그러한 왜곡을 갖는 반도체의 응용은 반드시 게터링 사이트에 국한되지는 않는다. 예를 들면, 기술 분야가 상이할지라도, 새롭게 개선되는 트랜지스터 성능에 대한 기술로서, 응력 왜곡과 함께 인가되는 왜곡-결정화에 대한 기술의 제안이 있다. 실리콘 결정에 왜곡을 제공함으로써, 전자 및 홀 이동성이 대역 구조 변화로 인하여 개선된다는 것이 확인되어 왔다. 이것은 신세대 기술로서 기대된다(응용 물리, vol.69[11](2000-11) p.1315-1319). 그러한 기술은 또한 이제부터 TFT와 같은 박막들을 사용하는 디바이스들에 더 적용될 것이라는 것이 고려될 수 있다.
더 나아가, 본 발명의 불활성 가스 원소를 포함하는 비정질 반도체막은 실시예 1 및 다른 일반적인 반도체막들에 설명된 방법과 다른 방법에 의해서 결정화된 반도체막을 위한 게터링 사이트로서 사용될 수 있다.
비정질 실리콘막을 포함하는 반도체 디바이스에서, 본 발명의 반도체 디바이스는 다음과 같은 특성이 있다.: 비정질 실리콘막에서의 Ar 농도는 1×1019 내지 1×1022/cm3, 바람직하게는 1×1019 내지 1×1021/cm3, 더 바람직하게는 1×1020 내지 6×1020/cm3까지이다. 첨언하면, 산소, 탄소 또는 질소의 불순물 농도는 5×1015/cm3 이하이다. 본 발명의 반도체 디바이스는 Ar을 1×1020/cm3이상의 농도로 비정질 구조 반도체막에 포함하고 있기 때문에, 왜곡을 갖는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다. 동시에, 비정질 실리콘막에서의 Ar 농도가 1×1020 내지 6×1020/cm3의 범위 안에 있기 때문에, 쉽게 벗겨지지 않는 막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
동시에, 비정질 실리콘막을 포함하는 반도체 디바이스에서, 본 발명의 반도체 디바이스는 다음과 같은 특징이 있다.: 비정질 실리콘막에서의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2의 범위에 있다. 본 발명의 반도체 디바이스는 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2 범위의 비정질 실리콘막에서의 압축 응력을 갖고 있기 때문에, 왜곡을 갖고 쉽게 벗겨지지 않는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
상기 본 발명의 반도체 디바이스의 제조 방법은, 비정질 실리콘막을 형성하는 반도체 디바이스의 제조 방법에 있어서, 실온(22 내지 28℃ 바람직하게는 25℃ )에서, RF(1kHz 내지 30 MHz까지, 바람직하게는 10 내지 20MHz)로 인한 방전과 함께, 성막 압력을 0.2 내지 1.0 Pa의 범위로 유지하는 동안, Ar 공기중에서 실리콘 타깃을 사용한 스퍼터링 법에 의해 비정질 실리콘막을 형성하는 반도체 디바이스의 제조 방법이다. 본 발명의 반도체 디바이스 제조 방법에 있어서, 성막 압력이 0.2 내지 1.0 Pa 로 유지되고 RF(1kHz 내지 30MHz, 바람직하게는 10 내지 20MHz)에 의한 방전이 실행되기 때문에, 본 발명의 반도체 디바이스는 1×1020내지 6×1020/cm3 범위의 비정질 실리콘 층의 Ar 농도를 갖고 -10.0×1010dynes/cm2내지 -5.0×109dynes/cm2 범위의 비정질 실리콘 층의 압축 응력을 갖는다. 따라서, 왜곡을 갖고 쉽게 벗겨지지 않는 비정질 실리콘막을 갖는 반도체 디바이스를 제조하는 것이 가능하다.
본 발명의 실시예가 이제 설명될 것이다.
이 실시예 모드는 스퍼터링 법에 의해 성막된 비정질 실리콘막에서 불활성 가스 원소(Ar)의 농도와 성막 압력 사이의 관계를 얻는다. 실험 과정은 이하에서 보여진다.
불활성 가스 원소를 포함하는 비정질 실리콘막이 RF 전원을 사용하는 스퍼터 장치에 의해 유리 기판상에 형성된다. 실리콘 타깃을 사용하여, 주파수는 1kHz 내지 30MHz, 바람직하게는 10 내지 20MHz로 설정하고, Ar은 성막실로 흘러들어 간다. RF 전력(전극 크기: 직경 30.5cm)는 0.1 내지 5kW(여기서는 1.2kW)이고, 기판 온도는 실온(22 내지 28℃ , 여기서는 25℃)이다. 성막이 0.2㎛로 만들어질 때마다 성막 압력을 변화시키면서 비정질 층들이 다른 것 위에 하나씩 형성된다. 성막 압력은 방전면 상의 컨덕턴스 밸브에 의해 조정된다. 유리 기판 상에서, 성막 압력 0.2, 0.4, 0.6, 0.8, 1.0 및 1.2 Pa의 각 상태 하에서 0.2㎛의 두께로 성막이 차례로 만들어진다. SIMS(secondary ion mass spectroscopic method)에 의해 성막된 막에서 Ar 원자 농도에 대한 측정이 이루어진다.
얻어진 결과가 도 2에 보여진다. 도 2에서, 종축은 아르곤 원자 농도를 표시하고 반면에 횡축은 샘플 표면으로부터의 깊이를 표시한다. 이에 더하여, 종축 상에 제 2 이온 강도를 두고 횡축 상에 샘플 표면으로부터의 깊이를 둠으로써 도 2는 실리콘 이온 강도를 또한 보여준다.
도 2로부터, 성막 압력이 낮아짐에 따라, 막에서의 아르곤 원자 농도가 증가하여 게터링 사이트에 적합해진 막 성막을 가능하게 한다는 것이 이해될 수 있다. Ar 가스 및 리코일 원자(타깃 표면에서 반사되는 Ar 원자) 사이의 반응실 내에서의 충돌 확률은 스퍼터 성막 압력에서의 감소와 함께 감소하기 때문에, 성막 압력에 있어서의 감소와 함께 막에서의 Ar 원자 농도가 증가한다는 사실은, 리코일 원자들(recoil atoms)이 기판에 도달할 준비가 되도록 하는 이유를 포함한다.
그리고 나서, 도 2에서 사용된 샘플과 동일한 것을 사용함으로써 비정질 실리콘막에서의 내부 응력에 대한 측정이 이루어진다. 획득된 결과는 도 3 및 도 4에 도시된다.
도 3은, 막에서의 내부 응력과 성막 압력 간의 관계를 보여주고 있고, 성막 압력이 작아질수록 압축 응력이 증가함을 보여주고 있다.
한편, 도 4는, 막에서의 내부 응력과 Ar 농도와의 관계를 보여주고 있고, 막 에서의 Ar 농도가 높아질수록 압축 응력이 증가함을 보여주고 있다. 예를 들면, 스퍼터에서 1.0 Pa의 성막 압력으로 성막된 비정질 실리콘막은 원자 농도 1×1020/cm3의 Ar을 포함하고 있고, 압축 응력(약 -4.7×109dynes/cm2)을 보여주고 있다. 한편, 도 2에 도시한 바와 같이, 성막 압력 0.2 Pa로 성막된 비정질 실리콘막은, 원자 농도 6×1020/cm3의 Ar을 포함하고 있고, 압축 응력(약 -9.47×109dynes/cm2)을 보여주고 있다. 덧붙여 말하면, 본 발명의 발명자들은, 비정질 실리콘막이 벗겨지지 않는 압축 응력의 하한을 -10.0×1010dynes/cm2으로 추정하고 있다. 따라서, 나중의 열처리 동안 막의 벗겨짐이 발생하지 않고, 왜곡을 갖는 비정질 실리콘막을 제조하기 위해서는, 스퍼터의 성막 압력을 0.2 내지 1.0 Pa로 설정하면 좋다. 이러한 스퍼터의 성막 압력하에서, 비정질 실리콘막 중의 Ar 농도는, 1×1020 내지 6×1020/cm3까지이고, 비정질 실리콘막의 내부 응력은, -10.0×1010dynes/cm2 내지 -5.0×109 dynes/cm2이 된다.
이러한 실험 결과로부터, 왜곡이 있는 비정질 실리콘막을 TFT의 활성층으로서 사용하는 경우에는, 도 2, 도 3 및 도 4를 이용하여 성막 압력 및 내부 응력을 적당히 설정함으로써 형성될 것이다.
그 후, 스퍼터링 법으로 성막시킨 비정질 실리콘막에서 불활성 가스 원소(Ar)의 농도와 RF 전력(또는 RF 전력 밀도) 간의 관계를 얻는다. 이하에 실험 절차가 도시된다.
RF 전원을 사용하는 스퍼터 장치로 유리 기판 상에 불활성 가스 원소를 함유하는 비정질 실리콘막을 성막시킨다. 실리콘 타깃(저항율 10 Ωcm)을 이용하여, 주파수를 1kHz 내지 30MHz, 바람직하게는 10 내지 20MHz로 하고, 성막실로 Ar을 50sccm 흘려서, 성막 압력을 0.1 내지 5 Pa (여기에서는 0.4 Pa)로 하고, 기판 온도를 300℃이하(여기에서는 150℃)로 하는 조건 하에서, 0.2㎛의 두께로 층이 형성될 때마다 RF 전력을 순차적으로 변경함으로써 적층들이 형성된다. 전극 크기는 직경 30.5cm이다. RF 전력밀도는 RF 전력을 전극 면적으로 나눈 값을 의미한다. 유리 기판상에서, RF 전력을 0.4, 0.5, 1, 3kW로 하는 각 조건하에서, 0.2 ㎛의 두께로 순서대로 형성된다. 2차 이온 질량 분석법(SIMS)에 의해 성막된 막에서 Ar의 원자 농도를 측정한다.
얻어진 결과는 도 5에 도시된다. 도 5에서, 종축은 Ar의 원자 농도, 횡축은 샘플 표면으로부터의 깊이를 보여주고 있다. 덧붙여서, 실리콘 이온 강도가 또한 도 5에 도시되며, 여기서 2차 이온 강도는 종축에 취해지고 샘플 표면으로부터의 깊이는 횡축에 취해진다.
도 5로부터, RF 전력(또는 RF 전력밀도)이 낮아질수록, 막에서의 Ar의 원자 농도가 높아지고 게터링 사이트로서 적합한 막이 형성될 수 있다는 것을 알 수 있다. 또한, RF 전력(또는 RF 전력밀도)을 감소시키면, 내부 응력이 감소될 수 있고, 이것은 막 벗겨짐을 덜 야기한다.
이들 실험 결과로부터, 적절한 게터링 사이트(불활성 가스 원소를 함유한 비정질 실리콘막)는, 도 2 내지 도 5를 이용하여 성막 압력 및 RF 전력(또는 RF 전력 밀도)을 적절히 설정함으로써 형성될 수 있다.
한편, 비교예로서, DC 방식의 스퍼터링 법에 의해 성막된 비정질 실리콘막에서 불활성 가스 원소(Ar) 농도와 성막 압력 간의 관계가 획득된다. 이하에 실험 절차가 도시된다.
DC 전원을 사용한 스퍼터 장치로, 유리 기판 상에 불활성 가스 원소를 함유한 비정질 실리콘막이 형성된다. 실리콘 타깃(저항율 0.2 Ωcm)을 사용하여, 성막실에 Ar을 80sccm을 흘린다. 성막 압력은 3kW의 DC 전력(DC 전력 밀도:2.5W/cm2)과 150℃의 기판 온도로 0.2㎛의 두께마다 변화된다. 성막 압력은 배기측의 컨덕턴스 밸브에 의해 조절됨을 주의한다. 유리 기판상에서, 성막 압력을 각각 0.27, 0.53, 1.06, 1.6 Pa로 하여, 0.2㎛의 두께로 차례로 형성된다. 성막된 막에서 Ar 원자 농도를 2차 이온 질량 분석법(SIMS)으로 측정한다. 얻어진 결과는 도 6에 도시된다. 도 6에서, 종축은 Ar 원자 농도, 횡축은 샘플 표면으로부터의 깊이를 표시하고 있다. 또한, 도 6은 또한 실리콘 이온 강도를 도시하며, 여기서 2차 이온 강도는 종축에 취해지고 샘플 표면으로부터의 깊이가 횡축에 취해진다.
도 6에 나타낸 바와 같이, DC 방식의 스퍼터 장치로 1×1220/cm3 이상의 Ar을 비정질 실리콘 막에 함유시킬 수가 없었다. 이것에 있어서, 본 발명자들은 아마도 성막 레이트에 관한 원인을 고려한다. 도 6에서, 1.06Pa의 Ar 농도는 특정 원인으로 인하여 비정상적이며, 따라서 신뢰할 수 있는 데이터는 아니다.
상기 데이터는, 본 발명이 DC 방식의 스퍼터 장치보다는 막에 불활성 가스 원소를 고농도로 함유시킬 수 있는 RF 방식의 스퍼터 장치를 채용하는 것이 바람직하다는 것을 나타낸다.
상기 구성된 본 발명은, 이하의 실시예에서 더더욱 상세한 설명을 행하도록 한다.
[실시예 1]
본 발명을 이용한 전형적인 TFT의 제조 단계들은 도 1a 내지 도 1g에 간략하게 도시된다.
도 1a는 절연 표면을 갖는 기판(100)이고, 블로킹 층(blocking layer)으로서 기능하는 절연막(101), 및 비정질 구조를 갖는 반도체막(102)을 포함한다.
도 1a에서, 기판(100)은 유리 기판, 석영 기판, 세라믹 기판일 수 있다. 대안적으로, 기판(100)은 실리콘 기판, 금속 기판 또는 스테인리스 기판일 수 있으며, 이것은 기판상에 형성된 절연막을 갖는다. 기판(100)은 공정들 동안 처리 온도를 견디는, 내열성을 갖는 플라스틱 기판을 사용할 수 있다.
우선, 도 1a에 도시한 것과 같이, 기판(100)상에 산화 실리콘막, 질화 실리콘막 또는 산화 질화 실리콘막(SiOxNy) 일 수 있는 하지(primary) 절연막(101)이 형성된다. 대표적인 예에서, 하지 절연막(101)은 2층 구조로 만들어지고, SiH4, HN3, 및 N2O를 반응 가스로 하여 성막시킨 제 1 산화 질화 실리콘 막을 50 내지 100 nm, SiH4, 및 N2O를 반응 가스로 하여 성막시킨 제 2 산화 질화 실리콘막을 100 내지 150 nm의 두께로 적층 형성한 구조가 채용된다. 하지 절연층(101)의 1층으로서 두께 10nm 이하의 질화 실리콘막(SiN막), 혹은 제 2 산화 질화 실리콘막(SiOxNy 막(X≫Y))을 사용하는 것이 바람직하다. 게터링 동안에, 니켈은 보다 높은 산소 농도를 갖는 영역으로 쉽게 이동하려는 경향이 있다. 그러므로 반도체막에 인접한 하지 절연막으로서 질화 실리콘막을 갖는 것이 극히 효과적이다. 대안적으로, 하지 절연막(101)은 제 1 산화 질화 실리콘 막, 제 2 산화 질화 실리콘막, 및 질화 실리콘막을 순차적으로 적층한 3층 구조를 가질 수 있다.
다음으로, 비정질 구조를 갖는, 제 1 반도체막(102)은 하지 절연막(101)상에 형성된다. 제 1 반도체막(102)은, 실리콘을 주로 포함하는 반도체 재료를 사용함으로써 형성된다. 통상적으로, 제 1 반도체막(102)은 비정질 실리콘 막 또는 비정질 실리콘 게르마늄막 등이 적용되고, 플라즈마 CVD 법, 진공 CVD법, 또는 스퍼터링 법에 의해 10 내지 100nm의 두께로 형성된다. 이후의 결정화에서 양질의 결정 구조를 갖는 반도체막을 얻기 위해서는, 비정질 구조를 갖는 제 1 반도체막(102)에 포함된 산소, 질소의 불순물 농도는 5×1018/cm3(2차 이온 질량 분석법(SIMS)에 의해 측정한 원자 밀도) 이하일 수 있다. 이러한 불순물은 이후의 결정화를 방해하는 요인이 되거나, 결정화 후에 있어서도 포획 중심(trapping center)과 재결합 중심(recombination center)의 밀도를 증가시키는 요인이 된다. 따라서, 고순도의 재료 가스를 사용하는 것이 바람직하다. 또한, 거울 처리(전계 연마 처리)와 오일-프리(oil-free) 진공 배기 시스템을 포함한 울트라 하이 진공 순응을 갖는 반응실을 포함한 CVD 디바이스를 사용하는 것이 바람직하다.
다음으로, 비정질 구조를 갖는 제 1 반도체막(102)은 일본 특허 No.78329/1996에 기재된 기술을 사용하여 결정화된다. 상기 기술에 따르면, 결정화를 용이하게 하는 금속 원소가 비정질 실리콘 막(또한 비정질 실리콘 막으로 칭함)에 첨가되고, 가열 처리가 그 위에서 수행된다. 따라서 시작점으로서 금속 원소의 부가된 영역 및 그로부터 성장한 결정 구조를 갖는 반도체 막이 형성된다. 우선, 비정질 구조를 갖는 제 1 반도체막(102)의 표면에, 결정화를 촉진하는 촉매 특징을 갖는 금속 원소(본실시예에서는, 니켈)를 중량 환산으로 1 내지 100 ppm 함유하는 아세트산 니켈 염용액을 스피너(sppiner)를 이용하여 도포(塗布)한다. 따라서 니켈 함유층(103)이 형성된다(도 1b). 도포에 의한 니켈 함유층(103)의 형성 방법 이외에, 스퍼터링 법, 성막법(vapor deposition method), 또는 플라즈마 처리를 사용함으로써 극히 얇은 막을 형성하는 방법이 사용될 수 있다. 모든 표면에서 수행된 도표의 예가 설명되었지만, 마스크가 형성되어 니켈 함유된 층이 선택적으로 형성될 수 있다.
다음으로, 결정화를 위해 가열 처리가 수행된다. 이 경우, 반도체의 결정화를 용이하게 하는 금속 원소와 접하는 반도체막의 일부에 실리사이드(silicide)가 형성되고, 상기 실리사이드는 결정화를 촉진하기 위해 핵으로서 사용된다. 도 1 c에 보인 결정 구조를 갖는 제 1 반도체막(104)은 이러한 방식으로 형성된다. 나아가, 결정화 후의 제 1 반도체막(104)에 함유된 산소 농도는, 1×1020/cm3이하로 하는 것이 바람직하다. 여기에서, 탈수소화에 대한 열처리(1시간 동안, 450℃에서) 후, 결정화에 대한 열처리(550 내지 650℃에서 4 내지 24시간)를 행한다. 결정화는 강광을 조사함으로써 수행되고 있다. 통상적으로, 또한, 강광의 조사에 의해 결정화를 행하는 경우는, 적외선, 가시광선, 또는 자외선 중 임의의 하나 또는 그것들의 조합이 사용될 수 있다. 통상적으로, 할로겐 램프, 메탈 할라이드 램프, 제논-아크 램프, 카본-아크 램프, 고압 소듐 램프 또는 고압 수은 램프로부터 사출된 광이 이용된다. 램프 광원은, 1 내지 60초, 바람직하게는 30 내지 60초 동안 점등된다. 그 점등은 반도체막이 600 내지 1000℃ 정도로 가열될 때까지 1 내지 10회 반복될 수 있다. 필요하다면, 비정질 구조를 갖는 제 1 반도체막(104)에 함유된 수소를 방출시키기 위해 강광을 조사하기 전에 열처리를 수행할 수 있다. 열처리와 강광의 조사는 결정화와 동시에 수행될 수 있다. 생산성을 고려하면, 결정화는 강광의 조사에 의해 행하는 것이 바람직하다.
이러한 방식으로, 얻어진 제 1 반도체막(104)에는, 금속 원소(여기에서는 니켈)가 잔존하고 있다. 금속 원소는 막에 균등하게 분포하지 않지만, 잔존하고 있는 금속원소의 평균 농도는 1×1019/cm3이상이다. TFT 및 다른 상이한 종류의 반도체 소자들이 그 조건 하에서 형성될 수 있지만, 소자는 다음과 같은 방식에 따라 제거된다.
다음으로, 결정화율(막의 전체 체적에 대한 결정 성분의 비율)을 높이고, 결정 입자 내에 남아있는 결함을 보수하기 위해, 결정구조를 갖는 제 1 반도체막(104)에 레이저 광을 조사하는 것이 바람직하다. 산화막은, 레이저 광을 조사하기 전에, 불활성 플루오르화 수소산에 의해 실리콘 막의 표면으로부터 제거되는 것이 바람직하다. 레이저 광을 조사할 경우, 표면에 얇은 산화막(도시하지 않음)이 형성된다. 이 레이저 광은 400nm 이하의 파장 길이를 갖는 엑시머 레이저 광과 YAG 레이저의 제 2 고조파, 제 3 고조파일 수 있다.
상기 결정화 후에 레이저 광을 조사함으로써 형성된 산화막은 불충분하다. 그러므로 오존 함유 수용액(통상적으로는 오존수)을 사용하여 산화막이 형성되고, 이는 케미칼 옥사이드라 불린다. 그 후 합계 1 내지 10nm의 산화막을 갖는 배리어층(105)이 형성된다. 불활성 가스 원소를 포함한 제 2 반도체막(106)이 배리어층(105)상에 형성된다(도 1d). 여기에서, 결정 구조를 갖는 제 1 반도체막(104)에 레이저 광이 조사될 때 형성된 산화막은 배리어층의 일부로 간주된다. 이 배리어층(105)은, 이후의 공정에서 제 2 반도체막(106)만이 선택적으로 제거될 때 에칭 스톱퍼로서 기능한다. 오존 함유 수용액 대신에, 황산, 염산, 또는 질산 및 과산화 수소액을 혼합한 수용액을 사용함으로써 동일하게 케미칼 옥사이드를 형성하는 것이 가능하다. 대안적으로, 배리어층(105)은 산소의 대기에서의 자외선의 조사로 오존을 발생시킴으로써 형성되고, 그 후 결정 구조를 가진 반도체막의 표면을 산화시킨다. 배리어층(105)은 플라즈마 CVD 법과 스퍼터링 법과 증착법에 의해 1 내지 10nm 두께의 산화막을 성막시킴으로써 형성될 수 있다. 대안적으로, 배리어층(105)은 크린 오븐(clean oven)을 이용하여, 200 내지 350℃ 정도로 반도체막을 가열함으로써 형성되고, 그 후 얇은 산화막을 형성한다. 그러나 상기 방법 중 어느 하나에 의해 형성된 배리어층(105)의 적당한 품질 또는 두께는 이후의 게터링 동안 제 1 반도체막에 포함된 니켈이 제 2 반도체막으로 이동할 수 있도록 필요로 한다.
여기에서, 불활성 가스 원소를 함유한 제 2 반도체막(106)이 게터링 사이트를 형성하기 위해 스퍼터링 법을 사용하여 형성된다. 불활성 가스 원소는 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr), 제논(Xe) 중 임의의 하나 또는 다수의 종류들일 수 있다. 그중에서도 저렴한 가스인 아르곤(Ar)이 바람직하다. 여기에서 실리콘을 갖는 타깃이 0.5 Pa 내지 5 Pa의 성막 압력 및 0.137W/cm2내지 6.847W/cm2의 전자 밀도를 갖는 제 2 반도체막을 형성하기 위해 불활성 가스 원소를 포함한 공기에 사용된다. 막에 불활성 기체인 불활성 가스 원소 이온이 포함되는 2가지 이유가 있다. 하나의 이유는 댕글링 본드(dangling bond)를 형성하여 반도체막에 왜곡을 부여하는 것이다. 다른 이유는 반도체막의 격자 사이에 왜곡을 부여하는 것이다. 반도체막의 격자 사이에 왜곡은 아르곤(Ar), 크립톤(Kr), 제논(Xe)과 같은 실리콘의 것보다 큰 원자 반경을 갖는 원소가 사용될 때 현저히 얻어진다. 또한, 막에 불활성 가스 원소를 함유시키는 것은 격자 왜곡뿐만 아니라, 댕글링 본드도 야기시켜 게터링 동작에 기여한다.
또한, 하나의 전도성 타입의 불순물 원소인 인을 함유하는 타깃을 이용하여 제 2 반도체막을 형성한 경우, 불활성 가스 원소에 의한 게터링에 더하여, 인의 쿨롱력은 불활성 가스 원소를 이용하여 게터링 이외의 게터링을 수행하는데 사용될 수 있다.
게터링 동안에, 니켈은 높은 산소 농도 영역으로 이동하려는 경향이 있기 때문에, 제 2 반도체막(106)에 함유된 산소 농도는 제 1 반도체막에 함유된 산소 농도보다 높은 농도, 예를 들면 1×1020/cm3이상을 갖는 것이 바람직하다. 따라서 1.2, 1.0, 0.8, 0.6, 0.4, 또는 0.2 Pa의 성막 압력은 이 산소 농도를 만족시킨다.
도 1d의 스퍼터링 법에 의한 성막에 있어서, 제 1 반도체막에 불활성 가스 원소가 또한 첨가된 경우, 첨가된 영역은 게터링 사이트로서 작용한다. 따라서 게터링 효과가 감소되는 문제가 있다. 결과적으로, 제 1 반도체막에는 불활성 가스 원소가 첨가되지 않도록 스퍼터 조건을 적당히 조절하는 것이 바람직하다. 또한, 스퍼터링 법에 의한 성막 동안, 배리어층은, 불활성 가스 원소가 첨가되는 것을 막는 작용을 하기 때문에, 배리어층의 막 두께 및 질이 중요하다. 본 발명자들의 실험에 의하면, 결정화율을 높이고, 결정 입자 내에 남겨진 결함을 보수하기 위해 레이저 광을 조사한 때에 산화막을 형성하고, 또한 오존 함유 수용액을 사용하여 산화막을 형성함으로써 얻어진 10nm 이하의 전체 막 두께를 가진 산화막이 배리어층으로서 바람직하다. 한편으로, 레이저 광을 조사함으로써 형성된 산화막을 제거되고, 오존 함유 수용액을 사용한 산화막만으로 배리어층을 형성한 경우에, 스퍼터링 법에 의한 성막 동안 불활성 가스 원소가 제 1 반도체막에 또한 미량으로 첨가된다. 따라서 상기 형성된 배리어층은 배리어층으로 불충분하다.
그 후, 제 1 반도체 층에서의 금속 원소(니켈)의 농도를 감소 또는 제거하기 위해 가열 처리가 게터링에 대해 수행된다(도 1e). 게터링에 대한 가열처리는 조사 처리 또는 열처리에 의할 수 있다. 이 게터링에 의하여, 금속 원소는 도 1e에서의 화살표 방향(즉, 기판측으로부터 제 2 반도체막 표면으로 향하는 방향)으로 이동한다. 이것은 배리어층(107)으로 덮힌 제 1 반도체막(106)에 함유된 금속 원소를 제거, 또는 금속 원소의 농도를 감소시킨다. 금속 원소가 게터링 동안에 이동하는 거리는, 적어도 제 1 반도체막의 두께 정도의 거리일 수 있다. 이것은 비교적 단시간에 게터링을 완수하는 것이 가능하다. 여기에서, 니켈은 제 1 반도체막(106)에서 분리됨이 없이 모두 제 2 반도체막(109)으로 이동된다. 제 1 반도체막(106)에 함유된 니켈이 거의 존재하지 않도록, 즉 막 중의 니켈 농도가 1×1018/cm3 이하, 바람직하게는 1×1017/cm3이하가 되도록 충분히 게터링한다.
덧붙여 말하면, 이 게터링의 가열처리의 조건, 혹은 제 2 반도체막의 두께에 종속하면, 제 2 반도체막이 부분적으로 결정화된다. 제 2 반도체막에서의 결정화는 댕글링 본드, 격자 왜곡, 부대 결합수(unpaired bonds)를 감소시켜 게터링 효과의 저감을 초래한다. 바람직하게, 제 2 반도체막에 결정화가 야기되지 않도록 가열처리 조건, 또는 제 2 반도체막의 두께가 제공된다. 어떤 쪽이든, 제 2 반도체막, 또는 불활성 가스 원소를 함유한 비정질 실리콘막은 불활성 가스 원소를 함유하지 않은 비정질 실리콘막과 비교해서 결정화가 덜 발생하도록 하여, 따라서 게터링 사이트로서 적합하다.
게터링에 대한 특정 가열 조건 하에서, 게터링과 동시에 제 1 반도체막의 결정화율을 높이고, 그로 인해 결정입자 내에 남은 결함을 보수한다. 즉 결정도를 개선한다.
본 명세서에 있어서, 게터링은, 피 게터링 영역(여기에서는 제 1 반도체막)에 있는 금속 원소가 열 에너지에 의해 방출되고, 확산에 의해 게터링 사이트로 이동시키는 것을 가리키고 있다. 따라서, 게터링은 처리 온도에 의존하고, 보다 고온으로 보다 짧은 시간에 게터링이 진행하게 된다.
강광을 조사하는 처리를 이용하는 경우에, 가열용의 램프 광원을 1 내지 60초, 바람직하게는 30 내지 60초 점등시키고, 그것을 1 내지 10회, 바람직하게는 2 내지 6회 반복한다. 비록 램프 광원이 임의의 발광 강도를 가지지만, 그것은 순간적으로는 600 내지 1000℃ , 바람직하게는 700 내지 750℃로 반도체막을 가열하는 것이 바람직하다.
한편, 열처리를 행하는 경우, 질소 공기 중에서 450 내지 800℃로, 1 내지 24시간, 예를 들면 550℃로 14시간 동안 질소 공기 중에서 열 처리를 한다. 열처리는 강광 조사(intensive light radiation)와 함께 부가될 수 있다.
다음으로, 배리어층(105)은 106에 도시된 제 2 반도체막 만을 선택적으로 제거하기 위해 에칭 스톱퍼로서 사용된다. 그 후 배리어층(105)을 제거하고, 제 1 반도체막(104)은 알려진 패터닝(patterning) 기술을 이용하여 원하는 형태의 반도체층(107)을 형성한다(도 1f). 제 2 반도체막만을 선택적으로 에칭하는 방법은, ClF3 플라즈마를 이용하지 않는 드라이 에칭(dry etching), 혹은 히드라진 또는 테트라에틸암모늄 하이드로옥사이드(화학식 (CH3)4NOH)를 함유한 수용액과 같은 알칼리 용액을 가진 웨트 에칭(wet etching)에 의해 수행될 수 있다. 제 2 반도체막을 제거한 후, 배리어층 표면에서 TXRF로 니켈 농도를 측정한 경우, 니켈은 고농도로 검출된다. 따라서, 배리어층을 제거하는 것이 바람직하고, 플루오르화 수소산을 함유한 에천트(etchent)에 의해 제거될 수 있다. 한편, 배리어층을 제거한 후지만, 레지스트 마스크(resist mask)를 형성하기 전에, 오존수를 이용하여 표면에 얇은 산화막을 형성하는 것이 바람직하다.
다음으로, 그 표면에서의 반도체층은 플루오르화 수소산을 함유하는 에천트에 의해 세정되고, 그 후 게이트 절연막(108)에 대한 절연막이 실리콘을 기반으로 하여 형성된다. 표면 세정과 게이트 절연막의 형성은, 공기에 노출됨이 없이 연속적으로 행하는 것이 바람직하다.
다음으로, 게이트 절연막(108)의 표면을 세정한 후, 게이트 전극(109)을 형성한다. 이어서, 반도체에 n형을 부여하는 불순물 원소(P, As 등)(여기에서는 인)를 적당히 첨가하여, 소스 영역(110) 및 드레인 영역(111)을 형성한다. 첨가한 후, 불순물 원소를 활성화하기 위해서 가열처리, 강광의 조사, 또는 레이저 광의 조사가 실행된다. 게이트 절연막과 게이트 절연 간의 인터페이스에 대한 플라즈마 데미지들은 복구된 막이고, 반도체층은 불순물 원소의 활성화와 동시에 복구된다. 특히, 실온에서 300℃까지의 공기 중에 있어서, 표면 또는 이면에서 YAG 레이저의 제 2 고조파를 조사하여 불순물 원소를 활성화시키는 것은 매우 효과적이다. YAG 레이저는 유지비(maintenance)가 적기 때문에 바람직한 활성화 수단이다.
이하의 공정에서, 층간 절연막(113)이 형성되고, 소스 영역, 드레인 영역에 도달하는 콘택트 홀을 형성하기 위해 수소화된다. 소스 전극(114), 드레인 전극(115)은 TFT(n 채널형 TFT)를 완성하기 위해 형성된다(도 1g).
본 발명은 도 1g의 TFT 구조에 한정되지 않지만, 필요하다면 채널 영역과 드레인 영역(또는 소스 영역) 사이에 LDD 영역을 갖는 저도핑 드레인(LDD: Lightly Doped Drain) 구조로 하여도 좋다. 이 구조는 채널 영역과, 고농도의 불순물 원소로 형성된 소스 또는 드레인 영역과의 사이에 저농도로 불순물 원소가 첨가된 영역을 갖는다. 이 영역을 LDD 영역이라고 부르고 있다. 또한, 게이트 절연막을 통해 게이트 전극과 중첩되는 LDD 영역을 갖는, 이와 같은 GOLD(Gate-drain Overlapped LDD) 구조로 하여도 좋다.
비록 본 실시예는 n 채널형 TFT의 사용에 의해 설명되었지만, n형 불순물 원소 대신에 p형 불순물 원소를 이용하는 것에 의해 p 채널형 TFT를 형성하는 것이 가능하다는 것은 말할 필요도 없다.
비록, 톱 게이트형 TFT(top-gate TFT)를 예로서 설명했지만, TFT 구조에 관계없이 본 발명을 적용하는 것이 가능하고 TFT 구조, 예를 들면 바텀 게이트형 TFT(bottom-gate TFT: 역 스태거형 TFT(inverted stagger))와 순 스태거형 TFT(forward stagger)에 관계없이 적용하는 것이 가능하다.
[실시예 2]
본 실시예는 TFT 활성층으로서 본 발명에 의해 얻어진 왜곡을 갖는 반도체막을 사용하는 예를 설명한다.
본 실시예는, 왜곡을 갖는 반도체막으로서, Ar 공기에서 실리콘 타깃을 이용한 스퍼터링 법에 의해 비정질 실리콘 막을 형성하며, 여기서 방전(electric discharge)은 성막 압력을 0.2 내지 1.0 Pa의 범위로 유지하기 위해 실온(22 내지 28까지 바람직하게는 25℃)에서의 RF(1kHz 내지 30MHz까지, 바람직하게는 10 내지 20MHz까지)를 이용하여 야기된다. 상기의 성막 조건으로 인해, 본 발명의 반도체 디바이스는, 비정질 실리콘층 안에 Ar 농도가 1×1020 내지 6×1020/cm3의 범위에 있는 Ar 농도를 가진다. 또한, 비정질 실리콘층은 그 안에, -10.0×1010 내지 -5.0×109dynes/cm2의 범위에 있는 압축 응력을 갖는다. 따라서, 쉽게 벗겨지지 않는 왜곡된 비정질 실리콘막을 갖는 반도체 디바이스가 제조될 수 있다.
활성층 이외의 구조는, 알려진 기술을 이용하여 만족스럽게 제작되기 때문에 여기에서는 설명을 생략한다. 본 실시예는 TFT 구조에 관계없이 적용 가능하고, 즉, 예를 들면 바텀 게이트 형(역 스태거형) TFT, 순 스태거형 TFT, 톱 게이트형 TFT에 적용하는 것이 가능하다.
[실시예 3]
본 발명을 수행함으로써 형성된 비정질 반도체막 또는 결정화된 반도체막을 TFT의 활성층으로서 사용하는 화소부와 구동회로는 여러 가지 모듈(액티브 매트릭스 형 액정 모듈, 액티브 매트릭스 형 EL 모듈 및 액티브 매트릭스 형 EC 모듈)에 사용될 수가 있다. 즉, 본 발명은 그 디스플레이 부분들의 모듈들에 집적된 전자 기기들의 모두에서 실시될 수 있다.
그러한 전자 기기로서는, 비디오 카메라, 디지털 카메라, 해드 마운트 디스플레이(고글형 디스플레이), 카 네비게이션 시스템, 프로젝터, 카 스테레오, 퍼스널 컴퓨터, 휴대용 정보 단말기(이동 컴퓨터, 휴대전화 또는 전자 서적 등) 등이 있다. 그들의 예를 도 7a 내지 도 7f, 도 8a 내지 도 8c, 및 도 9a 내지 도 9c에 도시된다.
도 7a는 본체(2001), 화상입력부(2002), 표시부(2003), 키보드(2004)를 포함한 퍼스널 컴퓨터를 도시한다. 본 발명은 표시부(2003)에 적용하는 것이 가능하다.
도 7b는 본체(2101), 표시부(2102), 음성 입력부(2103), 조작 스위치(2104), 배터리(2105), 수상부(2106)를 포함한 비디오 카메라를 도시한다. 본 발명은 표시부(2102)에 적용하는 것이 가능하다.
도 7c는 본체(2201), 카메라부(2202), 수상부(2203), 조작 스위치(2204), 표시부(2205)를 포함하는 휴대용 컴퓨터(모바일 컴퓨터)를 도시한다. 본 발명은 표시부(2205)에 적용할 수 있다.
도 7d는 본체(2301), 표시부(2302), 암(arm)부(2303)를 포함하는 고글형 디스플레이를 도시한다. 본 발명은 표시부(2302)에 적용하는 것이 가능하다.
도 7e는 본체(2401), 표시부(2402), 스피커부(2403), 기록매체(2404), 조작 스위치(2405)를 포함하는 프로그램을 기록하는 기록매체(이하, 기록 매체라 한다.)를 이용하는 플레이어를 도시한다. 이 플레이어는 기록매체로서 DVD(Digital Versatile Disc), 또는 CD를 이용하여, 음악 감상, 영화 감상, 게임 또는 인터넷을 행하는 것이 가능하다. 본 발명은 표시부(2402)에 적용하는 것이 가능하다.
도 7f는 본체(2501), 표시부(2502), 접안부(2503), 조작 스위치(2504), 수상부(도시하지 않음.)를 포함하는 디지털 카메라를 도시한다. 본 발명은 표시부(2502)에 적용하는 것이 가능하다.
도 8a는 투사 장치(2601), 스크린(2602)을 포함하는 프론트(front) 형 프로젝터를 도시한다. 본 발명은 투사장치(2601)의 일부를 형성하는 액정 모듈(2808)에 적용하는 것이 가능하다.
도 8b는 본체(2701), 투사 장치(2702), 거울(2703), 스크린(2704)을 포함하는 리어(rear) 형 프로젝터를 도시한다. 본 발명은 투사 장치(2702)의 일부를 형성하는 액정 모듈(2808)에 적용하는 것이 가능하다.
나아가, 도 8c는, 도 8a 및 도 8b 안의 투사 장치(2601, 2702)의 구조의 일예를 도시한 도면이다. 투사 장치(2601, 2702)는 광원광학계(2801), 거울(2802, 2804 내지 2806), 다이크로익 거울(dichroic mirror)(2803), 프리즘(2807), 액정 모듈(2808), 위상차판(2809), 및 투사광학계(2810)로 구성된다. 투사 광학계(2810)는 투사 렌즈를 포함하는 광학계로 구성된다. 본 실시예는 3판식의 예를 보여주고 있지만, 특히 한정하지 않고, 예를 들면 단판식이어도 좋다. 또한, 이 실시예를 실행하는 자는 도 8c에 화살표로 도시된 광 경로에서의 위상 차 또는 IR 필름을 조절하기 위한 필름, 편광 기능을 갖는 필름, 광학 렌즈와 같은 광학계를 적절히 제공할 수 있다.
또한, 도 8d는, 도 8c에서의 광원 광학계(2801) 구조의 일 예를 도시한 도면이다. 본 실시예에 따르면, 광원 광학계(2801)는 리플렉터(2811), 광원(2812), 렌즈 어레이(2813, 2814), 편광 변환 소자(2815), 및 초점 렌즈(2816)로 구성된다. 또한, 도 8d에 도시된 광원 광학계는 단지 일 예이고 이 예는 그에 특별히 한정되지 않는다. 예를 들면, 본 실시예를 실행하는 자는 광원 광학계에서 위상 차 또는 IR 필름을 조절하기 위한 필름, 편광 기능을 갖는 필름, 광학 렌즈와 같은 광학계를 적절히 제공할 수 있다.
그러나, 도 8a 내지 도 8d에 보인 프로젝터에 따르면, 투과형의 전기 광학 장치를 이용한 경우를 보여주고 있고, 반사형의 전기 광학 장치 및 EL 모듈을 적용한 예는 도시하고 있지 않다.
도 9a는 본체(2901), 음성출력부(2902), 음성입력부(2903), 표시부(2904), 조작 스위치(2905), 안테나(2906), 화상 입력부(CCD, 이미지 센서 등)(2907)를 포함하는 휴대 전화를 도시한다. 본 발명을 표시부(2904)에 적용하는 것이 가능하다.
도 9b는 본체(3001), 표시부(3002, 3003), 기억 매체(3004), 조작 스위치(3005), 안테나(3006)를 포함하는 휴대 서적(전자 서적)을 도시한다. 본 발명은 표시부(3002, 3003)에 적용하는 것이 가능하다.
도 9c는 본체(3101), 지지대(3102), 표시부(3103)를 포함하는 디스플레이를 도시한다. 본 발명은 표시부(3103)에 적용하는 것이 가능하다.
이외에, 도 9c에 도시된 디스플레이는 중소형 또는 대형의 것으로, 예를 들면 5 내지 20 인치의 화면 크기의 것이다. 또한, 이와 같은 크기의 표시부를 형성하기 위해서는, 1 ×1m 크기의 기판이 다중 패턴을 실행함으로써 양산되는 것이 바람직하다.
설명된 바와 같이, 본 발명의 적용 범위는 극히 넓고, 모든 분야의 전자 기기에 적용 가능하다. 본 실시예의 전자 기기는 실시 모드와 실시예 1, 실시예 2에서의 구조와 자유롭게 조합함으로써 실현될 수 있다.
본 발명은, 막이 고농도, 구체적으로 1×1019내지 1×1022/cm3의 농도로 아르곤을 함유하도록 한다. 따라서, 쉽게 벗겨지지 않는, 왜곡을 갖는 비정질 실리콘막이 스퍼터링 법에 의해 형성될 수 있다.

Claims (30)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속 원소를 첨가하는 단계,
    결정화된 반도체막을 형성하기 위해 상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터링 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 금속 원소의 게터링을 실행하는 단계, 및
    상기 제 2 반도체막을 제거하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  6. 제 5 항에 있어서,
    0.137W/cm2 내지 6.847W/cm2의 RF 전력 밀도로 글로우 방전을 일으키기 위해 0.1 Pa 내지 5 Pa의 성막 압력으로 성막실에 불활성 가스가 도입되는 스퍼터링 법에 의해 상기 제 2 반도체막이 형성되는, 반도체 디바이스 제조 방법.
  7. 제 5 항에 있어서,
    상기 금속 원소가 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류인, 반도체 디바이스 제조 방법.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속 원소를 첨가하는 단계,
    상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터링 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 금속 원소를 게터링하는 단계, 및
    상기 제 2 반도체막을 제거하는 단계를 포함하며,
    불활성 가스 원소의 농도는 1×1019/cm3 내지 1×1022/cm3까지의 범위를 갖고,
    상기 비정질 반도체막에서의 내부 응력은 압축 응력인, 반도체 디바이스 제조 방법.
  12. 삭제
  13. 삭제
  14. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 비정질 반도체막을 형성하는 단계,
    상기 비정질 반도체막에 금속 원소를 첨가하는 단계,
    결정화된 반도체막을 형성하기 위해 상기 비정질 반도체막을 결정화하는 단계,
    상기 결정화된 반도체막 상에 배리어층을 형성하는 단계,
    스퍼터링 법에 의해 상기 배리어층 상에 불활성 가스 원소를 포함하는 반도체막을 형성하는 단계,
    상기 결정화된 반도체막에서 상기 금속 원소를 제거 또는 감소시키기 위해 상기 반도체막으로 상기 금속 원소의 게터링을 실행하는 단계, 및
    상기 반도체막을 제거하는 단계를 포함하며,
    상기 반도체막에서 상기 불활성 가스 원소의 농도는 1×1019/cm3 내지 1×1022/cm3이고,
    상기 반도체막의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2인, 반도체 디바이스 제조 방법.
  15. 삭제
  16. 삭제
  17. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계,
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계, 및
    1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계를 포함하는, 반도체 디바이스 제조 방법.
  18. 삭제
  19. 삭제
  20. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계,
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계, 및
    상기 배리어막 상에 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계를 포함하고,
    상기 제 2 반도체막의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2 인, 반도체 디바이스 제조 방법.
  21. 제 11 항, 제 14 항, 제 17 항 또는 제 20 항 중 어느 한 항에 있어서,
    상기 금속 원소는 Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, Pt, Cu 및 Au로 구성된 그룹으로부터 선택된 하나 또는 복수의 종류인, 반도체 디바이스 제조 방법.
  22. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계,
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계,
    스퍼터링에 의해 상기 배리어막 상에 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계,
    상기 제 1 반도체막에서 불순물을 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 불순물의 게터링을 실행하는 단계, 및
    상기 제 2 반도체막을 제거하는 단계를 포함하고,
    상기 제 2 반도체막의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2인 범위를 가지며,
    상기 제 2 반도체막을 형성하는 단계에서 RF 전력 밀도는 0.137 내지 6.847 W/cm2 인, 반도체 디바이스 제조 방법.
  23. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계,
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계,
    스퍼터링에 의해 불활성 가스를 포함하는 공기(atmosphere)에서 상기 배리어막 상에 제 2 반도체막을 형성하는 단계,
    상기 제 1 반도체막에서 불순물을 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 불순물의 게터링을 실행하는 단계, 및
    에칭에 의해 상기 제 2 반도체막을 제거하는 단계를 포함하고,
    상기 제 2 반도체막의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2인 범위를 가지며,
    상기 제 2 반도체막을 형성하는 단계에서 RF 전력 밀도는 0.137 내지 6.847 W/cm2 인, 반도체 디바이스 제조 방법.
  24. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계;
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계;
    스퍼터링에 의해 상기 배리어막 상에 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계;
    상기 제 1 반도체막에서 불순물을 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 불순물의 게터링을 실행하는 단계; 및
    상기 제 2 반도체막을 제거하는 단계;
    상기 제 1 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계; 및
    게이트 절연막이 그 사이에 삽입되며 상기 제 1 반도체 층 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 2 반도체막을 형성하는 단계에서 RF 전력 밀도는 0.137 내지 6.847 W/cm2인, 반도체 디바이스 제조 방법.
  25. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계;
    상기 제 1 반도체막 상에 배리어막을 형성하는 단계;
    스퍼터링에 의해 상기 배리어막 상에 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계;
    상기 제 1 반도체막에서 불순물을 제거 또는 감소시키기 위해 상기 제 2 반도체막으로 상기 불순물의 게터링을 실행하는 단계; 및
    상기 제 2 반도체막을 제거하는 단계;
    상기 제 1 반도체막을 적어도 하나의 반도체층으로 패터닝하는 단계; 및
    게이트 절연막이 그 사이에 삽입되며 상기 제 1 반도체 층 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제 2 반도체막의 압축 응력은 -10.0×1010dynes/cm2 내지 -5.0×109dynes/cm2인 범위를 가지며,
    상기 제 2 반도체막을 형성하는 단계에서 성막 압력은 1.5 Pa 이하이고,
    상기 제 2 반도체막을 형성하는 단계에서 RF 전력 밀도는 0.137 내지 6.847 W/cm2인, 반도체 디바이스 제조 방법.
  26. 반도체 디바이스를 제조하는 방법에 있어서,
    절연 표면상에 제 1 반도체막을 형성하는 단계;
    상기 제 1 반도체막의 표면을 산화시킴으로써 상기 제 1 반도체막 상에 산화막을 형성하는 단계;
    스퍼터링에 의해 상기 산화막 상에 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는 제 2 반도체막을 형성하는 단계;
    가열 처리에 의해 상기 제 2 반도체막으로 상기 제 1 반도체막에 포함된 불순물을 감소시키는 단계; 및
    상기 제 2 반도체막을 제거하는 단계를 포함하고,
    상기 제 2 반도체막을 형성하는 단계에서 성막 압력은 1.5 Pa 이하이고,
    상기 제 2 반도체막을 형성하는 단계에서 RF 전력 밀도는 0.137 내지 6.847 W/cm2인, 반도체 디바이스 제조 방법.
  27. 제 5 항, 제 11 항, 제 14 항, 제 17 항, 제 20 항, 제 22 항, 제 23 항, 제 24 항, 또는 제 25 항 중 어느 한 항에 있어서,
    상기 불활성 가스는 He, Ne, Ar, Kr, 및 Xe로 구성된 그룹으로부터 선택된 적어도 하나의 가스인, 반도체 디바이스 제조 방법.
  28. 제 17 항, 제 20 항, 제 22 항, 제 23 항, 제 24 항, 제 25 항, 또는 제 26 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스는 퍼스널 컴퓨터, 비디오 카메라, 이동 컴퓨터, 고글형 디스플레이, 기록 매체를 이용한 플레이어, 디지털 카메라, 휴대폰, 휴대용 책, 및 디스플레이로 구성된 그룹으로부터 선택된 전자 디바이스에 통합되는, 반도체 디바이스 제조 방법.
  29. 제 23 항에 있어서,
    상기 제 2 반도체막은 1×1019/cm3 내지 1×1022/cm3의 농도로 불활성 가스 원소를 포함하는, 반도체 디바이스 제조 방법.
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Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4056571B2 (ja) 1995-08-02 2008-03-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7245018B1 (en) * 1999-06-22 2007-07-17 Semiconductor Energy Laboratory Co., Ltd. Wiring material, semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US6661096B1 (en) * 1999-06-29 2003-12-09 Semiconductor Energy Laboratory Co., Ltd. Wiring material semiconductor device provided with a wiring using the wiring material and method of manufacturing thereof
US7503975B2 (en) * 2000-06-27 2009-03-17 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and fabrication method therefor
US7045444B2 (en) 2000-12-19 2006-05-16 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device that includes selectively adding a noble gas element
US6858480B2 (en) * 2001-01-18 2005-02-22 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
JP4718700B2 (ja) * 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6743700B2 (en) * 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production
JP5072157B2 (ja) * 2001-09-27 2012-11-14 株式会社半導体エネルギー研究所 半導体装置の作製方法
US7091110B2 (en) * 2002-06-12 2006-08-15 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing a semiconductor device by gettering using a anti-diffusion layer
US7332431B2 (en) * 2002-10-17 2008-02-19 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing semiconductor device
US7374976B2 (en) * 2002-11-22 2008-05-20 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating thin film transistor
KR100683149B1 (ko) * 2003-03-31 2007-02-15 비오이 하이디스 테크놀로지 주식회사 액정표시소자용 어레이기판의 스트레스 제거방법
JP4589606B2 (ja) * 2003-06-02 2010-12-01 住友重機械工業株式会社 半導体装置の製造方法
US20050104072A1 (en) * 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
JP3689419B1 (ja) * 2004-03-29 2005-08-31 新電元工業株式会社 半導体装置、半導体装置の製造方法
KR20050113294A (ko) * 2004-05-25 2005-12-02 삼성전자주식회사 다결정 실리콘 박막 구조체 및 그 제조 방법 및 이를이용하는 ｔｆｔ의 제조방법
US7791172B2 (en) * 2007-03-19 2010-09-07 Semiconductor Energy Laboratory Co., Ltd. Nonvolatile semiconductor memory device
US7851343B2 (en) * 2007-06-14 2010-12-14 Cree, Inc. Methods of forming ohmic layers through ablation capping layers
CN102592977B (zh) * 2007-06-20 2015-03-25 株式会社半导体能源研究所 半导体装置的制造方法
US7795111B2 (en) * 2007-06-27 2010-09-14 Semiconductor Energy Laboratory Co., Ltd. Manufacturing method of SOI substrate and manufacturing method of semiconductor device
US8921858B2 (en) * 2007-06-29 2014-12-30 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device
US9176353B2 (en) * 2007-06-29 2015-11-03 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device
US8330887B2 (en) * 2007-07-27 2012-12-11 Semiconductor Energy Laboratory Co., Ltd. Liquid crystal display device and electronic device
WO2009078502A1 (en) * 2007-12-18 2009-06-25 Nak Hoon Seong Film substrate formed with fine circuit thereon and manufacturing method thereof
KR101228160B1 (ko) * 2007-12-27 2013-01-30 제이엑스 닛코 닛세키 킨조쿠 가부시키가이샤 ａ-ＩＧＺＯ 산화물 박막의 제조 방법
US20140065799A1 (en) * 2012-09-03 2014-03-06 Intermolecular, Inc. Methods and Systems for Low Resistance Contact Formation
US10403743B2 (en) 2017-07-20 2019-09-03 United Microelectronics Corp. Manufacturing method of oxide semiconductor device
WO2019220713A1 (ja) * 2018-05-17 2019-11-21 日本碍子株式会社 圧電性単結晶基板と支持基板との接合体

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPH09205213A (ja) * 1996-01-26 1997-08-05 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法
KR19990078020A (ko) * 1998-03-18 1999-10-25 모리 가즈히로 박막형성방법
KR20000034903A (ko) * 1998-11-19 2000-06-26 아끼구사 나오유끼 반도체 장치의 제조방법 및 반도체 장치

Family Cites Families (38)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5933532B2 (ja) * 1981-04-03 1984-08-16 スタンレー電気株式会社 非晶質シリコンの形成方法
JPS61136220A (ja) * 1984-12-07 1986-06-24 Fuji Electric Co Ltd 微結晶シリコン膜の形成方法
JPS6328034A (ja) * 1986-07-22 1988-02-05 Aisin Seiki Co Ltd 拡散剤塗布方法
US4749640A (en) * 1986-09-02 1988-06-07 Monsanto Company Integrated circuit manufacturing process
US5248630A (en) * 1987-07-27 1993-09-28 Nippon Telegraph And Telephone Corporation Thin film silicon semiconductor device and process for producing thereof
US5055169A (en) * 1989-03-17 1991-10-08 The United States Of America As Represented By The Secretary Of The Army Method of making mixed metal oxide coated substrates
JPH0795546B2 (ja) * 1989-03-31 1995-10-11 工業技術院長 シリコン表面の処理方法
JPH05109737A (ja) 1991-10-18 1993-04-30 Casio Comput Co Ltd 薄膜トランジスタの製造方法
JPH0626966A (ja) * 1992-07-08 1994-02-04 Ricoh Co Ltd 半導体薄膜の製造方法
JPH06140631A (ja) * 1992-10-28 1994-05-20 Ryoden Semiconductor Syst Eng Kk 電界効果型薄膜トランジスタおよびその製造方法
US6022458A (en) * 1992-12-07 2000-02-08 Canon Kabushiki Kaisha Method of production of a semiconductor substrate
TW369686B (en) * 1993-07-27 1999-09-11 Semiconductor Energy Lab Corp Semiconductor device and process for fabricating the same
JP2649325B2 (ja) 1993-07-30 1997-09-03 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2814049B2 (ja) * 1993-08-27 1998-10-22 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3336704B2 (ja) 1993-10-19 2002-10-21 ジェイエスアール株式会社 水現像性感光性樹脂組成物
JP3431041B2 (ja) 1993-11-12 2003-07-28 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5923962A (en) 1993-10-29 1999-07-13 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a semiconductor device
TW264575B (ko) 1993-10-29 1995-12-01 Handotai Energy Kenkyusho Kk
JP2984537B2 (ja) * 1994-03-25 1999-11-29 キヤノン株式会社 光起電力素子
JP3464287B2 (ja) 1994-09-05 2003-11-05 株式会社半導体エネルギー研究所 半導体装置の作製方法
US5789284A (en) 1994-09-29 1998-08-04 Semiconductor Energy Laboratory Co., Ltd. Method for fabricating semiconductor thin film
JP3138169B2 (ja) 1995-03-13 2001-02-26 シャープ株式会社 半導体装置の製造方法
JPH09134882A (ja) 1995-11-10 1997-05-20 Ulvac Japan Ltd 低水素アモルファスシリコン膜の形成方法
US6331457B1 (en) * 1997-01-24 2001-12-18 Semiconductor Energy Laboratory., Ltd. Co. Method for manufacturing a semiconductor thin film
KR100440083B1 (ko) 1996-01-23 2004-10-20 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체박막제작방법
JP2000252212A (ja) 1998-12-29 2000-09-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
JP2001007342A (ja) * 1999-04-20 2001-01-12 Semiconductor Energy Lab Co Ltd 半導体装置およびその作製方法
JP3549193B2 (ja) * 2000-03-31 2004-08-04 キヤノン販売株式会社 被成膜面の改質方法及び半導体装置の製造方法
US6429097B1 (en) * 2000-05-22 2002-08-06 Sharp Laboratories Of America, Inc. Method to sputter silicon films
TWI221645B (en) 2001-01-19 2004-10-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US7115453B2 (en) 2001-01-29 2006-10-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method of the same
JP2002231627A (ja) 2001-01-30 2002-08-16 Semiconductor Energy Lab Co Ltd 光電変換装置の作製方法
US7141822B2 (en) 2001-02-09 2006-11-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP4993810B2 (ja) 2001-02-16 2012-08-08 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4718700B2 (ja) 2001-03-16 2011-07-06 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6812081B2 (en) 2001-03-26 2004-11-02 Semiconductor Energy Laboratory Co.,.Ltd. Method of manufacturing semiconductor device
TW544938B (en) 2001-06-01 2003-08-01 Semiconductor Energy Lab Method of manufacturing a semiconductor device
US6743700B2 (en) 2001-06-01 2004-06-01 Semiconductor Energy Laboratory Co., Ltd. Semiconductor film, semiconductor device and method of their production

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07114184B2 (ja) * 1987-07-27 1995-12-06 日本電信電話株式会社 薄膜形シリコン半導体装置およびその製造方法
JPH09205213A (ja) * 1996-01-26 1997-08-05 Semiconductor Energy Lab Co Ltd 半導体薄膜の作製方法
KR19990078020A (ko) * 1998-03-18 1999-10-25 모리 가즈히로 박막형성방법
KR20000034903A (ko) * 1998-11-19 2000-06-26 아끼구사 나오유끼 반도체 장치의 제조방법 및 반도체 장치

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TW541584B (en) 2003-07-11

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