KR100851448B1 - 듀얼 다마신공정을 이용한 반도체장치의 제조방법 및연통구멍을 가진 물품의 제조방법 - Google Patents
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Abstract
본 발명은 배선 홈과 비어 홀의 깊이 방향의 길이를 쉽게 제어할 수 있는 반도체장치의 제조방법을 제공하는 것이다. 본 발명에 따르면, 기판상에 제 1의 절연막을 가지는 부재를 준비하고, 상기 제 1의 절연막상에 층을 형성한다. 그리고, 배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성한다. 그 후, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭해서 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 것을 특징으로 한다.
Description
도 1A 및 도 1B는 본 발명의 일측면에 따른 부재의 제조방법을 나타내는 모식적 단면도;
도 2는 본 발명의 일측면에 따른 배선 홈과 비어 홀을 가지는 부재에 도전성 재료를 충전했을 경우를 나타내는 모식적 단면도;
도 3은 본 발명의 일측면에 따른 배선 홈과 비어홀을 가지는 부재의 일예를 나타내는 모식적 단면도;
도 4A 내지 도 4C는 본 발명의 일측면에 따른 부재의 제조방법을 나타내는 모식적 단면도;
도 5A 내지 도 5H는 본 발명의 일측면에 따른 부재의 제조방법을 나타내는 모식적 단면도;
도 6A 내지 6E는 본 발명의 일측면에 따른 부재의 제조방법을 나타내는 모식적 단면도;
도 7은 본 발명의 일측면에 따른 배선 홈과 비어홀을 가지는 부재에 도전성 재료를 충전했을 경우를 나타내는 모식적 단면도;
도 8A 및 도 8B는 본 발명의제 2측면의 유용성을 설명하기 위한 제조방법을 나타내는 모식적 단면도;
도 9는 공지예를 설명하기 위한 모식적 단면도.
<도면의 주요부분에 대한 설명>
1001, 1401, 5001, 1801: 제 1의 절연막
1002, 1012, 1402, 1492, 5002, 1802: 제 2의 절연막
1003, 1403, 5003: 배선 홈
1004, 1404, 1804, 2804: 제 1의 접속구멍
1005, 1805, : 제 2의 접속구멍 1470, 1870: 몰드
1821: 트렌치 배선 1822: 비어배선
5004: 비어홀 5050: 희생막
5070: 매입부재 1800, 2800: 기판
본 발명은, 연통구멍을 가지는 물품의 제조방법에 관한 것으로서, 특히, 듀얼 다마신법을 이용한 반도체장치의 제조방법에 관한 것이다.
반도체 장치의 배선 재료로서는 주로 Cu가 이용되고 있지만, Cu자체에는 패턴을 전사하는 것이 곤란하다. 그 때문에, 다마신법, 특히 배선용 또는 전극형성용 의 홈(trench)과 접속구멍(via)을 동시에 형성하는 듀얼 다마신법이 주목받고 있다.
이 듀얼 다마신법을 이용한 반도체장치의 제조방법에 대해서 일본 특개 2004- 221191호 공보에 기재되어 있는 기술을 설명한다.
도 9A에 있어서, (1901)은 Cu배선, (1902)는 SiC막, (1903)은 유기 저유전율막, (1904)는 SiC, (1905)는 SiO2, (1906)은 배선 홈의 패턴이 형성된 레지스트 마스크이다.
도 9B에 도시된 바와 같이, 레지스트 마스크(1906)을 이용하여 SiO2(1905)를 에칭하고, 그 후에 레지스트 마스크(1906)를 제거한다. 그리고, 도 9C에 도시된 바와 같이, 전면에 감광성 레지스트를 도포하고, 노광과 현상을 행해서, 비어 홀(via hole)의 패턴이 형성된 레지스트 마스크 (1910)을 형성한다.
이 레지스트 마스크(1910)을 이용하여, SiO2막 (1905)과 SiC막 (1904)를 에칭한다 (도 9D). 그 후, 2층의 하드 마스크 (1904) 및 (1905)를 이용하여, 유기 저유전율막(1903)을 에칭하는 것과 동시에, 레지스트 마스크(1910)을 제거한다(도 9 E).
다음에, SiO2막 (1905)를 마스크로 하여, SiC막 (1904)를 에칭한다(도 9F). 그 후, SiO2막 (1905)와 SiC막 (1904)를 마스크로해서 층간 절연막이 되는 유기 저유전율막(1903)의 에칭한다.
이렇게 하여, 배선 홈(1950)과 비어 홀(1935)이 제작된다(도 9G). 마지막으로, SiO2막 (1905)와 유기 저유전율막(1903)을 마스크로해서 SiC막 (1902)를 제거한다(도 9H). 이어서, 배선 홈과 비어 홀내에 Cu를 도금 충전하는 것에 의해, 듀얼 다마신 구조를 얻는다.
듀얼 다마신법에 있어서는, 배선용의 홈과 비어 홀 내에 배리어 금속 등의 내화성 금속(refractory metal) 및／또는 내화성 금속 화합물로 이루어진 기판층을 형성하고, 그 후, Cu나 Al나 알루미늄 합금 등을 퇴적시키는 것이 일반적으로 행해진다.
또, 퇴적방법의 예로서는, 스퍼터링법이나 CVD법이 있으며, 필요에 따라서 리플로우를 실시하는 프로세스도 포함한다. 또, 그 후에 행해지는 불필요한 Cu나 Al 등의 제거는 CMP 뿐만 아니라, 연삭이나 연마 등의 물리적인 제거나, 화학 에칭 등에 의해 실시할 수도 있다.
그렇지만, 도 9H로부터 명백한 바와 같이, 상기한 방법에서는, 비어 홀(19 35)의 깊이 방향의 길이(l)의 변화에 따라서, 배선 홈의 깊이 방향의 길이(h)도 변화한다.
따라서, 배선 홈의 깊이 방향의 길이(h)가 길어지면, 상기 비어 홀의 깊이 방향의 길이(l)가 짧아지기 때문에, 배선 홈과 비어 홀의 각각의 길이의 제어성이 만족스럽지 않다.
그래서, 본 발명의 목적은, 홈과 비어 홀의 깊이 방향의 길이를 제어하기 쉬운 반도체장치 또는 물품의 제조방법을 제공하는 것이다.
본 발명의 제 1측면에 따른 듀얼 다마신법을 이용하는 반도체장치의 제조방법은, 기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 배치하는 공정과, 배선과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로 해서 상기 제 1의 절연막을 에칭하여, 상기 제 1의 접속구멍의 길이보다 길고, 또한 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 본 발명의 제 2측면에 따른 듀얼 다마신법을 이용하는 반도체장치의 제조방법은, 기판상에, 평탄화 처리가 행해진 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 배치하는 공정과, 배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트하여, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭하여, 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 본 발명의 제 3측면에 따른 듀얼 다마신법을 이용하는 반도체장치의 제 조방법은, 기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과, 배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 준비하는 공정과, 상기 몰드와 상기 제 1의 절연막과의 사이에 자외선 경화형의 수지층을 개재시키는 공정과, 상기 수지층에 자외선을 조사해서 상기 수지층을 경화시키고, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 선택적으로 에칭하여, 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 발명에 제 4측면에 따른 듀얼 다마신법을 이용하는 반도체장치의 제조방법은, 기판상에 절연층을 개재해서 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 배치하는 공정과, 배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭하여, 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정과, 상기 제 2의 접속구멍 저부에 노출하는 절연층을 제거해서, 상기 제 2의 접속구멍에 연결되는 제 3의 접속구멍을 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 본 발명의 제 5측면에 따른 반도체장치의 제조방법은, 듀얼 다마신법을 이용하는 반도체장치의 제조방법으로서, 기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 배치하는 공정과, 배선 홈과 제 1 의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로해서 상기 제 2의 절연막에 대해서 5배 이상의 에칭 레이트비로 상기 제 1의 절연막을 에칭해서, 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정을 포함하는 것을 특징으로 한다.
또, 본 발명의 제 6측면에 따른 연통구멍을 가지는 물품의 제조 방법은, 기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 배치하는 공정과, 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서, 상기 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭해서, 상기 제 1의 접속구멍의 길이보다 길고, 또한 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정으로 이루어진 것을 특징으로 한다.
또 본 발명의 제 7측면에 따른 연통구멍을 가지는 물품의 제조방법은, 기판상에, 평탄화 처리된 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 층을 형성하는 공정과, 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트 해서, 상기 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 마스크로 해서 상기 제 1의 절연막을 에칭하여, 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정을 포함하는 것을 특징으로 한다.
본 발명의 제 8측면에 따른, 연통구멍을 가진 물품의 제조방법은, 기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과, 상기 제 1의 절연막상에 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막에 제 1의 포토레지스트막을 형성하는 공정과, 상기 제 1의 포토레지스트막을 마스크로 해서 상기 제 2의 절연막을 에칭하여 상기 제 2의 절연막에 제 1의 접속구멍을 형성하는 공정과, 상기 제 1의 접속구멍을 가진 상기 제 2의 절연막상에 제 2의 포토레지스트막을 형성하는 공정과, 상기 제 2의 포토레지스트막을 마스크로해서 상기 제 2의 절연막을 에칭하여 상기 제 2의 절연막에 배선 홈을 형성하는 공정과, 상기 제 1의 접속구멍과 상기 배선 홈을 가진 상기 제2의 절연막을 마스크로 해서 상기 제 1의 절연막을 에칭하여 상기 제 1의 절연막에 상기 제 1의 접속구멍과 연결된 상태로 제 2의 접속구멍을 형성하는 단계를 포함한다.
본 발명의 상기 측면에 따르면, 배선 홈을 구성하는 상기 제 2의 절연막을 마스크로해서 접속구멍을 구성하는 상기 제 1의 절연막을 에칭할 수 있으므로, 배선 홈과 비어 홀의 깊이 방향의 길이를 제어하기 쉬운 반도체장치 또는 물품의 제조방법이 제공된다.
<제 1실시형태>
도 1A 및 1B을 참조해서 본 발명의 일측면에 따른 제 1의 실시형태를 이하 설명한다.
우선, 기판(도시하지 않음) 상에 제 1의 절연막(1001)과 제 2의 절연막 (1002)를 가지는 부재(1999)를 준비한다(도 1A).
상기 제 2의 절연막(1002)는, 상기 제 1의 절연막상에 층을 배치한 후, 배선 홈(wiring trench) (1003)과 제 1의 접속구멍(via) (1004)에 대응한 패턴을 가지는 몰드(도시하지 않음)를, 해당 층에 임프린트(imprint)하는 것에 의해서 제조한다.
예를 들면, 상기 층을 구성하는 재료를 상기 몰드와 접촉시킨 상태에서 고체화시키는 것에 의해 상기 제 2의 절연막을 제조한다.
본원 발명에 있어서의 상기 층은, 상기 제 2의 절연막을 형성하는 재료가 거시적으로는 상기 제 1의 절연막상의 층의 형상이지만, 극히 미세하게는 도트 형상인 경우를 포함한다.
또, 본 발명에 있어서의 상기 층은 제 2의 절연막을 형성하는 재료가 제 1의 절연층에 배치되는 단계에서 복수의 도트 형상의 재료의 어셈블리로 구성되고, 상기 몰드와 접촉해서 층의 형상으로 되는 경우도 포함한다. 다른 실시형태에서도 마찬가지로 적용된다.
다음에, 상기 제 2의 절연막(1002)를 마스크로해서 상기 제 1의 절연막(100 1)을 에칭해서, 상기 제 1의 접속구멍의 길이(s)보다 긴 길이(t)를 가지며, 또한 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성한다(도 1B).
제 2의 접속구멍(1005)는, 상기 에칭에 의해서 반드시 제 1의 절연막(1001)을 관통하고 있을 필요는 없지만, 관통시켰을 경우에는, 제 2의 접속구멍(1005)의 저부 측에는 절연 혹은 도전층이나 막 또는 기판(도시하지 않음)이 노출하게 된 다.
예를 들면, 제 2의 접속구멍의 저부에는 Cu 등의 금속으로 이루어지는 배선이 노출하게 된다. 또는, 제 2의 접속구멍의 저부에는, 에칭 스톱층 및/또는 금속 확산 방지층으로서 기능하는 절연물(도시하지 않음)을 개재해서 전기 배선(도시하지 않음)이 배치되고 있는 경우가 있다.
또, 상기 에칭 후에, 상기 제 1의 절연막(1001)과 상기 기판(도시하지 않음)과의 사이에 배치되어 있는 상기 배선층이, 상기 제 2의 접속구멍(1005)의 저부 측에서 노출하고 있지 않는 경우에는, 필요에 따라서, 상기 전기 배선층을 노출시키기 위한 처리를 행한다. 예를 들면, 에칭이나 애싱 등을 행한다.
여기서, 제 2의 절연막(1002)를 마스크로해서 제 1의 절연막(1001)의 에칭이 가능하도록 절연막의 재료를 선택하는 것이 중요하다. 이에 의해, 상기 접속구멍의 길이를 제 1의 절연막의 길이에 의해 제어할 수 있게 된다.
또, 제 1의 절연막에 제 2의 접속구멍을 형성할 때에는, 배선 홈(1003)의 깊이 방향의 길이를, 소정의 길이 이상이 되기 어렵게 한다. 여기서, 소정의 길이란, 예를 들면, 제 2의 절연막의 두께를 말한다.
본 발명을 실현하기 위한 재료의 조합으로서는, 예를 들면, 제 2의 절연막재료로서 하이드로젠 실세스키옥산(HSQ)을 선택하고, 제 1의 절연막재료로서는 폴리아릴에테르(PAE)를 선택한다.
PAE의 드라이 에칭용의 에천트로서는 NH3가 이용된다. 예를 들면, 50sccm 내지 300sccm, 압력 2Pa 내지 20Pa, RF전원파워 100W 내지 800W의 조건하에서 반응성 이온 에칭장치를 이용해서 행한다. 또 에천트(etchant)로서는, N2/H2나, N2/NH3도 적용할 수 있다.
NH3를 에천트로서 이용하는 경우에는, 조건에 따라서, HSQ는 실질적으로 거의 에칭되지 않기 때문에, 제 2의 절연막(1002)는 마스크로서 기능하게 된다.
또, 본 발명은, 제 1의 절연막의 에천트에 의해서 제 2의 절연막이 실질적으로 에칭되지 않는 경우 뿐만 아니라, 제 1의 절연막이 선택적으로 에칭되는 경우도 포함한다. 제 2의 절연막에 비해 제 1의 절연막이 선택적으로 에칭되기 쉬운 경우란, 예를 들면, 에칭 레이트로 5배 이상 차이가 있는 경우를 말한다. 10배 이상의 차이가 있으면 효과적이고, 물론, 100배 이상의 차이가 있으면 매우 효과적이다.
또, 본 발명의 일측면에 따른 반도체장치의 제조방법은, 도 3에 나타낸 바와 같이, 제 1의 절연막에 제 2의 접속구멍(1005)를 형성한 시점에서, 제 2의 절연막 (1012)에 배치되어 있던 제 1의 접속구멍이 실질적으로 소실되는 경우도 포함된다.
(a) 제 1의 접속구멍의 길이(s)와 제 2의 접속구멍의 길이(t)와의 관계
상기 제 2의 접속구멍 길이(t)를, 상기 제 1의 접속구멍의 길이(s)보다 길어지도록 하기 위해서, 상기 제 1의 절연막(1001)의 두께(막 두께방향의 길이)는, 상기 제 1의 접속구멍의 길이보다 길게 해 둔다. 또, 상기 제 1의 절연막의 두께를, 상기 제 2의 절연막의 두께보다 크게 하는 것이 바람직하다. 또 상기 제 2의 접속구멍 길이(t)는, 상기 제 1의 접속구멍의 길이(s)의 2배 이상의 길이인 것이 바람직하고, 3배 이상의 길이이면 더욱 바람직하다. 상한으로서는, 예를 들면, 상기 제 2의 접속구멍 길이(t)는, 상기 제 1의 접속구멍의 길이(s)의 20배 이하이며, 10배 이하면 바람직하다.
(b) 제 1의 절연막
상기 제 1의 절연막은, 비유전률 k가 4.0 이하인 유기 재료 혹은 다공질 무기재료로부터 적당히 선택할 수 있다.
구체적으로는, 유기막으로서 기능하는 폴리아릴에테르 PAE(k = 2.65), 다공질 SiO2(k = 1.5 내지 2.0), SiOF(k = 3.6) 및 SiOC(k = 2.9)를 들 수 있다. 무기 재료는 다공질화해서, 제 2의 절연막에 비해서 선택적으로 에칭하기에 적합한 구성으로 할 수 있다.
또, 반도체 배선의 층간 절연막에 있어서는, 90-nm세대에는, 4.0 이하의 비유전률이 적합하고, 65-nm세대 이후에는 2.5 이하의 저유전율인 것이 바람직하다고 말해지고 있다. 따라서, 본 실시에 따른 반도체장치의 제조방법은, 보다 미세화한 배선에 적용될 수 있다. 덧붙여 말하면, SiN의 비유전률은 7.0이고, SiC의 비유전률은 5.0이다. 본 실시예에 따른 비유전률의 하한은, 예를 들면 1.5이다.
상술의 PAE 이 외에, 폴리이미드, 파리렌, 테플론(등록상표), 벤조시클로부텐(BCB), 퍼플루오로 카본(PTFE) 등이 포함된다. 예를 들면 PMMA 등의 수지도 이용할 수 있 다.
또, 제 1의 절연막으로서, 다공질의 무기 Low-k재료를 이용할 수도 있다. 그 예로서는 다공질 실리카, 다공질 메틸실세스키옥산(다공질 MSQ), 다공질 SiOC 등을 들 수 있다.
이들 제 1의 절연막을 드라이 에칭할 때의 에천트는, 유기막의 경우는, N2와 H2의 혼합가스, NH3가스, N2와 NH3와의 혼합가스, 산소가스 등으로부터 적당히 선택된다.
다공질의 무기재료의 경우는, 탄화불소계(CF계)의 가스(예를 들면, C3F8, C4F8, C5F8, C4F6, CHF3, CF4 등)가 이용된다. 또 CF계의 가스의 경우는, 제 2의 절연막을 에칭 할 때의 에천트와 공통되는 경우가 있지만, 제 1의 절연막은 다공질이기 때문에, 제 2의 절연막에 비해서 선택적으로 에칭된다.
(c) 제 2의 절연막
상기 제 2의 절연막은, 하이드로젠 실세스키옥산, 에폭시기를 함유하는 실록산 및 에폭시기를 함유하는 실세스키옥산으로부터 선택할 수 있다.
제 2의 절연막의 재료로 사용가능한 재료의 예로서는, 상술의 HSQ, 에폭시기를 가지는 실록산 및 실세스키옥산의 혼합물(에폭시기를 포함한 SSQ)를 들 수 있다 . 그 외에도, 산화 규소, 불소 도프 산화 규소, 카본 도프 산화 규소, SiOC 등을 이용할 수 있다. 또 에폭시기를 가지는 실세스키옥산이, 예를 들면, Michael 등에 의해, "SPIE Microlithography Conference, February 2003."에서 보고되어 있 있(http://www.molecularimprints.com/NewsEvents/tech_articles/Dual-damascene-ML05％205751-21.pdf).
특히, 제 2의 절연막에 형성하는 배선 홈이나 제 1의 접속구멍을 임프린트법 (imprinting method)을 이용해서 형성하는 경우에는, 해당 제 2의 절연막은 UV경화성의 수지인 것이 바람직하다.
또, 제 2의 절연막을 드라이 에칭할 때의 에천트로서는, 탄화불소계(CF계)의 가스(예를 들면, C3F8, C4F8, C5F8, C4F6, CHF3, CF4 등)를 적합하게 이용할 수 있다.
또, 제 1의 절연막과 제 2의 절연막의 적어도 한쪽은 비유전률이 4.0 이하이고, 바람직하게는 3.0 이하, 더욱 바람직하게는 2.5 이하이다.
특히, 제 1의 절연막과 제 2의 절연막을 모두 비유전률이 3.0 이하의 재료로 구성하는 것이 바람직하며, 더욱 바람직하게는 비유전률이 2.5 이하인 재료로 구성한다.
또, 본 발명의 일측면에 따른 배선 홈과 제 1의 접속구멍을 가지는 제 2의 절연막자체는, 다층막구성 보다는 단층의 막으로 구성되는 것이 바람직하다. 그 이유는 다층막으로 구성하려고 하면 프로세스가 보다 복잡하게 되는 것이 예상되기 때문이다.
(d) 기판
또 제 1의 절연막(1001)이 형성되는 기판은, 예를 들면, 실리콘 웨이퍼, SiGe 웨이퍼 또는 다층막을 가지는 기판 등이다. 기판과 제 1의 절연막은 직접 접촉하고 있어도 되고, 또는 다른 층(단층, 복수층을 불문함)을 개재시켜서 간접적으로 기판상에 상기 제 1의 절연막이 배치되고 있어도 된다.
예를 들면, 실리콘 기판상에 상기 배선을 포함한 영역을 배치하고, 이 영역 상에 또, 전기 배선을 구성하는 금속재료의 확산 방지층을 배치하며, 그 위에, 상기 제 1의 절연막을 배치할 수 있다.
(e) 임프린트
이하에, 본 실시예에 따른 부재(1999)에 대해 설명한다.
제 1의 절연막(1001)상에, 배선 홈(1003)과 제 1의 접속구멍(1004)를 가지는 제 2의 절연막(1002)를 가지는 부재(도 1A)를, 예를 들면 이하와 같이 해서 형성할 수 있다.
임프린트에 관해서는, 예를 들면, 미국 특허 6334960호나, Stephan Y.Chouet .al., Appl.Phys.Lett., Vol.67, Issue 21, pp.3114-3116(1995)에 기재되어 있다.
도 4A 내지 도 4C를 참조해서 설명한다.
구체적으로는, 제 1의 절연막(1401) 상에 있어서, 소정의 임프린트 패턴을 가지는 몰드(1470)과 제 2의 절연막으로서 기능할 수 있는 재료(광경화성 수지)를 직접 혹은 간접적으로 접촉시킨다. 필요에 따라서, 양자를 가압하기 위해 압력을 가한다.
상기 패턴은, 배선 홈과 제 1의 접속구멍에 대응해서 형성되고 있다.
상기 재료가 자외선 경화형의 수지인 경우에는, UV광을 조사해서 해당 수지를 경화시켜서 상기 몰드의 패턴을 전사한다(도 4A).
제 2의 절연막을 형성하기 위한 재료로서는, 상술의 HSQ 등을 이용할 수 있다.
물론, 임프린트법에 있어서는, 광경화성의 수지 대신에 열경화성의 수지(예 를 들면, PMMA나 상술의 HSQ)를 제 2의 절연막의 형성 재료로서 이용할 수도 있다.
또, 열경화형의 임프린트법에서는, 열을 가해서 고체상의 수지에 패턴을 전사하는 방식과, 액상의 수지에 열을 가해서 패턴을 전사하는 방식을 들 수 있지만, 본 발명에 있어서는 두개의 방식을 모두 사용할 수 있다.
또, 도 4 A에 있어서, (1492)는 경화하는 것에 의해 형성되고 배선 홈과 제 1의 접속구멍에 대응하는 오목부를 구비하고 있는 제 2의 절연막을 나타내고 있다. 그 후, 몰드(1470)와 제 2의 절연막(1492)을 이간시킨다. 또 몰드와 수지와의 사이에 이형제를 개재시키고 임프린트를 실시하는 경우도 있다.
다음에, 도 4 B에 나타낸 바와 같이, 제 2의 절연막의 전면을, CF계의 가스를 이용하여 드라이 에칭에 의해 에치 백(etch back)하고, 제 1의 접속구멍(1404)과 배선 홈(1403)을 가지는 제 2의 절연막(1402)를 형성한다.
도 4B에 도시한 공정은, 필요에 따라서 행하면 좋다. 예를 들면, 임프린트에 의해서, 도 4B에 도시한 구성을 얻을 수 있는 경우, 즉, 제 1의 접속구멍 저부에 제 2의 절연막이 실질적으로 남아 있지 않거나,, 매우 얇은 막으로서만 남아 있는 경우는, 상기 에치 백은 생략할 수 있다.
이렇게 하여 상술의 부재(1999)를 얻을 수 있다.
그 후, 제 2의 절연막(1402)를 마스크로 이용해서 제 1의 절연막(1401)에 제 2의 접속구멍(1405)를 형성한다(도 4C).
상기 제 2의 접속구멍을 형성한 후는, 상기 배선 홈, 상기 제 1의 접속구멍 및 제 2의 접속구멍에, Cu 등으로 이루어진 도전성 재료를 충전한다.
또, 상술의 에치 백을 어느 정도 행하는 가에도 따르지만, 예를 들면, 도 3에 나타낸 바와 같이, 제 2의 절연막에 있어서의 제 1의 접속구멍이 소실하고 있는 경우도 본 발명에 포함된다. 이 경우는, s = 0이다.
(f) 충전
도 1B 혹은 도 2에 나타내는 배선 홈과, 제 1 및 제 2의 접속구멍(via hole)이 형성된 후에는, 도전성 재료(예를 들면 Cu) (1201)을 충전한다.
도전성 재료의 충전전에, 배선 홈의 측면 및 저면, 제 1의 접속구멍의 측면, 그리고 제 2의 접속구멍의 측면 및 저면에, Ti, TiN, Ta, TaN, W, WN 등의 내화성 금속 및/또는 내화성 금속 화합물을 기판층으로서 형성할 수 있다. 기판층의 형성은, 스퍼터링법이나 CVD법에 의해 행해진다.
또, 도면에는 도시하지 않았지만, 도 1B에 도시한 제 2의 접속구멍의 저부에 노출하고 있는 재료가 SiC 등의 절연 재료이고, 해당 재료아래에 도전성의 배선 영역이 배치되어 있는 경우에는, 해당 저부에 노출하고 있는 SiC 등을 제거한 후, 도전성 재료를 충전한다. 물론, 본 발명에 있어서는, 도전성 재료의 충전은 필요에 따라서 실시하면 되고, 미러로서 기능하는 다공질체로서 이용하는 경우에는, 충전의 필요는 없다.
또, 제 2의 접속구멍의 저부에 노출하는 도전성 재료(Cu)의 표층에는, 그 재료의 산화막이 형성되는 경우가 있다. 이러한 경우에는, 노출하는 Cu표면에 클리닝을 실시할 수 있다. 예를 들면, Ar스퍼터링에 의해 산화물을 제거하거나, 수소 가스를 포함한 분위기 중에서 열처리해서 해당 산화물을 환원한다.
또, 충전에 즈음해서는, 제 1스텝으로서, 배선 홈과 비어 홀(via hole)(제 1의 접속구멍과 제 2의 접속구멍의 연결에 의해 생기는 구멍)의 측벽에, 스퍼터링 성장에 의해 금속막(배리어 금속)을 성장시킬 수 있다. 매입을 위한 전극으로서 기능하는 시드(seed) Cu층을 형성하고, Cu를 도금에 의해 충전할 수 있다.
(g) 기타
또, 도 1A에 도시한 부재(1999)에 있어서는, 필요에 따라서, 제 1의 절연막 (1002)과 제 2의 절연막(1001) 사이에, 혹은 제 1의 절연막 아래에, 별도의 절연막을 형성할 수도 있다.그 예를 들면, SiC, SiOC, SiN, SiO2 등 이다.
또, 본 발명에 따른 듀얼 다마신법에 있어서, 상술의 홈 부분은 반드시 배선용일 필요는 없고, 예를 들면 화소 전극 형성용의 홈으로 사용되어도 된다.
본 발명에 따른 반도체장치로는, 예를 들면 이하의 장치가 포함된다.
이들은, 예를 들면, 반도체 집적회로, DRAM, SRAM, 플래쉬 메모리 등의 메모리 디바이스, CMOS 디바이스, 촬상 디바이스(CCD 등)이다.
또, 상술의 (a) 내지 (g)에서 설명한 기술 사항은, 이후의 실시예에 있어서도 그 기술적 사상이 모순되지 않는 한, 적당히 채용할 수 있다.
<제 2실시형태: 평탄화>
본 발명의 다른 측면에 따른 제 2실시예는 상술의 듀얼 다마신법을 이용한 반도체장치의 제조방법이다. 그러나 기판상에, 평탄화 처리가 행해진 제 1의 절연막을 가지는 부재를 준비하는 공정을 포함하는 것이 특징이다.
도 6A 내지 도 6E를 참조해서, 본 실시예를 설명한다.
도 6A에 있어서, (1800)은 요철을 가지는 기판이다.
여기서, 상기 기판은, 다층막으로 이루어진 기판을 포함한다. 상기 다층막 은, Cu 등으로 이루어진 도전층, 혹은 SiC 등으로 이루어진 절연층을 포함한다.
기판(1800)상에, 해당 요철을 완화하도록 평탄화 처리되어 있는 제 1의 절연막(1801)을 배치한다.
평탄화 처리는 적어도 이하에 설명하는 2개의 개념을 포함한다.
제 1의 개념은, 기판(1800)상에, 제 1의 절연막을 형성한 후, 연마나 열처리 등에 의해 평탄화를 행하는 것이다. 제 2의 개념은, 제 1의 절연막을 기판상에 형성할 때의 궁리에 의해서 기판의 요철을 완화하는 것이다. 상기 궁리란, 예를 들면 , 스핀 도포에 의해서 해당 절연막을 형성하는 것을 말한다. 물론, 양쪽 모두의 개념을 조합해서 평탄화 처리를 행할 수도 있다.
스핀 코트에 의해 제 1의 절연막(1801)을 형성하는 경우, 도 6A에 도시한 기판의 요철에 의한 제 1의 절연막(1801)의 요철을 약간 완화한 표면 형상을 가지는 절연막이 된다. 또, 매우 점성이 낮은 절연재료를 이용하는 경우에는, 스핀 코트에 의해서 제 1의 절연막이 형성되는 시점에서, 도 6B에 도시한 상태로 되는 경우도 있다.
이 제 1의 절연막(1800)의 표면을, 필요에 따라서, 화학적 기계적 연마(CMP)에 의해 평탄화 처리를 행한다(도 6B). 도 6B에 있어서, (1899)는, 표면이 평탄화 처리된 절연막의 가장 바깥표면을 나타낸다.
다음에, 제 2의 절연막을 평탄화 처리된 제 1의 절연막(1801)상에 스핀 코트나 디스펜서 등에 의해서 도포한다. 그리고, 상기 제 2의 절연막(1802)를, 소망의 패턴을 가지는 몰드(1870)로 가압한 상태에서 UV광으로 조사해서 경화시킨다(도 6C). 몰드는 석영 등에 의해 형성된다. 이렇게 해서, 제 2의 절연막(1802)에, 몰드 표면패턴이 전사된다.
그 후, CF계의 가스를 이용한 에칭에 의해 에치 백을 실시하여, 제 2의 절연막에 포함된 제 1의 접속구멍(1804)의 저부에서 제 1의 절연막(1801)을 노출시킨다 (도 6D).
그리고, 제 2의 절연막(1802)를 마스크로해서 제 1의 절연막에 제 2의 접속구멍(1805)를 형성한다(도 6E).
이렇게 해서 형성되는 배선 홈과 비어 홀을, 필요에 따라서, 배리어 금속이나 Cu 시드층을 스퍼터법에 의해 형성한 후, 도금법에 의해 Cu로 충전한다. 그 후, CMP에 의해 연마하는 것에 의해, 비어 배선(via wiring) (1822)과 홈 배선(1821)을 동시에 형성한다(도 7).
또, 에치 백은 이미 설명한 바와 같이 필요에 따라서 행할 수 있다. 물론, 광임프린트법 대신에, 공지의 열임프린트법을 적용할 수도 있다.
도 8A 및 8B는, 본 발명의 일측면에 따른 본 실시예의 유용성을 설명하기 위해, 단일층의 절연막에 듀얼 다마신법을 적용하는 경우를 나타낸 것이다.
기판(2800)이 요철을 가지고 있는 경우에는, 해당 기판상에 UV경화성의 수지 (2802)를 도포하고, 몰드를 이용해서 패턴을 전사하면 도 8 A에 도시한 상태가 된 다.
이러한 상태에서, 에치 백을 행하여, 제 1의 접속구멍(2804)의 저부에서 기판(2800)을 노출시키면, 도 8B의 원의 부분(2850)으로 나타낸 바와 같이, 부분적으로 배선 홈이나 비어 홀을 위한 구멍이 소실해 버린다.
상기 홀의 부분적인 소실을 회피하기 위해, 본 발명의 일측면에 따른 본 실시형태에 있어서는, 제 1의 절연막에 의해 기판의 표면 요철을 흡수하는 것이 바람직하고, 그 위에 제 2의 절연막을 배치할 수 있다.
또한, 제 1의 절연막과 제 2의 절연막의 재료의 조합은, 소망의 에칭 선택비를 보증할 수 있도록 선택하는 것이 바람직하다. 그 경우, 비어 배선용의 구멍의 길이를 깊이 방향으로 길게 했을 경우에도, 배선 홈의 깊이 방향의 길이는 소정의 길이(예를 들면, 제 2의 절연막의 막두께) 이상으로는 거의 증가되지 않도록 하고 있다. 따라서, 이것은, 불필요하게 배선 홈의 깊이를 깊게 하고 싶지 않은 경우나, 충전하는 Cu등의 매입 재료의 양을 늘리고 싶지 않은 경우에는 아주 유용한 방법이다.
(h) 평탄화 처리
상기 평탄화 처리는, CMP 대신에, 또는 CMP와 함께 상기 제 1의 절연막을 열처리하는 것에 의해서 실현될 수도 있다. 예를 들면, 성막시의 온도보다 높은 온도 분위기 중에서 어닐링 처리를 하는 것에 의해 평탄화를 실현할 수 있다.
도 4A에 있어서, 제 1의 절연막(1401)의 아래에 위치하는 층(도시하지 않음)의 요철의 영향에 의해 상기 제 1의 절연막자체에 요철이 생기고 있는 경우에는, CMP 등에 의한 연마 대신에 이하의 수법에 의해 평탄화를 행할 수 있다.
구체적으로는, UV광에 의해 경화하는 수지를 제 1의 절연막으로서 이용하고 표면에 요철 패턴이 형성되어 있지 않은 몰드를 상기 절연막에 임프린팅함으로써 평탄화하는 수법(블랭크 임프린트법)을 이용한다.
임프린트법을 이용하는 경우, 몰드와 기판과의 면내방향의 얼라이먼트나 양자 사이의 갭 조정을 아주 정밀하게 실시하는 것이 요구되는 경우가 있다.
기판의 평탄성이 낮은 경우, 그러한 정밀한 갭 조정 등을 실시하는 것이 어려워지는 경우가 있다. 그러나, 본 발명을 적용하면, 기판 위에 형성하는 제 1의 절연막에 의해서 가장 바깥표면의 평탄성을 높일 수 있으므로, 요구되는 정밀한 갭 조정 등이 가능하게 된다.
제 3실시형태：광-임프린트
본 발명의 제 3실시형태에 따른 반도체장치의 제조방법은, 이하와 같이 행해진다.
먼저, 기판상에 제 1의 절연막을 가지는 부재를 준비한다.
또한, 배선 홈과 제 1의 접속구멍에 대응하는 패턴을 가지는 몰드를 준비한다.
그리고, 상기 몰드와 상기 제 1의 절연막과의 사이에 자외선 경화형의 수지층을 개재시키고, 상기 수지층에 자외선을 조사하는 것에 의해서 상기 수지층을 경화시킨다.
수지의 경화 후에, 상기 몰드와 상기 수지를 이간시키고, 필요에 따라서, 상 기 경화한 수지를 이방성 에칭(소위 에치 백 공정)한다.
이렇게 하여, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 제조할 수 있다.
다음에, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 선택적으로 에칭하는 것에 의해서 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성한다.
본 실시예에 있어서의, 기판, 제 1 및 제 2의 절연막, 수지층 및 에칭 공정에 관해서는, 제 1 및 제 2 실시형태에서 설명한 내용을 적당히 채용할 수 있다.
제 4실시형태 : 3층 구성
본 발명의 다른 측면에 따른 제4 실시형태는 듀얼 다마신법를 이용하는 반도체장치의 제조방법이며, 이하의 특징을 가진다.
먼저, 기판상에 절연층을 개재해서 제 1의 절연막을 가지는 부재를 준비한다.
상기 제 1의 절연막상에 층을 배치한다.
배선 홈과 제 1의 접속구멍에 대응하는 패턴을 가지는 몰드를, 상기 층에 임프린트 해서, 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성한다.
그 후, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭하는 것에 의해서 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성한다.
또한, 상기 제 2의 접속구멍의 저부에 노출하는 절연층을 제거하고, 상기 제 2의 접속구멍에 연결되는 제 3의 접속구멍을 형성한다. 상기 절연층은, 금속 배선으로부터의 금속 확산의 방지를 위해, 또는, 에칭 스톱퍼층으로서 기능시키기 위해, 예를 들면, SiN이나 SiC로 구성되고, 비유전률은 반드시 4 이하일 필요는 없고, 4.1 이상이어도 된다.
본 실시형태에 있어서의, 기판, 제 1 및 제 2의 절연막, 수지층 및 에칭 공정에 관해서는, 제 1 및 제 2실시형태에서 설명한 내용을 적당히 채용할 수 있다.
예를 들면, 구성에 있어서, 실리콘 기판상에, 금속 배선층을 구비하고, 그 위에, 상기 금속 확산 방지를 위한 절연층을 구비하며, 또, 그 위에, 상기 제 1의 절연막 및 제 2의 절연막을 배치 할 수 있다.
예를 들면, 금속 확산 방지를 위해서는, 비유전률이 4.1이상인 절연 재료(예를 들면 SiN나 SiC)를 사용하지 않을 수 없고, 한편, 층간 절연막의 비유전률을 크게 하고 싶지 않은 경우에는, 상기 절연층은, 제 1의 절연막보다 얇게 하는 것이 바람직하다.
상기 제 1실시형태 내지 제 4실시형태에 있어서는, 도 1A에 모식적으로 도시한 부재(1999)는 임프린트법(제 1의 형성방법)이 아니고, 도 5A 내지 도 5H를 참조해서 이하에 설명하는 제 2형성방법을 이용해서 제작할 수도 있다.
이 제 2형성방법에 있어서는, 해당 부재(1999) 자체를, 이른바 듀얼 다마신법에 의해 형성하고, 그 후, 제 2의 절연막을 마스크로해서 하부의 제 1의 절연막을 에칭하는 것이다.
일반적으로, 듀얼 다마신법에는 먼저 배선 홈용의 노광 프로세스를 실시하는 선(先)트렌치 방식과, 먼저 비어 홀용의 노광 프로세스를 실시하는 선(先)비어 방식이 있다. 도 1 A에 나타내는 형상을 얻을 수 있다면 어느 수법이라도 채용가능하다.
이하에, 도 5A 내지 도 5H를 참조해서 선비어 방식을 이용한 듀얼 다마신법에 대해 설명한다.
또, 도 5A에 있어서, 제 1의 절연막(5001) 아래에는, 도면에 도시하지는 않았지만, 예를 들면 Cu 등으로 형성된 배선층이, 필요에 따라서 SiC의 절연층을 개재해서 배치된다.
제 1의 절연막(5001) 상에, CVD법 등에 의해 제 2의 절연막(5002)와 CMP용의 희생막(5050)을 차례차례 퇴적한다(도 5A). CMP용의 희생막은, SiO2, SiC 또는 SiN 등이다.
포트리소그래피에 의해, CMP용 희생막(5050)상에, 접속구멍부분 형성 영역을 노출하는 포토레지스트막(5060)을 형성한다(도 5B).
그리고, 포토레지스트막(5060)을 마스크로해서 CMP용의 희생막(5050) 및 제 2의 절연막을 에칭해서 제 1의 절연막에 이르는 비어 홀(5004)를 형성한다(도 5C).
다음에, 포토레지스트막(5060)을 제거한 후, 포토레지스트 등의 수지 재료를 도포하고, 가열 경화시켜서, 비어 홀(5004)를 상기 수지 재료로 이루어진 매입재(5070)로 매입한다(도 5D).
다음에, 매입재(5070)을 에치 백하여 매입재를 비어 홀(5004)의 저부에만 잔존시킨다(도 5E).
그리고, 포트리소그래피에 의해, CMP용의 희생막(5050)상에, 배선 홈부 형성 영역을 노출하는 포토레지스트막(5080)을 형성한다(도 5F).
그리고, 포토레지스트막(5080)을 마스크로해서 CMP용의 희생막(5050)및 제 2의 절연막(5002)를 에칭해서, CMP용의 희생막 및 제 2의 절연막에 배선 홈(5003)을 형성한다(도 5G).
그 후, 예를 들면 애싱에 의해, 포토레지스트막(5080)과 함께 매입재(5070)을 제거한다.
이렇게 하여, CMP용의 희생막(5050) 및 제 2의 절연막(5002)에, 비어 홀(5004) 및 배선 홈(5003)을 가지는 개구부를 형성할 수 있다.
또, 상기 부재를 형성하기 위한 제 2의 수법을, CMP용의 희생막을 가지는 경우를 참조해서 설명했지만, 희생막은 생략할 수도 있다. 또, 반대로, 제 1의 수법에 있어서, CMP용의 희생막을 형성하는 것도 가능하다.
또, 도 5A 내지 5H를 참조하는 설명에 있어서, 희생막(5050) 상에 레지스트막(5080)이 잔존하는 상태(도 5G)에서, 도 1B에 도시한 공정, 즉, 제 1의 절연막(5001)을 에칭하는 공정을 실시하는 것도 가능하다.
이것은, 제 2의 접속구멍의 깊이에 따르기도 하지만, 에칭 공정시에 매입재(5070)이 제거되고 제 1의 접속구멍 저부에 제 1의 절연막이 노출하기만 하면, 상기 절연막의 선택적인 에칭이 가능하기 때문이다. 또, 반드시, 도 5A 내지 도 5H 에 도시한 프로세스를 거치지 않고 , 예를 들면, 도 5A, 도 5B 및 도 5C를 행한 후에, 도 5D에 도시한 공정을 진행하지 않고, 배선 홈용의 레지스트를 도포하고 패터닝 해서 배선 홈(5003)을 형성하는 것도 가능하다.
<제 5실시형태>
본 발명의 다른 측면에 따른 제 5의 실시형태는 연통구멍을 가지는 물품의 제조방법이며, 이하의 특징을 가진다.
우선, 기판상에 제 1의 절연막을 가지는 부재를 준비하고, 상기 제 1의 절연막상에 층을 배치한다.
홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트하여, 상기 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성한다.
그 후, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 절연막을 에칭하는 것에 의해서 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성한다.
상기 제 1의 접속구멍의 길이보다 상기 제 2의 접속구멍의 길이를 길게 할 수 있다. 또, 상기 제 1의 절연막은, 상기 제 2의 절연막을 적층하기 전에 상술의 평탄화 처리가 행해지는 것이 좋다.
본 발명의 일 측면에 따른 본 실시형태는 본 발명의 다른 측면에 따른 제 1실시형태나 제 2실시형태와 유사하지만, 예를 들면, 반사 방지막으로서 본 실시형태에 따른 물품을 이용할 때에는, 반드시 제작한 연통구멍에 금속 등의 재료를 충전할 필요는 없다.
본 실시형태에 따른 물품은, 액정을 가지는 표시장치에 이용되는 LCOS (liquid crystal on silicon)로 불리우고 있는 화소 전극을 구비한 반도체장치도 포함한다.
즉, 상기 홈, 제 1 및 제 2의 접속구멍에 반사 재료로서 기능하는 금속재료를 충전한 물품도 본 발명에 포함된다.
이하에, 본 발명의 일측면에 따른 반도체장치의 제조방법으로 대해서 실시예를 이용해서 상술한다. 덧붙여 이하의 실시예에서는, 제 1의 절연막 아래에 위치하는 기판이 요철을 가지고 있는 경우에 본 발명을 적용한 것이다.
(실시예)
도 6 A 내지 도 6E를 참조해서, 본 발명의 일측면을 설명한다.
도 6A에 있어서, (1800)은 요철을 가지는 기판이다. 여기서 말하는 기판의 예로서는 Cu 등으로 이루어진 도전층 및 SiC 등으로 이루어진 절연층이 포함된다. 표면에 요철을 가지는 기판상에 제 1의 절연막(PAE)(1801)을 스핀 코트에 의해 형성한다. 이 경우, 상기 절연막은 기판(1800)의 요철이 반영된 표면 형상을 가지는 절연막으로 된다(도 6A).
이 제 1의 절연막(1801)의 표면을 CMP에 의해 평탄화 처리한다(도 6B). 도 6B에 있어서, (1899)는 표면이 평탄화 처리된 절연막을 나타내고 있다.
다음에, 제 2의 절연막을 형성하는 층(에폭시기를 가지는 실세스키옥산이나 실록산)을 평탄화 처리된 제 1의 절연막(1801)상에 스핀 코트에 의해서 도포한다. 그리고, 상기 제 2의 절연막(1802)을 형성하는 층을 소망의 패턴을 가지는 몰 드(1870)으로 가압한 상태에서 UV광으로 조사하여 경화시킨다. 이렇게 하여, 제 2의 절연막(1802)에 몰드의 표면 패턴이 전사된다.
그 후, CF계의 가스를 이용한 에칭에 의해 에치 백을 실시해서 제 2의 절연막이 가지는 제 1의 접속구멍(1804)의 저부에 제 1의 절연막 1801을 노출시킨다(도 6D).
그리고, 드라이 에칭 장치내에서 제 2의 절연막(1802)를 마스크로해서 제 1의 절연막에 제 2의 접속구멍을 형성한다(도 6E). 장치내에서는, 에칭용의 가스로서 NH3 등의 가스를 이용한다. 이것에 의해, 제 1의 절연막이 선택적으로 에칭된다.
이렇게 해서 형성되는 배선 홈과 비어 홀내에, 필요에 따라서, 배리어 금속이나 Cu시드층을 스퍼터링법에 의해 형성한 후, 도금법에 의해 Cu를 충전한다. 그 후, CMP에 의해 연마해서 비어 배선(1822)과 홈 배선(1821)을 동시에 형성한다(도 7).
본 발명의 일측면에 따른 듀얼 다마신법을 이용한 반도체장치의 제조방법은, 예를 들면 반도체 집적회로, DRAM, CMOS 디바이스 등의 배선층에 적용할 수 있다. 또, 배선에 관련되는 것에 한정되지 않고, 그 외, 예를 들면 요철을 이용한 반사 방지막의 제조 등 다른 분야에도 적용할 수 있다.
본 발명의 상기 측면에 따르면, 배선 홈을 구성하는 제 2의 절연막을 마스크 로 해서 접속구멍을 구성하는 상기 제 1의 절연막을 에칭할 수 있으므로, 배선 홈과 비어홀의 깊이 방향의 길이를 제어하기 쉬운 반도체장치 또는 물품의 제조방법을 제공할 수 있다.
이상 본 발명을 예시적인 실시형태에 대하여 설명하였지만, 본 발명은 상술한 예시적인 실시형태에 한정되는 것은 아닌 것으로 이해되어야 한다.
다음의 청구범위는 모든 변형, 균등한 구성 및 기능을 포함하도록 가장 넓게 해석되어야 한다.
Claims (17)
- 듀얼 다마신법을 이용하는 반도체장치의 제조방법으로서,기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과,상기 제 1의 절연막상에 층을 배치하는 공정과,배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서 상기 배선 홈과 상기 제 1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과,상기 제 2의 절연막을 마스크로 해서 상기 제 1의 절연막을 에칭하여 상기 제 1의 접속구멍의 길이보다 길고, 또한 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정과,상기 배선홈, 상기 제1의 접속구멍 및 상기 제2의 접속구멍에 도전성재료를 충전하는 공정으로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서,상기 제 2의 접속구멍 길이는 상기 제 1의 접속구멍의 길이의 2배 이상인 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서,상기 제 1의 절연막은 각각 비유전률이 4.0 이하인 유기재료 또는 다공질 무기재료로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서,상기 층은 하이드로젠 실세스키옥산, 에폭시기를 함유하는 실록산 및 에폭시기를 함유하는 실세스키옥산으로부터 선택되는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 제 1항에 있어서,제 1의 절연막을 가지는 상기 부재에 평탄화처리를 행하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6항에 있어서,상기 평탄화 처리는 상기 기판상에 스핀 도포에 의해서 상기 제 1의 절연막을 형성함으로써 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 6항에 있어서,상기 평탄화 처리는 상기 기판상에 상기 제 1의 절연막을 형성하고, 이 제 1의 절연막의 표면을 화학적 기계적으로 연마하는 것에 의해서 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제 1항에 있어서,상기 층은 상기 몰드와 상기 제1의 절연막 사이에 개재된 자외선 경화성 수지층이고,상기 수지층에 자외선을 조사해서 상기 수지층을 경화시키고, 상기 배선홈과 상기 제1의 접속구멍을 가진 상기 제2의 절연막을 형성하는 공정을 부가해서 포함하며,상기 제1의 절연막을 에칭하는 공정은 선택적으로 행해지는 것을 특징으로 하는 반도체장치의 제조방법.
- 삭제
- 삭제
- 제1항에 있어서,상기 제1의 절연막과 상기 기판의 사이에 절연층을 형성하고,상기 제1의 절연막을 에칭하는 공정은, 상기 제 2의 절연막을 마스크로해서 상기 제 1의 접속구멍에 연결되는 제 3의 접속구멍을 형성하는 공정과, 상기 제 3의 접속구멍의 저부에 노출하는 절연층을 제거해서 상기 제1의 접속구멍의 길이보다 긴 제 2의 접속구멍을 형성하는 공정을 부가하여 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
- 제1항에 있어서,상기 제1의 절연막의 에칭레이트는 상기 제2의 절연막의 에칭레이트의 5배이상인 것을 특징으로 하는 반도체장치의 제조방법.
- 연통구멍을 가지는 물품의 제조방법으로서,기판상에 제 1의 절연막을 가지는 부재를 준비하는 공정과,상기 제 1의 절연막 상에 층을 배치하는 공정과,배선 홈과 제 1의 접속구멍에 대응한 패턴을 가지는 몰드를 상기 층에 임프린트해서 상기 홈과 상기 제1의 접속구멍을 가지는 제 2의 절연막을 형성하는 공정과,상기 제 2의 절면막을 마스크로해서 상기 제 1의 절연막을 에칭하여 상기 제 1의 접속구멍의 길이보다 길고, 또한 상기 제 1의 접속구멍에 연결되는 제 2의 접속구멍을 상기 제 1의 절연막에 형성하는 공정과,상기 배선홈, 상기 제1의 접속구멍 및 상기 제2의 접속구멍에 도전성재료를 충전하는 공정으로 이루어진 것을 특징으로 하는 물품의 제조방법.
- 제14항에 있어서,제1의 절연막을 가지는 상기 부재를 평탄화처리하는 것을 특징으로 하는 물품의 제조방법.
- 삭제
- 삭제
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