KR100845682B1 - 반도체 레이저 소자 및 그 제조 방법 - Google Patents

반도체 레이저 소자 및 그 제조 방법 Download PDF

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Abstract

복수의 릿지(16·36)를 병설한 소자에서, 각 릿지(16·36)를 사이에 두도록 서포트(17·37)를 형성한다. 보다 구체적으로는, 릿지(16)의 소자 외측에 제1 서포트(17a)를 형성하고, 소자 내측에 제2 서포트(17b)를 형성한다. 또한, 릿지(36)의 소자 외측에 제1 서포트(37a)를 형성하고, 소자 내측에 제2 서포트(37b)를 형성한다. 이에 의해, 소자 제조 시에 소자 표면에 레지스트를 도포하여 스핀 코트를 행해도, 릿지(16·36)보다 소자 내측의 레지스트가 릿지 사이의 홈에 흐르는 것을, 이 제2 서포트(17b·37b)로 어느 정도 억제할 수 있어, 릿지(16·36)에 대하여 소자 내측의 레지스트 막 두께가 소자 외측에 비해 큰 폭으로 얇아지는 것을 회피할 수 있다.
릿지, 서포트, 레지스트, 분리홈, 칩 폭, 서포트 폭, 폭 비

Description

반도체 레이저 소자 및 그 제조 방법{SEMICONDUCTOR LASER ELEMENT AND MANUFACTURING METHOD THEREOF}
본 발명은, 스트라이프 형상의 릿지를 복수 갖는 반도체 레이저 소자 및 그 제조 방법에 관한 것이다.
종래부터, 릿지 스트라이프형의 반도체 레이저 소자가 다양하게 제안되어 있다(예를 들면 특허 문헌 1 참조). 예를 들면, 도 8A는, 종래의 반도체 레이저 소자의 평면도를 도시하고, 도 8B는, 상기 반도체 레이저 소자의 단면도를 도시하고 있다. 이 반도체 레이저 소자는, 기판 상에 n형 클래드층, 활성층, p형 클래드층, 에칭 스토퍼층, p형 클래드층, p형 컨택트층이 순서대로 형성되어 있다. 그리고, p형 클래드층 및 p형 컨택트층을 에칭함으로써, 소자 표면에 릿지(101)가 형성되어 있음과 함께, 릿지(101)의 양측에 소정 간격을 두고 서포트(102·102)가 형성되어 있다. 또한, 설명을 간략화하기 위하여, 도면 내에서는, n형 블록층, p형 전극 및 n형 전극의 도시를 생략하고 있다.
여기서, 상기 반도체 레이저 소자의 소자폭을 300㎛로 하면, 릿지(101)의 중심으로부터 서포트(102·102)에서의 릿지(101)측의 끝까지의 거리(이하에서는, 릿지 서포트간 거리라고 칭함)는, 예를 들면 70㎛로 설정되어 있고, 또한, 서포 트(102·102)의 폭(칩 폭 방향의 서포트(102·102)의 길이)은 각각 50㎛로, 합하여 100㎛로 설정되어 있다. 따라서, 칩 폭에 대한 서포트 폭의 비율은, (100/300)×100≒33%로 되어 있다.
이러한 구성의 반도체 레이저 소자는, 도 8C에 도시하는 바와 같이, 기판에서의 릿지(101) 및 서포트(102·102)측을 서브 마운트(110)에 부착하고, 이 서브 마운트(110)를 개재하여 유지체(도시 생략)에 유지된다(정션다운 방식).
또한, 종래부터, 2개의 릿지를 갖고, 상이한 파장의 레이저광 또는 동일 파장의 레이저광을 2개 출사하는 것이 가능한 트윈 스트라이프형의 반도체 레이저 소자도 다양하게 제안되어 있다(예를 들면 특허 문헌 2 참조). 이런 종류의 반도체 레이저 소자는, 예를 들면 이하의 방법에 의하여 제조된다. 한편, 이하에서는, 반도체 레이저 소자를 서브 마운트를 개재하여 유지체에 의해 유지시키는, 이른바 정션다운 방식이 적용되는 반도체 레이저 소자의 제조 방법에 대하여 설명하는데, 도 8A 내지 도 8C에 도시한 반도체 레이저 소자와 동일한 구성 부분에는 동일한 참조 부호를 부여하여 설명한다.
우선, 기판 상에, n형 버퍼층, n형 클래드층, 활성층, 제1 p형 클래드층, 에칭 스토퍼층, 제2 p형 클래드층, p형 컨택트층을 형성한다. 그리고, 제2 p형 클래드층 및 p형 컨택트층을 드라이 에칭 및 웨트 에칭함으로써, 2개의 릿지(101·101)를 형성함과 함께, 릿지(101·101)의 외측에 1쌍의 서포트(102·102)를 형성한다(도 9A 참조). 또한, 설명을 간략화하기 위하여, 도면 내에서는, n형 블록층, p형 전극 및 n형 전극의 도시를 생략하고 있다.
다음으로, 소자 표면에 n형 블록층(103)을 형성하고(도 9B 참조), 그 위에 레지스트(이하, 간단하게 레지스트라고 칭함)(104)를 도포한다(도 9C 참조). 그리고, 릿지(101·101)의 톱 표면의 레지스트(104)를 제거하기 위하여, 해당 톱 이외를 차광하는 차광부(105)를 마스크로 하여, 레지스트(104)에 대해 노광한다(도 9D 참조). 이에 의해, 릿지(101·101)의 톱 및 그 근방의 레지스트(104)가 제거된다(도 9E 참조).
계속해서, 릿지(101·101)의 톱의 n형 블록층(103)을 에칭하여 제거한다(도 9F 참조). 그 후, 레지스트(104)를 박리하고(도 9G 참조), 릿지(101·101)의 톱과 도통하는 p형 전극(106)을 소자 표면에 형성한다(도 9H 참조). 한편, 기판의 이면(p형 전극(106)과는 반대측)에는, n형 전극(도시 생략)을 형성한다.
특허 문헌 1: 일본 특허 제3348024호 공보
특허 문헌 2: 일본 특개 2003-69154호 공보
<발명의 개시>
<발명이 해결하고자 하는 과제>
그런데, 도 9C에서 도시한 레지스트(104)의 도포 공정은, 일반적으로, 스핀 코트법에 의해 행해진다. 이 스핀 코트법에서는, 레지스트(104)를 소자 표면에 적하한 후, 웨이퍼를 회전시켜 레지스트(104)를 횡방향으로 넓히고, 광조사에 의해 이를 경화시키고 있다.
그러나, 상술한 제조 방법에서는, 1개의 릿지(101)에 대하여, 한쪽측(도 9A 내지 도 9H에서는 소자 외측)에만 서포트(102)를 형성하고 있기 때문에, 스핀 코트 에 의해 형성되는 레지스트(104)의 막 두께가, 실제로는, 릿지(101)에 대해 내측(서포트(102)가 존재하지 않는 쪽)과 외측(서포트(102)가 존재하는 측)에서 미묘하게 서로 다르게 된다. 이것이, 소자 특성에 악영향을 미치는 결과로 된다. 이 점에 대하여, 도 10A 내지 도 10D를 참조하면서 설명한다.
도 10A는, 도 9E에서 도시한 공정에서, 레지스트(104)의 막 두께가, 1개의 릿지(101)에 대하여 소자 내측에서 얇고, 소자 외측에서 두껍게 된 경우를 도시하고 있다. 스핀 코트에 의해 레지스트(104)를 소자 표면에 도포한 경우, 그 직후에 릿지 사이의 홈에 레지스트가 유입된다. 이 유입에 의해 소자 내측에서 레지스트(104)의 막 두께가 너무 얇아지는 경우가 있으며, 극단적인 예에서는 해당 레지스트(104)에 구멍(107)이 뚫리게 되는 경우도 있다.
그렇게 되면, 도 9F에서 도시한 n형 블록층(103)의 에칭 공정에서는, 도 10B에 도시하는 바와 같이, 릿지(101)의 톱의 n형 블록층(103)뿐만 아니라, 릿지(101)보다 소자 내측의 레지스트(104)의 구멍(107)을 통하여, 그 하층의 n형 블록층(103)까지도 에칭에 의해 제거되어, 간극(108)이 형성되게 된다. 따라서, 이 상태에서 레지스트(104)를 박리하고(도 10C 참조), 릿지(101)를 덮도록 p형 전극(106)을 형성한 경우에는, n형 블록층(103)의 간극(108)에도 p형 전극(106)이 들어간다(도 10D 참조). 이와 같은 구조상의 불량에 의해, 소자의 광 출력 등의 소자 특성이 열화되게 된다.
또한, 반도체 레이저 소자에서는, 주위 온도가 변화되면, 그에 수반하여, 예를 들면, 일정한 광 출력을 얻는데 필요한 동작 전류나 동작 전압, 파장 등의 여러 특성이 변동된다. 여기서, 이하에서는, 주위 온도에 대한 여러 특성을 온도 특성이라고 칭하고, 주위 온도에 대하여 여러 특성이 변동되는 것을 온도 특성의 저하라고 칭하기로 한다. 온도 특성의 저하는, 소자의 신뢰성을 저하시키는 요인으로 되기 때문에, 극력 이것을 억제하는 것이 필요하다.
여기서, 반도체 레이저 소자의 여러 특성 가운데, 동작 전류에 대하여 주목하면, 레이저광을 출력하는 활성층의 온도가 높아지면 높아질수록, 동작 전류가 상승한다. 이것은, 활성층의 온도가 높아지면 높아질수록, 전류를 광으로 변환하는 효율(변환 효율)이 저하되기 때문이다. 따라서, 소자의 신뢰성을 향상시키기 위해서는, 활성층 및 그 주위에서 발생하는 열을 활성층 이외의 부위(소자 이외의 부위)로 빠져나가게 하여, 활성층의 온도 상승을 억제하여, 동작 전류의 상승을 억제할 필요가 있다.
따라서, 정션다운 방식이 적용되는 반도체 레이저 소자에서는, 예를 들면 도 8A 내지 도 8C에 도시한 바와 같이, 릿지의 양측에 서포트(102·102)를 형성하여, 활성층에서 발생하는 열을, 릿지(101) 및 서포트(102·102)를 통하여 서브 마운트(110)에 전달시키도록 하고 있다.
그러나, 상기한 종래의 반도체 레이저 소자의 구성에서는, 릿지-서포트간 거리가 70㎛로 비교적 넓게 설정되어 있고, 또한, 칩 폭에 대한 서포트 폭의 비율은 (100/300)×100≒33%로 비교적 작기 때문에, 실제로는 릿지(101) 하부의 활성층에서 발생한 열이 서포트(102·102)를 통하여 서브 마운트(110)에 전달되기 어렵다. 그렇기 때문에, 실제로는 소자의 방열이 불충분하여, 활성층의 온도 상승을 확실하게 억제하는 데까지는 이르지 않아, 그 결과, 동작 전류가 상승(온도 특성이 저하)하여, 소자의 신뢰성이 확실하게 향상되는 데까지는 이르지 않고 있다.
또한, 한편으로, 릿지-서포트간 거리를 너무 짧게 하면 릿지(101)와 서포트(102·102) 사이의 에칭은 하기 어렵고, 또한, 칩 폭에 대한 서포트 폭의 비율이 너무 크면, 릿지(101)나 서포트(102·102)의 에칭 스토퍼층까지의 에칭 시에, 에칭의 진행을 육안으로 확인하기 위한 영역이 줄어들기 때문에, 에칭의 진행을 육안으로 확인하는 것이 곤란해져, 소자의 제조가 오히려 곤란해지기 때문에, 타당하지 않다.
또한, 트윈 스트라이프형의 반도체 레이저 소자에서는, 1개의 릿지(101)에 대하여, 한쪽측(도 9A 내지 도 9H에서는 소자 외측)에만 서포트(102)를 형성하기 때문에, 상술한 문제는 보다 현저하게 된다.
본 발명은, 상기의 문제점을 해결하기 위하여 이루어진 것으로서, 그 목적은, 트윈 스트라이프형의 반도체 레이저 소자에서, (1) 릿지를 복수 갖는 소자의 제조 시에, 각 릿지의 양측에 도포되는 레지스트의 막 두께를 균일화할 수 있어, 이에 의해 구조상의 불량을 없애, (2) 소자의 제조 곤란성을 회피하면서, (3) 소자의 방열성을 확실하게 향상시킴으로써, 소자의 온도 특성을 확실하게 향상시키고, 이에 의해 소자의 온도 특성 및 신뢰성을 향상시킬 수 있는 반도체 레이저 소자 및 그 제조 방법을 제공하는 것에 있다.
<과제를 해결하기 위한 수단>
본 발명의 반도체 레이저 소자는, 릿지를 보호하는 1쌍의 제1 서포트의 내측 에, 상기 릿지가 복수 병설된 반도체 레이저 소자로서, 상기 복수의 릿지 사이에, 상기 릿지를 보호하는 제2 서포트가 형성되어 있는 것을 특징으로 하고 있다.
상기의 구성에 따르면, 병설된 복수의 릿지의 외측에 1쌍의 서포트(제1 서포트)가 형성되어 있지만, 그 복수의 릿지 사이에도 서포트(제2 서포트)가 형성되어 있다. 이에 의해, 예를 들면, 소자 제조 시에 소자 표면에 레지스트를 도포하고 스핀 코트를 행해도, 릿지보다 소자 내측의 레지스트가 릿지 사이의 홈에 흐르는 것을, 이 제2 서포트로 어느 정도 억제할 수 있어, 릿지에 대하여 소자 내측의 레지스트 막 두께가 소자 외측에 비해 큰 폭으로 얇아지는 것을 회피할 수 있다. 그 결과, 그 후의 에칭 공정(예를 들면, 릿지를 덮도록 형성되는 블록층의 릿지 톱 부분의 에칭 공정)에서, 소자 내측의 레지스트의 하층(릿지 톱 이외의 블록층)까지 에칭되어, 소자 구조가 불량으로 되는 것을 회피할 수 있어, 소자 특성의 열화를 회피할 수 있다.
특히, 상술한 제2 서포트가, 각 릿지에 대응하여 형성되어 있으면, 1개의 릿지의 양측에 개개의 서포트(제1 서포트 및 제2 서포트)가 형성되어, 1개의 릿지가 제1 서포트와 제2 서포트 사이에 끼워지는 위치 관계로 된다. 따라서, 각 릿지에 대하여 소자 내측의 레지스트 막 두께가 소자 외측에 비해 얇아지는 것을, 각 릿지마다 확실하게 회피할 수 있어, 상술한 구조 불량에 의한 소자 특성의 열화를 확실하게 회피할 수 있다.
또한, 소자의 최외연에 에칭의 진행을 확인하기 위한 모니터 영역이 형성되어 있으면, 상술한 제2 서포트의 형성에 의해, 소자 내측의 영역에서 그 후의 에칭 의 진행을 확인할 수 없어도, 소자 최외연의 모니터 영역에서 그것을 확인할 수 있다. 그 결과, 에칭 불량에 의한 소자의 구조 불량이 발생하는 것을 회피할 수 있다.
또한, 이 모니터 영역이, 소자를 분리하기 위한 분리홈을 겸하고 있으면, 해당 분리홈에, 소자 분리로서의 기능과 에칭 시의 모니터 기능을 양방 갖게 할 수 있어, 상기의 모니터 영역을 분리홈에서 대용할 수 있다.
또한, 상기 릿지의 중심으로부터 상기 서포트에서의 상기 릿지측의 끝까지의 거리(릿지-서포트간 거리)가, 20㎛보다 크고, 50㎛ 미만으로 설정되어 있으면, 50㎛ 미만의 릿지-서포트간 거리는, 종래의 70㎛에 비해 충분히 짧기 때문에, 릿지 하방의 활성층에서 발생한 열이, 릿지만이 아니라 서포트에도 확실하게 전달된다. 이에 의해, 상기의 열을 릿지 및 서포트를 통하여 외부(예를 들면, 정션다운 방식이면, 서브 마운트를 통하여 유지체)에 확실하게 방산할 수 있어, 소자의 방열성을 확실하게 향상시킬 수 있다. 그 결과, 활성층에서의 온도 상승을 확실하게 억제하여, 소자의 온도 특성을 확실하게 향상시킬 수 있어(예를 들면 일정한 광 출력을 얻기 위한 동작 전류를 확실하게 저감할 수 있어), 소자의 신뢰성을 확실하게 향상시킬 수 있다. 또한, 릿지-서포트간 거리는 20㎛보다 크기 때문에, 릿지-서포트간의 에칭에 지장을 초래하지 않아, 소자 제조의 곤란성을 충분히 회피할 수 있다.
또한, 릿지-서포트간 거리는, 20㎛보다 크고, 40㎛ 이하로 설정되어 있는 것이 바람직하고, 20㎛보다 크고, 33㎛ 이하로 설정되어 있는 것이 더 바람직하다. 이와 같이, 릿지-서포트간 거리의 상한을 작게 함으로써, 소자의 방열성을 더 확실 하게 향상시켜, 소자의 신뢰성을 더 확실하게 향상시킬 수 있다. 특히, 릿지-서포트간 거리가 30㎛ 이상 33㎛ 이하로 설정되어 있으면, 상기의 효과를 확실하게 얻을 수 있을 뿐만 아니라, 릿지-서포트간의 에칭 영역도 넓어지기 때문에, 그 에칭이 쉬워진다.
또한, 반도체 레이저 소자의 칩 폭(Wc)에 대한 상기 서포트의 폭(Wss; 전체 서포트의 폭의 합계)의 비율(Rw)이, 33%보다 크고, 52% 미만으로 설정되어 있으면, 종래보다 서포트 면적이 확실하게 증가한다. 또한, 서포트 면적이란, 소자를 상방으로부터 본 경우의 서포트 표면의 평면적인 면적을 가리킨다. 이에 의해, 서포트에서의 방열 효과, 즉, 활성층에서 발생한 열의 외부로의 방열 효과를 확실하게 향상시킬 수 있다. 따라서, 활성층에서의 온도 상승을 확실하게 억제하여, 소자의 온도 특성을 확실하게 향상시킬 수 있다(예를 들면 일정한 광 출력을 얻기 위한 동작 전류를 확실하게 저감할 수 있다). 그 결과, 소자의 신뢰성을 확실하게 향상시킬 수 있다.
또한, 서포트 폭은, 칩 폭의 52% 미만이므로, 릿지 및 서포트의 에칭 시의 모니터 영역(에칭 스토퍼층까지의 에칭의 진행을 확인하기 위한 영역)을 충분히 확보할 수 있다. 그 결과, 릿지 및 서포트의 에칭에 지장을 초래하지 않고, 소자 제조의 곤란성을 충분히 회피할 수 있다.
그런데, 소자에서의 릿지의 길이 방향의 길이가 일정한 경우, 칩 폭에 대한 서포트 폭의 비율은, 소자 면적(소자를 상방으로부터 본 경우의 소자 표면의 평면적인 면적)에 대한 서포트 면적의 비율과 동일하다. 따라서, 소자 면적에 대한 서 포트 면적의 비율이, 33%보다 크고, 52% 미만으로 설정되어 있어도, 상기와 마찬가지의 효과를 발휘한다고 할 수 있다. 또한, 이 경우, 서포트의 평면 형상이 사각형으로 한정되지 않게 되므로, 다양한 평면 형상의 서포트를 구성할 수 있어, 소자의 바리에이션을 증대시킬 수 있다.
또한, 서포트 폭은, 소자의 칩 폭의 44%보다 크고, 50% 미만으로 설정되어 있는 것이 바람직하다. 서포트 폭이 소자의 칩 폭의 44%보다 크면, 서포트 면적이 보다 증대함으로써, 서포트에서의 방열 효과가 보다 증대된다. 따라서, 활성층에서의 온도 상승을 보다 확실하게 억제하여, 소자의 온도 특성을 보다 확실하게 향상시킬 수 있다. 그 결과, 소자의 신뢰성을 보다 확실하게 향상시킬 수 있다.
또한, 서포트 폭이 소자의 칩 폭의 50% 미만으로 설정되어 있으면, 상기의 모니터 영역을 보다 넓게 확보할 수 있으므로, 릿지 및 서포트의 에칭에 지장이 발생하는 것을 보다 확실하게 회피할 수 있어, 소자 제조의 곤란성을 보다 확실하게 회피할 수 있다.
또한, 상기와 마찬가지의 사고 방식으로부터, 소자 면적에 대한 서포트 면적의 비율이, 44%보다 크고, 50% 미만으로 설정되어 있어도, 상기와 마찬가지의 효과를 얻을 수 있고, 또한, 다양한 평면 형상으로 서포트를 구성할 수 있다.
또한, 본 발명의 반도체 레이저 소자의 제조 방법은, 소자 표면에 복수의 릿지를 배열하여 형성함과 함께, 각 릿지에 대하여, 각 릿지를 사이에 두도록 복수의 서포트를 형성하는 공정과, 상기 릿지 및 상기 서포트의 표면에 블록층을 형성하는 공정과, 스핀 코트법에 의해, 상기 블록층의 표면에 보호막을 도포하는 공정과, 상 기 릿지의 톱을 덮는 상기 보호막을 제거하는 공정과, 상기 보호막을 마스크로 하여, 상기 릿지의 톱을 덮는 상기 블록층을 제거하는 공정과, 상기 릿지를 덮도록 전극층을 형성하는 공정을 갖고 있는 것을 특징으로 하고 있다.
이 제조 방법에 따르면, 복수 병설되는 각 릿지를 사이에 두도록 서포트가 형성된다. 즉, 각 릿지의 양측(소자 내측 및 소자 외측)에 서포트가 형성된다. 이 상태에서, 각 릿지 및 각 서포트 표면에 블록층을 형성하고, 이 블록층의 표면에 보호막(예를 들면 레지스트)을 스핀 코트에 의해 도포했을 때에는, 각 릿지에 대하여 소자 내측의 레지스트가 릿지 사이의 홈에 흐르는 것을, 릿지에 대하여 소자 내측의 서포트로 어느 정도 억제할 수 있다. 이에 의해, 릿지에 대하여 소자 내측의 레지스트 막 두께가, 소자 외측의 레지스트 막 두께보다 대폭 얇아지지 않는다.
따라서, 그 후, 릿지 톱을 덮는 레지스트를 제거하고, 그 레지스트를 마스크로 하여 릿지의 톱을 덮는 블록층을 제거할 때에도, 릿지보다 소자 내측의 레지스트 하층의 블록층까지 제거하는 사태를 회피할 수 있어, 다음에 릿지를 덮도록 전극층을 형성했을 때에도, 이 전극층이 릿지 이외에서 블록층의 사이에 들어가는 것을 회피할 수 있다. 그 결과, 소자 구조가 불량으로 되는 것을 회피할 수 있어, 소자 특성의 열화를 회피할 수 있다.
도 1은 본 발명의 실시의 일 형태에 따른 반도체 레이저 소자의 개략 구성을 도시하는 단면도.
도 2는 상기 반도체 레이저 소자를 서브 마운트에 정션다운 방식으로 접속한 상태를 도시하는 단면도.
도 3A 내지 도 3H는 도 1에 도시한 반도체 레이저 소자의 제조 공정을 도시하는 단면도.
도 4는 도 1에 도시한 트윈 스트라이프형의 반도체 레이저 소자 중의 한쪽의 적색 레이저 사출부를 단독의 반도체 레이저 소자로서 제작한 경우의 개략 구성을 도시하는 단면도.
도 5는 릿지-서포트간 거리와 동작 전류의 관계를 도시하는 그래프.
도 6은 칩 폭에 대한 서포트 폭의 비율과 동작 전류의 관계를 도시하는 그래프.
도 7A 내지 도 7C는 서포트의 다른 구성예를 도시하는 평면도.
도 8A는 종래의 반도체 레이저 소자의 평면도, 도 8B는 상기 반도체 레이저 소자의 개략 구성을 도시하는 단면도, 도 8C는 상기 반도체 레이저 소자를 서브 마운트에 정션다운 방식으로 접속한 상태를 도시하는 단면도.
도 9A 내지 도 9H는 종래의 반도체 레이저 소자의 제조 공정을 도시하는 단면도.
도 10A 내지 도 10D는, 도 9E 및 도 9F의 제조 공정의 일부를 상세하게 도시하는 단면도.
<부호의 설명>
5 : 분리홈(모니터 영역)
16 : 릿지
17 : 서포트
17a : 제1 서포트
17b : 제2 서포트
18 : 블록층
19 : p형 전극(전극층)
36 : 릿지
37 : 서포트
37a : 제1 서포트
37b : 제2 서포트
38 : 블록층
39 : p형 전극(전극층)
51 : 블록층
52 : 레지스트(보호막)
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시의 일 형태에 대하여, 도면에 기초하여 설명하면, 이하와 같다.
도 1은, 본 발명에 따른 반도체 레이저 소자(이하, 간단하게 소자라고 칭함)의 개략 구성을 도시하는 단면도이다. 이 소자(1)는, 서로 다른 파장의 레이저광인 적색 레이저광과 적외 레이저광을 2개 출사할 수 있는, 트윈 스트라이프형의 소 자(1)이다. 이 소자에서는, n형(제1 도전형) GaAs로 이루어지는 기판(10) 상에는, 적색 레이저광을 출사하는 적색 레이저광 출사부(2)와, 적외 레이저광을 출사하는 적외 레이저광 출사부(3)가 형성되어 있다.
또한, 기판(10) 상에서, 적색 레이저광 출사부(2)와 적외 레이저광 출사부(3) 사이에는, 단락을 방지하기 위한 분리홈(4)이 형성되어 있다. 또한, 소자의 최외연에는, 분리홈(5)이 형성되어 있다. 이 분리홈(5)은, 본래, 동일 웨이퍼에서 인접하여 형성되는 소자를 분리하기 위한 것이지만, 본 실시 형태에서는, 후술하는 제조 과정에서의 에칭 시에, 에칭의 진행을 확인하기 위한 모니터 영역으로서도 기능하고 있다.
적색 레이저광 출사부(2)는, 기판(10)에, n형 GaInP로 이루어지는 버퍼층(11), n형 AlGaInP로 이루어지는 n형 클래드층(12), GaInP/AlGaInP로 이루어지고, 적색 레이저광을 출사하는 활성층(13), p형(제2 도전형) AlGaInP로 이루어지는 p형 클래드층(14) 및 p형 GaInP로 이루어지는 에칭 스토퍼층(15)이 이 순서로 적층되어 구성되어 있다.
에칭 스토퍼층(15) 상에는, 스트라이프 형상의 릿지(16)가 형성되어 있음과 함께, 그 릿지(16)의 양측에는, 릿지(16)와 소정 간격을 두고 서포트(17)가 형성되어 있다. 서포트(17)는, 후술하는 서브 마운트(45)(도 2 참조)에 소자를 안정되게 부착하기 위한 지지부이며, 이 서포트(17)의 존재에 의해, 릿지(16)가 보호된다.
서포트(17)는, 릿지(16)에 대하여 소자 외측에 위치하는 제1 서포트(17a)와, 소자 내측에 위치하는 제2 서포트(17b)로 구성되어 있다. 릿지(16)의 톱을 제외한 표면에는, n형 AlInP로 이루어지는 블록층(18)이 적층되어 있고, 릿지(16)의 톱 및 블록층(18) 상에는, p형 전극(19)이 적층되어 있다. 한편, 기판(10)의 이면측에는, 적외 레이저광 출사부(3)와 공용되는 n형 전극(20)이 형성되어 있다.
상기의 릿지(16) 및 서포트(17)는, p형 AlGaInP로 이루어지는 p형 클래드층(21), p형 GaInP로 이루어지는 컨택트층(22) 및 p형 GaAs로 이루어지는 컨택트층(23)이 이 순서로 적층되어 구성되어 있다.
한편, 적외 레이저광 출사부(3)는, 기판(10)에, n형 AlGaAs로 이루어지는 버퍼층(31), n형 AlGaAs로 이루어지는 n형 클래드층(32), AlGaAs/AlGaAs로 이루어지고, 적외 레이저광을 출사하는 활성층(33), p형 AlGaAs로 이루어지는 p형 클래드층(34) 및 p형 AlGaAs로 이루어지는 에칭 스토퍼층(35)이 이 순서로 적층되어 구성되어 있다.
에칭 스토퍼층(35) 상에는, 스트라이프 형상의 릿지(36)가 형성되어 있음과 함께, 그 릿지(36)의 양측에는, 릿지(36)와 소정 간격을 두고 서포트(37)가 형성되어 있다. 서포트(37)는, 후술하는 서브 마운트(45)(도 2 참조)에 소자를 안정되게 부착하기 위한 지지부이며, 이 서포트(37)의 존재에 의해 릿지(36)가 보호된다. 즉, 서포트(37)는, 소자 가공 공정에서 가해지는 응력에 의해 릿지(36)가 구부러지게 되는 것을 저지하도록 기능한다. 또한, 서포트(37)는, 방열 부재로서도 유효하게 기능한다.
서포트(37)는, 릿지(36)에 대하여 소자 외측에 위치하는 제1 서포트(37a)와, 소자 내측에 위치하는 제2 서포트(37b)로 구성되어 있다. 릿지(36)의 톱을 제외한 표면에는, n형 AlGaAs로 이루어지는 블록층(38)이 적층되어 있고, 릿지(36)의 톱 및 블록층(38) 상에는, p형 전극(39)이 적층되어 있다.
상기의 릿지(36) 및 서포트(37)는, p형 AlGaAs로 이루어지는 p형 클래드층(41), p형 GaAs로 이루어지는 컨택트층(42)이 이 순서로 적층되어 구성되어 있다.
상기 구성의 소자는, 도 2에 도시하는 바와 같이, 기판(10)에서의 p형 전극(19·39)측을 서브 마운트(45)에 부착하고, 이 서브 마운트(45)를 개재하여 유지체(도시 생략)에 유지된다(정션다운 방식).
이와 같이, 본 실시 형태의 소자에서는, 복수의 릿지(36·16)가 1쌍의 제1 서포트(37a·17a)의 내측에 병설되어 있고, 그 복수의 릿지(36·16) 사이에, 제2 서포트(37b·17b)가 형성되어 있다. 특히, 본 실시 형태에서는, 제2 서포트(37b·17b)가, 각 릿지(36·16)에 대응하여 형성되어 있다. 이 결과, 릿지(36)는, 제1 서포트(37a)와 제2 서포트(37b)에서 소정 간격을 두고 사이에 끼워지도록 형성되고, 릿지(16)는, 제1 서포트(17a)와 제2 서포트(17b)에서 소정 간격을 두고 사이에 끼워지도록 형성되어 있다.
또한, 본 실시 형태에서는, 소자 폭은, 예를 들면 300㎛이며, 릿지(16·36)의 폭은, 각각 예를 들면 2㎛이다. 또한, 릿지(16·36)간의 거리는, 예를 들면 110㎛이며, 릿지(16·36)의 중심과 분리홈(4)의 중심과의 거리는, 각각 예를 들면 55㎛이다. 또한, 릿지(16)의 중심으로부터 서포트(17)(제1 서포트(17a) 또는 제2 서포트(17b))의 릿지(16)측의 끝까지의 거리 및 릿지(36)의 중심으로부터 서포 트(37)(제1 서포트(37a) 또는 제2 서포트(37b))의 릿지(36)측의 끝까지의 거리는, 각각 예를 들면 20㎛이다. 즉, 릿지(16)에 대하여, 제1 서포트(17a) 및 제2 서포트(17b)는 선대칭의 위치 관계에 있고, 릿지(36)에 대하여, 제1 서포트(37a) 및 제2 서포트(37b)는 선대칭의 위치 관계에 있다.
이하, 상기 구성의 소자의 제조 방법에 대하여, 도 1 및 도 3A 내지 도 3H에 기초하여 설명한다.
우선, 기판(10) 상에, 버퍼층(11·31), n형 클래드층(12·32), 활성층(13·33), p형 클래드층(14·34), 에칭 스토퍼층(15·35), p형 클래드층(21·41) 및 컨택트층(22·23·42)을, 적색 레이저광 출사부(2) 및 적외 레이저광 출사부(3)의 각각에 대응하여 적층 형성한다. 그리고, p형 클래드층(21·41), 컨택트층(22·23·42)을 드라이 에칭 및 웨트 에칭함으로써, 2개의 릿지(16·36)와, 릿지(16·36)의 외측에 제1 서포트(17a·37a)와, 릿지(16·36)의 내측에 제2 서포트(17b·37b)를 형성한다(도 3A 참조).
다음으로, 소자 표면에 블록층(51)(후에 블록층(18·38)으로 됨)을 형성하고(도 3B 참조), 그 위에 보호막인 레지스트(이하, 간단하게 레지스트라고 칭함)(52)를 스핀 코트에 의해 도포한다(도 3C 참조). 그리고, 릿지(16·36)의 톱 표면의 레지스트(52)를 제거하기 위하여, 해당 톱 이외를 차광하는 차광부(53)를 마스크로 하여, 레지스트(52)에 대하여 노광한다(도 3D 참조). 이에 의해, 릿지(16·36)의 톱 및 그 근방의 레지스트(52)가 제거된다(도 3E 참조).
계속해서, 릿지(16·36)의 톱의 블록층(51)을 에칭하여 제거한다(도 3F 참 조). 그 후, 레지스트(52)를 박리하고(도 3G 참조), 릿지(16·36)의 톱과 각각 도통하는 p형 전극(19·39)을 소자 표면에 형성한다(도 3H 참조). 한편, 기판의 이면(p형 전극(19·39)과는 반대측)에는, n형 전극(20)(도 1 참조)을 형성한다. 그 후, 인접하는 소자를 분리홈(5)에 의해 개개의 소자로 분리한다.
여기서, 상기의 제조 과정에 있어서, 릿지(16·36)의 양측에서의 레지스트(52) 막 두께를, 제2 서포트(17b·37b)가 있는 경우(본 발명)와, 없는 경우(종래)에서 측정하였다. 이 측정은, 웨이퍼 중심부가 서로 인접하는 3개의 소자 A, B, C와, 그 이외의 1개의 소자 D의 합계 4개의 소자에 대하여, (1)릿지 톱의 레지스트 a의 막 두께〔㎛〕, (2)릿지보다 소자 외측의 레지스트 b의 막 두께〔㎛〕, (3)릿지보다 소자 내측의 레지스트 c의 막 두께〔㎛〕를, SEM(주사형 전자 현미경)을 이용하여 행하였다. 표 1은, 그 때의 측정 결과를 나타내고 있다.
단위〔㎛〕
레지스트 소자 평균 b와c의 막 두께 차 a와b의 막 두께 비
A B C D
적색 a 0.78 0.97 0.73 0.78 0.82(0.78) 2.21(2.06)
b 1.80 1.80 1.76 1.83 1.80(1.61) 0.09(0.15)
c 1.90 1.90 1.85 1.90 1.89(1.76)
적외 a 1.04 1.11 1.04 1.09 1.07(0.95) 1.66(1.69)
b 1.78 1.78 1.78 1.76 1.78(1.61) 0.07(0.10)
c 1.80 1.85 1.85 1.88 1.85(1.71)
()내는, 제2 서포트가 없을 때의 값
표 1의 결과, 릿지 양측의 레지스트 b·c의 막 두께 차는, 적색 레이저광 조사부(2)에 대해서는, 제2 서포트(17b)를 형성함으로써, 0.15㎛로부터 0.09㎛로 감소하고 있어, 릿지를 사이에 두는 양측의 레지스트 두께가 보다 균일하게 근사하고 있는 것을 알 수 있다. 0.06㎛의 감소 폭은, 0.15㎛의 40%에 상당하여, 레지스트 막 두께의 불균일성이 40% 개선된 것을 나타내고 있다.
또한, 적외 레이저광 조사부(3)에 대해서도, 제2 서포트(37b)를 형성함으로써, 0.10으로부터 0.07로 감소하고 있어, 릿지를 사이에 두는 양측의 레지스트 두께가 보다 균일하게 근사하고 있는 것을 알 수 있다. 0.03㎛의 감소 폭은, 0.10㎛의 30%에 상당하여, 레지스트 막 두께의 불균일성이 30% 개선된 것을 나타내고 있다.
이상과 같이, 본 실시 형태의 소자는, 1쌍의 제1 서포트(17a·37a) 사이에, 복수의 릿지(16·36)가 병설되고, 그 복수의 릿지(16·36) 사이에 제2 서포트(17b·37b)가 형성되어 있는 구성이다. 이에 의해, 소자 제조 시에 소자 표면에 레지스트(52)를 도포하여 스핀 코트를 행해도, 릿지(16·36)보다 소자 내측의 레지스트(52)가 릿지 사이의 홈에 흐르는 것을, 이 제2 서포트(17b·37b)로 어느 정도 억제할 수 있다. 그리고, 릿지(16·36)에 대하여 소자 내측의 레지스트 막 두께가 소자 외측에 비해 큰 폭으로 얇아지는 것을 회피할 수 있다.
따라서, 그 후, 릿지 톱을 덮는 레지스트(52)를 제거하고, 그 레지스트(52)를 마스크로 하여 릿지 톱을 덮는 블록층(51)을 제거할 때에도, 종래와 같이, 릿지(16·36)보다 소자 내측의 레지스트(52) 하층의 블록층(51)까지 제거하는 사태를 회피할 수 있어, 다음에 릿지(16·36)를 덮도록 전극층(본 실시 형태에서는 p형 전극(19·39))을 형성했을 때에도, 이 전극층이 릿지(16·36) 이외에서 블록층(51) 사이에 들어가는 것을 회피할 수 있다. 그 결과, 소자 구조가 불량으로 되는 것을 회피할 수 있어, 소자 특성의 열화를 회피할 수 있다.
특히, 릿지(16·36) 사이에 1개의 제2 서포트뿐만 아니라, 본 실시 형태와 같이 각 릿지(16·36)에 대응하여 제2 서포트(17b·37b)를 형성함으로써, 레지스트(52)의 소자 내측으로부터 소자 외측으로의 흐름을, 각 릿지(16·36)에 대하여 제2 서포트(17b·37b)로 억제할 수 있다. 그리고, 각 릿지(16·36)에 대하여 소자 내측의 레지스트 막 두께가 소자 외측에 비해 얇아지는 것을, 각 릿지(16·36)마다 확실하게 회피할 수 있다. 그 결과, 상술한 본 실시 형태의 효과를 확실하게 얻을 수 있다.
또한, 릿지(16·36)의 양측에 서포트(17·37)가 형성되므로, 한쪽에만 서포트(17·37)가 형성되는 경우에 비해, 조립 데미지를 저감시킬 수 있는 효과도 있다. 즉, 릿지(16·36)의 한쪽에만 서포트(17·37)가 형성되는 소자 구조에서는, 소자를 서브 마운트(45)를 개재하여 유지체에 부착했을 때에, 한쪽 서포트(17·37)에만 부하가 걸린다. 그러나, 본 실시 형태의 소자 구조에서는, 양측의 서포트(17·37)에 조립 시의 부하를 분산시킬 수 있어, 보다 신뢰성이 높은 소자를 제공하는 것이 가능해진다.
또한, 1개의 소자에 대하여, 제1 서포트(17a·37a)뿐만 아니라, 제2 서포트(17b·37b)를 형성함으로써, 서브 마운트(45)를 개재하여 소자를 유지체에 부착했을 때에, 활성층(13·33)으로부터의 레이저 출력에 의해 발생하는 열을, 제1 서포트(17a·37a)뿐만 아니라, 제2 서포트(17b·37b)를 통하여 서브 마운트(45)측에 전달시킬 수 있다. 즉, 제2 서포트(17b·37b)를 소자에 형성한 경우에는, 제2 서포트(17b·37b)를 소자에 형성하지 않은 경우에 비해, 소자의 방열성이 향상된다. 이에 의해, 활성층(13·33)에서의 온도 상승을 억제하여, 예를 들면 일정한 광 출력(예를 들면 70℃에서 40㎽)을 얻기 위한 동작 전류(전극간을 흐르는 전류)를 저감시킬 수 있다. 따라서, 이와 같은 온도 특성의 향상에 의하여, 소자의 신뢰성을 향상시킬 수 있다.
다음으로, 소자의 방열성의 향상 및 온도 특성이 향상되도록, 이하의 반도체 레이저 소자의 실험 결과에 기초하여, 릿지(16)의 중심으로부터 서포트(17·17)에서의 릿지(16)측의 끝까지의 거리(이하, 릿지-서포트간 거리라고 칭함)(Wa)를 설정하였다. 이 점에 대하여 도 4를 이용하여 설명한다. 또한, 도 4는, 도 1에 도시한 트윈 스트라이프형의 반도체 레이저 소자 중의 한쪽의 적색 레이저 출사부(2)를 단독의 반도체 레이저 소자로서 제작한 경우의 개략 구성을 도시하는 단면도로서, 도 1에 도시한 구성과 동일한 구성 부분에는 동일한 참조 부호를 부여하고 그 상세한 설명은 생략한다.
본 실시 형태에서는, 주위 온도 25℃일 때에 일정한 광 출력 PO(예를 들면 40㎽)를 얻기 위한 동작 전류 Iop(약 85㎃)에 대한, 주위 온도 70℃일 때에 일정한 광 출력 PO(예를 들면 40㎽)를 얻기 위한 동작 전류 Iop의 변화를, 릿지-서포트간 거리(Wa)를 변화시켜 조사하였다. 그 결과를 표 2에 나타낸다. 또한, 칩 폭(Wc)은, 소자 1개의 폭이며, 본 실시 형태에서는 300㎛로 하였다. 또한, 서포트(17·17)의 각 서포트 폭(Ws)은, 각각 50㎛로 했다(서포트(17·17)의 폭의 총합을 Wss라고 함). 도 5는, 표 2의 수치에 기초하여 작성한, 릿지-서포트간 거리(Wa)와 동작 전류 Iop의 관계를 도시하는 그래프이다.
칩 폭 (Wc)[㎛] 릿지-서포트간 거리(Wa)[㎛] 서포트 폭 (Ws)[㎛] 칩 폭(Wc)에 대한 전체 서포트 폭(Wss)의 비율(Rw) 동작 전류 Iop[㎃]
300 20 50 33％ 124.6
300 30 50 33％ 122.9
300 50 50 33％ 133.6
300 70 50 33％ 133.6
도 5로부터, 릿지-서포트간 거리(Wa)가 종래와 동일한 70㎛에서는, 동작 전류 Iop는 133.6㎃로, 최대로 되어 있다. 또한, 릿지-서포트간 거리(Wa)가 50㎛ 이상 70㎛ 이하의 범위에서도, 동작 전류 Iop는 상기와 동일한 133.6㎃로, 최대로 되어 있다. 이는, 릿지-서포트간 거리(Wa)가 크기 때문에, 활성층(13)에서 발생한 열이 서프트(17·17)에 전달되기 어려워, 방열성이 우수하지 않기 때문에, 활성층(13)에서의 온도 상승에 의해, 동작 전류 Iop가 증대하고 있기 때문이라고 생각된다.
한편, 릿지-서포트간 거리(Wa)가 30㎛에서는, 동작 전류 Iop는 122.9㎃로 최소로, 방열성이 향상된 결과, 동작 전류 Iop가 최소로 된 것이라고 생각된다. 즉, 릿지-서포트간 거리(Wa)가 30㎛에서는, 소자의 방열성 향상의 효과가 가장 높다고 생각된다.
또한, 릿지-서포트간 거리(Wa)가 20㎛에서는, 동작 전류 Iop는 124.6㎃로서, 최소는 아니지만, 릿지-서포트간 거리(Wa)가 종래의 70㎛일 때보다 대폭 저감되어 있다고 할 수 있어, 방열성 향상의 효과는 여전히 높다고 할 수 있다. 단, 릿지-서포트간 거리(Wa)가 정확히 20㎛에서는, 릿지(16)와 서포트(17·17) 사이의 p형 클래드층(21), 컨택트층(22) 및 컨택트층(23)의 에칭을 정밀도 좋게 행할 필요가 있어, 제조의 곤란성을 수반하므로, 릿지-서포트간 거리(Wa)는, 20㎛보다 크게 취할 필요가 있다. 또한, 도 5의 그래프에서, 릿지-서포트간 거리(Wa)가 33㎛일 때에도, 동작 전류 Iop가 상기와 동일한 124.6㎃로, 방열성 향상의 효과가 높다고 할 수 있다.
또한, 릿지-서포트간 거리(Wa)가 40㎛에서는, 도 5의 그래프로부터 동작 전류 Iop는 128.0㎃ 부근으로, 릿지-서포트간 거리(Wa)가 30㎛, 20㎛(33㎛)의 다음으로, 방열성 향상의 효과가 높다고 할 수 있다.
이상으로부터, 소자의 방열성 향상의 효과를 얻기 위해서는, 릿지-서포트간 거리(Wa)의 상한으로서는, 50㎛ 미만, 40㎛ 이하, 33㎛ 이하, 30㎛ 이하를 생각할 수 있다.
또한, 릿지-서포트간 거리(Wa)의 하한으로서는, 릿지-서포트간의 에칭을 용이하게 하는 것을 주로 고려하여, 20㎛ 보다 큰, 30㎛ 이상, 33㎛ 이상, 40㎛ 이상을 생각할 수 있다.
따라서, 릿지-서포트간 거리(Wa)의 적절한 범위로서는, 20㎛보다 크고 50㎛ 미만의 범위에서, 상기한 하한과 상한을 적절하게 조합함으로써 설정하는 것이 가능하다. 즉, 릿지-서포트간 거리(Wa)는, 20㎛보다 크고 50㎛ 미만의 범위, 20㎛보다 크고 40㎛ 이하의 범위, 20㎛보다 크고 33㎛ 이하의 범위, 20㎛보다 크고 30㎛ 이하의 범위를 생각할 수 있다. 또한, 릿지-서포트간 거리(Wa)는, 30㎛ 이상 50㎛ 미만의 범위, 30㎛ 이상 40㎛ 이하의 범위, 30㎛ 이상 33㎛ 이하의 범위를 생각할 수 있다. 또한, 릿지-서포트간 거리(Wa)는, 33㎛ 이상 50㎛ 미만, 33㎛ 이상 40㎛ 이하의 범위를 생각할 수도 있고, 40㎛ 이상 50㎛ 미만의 범위도 생각할 수 있다.
여기서, 도 5에 도시하는 바와 같이, 릿지-서포트간 거리(Wa)가, 20㎛보다 크고 30㎛ 이하의 범위를 a라고 하고, 30㎛ 이상 33㎛ 이하의 범위를 b라고 하고, 33㎛ 이상 40㎛ 이하의 범위를 c라고 하고, 40㎛ 이상 50㎛ 미만의 범위를 d라고 한다. 또한, 경계의 값은, 인접하는 어느 쪽의 범위에 포함하여 생각해도 된다.
동작 전류 Iop의 저감에 가장 주목하면, 릿지-서포트간 거리(Wa)의 범위는, a와 b 중 적어도 한쪽을 포함하는 범위(a＋b, a, b)인 것이 가장 바람직하고, 다음으로, 그것에 c를 포함하는 범위(예를 들면 a＋b＋c, b＋c, c로 나타내어지는 범위)인 것이 바람직하고, 그 다음으로, 그것에 d를 포함하는 범위(예를 들면 a＋b＋c＋d, b＋c＋d, c＋d, d로 나타내어지는 범위)인 것이 바람직하다고 할 수 있다.
이상과 같이, 활성층(13)의 상방에 위치하는 릿지(16)의 측방에 서포트(17·17)를 갖는 소자에서, 상기의 실험 결과에 기초하여, 릿지-서포트간 거리(Wa)가, 20㎛보다 크고, 50㎛ 미만으로 설정되어 있으면, 릿지-서포트간 거리(Wa)가 70㎛로 설정되어 있는 종래에 비해, 일정한 광 출력(예를 들면 40㎽)을 얻기 위한 동작 전류 Iop를 확실하게 저감시킬 수 있다. 이것은, 바꾸어 말하면, 릿지-서포트간 거리(Wa)가 종래의 70㎛보다 충분히 짧아짐으로써, 활성층(13)에서 발생한 열이 릿지(16) 및 서포트(17·17)를 통하여 서브 마운트에 확실하게 전달되어, 소자의 방열성이 향상되어, 소자의 온도 특성이 향상된 것을 의미한다. 따라서, 릿지-서포트간 거리(Wa)를 상기 범위로 설정함으로써, 소자의 신뢰성을 확실하게 향상시킬 수 있다. 또한, 릿지-서포트간 거리(Wa)는 20㎛보다 크기 때문에, 릿지-서포트 사이의 에칭에 지장을 초래하지 않아, 소자 제조의 곤란성을 충분히 회피할 수 있다.
또한, 릿지-서포트간 거리(Wa)의 하한을 30㎛ 이상으로 한다면, 릿지-서포트간의 에칭 영역도 넓어지기 때문에, 에칭이 더욱 쉬워진다.
다음으로, 소자의 칩 폭(Wc)에 대한 서포트(17·17)의 폭(Wss)의 비율(이하, 폭 비(Rw)라고 기재)을 설정하였다. 또한, 폭 Wss란, 전체 서포트(17·17)의 폭을 합계한 것을 가리키며, 1개의 서포트(17)의 폭은 폭(Ws)이라고 기재한다. 즉, 2개의 서포트(17·17)를 갖는 본 실시 형태의 소자에서는, Wss=2Ws이다. 또한, 폭 비(Rw)=(서포트 폭(Wss)/칩 폭(Wc))×100이다.
본 실시 형태에서는, 주위 온도 25℃일 때에 일정한 광 출력 PO(예를 들면 40㎽)를 얻기 위한 동작 전류 Iop(약 85㎃)에 대한, 주위 온도 70℃일 때에 일정한 광 출력 PO(예를 들면 40㎽)를 얻기 위한 동작 전류 Iop의 변화를, 폭 비(Rw)를 변화시켜 조사하였다. 그 결과를 표 3에 나타낸다.
또한, 칩 폭(Wc)은, 본 실시 형태에서는 300㎛로 했다. 또한, 릿지-서포트간 거리(Wa)는, 릿지(16)의 중심으로부터 서포트(17·17)의 릿지(16)측의 끝까지의 거리를 가리키고, 본 실시 형태에서는, 릿지-서포트간 거리(Wa)와 서포트(17)의 폭(Ws)의 합을 120㎛로 유지하면서, 서포트 폭(Ws)을 변화시켜, 폭 비(Rw)를 변화시켰다. 도 6은, 표 3의 수치에 기초하여 작성한, 폭 비(Rw)와 동작 전류 Iop의 관계를 도시하는 그래프이다.
칩 폭 (Wc)[㎛] 릿지-서포트간 거리(Wa)[㎛] 1개의 서포트 폭(Ws)[㎛] 칩 폭(Wc)에 대한 전체 서포트 폭(Wss)의 비율(Rw) 동작 전류 Iop[㎃]
300 20 100 67％ 116.6
300 30 90 60％ 120.2
300 50 70 47％ 128.8
300 70 50 33％ 133.0
300 90 30 20％ 134.0
도 6으로부터, 폭 비(Rw)가 20% 이상 33% 이하의 범위에서는, 동작 전류 Iop는 1㎃밖에 감소하고 있지 않다. 이것은, 활성층(13)에서 발생한 열의 서포트(17·17)에서의 방열 효율이 우수하지 않기 때문에, 활성층(13)에서의 온도 상승을 억제하는 효과가 낮아, 온도 특성의 저하를 그다지 억제할 수 없는 것을 의미하고 있다.
이에 대하여, 폭 비(Rw)가 33%를 초과하면, 동작 전류 Iop는 현저하게 저감되어 있다. 이것은, 서포트(17·17)의 서포트 면적이 증대됨으로써, 서포트(17·17)에서의 방열 효과가 현저하게 상승하여, 활성층(13)에서의 온도 상승을 효과적으로 억제할 수 있는 것을 의미하고 있다. 따라서, 폭 비(Rw)가 33%를 초과하면, 소자의 온도 특성의 저하를 확실하게 억제할 수 있다고 할 수 있다. 특히, 폭 비(Rw)가 40%를 초과하면, 동작 전류 Iop의 저감은 더욱 현저하여, 소자의 온도 특성의 향상의 효과가 한층 더 높다고 할 수 있다.
한편, 릿지(16) 및 서포트(17·17)의 에칭 시에는, 릿지(16)와 서포트(17·17) 사이의 영역을, 에칭의 진행을 육안으로 확인하기 위한 모니터 영역으로서 확보할 필요가 있다. 폭 비(Rw)가 52% 이상에서는, 이 모니터 영역에서 에칭의 진행을 육안으로 확인할 수 없는 것을 실험적으로 알고 있다.
또한, 웨이퍼 상에 모니터 영역을 미리 형성해 둠으로써, 폭 비(Rw)의 상한을 증대시키는 방법도 있지만, 이것으로는, 1개의 웨이퍼로부터 뽑아낼 수 있는 소자의 수가, 웨이퍼 상에 모니터 영역을 형성하지 않은 경우에 비해 10% 정도 감소하기 때문에, 소자의 제조 효율이 저감되게 된다.
따라서, 폭 비(Rw)로서는, 33%보다 크고, 52% 미만인 것이 바람직하고, 40%보다 크고, 52% 미만인 것이 더 바람직하다. 또한, 폭 비(Rw)의 상한이 50% 미만이면, 에칭을 위한 모니터 영역이 더욱 넓어지기 때문에, 폭 비(Rw)는, 33%보다 크고, 50% 미만인 것이 더 바람직하고, 40%보다 크고, 50% 미만인 것이, 보다 한층 더 바람직하다고 할 수 있다.
이상과 같이, 활성층(13)의 상방에 위치하는 릿지(16)의 측방에 서포트(17·17)를 갖는 소자에서, 상술한 실험 결과에 기초하여, 칩 폭(Wc)에 대한 서포트 폭(Wss)의 비율(Rw)이, 33%보다 크고, 52% 미만으로 설정되어 있으면, 종래보다 서포트 면적이 확실하게 증가하므로, 서포트(17·17)에서의 방열 효과, 즉, 활성층(13)에서 발생한 열의 외부(예를 들면 서브 마운트)로의 방열 효과를 확실하게 향상시킬 수 있다. 따라서, 활성층(13)에서의 온도 상승을 확실하게 억제하여, 소자의 동작 전류 Iop를 확실하게 저감할 수 있다. 그 결과, 소자의 온도 특성을 확실하게 향상시켜, 소자의 신뢰성을 확실하게 향상시킬 수 있다. 또한, 서포트 폭(Wss)은, 칩 폭(Wc)의 52% 미만이므로, 릿지(16) 및 서포트(17·17) 에칭 시의 모니터 영역을 충분히 확보할 수 있어, 소자 제조의 곤란성을 충분히 회피할 수 있다.
또한, 폭 비(Rw)가 상기 범위로 설정됨으로써, 서포트 면적이 종래보다 넓어지므로, 서브 마운트에의 소자 부착 시의 안정성도 확실하게 향상되어, 정션다운으로 조립하기 쉬워진다고 하는 메리트도 있다.
그런데, 소자의 깊이 방향의 길이를 일정하게 했을 때, 소자 면적(소자를 상방으로부터 본 경우의 소자 표면의 평면적인 면적)에 대한 서포트 면적의 비율(이하, 면적 비(Rs)라고 기재)은, 폭 비(Rw)에 비례한다. 따라서, 상기한 폭 비(Rw)의 범위는, 면적 비(Rs)의 범위라고 바꾸어 말할 수 있고, 이 경우에도, 상기와 마찬가지의 효과를 얻을 수 있다고 할 수 있다.
즉, 면적 비(Rs)가, 33%보다 크고, 52% 미만으로 설정되어 있으면, 폭 비(Rw)가, 33%보다 크고, 52% 미만으로 설정되어 있는 경우와 마찬가지의 효과를 얻을 수 있고, 면적 비(Rs)가, 40%보다 크고, 50% 미만으로 설정되어 있으면, 폭 비(Rw)가, 40%보다 크고, 50% 미만으로 설정되어 있는 경우와 마찬가지의 효과를 얻을 수 있다고 할 수 있다.
그러나, 릿지가 복수 병설된 반도체 레이저 소자(1)에서는, 방열성의 향상만을 생각하면 서포트 폭(제1 서포트(17a·37a)의 폭 및 제2 서포트(17b·37b)의 폭)은 극력 넓은 편이 바람직하지만, 서포트 폭을 너무 넓히면 서포트 이외의 부위에서의 에칭의 진행을 육안으로 확인하는 것이 곤란해진다. 따라서, 방열성 및 에칭 확인의 용이성의 양방을 고려하면, 릿지(16·36) 및 서포트(17·37)를 제외한 부위의 폭이 소자 폭의 40% 이상으로 되도록, 서포트(17·37)의 폭을 설정하는 것이 바람직하다. 또한, 릿지(16·36) 및 서포트(17·37)를 제외한 부위의 면적이 소자 면적의 40% 이상으로 되도록, 서포트(17·37)의 면적을 설정하는 것이 바람직하다.
또한, 본 실시 형태에서는, 릿지(16)에 대하여, 제1 서포트(17a) 및 제2 서포트(17b)가 선대칭이며, 릿지(36)에 대하여, 제1 서포트(37a) 및 제2 서포트(37b)가 선대칭인 경우에 대하여 설명하였다. 그러나, 이 선대칭성은 반드시 충족되어야만 하는 것은 아니며, 선대칭이 아니더라도, 제2 서포트(17b·37b)를 형성하는 것에 의한 본 실시 형태의 효과를 얻을 수는 있다.
즉, 면적 비(Rs)가 그와 같은 일정한 범위에 들어간다면, 서포트(17·17)의 형상은, 평면에서 보았을 때 스트라이프 형상으로는 한정되지 않는다. 예를 들면, 도 7A 내지 도 7C는, 한쪽의 서포트(17)의 평면 형상을 도시하고 있다. 도 7A에 도시하는 바와 같이, 서포트(17)는, 릿지(16)의 길이 방향 양단부 이외의 부분에 대응하는 부분에서 굵고, 릿지(16)의 길이 방향 양단부에 대응하는 부분에서 가늘어지는 형상이라도 된다. 또한, 반대로, 도 7B에 도시하는 바와 같이, 서포트(17)는, 릿지(16)의 길이 방향 양단부 이외의 부분에 대응하는 부분에서 가늘고, 릿지(16)의 길이 방향 양단부에 대응하는 부분에서 굵어지는 형상이라도 된다. 또한, 도 7C에 도시하는 바와 같이, 서포트(17)는, 릿지(16)의 길이 방향 양단부 이외의 부분에 대응하는 부분에 개구부가 형성되는 형상이라도 된다.
또한, 다른쪽의 서포트(17)에 대해서도 마찬가지로, 상기 어느 것의 평면 형상도 채용할 수 있다. 또한, 한쪽의 서포트(17)와 다른쪽의 서포트(17)에서, 별개의 평면 형상을 이루도록 해도 된다. 또한, 서포트(17·17)의 형상은, 도 7A 내지 도 7C에서 도시한 형상 이외의 형상으로 하는 것도 물론 가능하다.
또한, 서포트(17)에서의 릿지(16)의 길이 방향 양단부 이외의 부분에 대응하는 부분이란, 릿지(16)에서의 길이 방향 양단부 이외의 부분을 서포트(17) 방향으로 평행 이동했을 때에, 서포트(17)와 오버랩하는 부분을 가리킨다.
또한, 이상에서는, 칩 폭(Wc)이 300㎛인 경우에 대하여 설명하였지만, 이것에 한정되는 것이 아니라, 임의의 칩 폭(Wc)에서 폭 비(Rw)(면적 비(Rs))를 적절하게 설정함으로써, 본 발명의 효과를 얻을 수 있다.
또한, 본 실시 형태에서는, 소자(1)의 최외연에 분리홈(5)을 형성하고 있고, 이 분리홈(5)을 모니터 영역으로서 활용하고 있다. 상술한 바와 같이 릿지(16·36)의 소자 내측에 제2 서포트(17b·37b)를 형성하면, 그 만큼, 서포트 이외의 부위의 에칭의 진행을 육안으로 확인하는 영역이 줄어들어, 그 확인에 지장이 생긴다. 그러나, 분리홈(5)을 형성하고 있음으로써, 이 분리홈(5)을 모니터 영역으로서 활용할 수 있으므로, 에칭 불량에 의한 소자 구조의 불량이 생기는 것을 회피할 수 있다.
또한, 본래, 분리홈(5)은, 인접하는 소자를 분리하기 위한 홈이지만, 이 분리홈(5)이 상기의 모니터 영역을 겸하고 있으므로, 분리홈(5)과는 별도로 모니터 영역을 형성하지 않아도 되어, 분리홈(5)을 유효 활용할 수 있다.
상기 실시 형태에서, 릿지(16) 및 서포트(17)의 높이(p형 전극은 포함하지 않음)는, 10㎛ 이하, 바람직하게는 2㎛ 내지 7㎛의 범위로 설정된다. 또한, 활성층(13)으로부터 릿지(16)의 정상부까지의 간격은, 10㎛ 이하, 바람직하게는 2㎛ 내지 8㎛의 범위로 설정된다. p형 전극(19)의 두께는, 1㎛ 내지 5㎛로 설정된다. p형 전극(19)을 가한 릿지(16) 및 서포트(17)의 높이는, 15㎛ 이하, 바람직하게는 3㎛ 내지 12㎛의 범위로 설정된다.
또한, 본 실시 형태에서는, 서로 다른 2파장의 레이저광을 출사하는 소자에 대하여 설명하였지만, 복수의 릿지를 갖는 소자이면, 예를 들면 동일한 파장의 레이저광을 출사하는 소자에 대해서도, 혹은, 적외 영역이나 적색 영역의 레이저광을 출사하는 소자만이 아니라, 녹이나 청 영역, 또한 청자 영역의 레이저광을 출사하는 소자에 대해서도, 본 발명을 적용하는 것은 가능하다.
예를 들면, 청자 영역의 레이저광을 출사하는 소자(2)를 사용하면, GaN 기판(10) 상에 n형 AlGaN 클래드층(12), InGaN 웰층 및 GaN 장벽층으로 이루어지는 3주기 구조 MQW 활성층(13), InGaN 광 가이드층(14), AlGaN 에치 스토퍼층(15), p형 AlGaN 클래드층(21), p형 GaN 컨택트층(22)을 순서대로 성장시켜, 상술한 공정과 마찬가지로 처리함으로써, 청자 영역의 레이저광을 출사하는 소자(2)를 형성할 수 있다.
본 발명은, 예를 들면 CD-R/RW, DVD-R/±RW, 나아가서는 고밀도의 DVD 등의 기록 매체에 대하여 정보의 기록, 재생을 행하는 정보 기록 재생 장치의 광원으로서 사용되는 반도체 레이저 소자 및 그 제조에 이용 가능하다.

Claims (13)

  1. 릿지를 보호하는 1쌍의 제1 서포트의 내측에, 상기 릿지가 복수 병설된 반도체 레이저 소자로서,
    상기 복수의 릿지 사이에, 상기 릿지를 보호하는 제2 서포트가 형성되어 있고,
    상기 반도체 레이저 소자의 칩 폭에 대한 상기 제1 서포트 및 제2 서포트의 폭의 비율이, 33%보다 크고, 52% 미만으로 설정되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  2. 제1항에 있어서,
    상기 반도체 레이저 소자의 칩 폭에 대한 상기 제1 서포트 및 제2 서포트의 폭의 비율이, 44%보다 크고, 50% 미만으로 설정되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  3. 제1항에 있어서,
    상기 반도체 레이저 소자의 면적에 대한 상기 제1 서포트 및 제2 서포트의 면적의 비율이, 33%보다 크고, 52% 미만으로 설정되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  4. 제3항에 있어서,
    상기 반도체 레이저 소자의 면적에 대한 상기 제1 서포트 및 제2 서포트의 면적의 비율이, 44%보다 크고, 50% 미만으로 설정되어 있는 것을 특징으로 하는 반도체 레이저 소자.
  5. 소자 표면에 복수의 릿지를 배열하여 형성함과 함께, 각 릿지에 대하여, 각 릿지를 사이에 두도록 복수의 서포트를 형성하는 공정과,
    상기 릿지 및 상기 서포트의 표면에 블록층을 형성하는 공정과,
    스핀 코트법에 의해, 상기 블록층의 표면에 보호막을 도포하는 공정과,
    상기 릿지의 톱을 덮는 상기 보호막을 제거하는 공정과,
    상기 보호막을 마스크로 하여, 상기 릿지의 톱을 덮는 상기 블록층을 제거하는 공정과,
    상기 릿지를 덮도록 전극층을 형성하는 공정
    을 갖고 있는 것을 특징으로 하는 제1항 내지 제4항 중 어느 한 항의 반도체 레이저 소자의 제조 방법.
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