JP2003046197A - 半導体レーザおよびその製造方法 - Google Patents

半導体レーザおよびその製造方法

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ridge
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Koji Makita
幸治 牧田
Hideto Adachi
秀人 足立
Toshiya Kawada
敏也 河田
Hiroshi Asaka
浩 浅香
Osamu Kondo
修 今藤
Toshiya Fukuhisa
敏哉 福久
Akira Takamori
晃 高森
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Matsushita Electric Industrial Co Ltd
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Abstract

(57)【要約】 （修正有） 【課題】 一回の結晶成長を含む工程で製造可能で、誘
電体膜により電流狭窄と光の閉じ込めを行う低コストな
構造を有し、しかも組立時のリッジ部への応力集中を低
減して量産性を高めた半導体レーザを提供する。 【解決手段】 第一導電型半導体基板１０１上に、第一
導電型クラッド層１０２、活性層１０３および第二導電
型クラッド層１０６を有する。第二導電型クラッド層が
四箇所以上のメサ型のストライプ形状凹部を有すること
により、リッジ型電流狭窄部を構成するリッジ部Ａと、
リッジ部Ａの両側に位置しリッジ部Ａとほぼ同等の高さ
の第二導電型クラッド層を含む二つ以上のリッジ部Ｂと
が形成され、リッジ部Ａの両側面の第二導電型クラッド
層表面から外方に向かって第二導電型クラッド層よりも
屈折率の低い絶縁膜が一対のストライプ状に形成され、
リッジ部Ａ上には絶縁膜は形成されていない。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体レーザに関
し、特に光ディスクシステムや情報処理あるいは光通信
用の光源として用いられる半導体レーザに関する。
【０００２】
【従来の技術】光ディスクシステム等の光源に用いられ
る従来の半導体レーザ素子では、第一導電型半導体基板
上に、少なくとも第一導電型クラッド層、活性層、およ
び第二導電型クラッド層を形成する１回目の結晶成長を
行い、活性層への電流注入を行う領域を形成するストラ
イプ形成工程を経て、ストライプ部を埋め込むエピタキ
シャル成長を行い、デバイスが形成される。
【０００３】例えば、図９に示すようなリッジ型の半導
体レーザ素子の製造工程では、一般的に３回の結晶成長
（ダブルへテロ構造形成、電流ブロック層形成、埋め込
み層形成）の工程を含む。先ず図９（ａ）に示すよう
に、ｎ型基板１上に第１回目の結晶成長により、ｎ型ク
ラッド層２、活性層３、およびｐ型クラッド層４を順次
堆積成長させる。次に図９（ｂ）に示すように、フォト
リソグラフ技術を用いて、ｐ型クラッド層４をエッチン
グしてリッジ部４ａを形成する。次に図９（ｃ）に示す
ように、第２回目の結晶成長により、ｎ型電流ブロック
層８を形成する。次に図９（ｄ）に示すように、第３回
目の結晶成長により、ｐ型埋込層９を形成する。最後に
図９（ｅ）に示すように、ｐ型埋込層９上にｐ側オーミ
ックコンタクト電極１３を、ｎ型基板１の底面にｎ側オ
ーミックコンタクト電極１２を形成する。
【０００４】図１０に示す溝型の半導体レーザ素子の場
合でも、２回の結晶成長（ダブルへテロ構造形成、埋め
込み層形成）が必要である。先ず図１０（ａ）に示すよ
うに、ｎ型基板１上に第１回目の結晶成長により、ｎ型
クラッド層２、活性層３、ｐ型クラッド層４、およびｎ
型電流ブロック層８を順次堆積成長させる。次に図１０
（ｂ）に示すように、フォトリソグラフ技術を用いて、
ｎ型電流ブロック層８をエッチングして溝部８ａを形成
する。次に図１０（ｃ）に示すように、第２回目の結晶
成長により、ｐ型埋込層９を形成する。最後に図１０
（ｄ）に示すように、ｐ側オーミックコンタクト電極１
３、およびｎ側オーミックコンタクト電極１２を形成す
る。
【０００５】このような複数回の結晶成長は、レーザチ
ップの製造コストの低減に大きな障害となっていた。そ
こで埋込結晶成長を省略し、１回の結晶成長で半導体レ
ーザ素子を作製する手法として、リッジ型導波路構造を
形成し、ＳｉＯ2やＳｉ3Ｎ4等の誘電体膜により電流狭
窄および光の閉じ込めを行う素子が、開発、生産されて
いる（例えば、J. Hashimoto et. al., IEEE J. Quantu
m Electron, vol. 33,pp.66-70, 1997を参照）。その一
例を図１１に示す。先ず図１１（ａ）に示すように、１
回目の結晶成長によりｎ型基板１上に、ｎ型クラッド層
２、活性層３、およびｐ型クラッド層４を順次堆積成長
させ、ダブルへテロ構造を形成する。次に図１１（ｂ）
に示すように、フォトリソグラフ技術を用いて、ｐ型ク
ラッド層４をエッチングしてリッジ部４ａを形成する。
次に図１１（ｃ）に示すように、絶縁膜（誘電体膜）１
１を形成し、更にレジストマスクを用いて絶縁膜（誘電
体膜）１１をエッチングしてｐ型クラッド層４を露出さ
せる。最後に図１１（ｄ）に示すように、ｐ側オーミッ
クコンタクト電極１３、およびｎ側オーミックコンタク
ト電極１２を形成する。
【０００６】しかし図１１に示された素子では、ストラ
イプ形成後の埋め込み結晶成長を行わないため、素子表
面に形成される凹凸が、リッジ部４ａの影響を受けて大
きくなる。半導体レーザの組立てに際してこの凹凸面を
有する電極側をボンディング面とすると、チップボンド
時の応力がリッジ部４ａに集中しやすくなり、半導体レ
ーザの特性が劣化する等の問題がある。
【０００７】応用物理学会２０００年春、宮下らの報告
（発表Ｎｏ．２９ａ−Ｎ−７、「ＤＶＤ−ＲＡＭ用実屈
折率型高出力・低動作電流レーザ」）に、前記リッジ部
の左右にも凸部を形成することによりボンディング時の
ダメージを低減し、その構造を赤色の高出力半導体レー
ザ素子に適用して、特性の大幅な向上を実現したことが
記載されている。しかし、リッジ部とその他の凸部の高
さの差は、電流狭窄に用いたＳｉＯ2膜厚分（約０．１
μｍ）であった。
【０００８】また、特開平１２−１６４９８６号公報に
は、再成長を用いてリッジ部を挟むようにリッジ部より
高い凸部を形成し、組み立て時のリッジ部への応力集中
を回避する方法が開示されている。この例を図１２に示
す。まず図１２（ａ）に示すように、一回目結晶成長に
よりｎ型基板１上に、ｎ型クラッド層２、活性層３、お
よびｐ型クラッド層４を順次堆積成長させ、更に酸化防
止層１０を積層する。次に図１２（ｂ）に示すように、
絶縁層である保護膜１４を堆積させ、フォトリソグラフ
技術を用いて外側部分の領域の保護膜１４を除去した
後、その領域に、１回目の選択成長によりｎ型電流ブロ
ック層８を形成する。さらに図１２（ｃ）に示すよう
に、フォトリソグラフ技術を用いて、保護膜１４の中心
部分にリッジ形成用の開口部を設け、その開口部および
両側のｎ型電流ブロック層８上に、２回目の選択成長に
よりｐ型第２クラッド層１５、ｐ型コンタクト層１６を
順次堆積成長させる。最後に図１２（ｄ）に示すよう
に、ｐ側オーミックコンタクト電極１３、およびｎ側オ
ーミックコンタクト電極１２を形成する。しかしなが
ら、この製造方法では選択成長が必須なため、チップの
低コスト化は難しい。
【０００９】また、特開平１１−２５１６７９号公報に
は、埋め込み成長を行うリッジ型半導体レーザにおい
て、上記凹凸によるボンディング時のダメージ低減方法
として、図１３に示すような構造を採用することが開示
されている。すなわち、ｐ側オーミックコンタクト電極
（２）１４を設けて、凹凸面側の電極の厚みを凹部で厚
く、凸部で薄くすることにより、半導体表面の凹凸を相
殺する。なお、凸部は、埋込成長を行う従来のリッジ型
半導体レーザにおいても不具合である。
【００１０】
【発明が解決しようとする課題】図１１に示した１回の
結晶成長で作製される半導体レーザ素子における主な課
題は、下記の四点である。
【００１１】一点目は、上記のようなボンディング時の
ダメージによる特性劣化である。前記の宮下らの構造で
は、リッジ部とその他の凸部の高さの差が十分大きくな
いため、ボンディング時のダメージ低減は十分でなく、
リッジ部にも大きな応力がかかる可能性は高い。更に、
特開平１１−２５１６７９号公報記載の対策では、チッ
プ表面で電極膜厚に数μｍ程の差を形成する必要があ
り、電極の厚膜化に伴い電極膜厚のばらつきが大きくな
り、前記凹凸面を基準面として組立てを行うデバイスで
は量産性が低くなる。
【００１２】二点目は、当該構造の半導体レーザ素子で
は、従来構造の素子と比較して熱抵抗が大きくなること
である。これはＳｉＯ2、ＳｉＮｘ等の誘電体膜が半導
体膜より熱伝導率が大幅に低いため、表面の大半を誘電
体膜で被覆される半導体レーザ素子では、従来構造の素
子と比較して放熱性が悪くなるためである。これによ
り、特に高温でのレーザ特性の劣化や、信頼性の低下が
懸念される。
【００１３】三点目は、ファブリペロー共振器を形成す
るために必要なミラーをチップ端面に形成する目的で行
う、ストライプ方向と垂直な方向へのへき開工程におい
て、リッジ部への応力集中によるリッジ部の破損やクラ
ック等の加工不良が発生しやすくなる課題である。リッ
ジ部への応力集中が発生しやすくなる原因としては、埋
込成長を行わないために従来構造の素子と比較して凸部
の段差が大きくなることが第一に考えられる。一方、前
記の宮下らの構造や特開平１２−１６４９８６号公報の
方法を採用すれば、素子表面に複数の凸部が形成される
ため、リッジ部への応力集中を低減できると考えられ
る。しかし、単に凸部が複数あれば良いわけではなく、
リッジ部から遠くに他の凸部が位置している場合には、
効果は望めない。宮下らはリッジ部と他の凸部の間隔に
ついては言及していない。また、特開平１２−１６４９
８６号公報記載の構造では、絶縁膜をマスクとしてリッ
ジ部の再成長を行うため、リッジ部斜面には絶縁膜は形
成されない。従ってリッジ底部の絶縁膜との境界部に応
力が集中しやすく、且つ再成長界面も近いため、リッジ
底部付近の結晶性差によりリッジ底部にクラック等のダ
メージが生じやすい課題がある。
【００１４】四点目は、埋込成長を行わないため電極と
のコンタクト面積が小さくなり、素子抵抗が大きくなる
ことである。抵抗の増加は素子の周波数特性の低下や消
費電力の増大等を招く。特開平１２−１６４９８６号公
報には、リッジ部斜面にも電極を形成することでコンタ
クト面積を拡大し、抵抗の低減を図る方法が記載されて
いる。しかしながら、リッジ部は設計上Ａｌ組成が高く
なるのが一般的であり、高Ａｌ組成の半導体層表面は酸
化が進行しやすく、電極剥がれの問題が頻繁に発生す
る。
【００１５】本発明は、一回の結晶成長を含む工程で製
造可能で、誘電体膜により電流狭窄と光の閉じ込めを行
う低コストな構造を有し、しかも組立時のリッジ部への
応力集中を低減して量産性を高めた半導体レーザを提供
することを目的とする。
【００１６】また本発明は、素子の放熱性を向上させる
ことを目的とする。更に、へき開工程における端面クラ
ック等の加工不良の低減を目的とする。更に、素子抵抗
の低減を目的とする。
【００１７】
【課題を解決するための手段】本発明の半導体レーザ
は、第一導電型半導体基板上に、少なくとも第一導電型
クラッド層および第二導電型クラッド層と、これらのク
ラッド層に挟まれた活性層とを有するリッジ型電流狭窄
構造の半導体レーザである。第二導電型クラッド層が四
箇所以上のメサ型のストライプ形状凹部を有することに
より、リッジ型電流狭窄部を構成するリッジ部Ａと、リ
ッジ部Ａの両側に位置しリッジ部Ａとほぼ同等の高さの
第二導電型クラッド層を含む少なくとも二つのリッジ部
Ｂとが形成されている。リッジ部Ａの両側部の第二導電
型クラッド層表面から外方に向かって第二導電型クラッ
ド層よりも屈折率の低い絶縁膜が一対のストライプ状に
形成され、リッジ部Ａ上には絶縁膜は形成されていな
い。
【００１８】この構成によれば、組立時に素子表面が受
ける押圧力がリッジ部Ｂにより分散され、前記リッジ部
Ａへの応力集中が緩和されるとともに、リッジ部Ｂの存
在により、へき開工程における端面クラック等の加工不
良も低減できる。
【００１９】更に、リッジ部Ｂに電流ブロック層が形成
され、リッジ部Ｂ上に絶縁膜が形成されておらず、リッ
ジ部Ａの高さがリッジ部Ｂの高さより低い構成としても
よい。それにより、リッジ部Ｂ上には熱伝導率の低い誘
電体膜は形成されていないため、素子の放熱性も向上す
る。
【００２０】更に、電流ブロック層がリッジ部Ｂの最上
層に形成され、また、電流ブロック層が第一導電型半導
体層または高抵抗の半導体層である構成としてもよい。
そして、電流ブロック層が１回目の結晶成長時に同時に
形成される構成とすることにより、素子抵抗の低減を図
ることができる。これは、例えばｎ型半導体層をｐ型半
導体層表面に所定の膜厚以上（＞０．３μｍ程）形成す
ることで、ｐ型半導体層中の不純物であるＺｎの水素原
子によるパッシベーションが抑制され、Ｚｎの活性化率
が向上するためである。同様の効果がアンドープの半導
体層においても得られるが、本構成によれば、最小の結
晶成長層数で且つ簡素なプロセスで上記効果を得ること
ができる。
【００２１】また、上記構成の半導体レーザの電流狭窄
層は、リッジ部Ａと導電型の異なる半導体層で形成する
場合と、イオン注入等によるリッジ部Ｂ表面の高抵抗化
により実現できる。半導体層による電流狭窄構造では、
リッジ部間に熱抵抗の高いＳｉＯ2等の絶縁膜を形成す
る必要があるが、高抵抗化層による電流狭窄構造ではリ
ッジ部Ａの側面にのみ形成すればよいため（ゲインガイ
ドレーザの場合は不要）、素子の放熱性が更に向上でき
る。
【００２２】また、上記課題である放熱性を更に向上す
るには、上記の構成におけるリッジ部Ｂはできる限り広
い面積を有し且つリッジ部Ａに近接することが望まし
い。一方、リッジ部形成プロセスの安定化を考慮すれ
ば、エッチングの終点を確認するため、エッチング領域
を広く取る必要がある。従って、前記構成において、リ
ッジ部Ａの幅をａ、各リッジ部Ｂの幅ｂ１、ｂ２、・・
・の合計をｂ（ｂ＝ｂ１＋ｂ２＋・・・）、リッジ部Ａ
の繰り返し幅をＬとした場合、（ａ＋ｂ）／Ｌが０．５
以下であるとことが望ましい。また、リッジ部Ａとリッ
ジ部Ｂの間隔をｄとした場合、ｄが３０μｍ以下である
ことが更に望ましい。
【００２３】前記ｄ値は、へき開時のリッジ部Ａ周辺で
のクラック等の発生を抑制する作用に影響する。このよ
うにリッジ部Ｂの外側に広い範囲でエッチング領域を形
成することにより、図１４に示すように、エピ面を接合
面として組立を行う際に、半田等の接着剤による素子の
リーク（ショート）を抑制できる。図１４（ａ）におい
て、２０は上記構成を有するレーザ素子であり、リッジ
部Ａ２１およびその両側に形成されたリッジ部Ｂ２２を
有する。レーザ素子２０は、接着剤２３によりサブマウ
ント２４に接合されている。図１４（ａ）に示すよう
に、接合面から半導体層の表面までの距離Ｙ１（図１４
（ｂ）の距離Ｙ２も同様）が長くなることで、接着剤２
３の回りこみを抑制でき、安定した素子特性が得られ
る。
【００２４】また、半導体レーザと受光素子およびミラ
ー等の光学部品を一体化したデバイス（ホログラムユニ
ット）では、図１４（ｂ）に示すように、レーザ素子２
０の接合部（ステージ）２５を、レーザ素子幅より狭く
設計している。これにより接着剤２３が下方へ流れ易く
なり、レーザ素子２０のショートをより抑制できる構成
になっている。本構成であれば、逆にリッジ部Ｂをチッ
プ境界まで形成する必要はなくなる。以上の理由で本発
明の素子では、図１４に示すように素子の境界部分をエ
ッチングする構成がより望ましい。エッチング領域２６
は、リッジ部を形成する際に行うエッチングで削られる
素子端部の領域であり、その領域は素子端より可能な限
り広く設定することが望ましい。エッチング領域２６の
設定値は上記ａ、ｂ、ｄ、Ｌ値により変化するが、１０
μｍ以上が望ましい。
【００２５】また、上記構成の半導体レーザ素子の端面
部に窓構造を形成することで、半導体素子の低動作電流
化や高出力化に伴う端面劣化を抑制できる。窓構造は、
端面近傍の一定領域において、活性層内へＺｎやＳｉ等
のドーパントを高濃度ドープすることにより発振波長の
光対して吸収の少ない領域を形成した構成と、電流狭窄
により活性層内へのキャリアの注入を行わない構成とを
有するものである。好ましくは、窓領域の幅は、素子端
面より１５〜３０μｍの幅とする。
【００２６】また、上記の構成は、埋込結晶成長を省略
した構成のみならず、埋込成長を行うリッジ型半導体レ
ーザにも適用できる。埋込結晶成長後もリッジ部Ｂが最
も高い構成になるように作製することで、前記の課題を
解決できる。更に、電極とのコンタクト面積が増大する
ため、素子抵抗も低減できる。
【００２７】また、上記の構成による半導体レーザにお
いて、特に埋込結晶成長を省略する構成では、電極との
接触面積がリッジ部Ａ上のコンタクト層面積に相当する
ため、素子抵抗が高くなる傾向は避けられない。リッジ
型半導体レーザの場合には電流狭窄領域（ストライプ
幅）はリッジ底部の寸法で決定されるため、逆メサ構造
（リッジ上部の幅がリッジ底部の幅より広い形状）のリ
ッジを形成することで、広がり角等の素子特性を変化さ
せずに素子抵抗を低減することができる。逆メサ構造の
最大の課題は、へき開工程における素子破壊であった
が、リッジ部Ｂを配置することにより、へき開工程が安
定化する。一方、埋込結晶成長を行う構成や、ストライ
プ幅が十分に広く設計でき、リッジＡ上部の幅が十分広
く取れる場合は、一般的な順メサ構造（リッジ上部の幅
がリッジ底部の幅より狭い形状）を採用するとよい。
【００２８】以上の構成を実現するため、本発明の半導
体レーザの製造方法は、埋込結晶成長を行わない構成の
場合は、（１００）を主面とする第一導電型半導体基板
上に、少なくとも第一導電型半導体層、活性層、および
第二導電型半導体層を結晶成長により形成する工程と、
第二導電型半導体層を＜０１１＞方向にストライプ状に
エッチングして少なくとも四本の凹部を形成する工程
と、続いて第二導電型クラッド層よりも屈折率の低い絶
縁膜を表面に形成する工程と、第二導電型半導体層上の
絶縁膜をエッチングにより除去する工程と、第二導電型
半導体層とオーミック接合する電極を形成する工程とを
備える。
【００２９】また、リッジ部Ｂに電流ブロック層を形成
し、リッジ部Ｂ表面に絶縁膜を形成しない構成とするこ
とで、素子の放熱性を向上する場合の製造方法は、（１
００）を主面とする第一導電型半導体基板上に、第一導
電型クラッド層、活性層、第二導電型クラッド層、第二
導電型コンタクト層、および第一導電型電流ブロック層
を形成する工程と、第一導電型電流ブロック層を＜０１
１＞方向にストライプ状にリッジ部Ｂに相当する部位を
残してエッチングする工程と、続いて剥き出しになった
第二導電型コンタクト層を＜０１１＞方向にストライプ
状にエッチングしてリッジ部ＡおよびＢを形成する工程
と、第二導電型コンタクト層をマスクとして第二導電型
クラッド層を＜０１１＞方向にストライプ状にエッチン
グする工程と、続いて第二導電型クラッド層よりも屈折
率の低い絶縁膜を表面に形成する工程と、リッジ部Ａお
よびＢ上の絶縁膜をエッチングにより除去する工程と、
第二導電型コンタクト層とオーミック接合する電極を形
成する工程とを備える。
【００３０】また、素子抵抗の低減を目的に、Ｚｎの活
性化率を向上させる場合の製造方法では、上記方法にお
ける第一導電型電流ブロック層をｎ型半導体層とし、第
二導電型クラッド層及び第二導電型コンタクト層をｐ型
半導体層とした結晶成長を用いる。
【００３１】更なる放熱性向上を目的に、イオン注入等
による高抵抗化を用いて電流狭窄を行う構成の半導体レ
ーザ素子の場合は、上記の製造方法において、前記第一
導電型電流ブロック層を第二導電型半導体層とし、前記
第二導電型半導体層にイオン注入を行い高抵抗化する工
程を備える。
【００３２】また、半導体素子の低動作電流化や高出力
化に伴う端面劣化を抑制するために、半導体レーザ素子
の端面部に窓構造を形成する工程を含んでもよい。
【００３３】本発明の半導体レーザ及びその製造方法に
おいては、下記の構成材料を適用可能である。
【００３４】（１）半導体基板はＧａＡｓであり、クラ
ッド層、活性層、電流ブロック層、および埋め込み層が
Ａｌ、Ｇａ、Ａｓ、Ｐ、Ｉｎから選ばれた少なくとも１
種を含有するIII−Ｖ族化合物半導体。 （２）半導体基板はＩｎＰであり、クラッド層、活性
層、電流ブロック層、および埋め込み層がＡｌ、Ｇａ、
Ａｓ、Ｐ、Ｉｎから選ばれた少なくとも１種を含有する
III−Ｖ族化合物半導体。 （３）半導体基板はＧａＮ、サファイアまたはＳｉＣで
あり、クラッド層、活性層、電流ブロック層、および埋
め込み層がＧａ、Ｉｎ、Ｎから選ばれた少なくとも１種
を含有するIII−Ｖ族化合物半導体。また、絶縁膜は、
ＳｉＯ2、ＳｉＮｘ、ＳｉＯＮ、Ａｌ2Ｏ3、ＺｎＯ、Ｓ
ｉＣ、および非晶質Ｓｉから選ばれた単層またはこれら
の複数の層で形成されることが望ましい。
【００３５】
【発明の実施の形態】（実施形態１）図１は、本発明の
実施形態１における半導体レーザ素子の構造および製造
工程を示す。本実施形態１は、ＡｌＧａＡｓ系材料を用
いたリッジ型の半導体レーザ素子に本発明を適用した例
である。
【００３６】図１を参照して、本半導体レーザ素子の構
造を製造工程とともに説明する。まず、ｎ−ＧａＡｓ基
板１０１を結晶成長装置（図示せず）内に設置し、図１
（ａ）に示すように、ｎ−ＧａＡｓ基板１０１上に、第
一回目の結晶成長によりｎ−ＡｌＧａＡｓクラッド層１
０２（ｎ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア濃度１Ｅ１８
ｃｍ-3、厚さ１．０μｍ）、ノンドープ量子井戸活性層
１０３、ｐ−ＡｌＧａＡｓ第一クラッド層１０４（ｐ−
Ａｌ0.5Ｇａ0.5Ａｓ、キャリア濃度１Ｅ１８ｃｍ-3、厚
さ０．２μｍ）、ｐ−ＡｌＧａＡｓエッチングストップ
層１０５（ｐ−Ａｌ0.20Ｇａ0.80Ａｓ、キャリア濃度１
Ｅ１８ｃｍ-3、厚さ１００Å）、ｐ−ＡｌＧａＡｓ第二
クラッド層１０６（ｐ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア
濃度１Ｅ１８ｃｍ-3、厚さ１μｍ）、ｐ−ＧａＡｓコン
タクト層１０７（キャリア濃度１Ｅ１９ｃｍ-3、厚さ
０．３μｍ）、ｎ−ＡｌＧａＡｓ電流ブロック層１０８
（ｎ−Ａｌ0.5Ｇａ0.5Ａｓキャリア濃度１Ｅ１８ｃ
ｍ-3、厚さ０．１μｍ）及びｎ−ＧａＡｓ保護層１０９
（キャリア濃度１Ｅ１８ｃｍ-3、厚さ０．４μｍ）を順
次堆積成長させる。
【００３７】ノンドープ量子井戸活性層１０３は、Ａｌ
0.07Ｇａ0.93Ａｓ井戸層（厚さ６５Å）、Ａｌ0.3Ｇａ
0.7Ａｓ障壁層（厚さ５０Å）及び同組成のガイド層
（厚さ５５０Å）から成る三重量子井戸構造である。
【００３８】次に、上記の半導体層が形成されたｎ−Ｇ
ａＡｓ基板１０１を成長装置から取り出し、公知のフォ
トリソグラフ技術を用いて図１（ｂ）に示すように、ｎ
−ＧａＡｓ保護層１０９上にストライプ状のＳｉＯ2マ
スク１１０ａを形成する。そして、このＳｉＯ2マスク
をエッチングマスクとして公知の選択エッチング技術を
用いて、ｐ−ＧａＡｓコンタクト層１０７に到達するよ
うにｎ−ＡｌＧａＡｓ電流ブロック層１０８、及びｎ−
ＧａＡｓ保護層１０９をエッチングする。
【００３９】更に、公知のフォトリソグラフ技術を用い
て図１（ｃ）に示すように、ｐ−ＧａＡｓコンタクト層
１０７上にストライプ状のＳｉＯ2マスク１１０ｂを形
成する。そして、このＳｉＯ2マスク１１０ｂをエッチ
ングマスクとして公知の選択エッチング技術を用いて、
ｐ−ＡｌＧａＡｓエッチングストップ層１０５に到達す
るようにｐ−ＡｌＧａＡｓ第二クラッド層１０６及びｐ
−ＧａＡｓコンタクト層１０７をリッジ状に加工する。
【００４０】本実施形態１では、ＡｌＧａＡｓ層の選択
エッチング液としてフッ化水素酸、ＧａＡｓ層の選択エ
ッチング液としてアンモニア水に過酸化水素水を加えた
溶液を用いた。また、リッジ底部の幅（ストライプ幅）
は１〜４μｍとした。
【００４１】その後、公知のフォトリソグラフ技術を用
いて図１（ｄ）に示すように、ＳｉＯ2絶縁膜１１１
（厚さ０．１〜０．３μｍ）をリッジ部の側面に形成す
る。次に図１（ｅ）に示すように、ｐ−ＧａＡｓコンタ
クト層１０７側の上面にｐ側オーミック電極１１３を、
ｎ−ＧａＡｓ基板１０１の下面にｎ側オーミック電極１
１２を形成する。最後に、へき開法により共振器長を２
００μｍに調整して、出射側端面には反射率３０％、反
対側端面には反射率５０％のコーティング膜を各々形成
する（図示せず）。
【００４２】以上の工程により、リッジ型の半導体レー
ザを作製し、発振波長を測定したところ、８００ｎｍで
あった。
【００４３】図１１に示す従来構造のリッジ型半導体レ
ーザにおいて、ｐ側オーミックコンタクト電極１３をボ
ンディング面としてＳｉＣサブマウントに組み立てた場
合の組立歩留は１０％以下であり、不良内容の大半はレ
ーザ無発振であった。不良解析結果から、チップの大半
はリッジ底部及びその近傍に、クラックが観察された。
クラックの発生は、組立時の応力が唯一の凸部であるリ
ッジ部に集中したことに起因するものと考えられる。ク
ラックは、へき開工程においても同様の理由で発生する
と考えられ、双方の工程でリッジ部は大きなダメージを
受けていると考えられる。また、レーザ発振した素子に
おいても、閾値電流が高くなる等の課題や、高温での劣
化が著しいもの（７０℃、５ｍＷにおける寿命試験で、
１００時間後の動作電流変化量が１０％以上）が大半で
あった。これは、従来構造の素子表面の大半が熱抵抗の
高いＳｉＯ2膜で被覆されていることによる、素子の放
熱性低下が主要因と考えられる。
【００４４】一方で、本実施形態１のリッジ型半導体レ
ーザでは、同様にｐ側オーミック電極１１３をボンディ
ング面としてＳｉＣサブマウントに組み立てた場合の組
立歩留は９５％以上であり、レーザ無発振による不良は
極めて少ない結果であった。これは、組立時の応力が電
流狭窄を行うリッジ部（図２（ａ）に示すリッジ部Ａ）
より高い他のリッジ部（図２（ａ）に示すリッジ部Ｂ）
に集中するため、リッジ部Ａへの応力が緩和されるため
と考えられる。へき開工程においても同様に、リッジ部
Ａへの応力集中がそれを囲むリッジ部Ｂにより緩和され
るため、クラック等による加工不良も大幅に低減され
た。
【００４５】また、素子の閾値電流も、従来構造と比較
して２０％の低下（２０mA→１５mA）を実現するととも
に、組立後の９０％以上の素子が、高温（７０℃、５ｍ
Ｗ）における寿命試験で１０００時間後の動作電流変化
量が１０％以下と、良好な結果が得られた。これは本実
施形態１のリッジ型半導体レーザでは、ｎ−ＡｌＧａＡ
ｓ電流ブロック層１０８上に熱伝導率の低いＳｉＯ2膜
が形成されておらず、熱伝導率の高い金属電極を介して
サブマウントに接続されるため、素子の放熱性が大幅に
向上したことに起因すると考えられる。素子の熱抵抗値
は各層の膜厚や面積にも依存するが、熱伝導率はＳｉＯ
2膜で１W/m/K程であるのに対して、AlGaAs層ではＡｌ組
成による差はあるものの１０W/m/K程と約一桁高い。本
実施形態１のリッジ型半導体レーザでは、ＳｉＯ2膜厚
（０．１〜０．３μｍ）と、ｎ−ＡｌＧａＡｓ電流ブロ
ック層１０８の膜厚（０．５〜０．７μｍ）は同じオー
ダーであることから、素子の熱抵抗値は本実施形態１の
リッジ型半導体レーザでより小さくなると考えられる。
【００４６】素子の熱抵抗値を下げる他の方法として、
図２（ｂ）に示すようにリッジ部Ａを逆メサ形状とする
ことが挙げられる。リッジ部Ａの上部には、電極とのコ
ンタクトを形成する目的でＳｉＯ2膜は形成されないた
め、素子表面の大半を誘電体膜で被覆していた従来構造
の素子（図１１）では、リッジ部Ａは貴重な放熱路であ
り、電極と接合するリッジ上部面積が素子の放熱性を大
きく左右する。逆メサ構造の採用により、素子の特性を
左右するストライプ幅（リッジＡ底部寸法）を変えずに
リッジ上部面積を拡大できるため、有効な放熱性向上策
となる。
【００４７】また、放熱性を更に向上するには、リッジ
部Ｂはできる限り広い面積を有し、且つリッジ部Ａに近
接することが望ましい。一方、リッジ部形成プロセスの
安定化を考慮すれば、エッチングの終点を確認するため
エッチング領域を広く取る必要がある。従って、図２
（ａ）に示すように、リッジ部Ａの幅をａ、リッジ部Ｂ
の幅をｂ１、ｂ２、・・・その合計をｂ（ｂ＝ｂ１＋ｂ
２＋・・・）、リッジ部Ａの繰り返し幅をＬとした場
合、（ａ＋ｂ）／Ｌが０．５以下であるとことが望まし
い。
【００４８】本実施形態では、リッジ部をフッ化水素酸
系の異方性エッチング液を用いて、（１００）面を主面
とするＧａＡｓ基板上に形成したＡｌＧａＡｓ層を＜０
１１＞方向にストライプ状にエッチングすることで図２
（ｃ）に示す順メサ構造を、ストライプ方向を９０°回
転することで逆メサ構造を得ることができる。フッ化水
素酸系のエッチング液は（１１１）結晶面のエッチング
速度が（１００）面のそれと比較して十分小さいため、
リッジ部の側面は（１１１）結晶面で形成される。幾何
学的な計算から、リッジＡ上部の面積は順メサ構造に対
して逆メサ構造は約２〜３倍（リッジ高さ＝１．０μ
ｍ、ストライプ幅＝３〜５μｍの場合）となり、逆メサ
構造により放熱性の大幅な向上が実現できる。
【００４９】また一方で、逆メサ構造のリッジを採用す
ることで、上記理由により電極との接触面積が増すた
め、コンタクト抵抗が低減され、その結果として素子の
シリーズ抵抗値を低減できる利点もある。
【００５０】本実施形態１では、ＣＤ等の読み出しに用
いられる低出力の半導体レーザ素子に適用する場合につ
いて説明したが、本発明はＣＤ−Ｒ/ＲＷ等の記録再生
に用いられる高出力半導体レーザ素子にも同様に適用で
きる。その場合も同様に、組立時のリッジ部Ａへの応力
低減による素子特性の安定化、へき開工程におけるクラ
ック低減、および放熱性向上による高温における素子特
性の改善を実現できる。
【００５１】また、本実施形態の素子において、端面付
近の活性層内にＺｎ等のドーパントを拡散法やイオン注
入法により高濃度ドーピングすることと、前記端面付近
に電流ブロック層を形成し、活性層内へのキャリア注入
を抑制することで得られる窓構造を採用することで、高
出力化に伴う端面劣化を更に抑制できる。
【００５２】本発明は自励発振型半導体レーザ素子にも
適用できる。その際は、上記構造におけるエッチングス
トップ層１０５としてｐ−Ａｌ0.07Ｇａ0.93Ａｓ層（キ
ャリア濃度１Ｅ１８ｃｍ-3、厚さ１００Å）を採用し、
エッチングストップ層を可飽和吸収層として用いればよ
い。
【００５３】また、図１１に示す従来構造では、ｐ−Ｇ
ａＡｓコンタクト層が結晶成長の最終層であり、Ｚｎド
ーパントが原子状水素により不活性化される現象（赤崎
勇編著、III―Ｖ族化合物半導体 培風館 pp.312-31
3）が発生し、素子抵抗が高くなる問題があった。これ
に対して図１に示す本発明の構造では、ｎ型半導体層を
ｐ−ＧａＡｓコンタクト層１０７上に成長させるため、
水素による不活性化が抑制される利点もある。この効果
は、特にＡｌＧａＩｎＰ系の赤色半導体レーザの場合に
顕著である。
【００５４】（実施形態２）実施形態２では、電流ブロ
ック層を実施形態１におけるｎ−ＡｌＧａＡｓ層１０８
ではなく、イオン注入によるＧａＡｓ及びＡｌＧａＡｓ
層の高抵抗化により形成する。それ以外は、実施形態１
と同様の構成を有する。
【００５５】図３を参照して、本実施形態の半導体レー
ザ素子の構造を、製造工程とともに説明する。まず、ｎ
−ＧａＡｓ基板２０１を結晶成長装置（図示せず）内に
設置する。図３（ａ）に示すようにｎ−ＧａＡｓ基板２
０１上に、第一回目の結晶成長によりｎ−ＡｌＧａＡｓ
クラッド層２０２（ｎ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア
濃度１Ｅ１８ｃｍ-3、厚さ１．０μｍ）、ノンドープ量
子井戸活性層２０３、ｐ−ＡｌＧａＡｓ第一クラッド層
２０４（ｐ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア濃度１Ｅ１
８ｃｍ-3、厚さ０．２μｍ）、ｐ−ＡｌＧａＡｓエッチ
ングストップ層２０５（ｐ−Ａｌ0.08Ｇａ0.92Ａｓキャ
リア濃度１Ｅ１８ｃｍ-3、厚さ１００Å）、ｐ−ＡｌＧ
ａＡｓ第二クラッド層２０６（ｐ−Ａｌ0.5Ｇａ0.5Ａ
ｓ、キャリア濃度１Ｅ１８ｃｍ-3、厚さ１μｍ）、ｐ−
ＧａＡｓコンタクト層２０７（キャリア濃度１Ｅ１９ｃ
ｍ-3、厚さ０．３μｍ）、ｐ−ＡｌＧａＡｓ第三クラッ
ド層２１７（ｐ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア濃度１
Ｅ１８ｃｍ-3、厚さ０．７μｍ）及びｐ−ＧａＡｓ保護
層２１８（キャリア濃度１Ｅ１８ｃｍ-3、厚さ０．１μ
ｍ）を順次堆積成長させる。
【００５６】ここでノンドープ量子井戸活性層２０３の
構成及び、可飽和吸収層となるｐ−ＡｌＧａＡｓエッチ
ングストップ層２０５のバンドギャップは、実施形態１
と同一である。
【００５７】次に、上記の半導体層が形成されたｎ−Ｇ
ａＡｓ基板２０１を成長装置から取り出し、公知のフォ
トリソグラフ技術を用いて図３（ｂ）に示すように、ｐ
−ＧａＡｓ保護層２１８上にストライプ状のＳｉＯ2マ
スク２１０ａを形成する。そして、このＳｉＯ2マスク
２１０ａをエッチングマスクとして公知の選択エッチン
グ技術を用いて、ｐ−ＧａＡｓコンタクト層２０７に到
達するようにｐ−ＡｌＧａＡｓ第三クラッド層２１７及
びｐ−ＧａＡｓ保護層２１８をエッチングする。
【００５８】更に、公知のフォトリソグラフ技術を用い
て、ｐ−ＧａＡｓコンタクト層２０７上にストライプ状
のＳｉＯ2マスク２１０ｂを形成する。そして、このＳ
ｉＯ2マスク２１０ｂをエッチングマスクとして公知の
選択エッチング技術を用いて、ｐ−ＡｌＧａＡｓエッチ
ングストップ層２０５に到達するようにｐ−ＡｌＧａＡ
ｓ第二クラッド層２０６及びｐ−ＧａＡｓコンタクト層
２０７をリッジ状に加工する。
【００５９】本実施形態２においても実施形態１と同一
の選択エッチング液を用いる。また、リッジ底部の幅
（ストライプ幅）は１〜４μｍとする。
【００６０】次に公知のフォトリソグラフ技術を用い
て、図３（ｃ）に示すように、ＳｉＯ 2絶縁膜２１１
（厚さ０．１〜０．３μｍ）を中央のリッジ部Ａの側面
に形成する。次に図３（ｄ）に示すように、ｐ−ＧａＡ
ｓコンタクト層２０７上とＳｉＯ 2絶縁膜２１１上を厚
膜レジスト（厚さ２μｍ以上）からなるイオン注入用マ
スク２１５で被覆し、イオン注入により、厚膜レジスト
２１５で被覆されていないｐ−ＧａＡｓ保護層２１８お
よびｐ−ＡｌＧａＡｓ第三クラッド層２１７を高抵抗化
して、図３（ｅ）に示す高抵抗層２１４を形成する。注
入用マスク２１５を除去後、図３（ｅ）に示すように、
ｐ−ＧａＡｓコンタクト層２０７側の上面及びｎ−Ｇａ
Ａｓ基板２０１の下面に各々オーミック電極２１３、２
１２を形成する。最後に、へき開法により共振器長を２
００μｍに調整して、出射側端面には反射率３０％、反
対側端面には反射率５０％のコーティング膜を各々形成
する。
【００６１】以上の工程により、本実施形態２のリッジ
型の半導体レーザを作製したところ、半導体レーザの発
振波長は実施形態１と同様に８００ｎｍであった。
【００６２】本実施形態２のリッジ型半導体レーザで
は、実施形態１と同様にｐ側オーミック電極２１３をボ
ンディング面としてＳｉＣサブマウントに組み立てた場
合の組立歩留は９５％以上であり、レーザ無発振による
不良は極めて少ない結果であった。本実施形態ではイオ
ン注入により電流狭窄を行うため、実施形態１と比較し
て電流ブロック層の膜厚を薄くできる。従って、リッジ
部Ａの両側のリッジ部Ｂにおける活性層から表面までの
距離が近く（合計膜厚を薄く）設定できるため、リッジ
部Ｂの表面積が実施形態１と同じでも、放熱性をより向
上できる利点がある。
【００６３】また、本実施形態の応用例として、図４に
示す構成を用いることもできる。すなわち、ｎ−ＡｌＧ
ａＡｓ電流ブロック層２０８及びｎ−ＧａＡｓ保護層２
０９を形成し、リッジ部Ｂはｎ型半導体層により電流ブ
ロックを行う。また、リッジ部Ａとリッジ部Ｂ間以外の
ｐ型半導体層が露出した領域を、図４（ａ）に示すよう
にイオン注入により高抵抗化して、図４（ｂ）に示すよ
うに高抵抗層２１４を形成することにより、電流ブロッ
クを実現する。これにより、実施形態１の構成において
熱伝導率の低いＳｉＯ2絶縁膜２１１の被覆面積が減少
し、更に放熱性は向上する。以上の構成により、組立時
のリッジ部への応力低減も同時に実現できるため、低コ
ストで安定した特性のレーザが作製できる。
【００６４】（実施形態３）実施形態３は、実施形態１
〜２と同様の基本構成において、リッジ部Ａでの電流狭
窄にイオン注入によるＧａＡｓ及びＡｌＧａＡｓ層の高
抵抗化を用い、それ以外は実施形態１〜２と同様の構成
となっている。
【００６５】図５（１）を参照して、本実施形態におけ
る半導体レーザ素子の第１例について、その構造を製造
工程とともに説明する。実施形態１と同様に、ｎ−Ｇａ
Ａｓ基板１０１を結晶成長装置（図示せず）内に設置
し、第一回目の結晶成長を行った後に、図１（ｂ）まで
の工程を行う。
【００６６】次に、公知のフォトリソグラフ技術を用い
て図５（１ａ）に示すように、ｐ−ＧａＡｓコンタクト
層１０７上にストライプ状の厚膜レジスト（厚さ２μｍ
以上）からなるイオン注入用マスク３１５を形成する。
そして、イオン注入によりイオン注入用マスク３１５で
被覆されていないｐ−ＧａＡｓコンタクト層１０７およ
びｐ−ＡｌＧａＡｓ第二クラッド層１０６を高抵抗化し
て、図５（１ｂ）に示すような高抵抗層３１４ａを形成
する。レジスト３１５を除去後、図５（１ｂ）に示すよ
うに、ｐ−ＧａＡｓコンタクト層１０７側の上面及びｎ
−ＧａＡｓ基板１０１の下面に各々オーミック電極３１
３、３１２を形成し、へき開法により共振器長を２００
μｍに調整して、出射側端面には反射率３０％、反対側
端面には反射率５０％のコーティング膜を各々形成す
る。
【００６７】以上の工程により、本実施形態３のリッジ
型の半導体レーザを作製したところ、発振波長は実施形
態１と同様に８００ｎｍであった。
【００６８】本実施形態３でも実施形態１と同一の選択
エッチング液を用いた。また、リッジ底部の幅（ストラ
イプ幅）は１〜４μｍとした。
【００６９】本実施形態３のリッジ型半導体レーザで
は、実施形態１と同様にｐ側オーミック電極３１３をボ
ンディング面としてＳｉＣサブマウントに組み立てた場
合の組立歩留は９５％以上であり、レーザ無発振による
不良は極めて少ない結果であった。本素子ではイオン注
入により電流狭窄を行うため、実施形態１と比較して電
流ブロック層膜厚を薄くでき、リッジ部Ｂにおける活性
層から表面までの距離が近く（合計膜厚を薄く）設定で
きるため、リッジ部Ｂの表面積が実施形態１と同じでも
放熱性をより向上できる利点がある。
【００７０】また、本実施形態の応用例として、図５
（２）に、リッジ部Ｂの電流ブロックをイオン注入によ
る半導体層の高抵抗化により実現した構成を示す。実施
の形態２と同様に、各層を図３（ａ）に示すように堆積
し、ｐ−ＡｌＧａＡｓ第三クラッド層２１７及びｐ−Ｇ
ａＡｓ保護層２１８をエッチングして、図５（２ａ）に
示すようにリッジ部Ｂを形成する。次に厚膜レジストか
らなるイオン注入用マスク３１６をを通してイオン注入
を行い、ｐ−ＧａＡｓコンタクト層２０７、ｐ−ＡｌＧ
ａＡｓ第二クラッド層２０６ｐ−ＡｌＧａＡｓ、第三ク
ラッド層２１７及びｐ−ＧａＡｓ保護層２１８を高抵抗
化して、図５（１ｂ）に示すような高抵抗層３１４ｂを
形成する。
【００７１】この場合、リッジ部Ｂはｐ型半導体層でも
構わないが、ｎ型半導体層またはアンドープの半導体層
を約０．３μｍ以上、ｐ型半導体層上に形成すること
で、上述のようにＺｎの活性化向上により素子抵抗の低
減も実現できる。
【００７２】また、本構成ではストライプ部もイオン注
入により電流狭窄するため、横モードが不安定になる問
題はあるが、ゲインガイド型レーザとして使用できる。
【００７３】（実施形態４）実施形態４は、実施形態１
〜２の構成に埋込結晶成長を加えたものである。結晶成
長が複数回必要になり、低コスト化には適当ではない
が、組み立て時のリッジ部への応力集中の低減や、放熱
性向上、へき開時のクラック低減、素子抵抗の低減に対
する効果が得られる構成である。埋込成長を加えること
以外は、実施形態１〜２と同様の構成となっている。
【００７４】図６を参照して、本実施形態における半導
体レーザ素子の構造を製造工程とともに説明する。実施
形態１と同様に公知のフォトリソグラフ技術及び選択エ
ッチング技術を用いて図１（ｄ）までの工程までを行
い、図６（１ａ）に示すリッジ、およびＳｉＯ2絶縁膜
１１１（厚さ０．１〜０．３μｍ）が形成された状態を
得る。本実施形態４でも実施形態１と同一の選択エッチ
ング液を用いる。また、リッジ底部の幅（ストライプ
幅）は１〜４μｍとする。
【００７５】更に図６（１ｂ）に示すように、ｐ−Ｇａ
Ａｓ埋込層４１６を形成し、最後にｐ−ＧａＡｓ埋込層
４１６側の上面及びｎ−ＧａＡｓ基板１０１の下面に各
々、オーミック電極４１３、４１２を形成する。
【００７６】図６（２）に示す構成では、図６（１）の
構成におけるＳｉＯ2絶縁膜１１１に代えて、ｎ型電流
ブロック層４０８（ＡｌＧａＡｓ又はＧａＡｓ）により
電流狭窄する。図６（２ａ）に示すように、ｎ型電流ブ
ロック層４０８は、リッジ形成の際にエッチングマスク
としたＳｉＯ2マスク４１０を用いた選択成長により形
成される。以降の作製工程は図６（１）と同様であり、
図６（２ｂ）に示すように、ｐ−ＧａＡｓ埋込層４１
６、およびオーミック電極４１３、４１２を形成する。
【００７７】図６（３）に示す構成では、図６（２）の
構成においてｐ−ＧａＡｓ埋込層４１６を形成せず、ｎ
型電流ブロック層４０８の上面及びｎ−ＧａＡｓ基板１
０１の下面に各々オーミック電極４１３、４１２を形成
する。
【００７８】また、図６（２）及び（３）に示す構成に
おいては、リッジ部Ｂのｎ型半導体層は必ずしも必要で
はない。ｎ型半導体層が無い構成ではリッジ部Ａとリッ
ジ部Ｂの高低差が小さくなるため、組み立て時のリッジ
部Ａへの応力低減効果が減少する恐れがある。しかし、
ｎ型電流ブロック層膜厚を適当に選ぶ事で対応可能であ
る。
【００７９】（実施形態５）図７は、実施形態５におけ
る半導体レーザ素子を示す。本実施形態５は、ＡｌＧａ
ＩｎＰ系材料を用いたリッジ型の半導体レーザ素子に適
用した例である。
【００８０】図７を参照して、本半導体レーザ素子の構
造を、製造工程に従って説明する。まず、結晶成長装置
（図示せず）内に設置したｎ−ＧａＡｓ基板５０１上
に、第一回目の結晶成長により、ｎ−ＡｌＧａＩｎＰク
ラッド層５０２（ｎ−（Ａｌ0. 7Ｇａ0.3）0.5Ｉｎ
0.5Ｐ、キャリア濃度１Ｅ１８ｃｍ-3、厚さ１．２μ
ｍ）、ノンドープ量子井戸活性層５０３、ｐ−ＡｌＧａ
ＩｎＰ第一クラッド層５０４（ｐ−（Ａｌ0.7Ｇａ0.3）
0.5Ｉｎ0.5Ｐ、キャリア濃度４Ｅ１７ｃｍ-3、厚さ０．
３μｍ）、ｐ−ＧａＩｎＰエッチングストップ層５０５
（ｐ−Ｇａ0.5Ｉｎ0.5Ｐ、キャリア濃度１Ｅ１８ｃ
ｍ-3、厚さ９０Å）、ｐ−ＡｌＧａＩｎＰ第二クラッド
層５０６（ｐ−（Ａｌ0.7Ｇａ0.3）0.5Ｉｎ0.5Ｐ、キャ
リア濃度１Ｅ１８ｃｍ-3、厚さ１μｍ）、ｐ−ＧａＡｓ
コンタクト層５０７（キャリア濃度１Ｅ１９ｃｍ -3、厚
さ０．２μｍ）、ｎ−ＡｌＧａＡｓ電流ブロック層５０
８（ｎ−Ａｌ0.5Ｇａ0.5Ａｓ、キャリア濃度１Ｅ１８ｃ
ｍ-3、厚さ０．１μｍ）及びｎ−ＧａＡｓ保護層５０９
（キャリア濃度１Ｅ１８ｃｍ-3、厚さ０．４μｍ）を順
次堆積成長させる。
【００８１】ここでノンドープ量子井戸活性層５０３
は、Ｇａ0.6Ｉｎ0.4Ｐ井戸層（厚さ５３Å）、（Ａｌ
0.5Ｇａ0.5）0.5Ｉｎ0.5Ｐ障壁層（厚さ５０Å）及び同
組成のガイド層（厚さ４００Å）から成る歪四重量子井
戸構造である。
【００８２】次に、上記の半導体層が形成されたｎ−Ｇ
ａＡｓ基板５０１を成長装置から取り出し、公知のフォ
トリソグラフ技術を用いて、ｎ−ＧａＡｓ保護層５０９
上にストライプ状のＳｉＯ2マスクを形成する。このＳ
ｉＯ2マスクをエッチングマスクとして公知の選択エッ
チング技術を用いて、ｐ−ＧａＡｓコンタクト層５０７
に到達するようにｎ−ＡｌＧａＡｓ電流ブロック層５０
８及びｎ−ＧａＡｓ保護層５０９をエッチングする。
【００８３】更に、公知のフォトリソグラフ技術を用い
て、ｐ−ＧａＡｓコンタクト層５０７上にストライプ状
のＳｉＯ2マスクを形成する。このＳｉＯ2マスクをエッ
チングマスクとして公知の選択エッチング技術を用い
て、ｐ−ＧａＩｎＰエッチングストップ層５０５に到達
するようにｐ−ＡｌＧａＩｎＰ第二クラッド層５０６及
びｐ−ＧａＡｓコンタクト層５０７をリッジ状に加工す
る。
【００８４】本実施形態５では、ＡｌＧａＡｓ層の選択
エッチング液としてフッ酸系、ＧａＡｓ層の選択エッチ
ング液としてアンモニア水に過酸化水素水を加えた溶
液、ＡｌＧａＩｎＰ層のエッチングには塩酸系エッチン
グ液を用いる。また、リッジ底部の幅（ストライプ幅）
は３〜５μｍとする。
【００８５】その後、公知のフォトリソグラフ技術を用
いて、ＳｉＯ2絶縁膜５１１（厚さ０．１〜０．３μ
ｍ）をリッジ部の側面に形成し、最後にｐ−ＧａＡｓコ
ンタクト層５０７側の上面及びｎ−ＧａＡｓ基板５０１
の下面に各々オーミック電極５１３、５１２を形成し、
へき開法により共振器長を３５０μｍに調整して、出射
側端面には反射率３０％、反対側端面には反射率７５％
のコーティング膜を各々形成する。
【００８６】以上の工程により、本実施形態５のリッジ
型の半導体レーザを作製し、発振波長を測定したとこ
ろ、６６０ｎｍであった。
【００８７】本実施形態５のリッジ型半導体レーザにお
いても、実施形態１と同様に、ｐ側オーミック電極をボ
ンディング面としてＳｉＣサブマウントに組み立てた場
合の組立歩留は９０％以上であり、レーザ無発振による
不良は極めて少ない結果であった。これは、組立時の応
力が、電流狭窄を行うリッジ部Ａより高いリッジ部Ｂに
集中し、リッジ部Ａへの応力が緩和されるためと考えら
れる。へき開工程においても同様に、リッジ部Ａへの応
力集中がそれを囲むリッジ部Ｂにより緩和されるため、
クラック等による加工不良も大幅に低減された。また、
素子の閾値電流も従来構造と比較して２０％の低下（２
５ｍＡ→２０ｍＡ）を実現するとともに、組立後の９０
％以上の素子が高温（７０℃ ７ｍＷ）における寿命試
験で、１０００時間後の動作電流変化量が１０％以下と
良好な結果が得られた。これは本実施形態５のリッジ型
半導体レーザでは、実施形態１と同様に、ｎ型電流ブロ
ック層上に熱伝導率の低いＳｉＯ2膜が形成されておら
ず、熱伝導率の高い金属電極を介してサブマウントに接
続されるため、素子の放熱性が大幅に向上したことに起
因すると考えられる。
【００８８】実施形態１と同様に本実施形態５において
も、素子の熱抵抗値を下げる方法として、図２に示すよ
うにリッジ部Ａを逆メサ形状とすることが挙げられる。
本素子の場合、リッジ部を形成する際に、塩酸系の異方
性エッチング液を用いて、（１００）面を主面とするＧ
ａＡｓ基板上に形成したＡｌＧａＩｎＰ層を、＜０１１
＞方向にストライプ状にエッチングすることで順メサ構
造が、ストライプ方向を９０°回転することで逆メサ構
造が得られる。
【００８９】また、逆メサ構造のリッジを採用すること
で、電極との接触面積が増すため、コンタクト抵抗が低
減され、その結果素子のシリーズ抵抗値が低減できる利
点もある。
【００９０】また、本実施形態５では、ＤＶＤ等の読み
出しに用いられる低出力の半導体レーザ素子に適用する
場合について説明したが、本発明は、ＤＶＤ−Ｒ/Ｒ
Ｗ、ＲＡＭ等の記録再生に用いられる高出力半導体レー
ザ素子にも同様に適用できる。この場合も同様に、組立
時のリッジ部Ａへの応力低減による素子特性の安定化、
へき開工程におけるクラック低減、および放熱性向上に
よる高温における素子特性の改善の効果が得られる。
【００９１】ノンドープ量子井戸活性層５０３は、高出
力化に伴う端面劣化を抑制するために、Ｇａ0.6Ｉｎ0.4
Ｐ井戸層（厚さ６０Å）、（Ａｌ0.5Ｇａ0.5）0.5Ｉｎ
0.5Ｐ障壁層（厚さ５０Å）及び同組成のガイド層（厚
さ２５０Å）から成る歪三重量子井戸構造とした。
【００９２】また、本素子において、端面近傍の活性層
内にＺｎ等のドーパントを拡散法やイオン注入法により
高濃度ドーピングすることと、同端面近傍に電流ブロッ
ク層を形成し、活性層内へのキャリア注入を抑制するこ
とで得られる窓構造を採用ことで、高出力化に伴う端面
劣化を更に抑制できる。
【００９３】また、図１１に示す従来構造ではｐ−Ｇａ
Ａｓコンタクト層が結晶成長の最終層であり、前述の通
り、Ｚｎドーパントが原子状水素により不活性化される
現象が発生し、素子抵抗が高くなる課題もあったが、図
７に示す本実施の形態の構造では、ｎ型半導体層をｐ−
ＧａＡｓコンタクト層５０７上に成長させるので、水素
による不活性化が抑制できる利点もある。
【００９４】（実施形態６）図８は、実施形態６におけ
る半導体レーザ素子を示す。本実施形態は、実施形態１
〜５におけるリッジ部Ｂのその他の構成例に関する。
【００９５】図８（１）の構成は、実施形態１と同一で
あり、リッジ部Ａの両側にリッジ部Ｂが２つ形成されて
おり、リッジ部Ｂの外側は平坦にエッチングされてい
る。これに対して、図８（２）の構成では、リッジ部Ｂ
は２つ形成されているが、リッジ部Ｂの外側はエッチン
グされていない。従ってＳｉＯ2絶縁膜８１１ａは、リ
ッジ部Ａとリッジ部Ｂの間にのみ形成されている。図８
（３）の構成では、リッジ部Ｂが４つ形成されており、
ＳｉＯ2絶縁膜８１１ｂが、それぞれのリッジ部間に形
成されている。
【００９６】どの構成においても、リッジ部Ａより高い
リッジ部が２つ以上形成されていれば、組み立て時の応
力低減効果は得られる。放熱性についても、リッジ部上
の絶縁膜を除去することで向上できる。へき開性につい
てもリッジ部Ａの両側にリッジ部Ｂを形成形成する構成
（リッジ部Ａとリッジ部Ｂの間隔は３０μｍ以下）であ
れば、クラック発生を抑制できる。また、素子抵抗は、
ｎ型半導体層をｐ型クラッド層上に結晶成長する構成と
すれば低減できる。以上のように、リッジ部Ｂの構成
は、上記条件を満足するものであれば問題ない。
【００９７】
【発明の効果】本発明によれば、一回の結晶成長を含む
工程で製造可能で、誘電体膜により電流狭窄と光の閉じ
込めを行う低コストな構造を有する半導体レーザにおい
て、組立時のリッジ部への応力集中を低減して、量産性
を高めることができる。
【００９８】また、素子の放熱性向上、へき開工程にお
ける端面クラック等の加工不良の低減を実現することも
できる。
【００９９】本発明は、埋込成長を含む工程により製造
される同様の半導体レーザにも適用可能であり、それに
より、同様の効果を得ることができる。
【図面の簡単な説明】
【図１】 本発明の実施形態１におけるリッジ型半導体
レーザの構造と製造方法を示す断面図
【図２】 図１のリッジ型半導体レーザのリッジ部を拡
大して示す断面図
【図３】 本発明の実施形態２におけるリッジ型半導体
レーザの構造と製造方法を示す断面図
【図４】 実施形態２におけるリッジ型半導体レーザの
応用例を示す断面図
【図５】 本発明の実施形態３におけるリッジ型半導体
レーザの構造と製造方法を示す断面図
【図６】 本発明の実施形態４におけるリッジ型半導体
レーザの構造と製造方法を示す断面図
【図７】 本発明の実施形態５におけるリッジ型半導体
レーザの断面図
【図８】 本発明の実施形態６におけるリッジ型半導体
レーザの断面図
【図９】 従来例におけるリッジ型半導体レーザの製造
方法を示す断面図
【図１０】 従来例における溝型半導体レーザの製造方
法を示す断面図
【図１１】 従来例におけるリッジ型半導体レーザの製
造方法を示す断面図
【図１２】 従来例における他のリッジ型半導体レーザ
の製造方法を示す断面図
【図１３】 従来例における他のリッジ型半導体レーザ
を示す断面図
【図１４】 本発明のリッジ型半導体レーザによる効果
を説明するための断面図
【符号の説明】
１０１、２０１ ｎ−ＧａＡｓ基板 １０２、２０２ ｎ−ＡｌＧａＡｓクラッド層 １０３、２０３ ノンドープ量子井戸活性層 １０４、２０４ ｐ−ＡｌＧａＡｓ第一クラッド層 １０５、２０５ ｐ−ＡｌＧａＡｓエッチングストップ
層 １０６、２０６ ｐ−ＡｌＧａＡｓ第二クラッド層 １０７、２０７ ｐ−ＧａＡｓコンタクト層 １０８ ｎ−ＡｌＧａＡｓ電流ブロック層 １０９ ｎ−ＧａＡｓ保護層 １１０ａ、１１０ｂ、２１０ａ、２１０ｂ、４１０ Ｓ
ｉＯ2マスク １１１、２１１、５１１、８１１ａ、８１１ｂ ＳｉＯ
2絶縁膜 １１３、１１２、２１３、２１２、３１３、３１２、４
１３、４１２、５１３、５１２ オーミック電極 ２１７ ｐ−ＡｌＧａＡｓ第三クラッド層 ２１８ ｐ−ＧａＡｓ保護層 ２１５、３１５ イオン注入用マスク ２１４、３１４ａ 高抵抗層 ４１６ ｐ−ＧａＡｓ埋込層 ４０８ ｎ型電流ブロック層 ５０１ ｎ−ＧａＡｓ基板 ５０２ ｎ−ＡｌＧａＩｎＰクラッド層 ５０３ ノンドープ量子井戸活性層 ５０４ ｐ−ＡｌＧａＩｎＰ第一クラッド層 ５０５ ｐ−ＧａＩｎＰエッチングストップ層 ５０６ ｐ−ＡｌＧａＩｎＰ第二クラッド層 ５０７ ｐ−ＧａＡｓコンタクト層 ５０８ ｎ−ＡｌＧａＡｓ電流ブロック層 ５０９ ｎ−ＧａＡｓ保護層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河田 敏也 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 浅香 浩 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 今藤 修 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 福久 敏哉 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 高森 晃 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5F073 AA53 AA74 AA86 BA02 BA06 CA05 DA14 DA22 DA33 EA15 FA11

Claims (21)

    【特許請求の範囲】
  1. 【請求項１】 第一導電型半導体基板上に、少なくとも
    第一導電型クラッド層および第二導電型クラッド層と、
    これらのクラッド層に挟まれた活性層とを有するリッジ
    型電流狭窄構造の半導体レーザにおいて、 前記第二導電型クラッド層が四箇所以上のメサ型のスト
    ライプ形状凹部を有することにより、リッジ型電流狭窄
    部を構成するリッジ部Ａと、前記リッジ部Ａの両側に位
    置し前記リッジ部Ａとほぼ同等の高さの前記第二導電型
    クラッド層を含む二つ以上のリッジ部Ｂとが形成され、
    前記リッジ部Ａの両側部の前記第二導電型クラッド層表
    面から外方に向かって前記第二導電型クラッド層よりも
    屈折率の低い絶縁膜が一対のストライプ状に形成され、
    前記リッジ部Ａ上には前記絶縁膜は形成されていないこ
    とを特徴とする半導体レーザ。
  2. 【請求項２】 前記リッジ部Ｂに電流ブロック層が形成
    され、リッジ部Ｂ上に前記絶縁膜が形成されておらず、
    前記リッジ部Ａの高さが前記リッジ部Ｂの高さより低い
    ことを特徴とする請求項１記載の半導体レーザ。
  3. 【請求項３】 前記電流ブロック層は前記リッジ部Ｂの
    最上層に形成されていることを特徴とする請求項２記載
    の半導体レーザ。
  4. 【請求項４】 前記電流ブロック層が第一導電型半導体
    層または高抵抗の半導体層であることを特徴とする請求
    項２または３記載の半導体レーザ。
  5. 【請求項５】 前記リッジ部Ａの幅をａ、前記リッジ部
    Ｂの幅の合計をｂ、リッジ部Ａの繰り返し幅をＬとした
    場合、（ａ＋ｂ）／Ｌが０．５以下であることを特徴と
    する請求項１〜４のいずれか１項記載の半導体レーザ。
  6. 【請求項６】 前記リッジ部Ａと前記リッジ部Ｂの間隔
    をｄとした場合、ｄが３０μｍ以下であることを特徴と
    する請求項１〜５のいずれか１項記載の半導体レーザ。
  7. 【請求項７】 光出力を取り出す前面側のレーザ端面近
    傍のみ、あるいは、前面側および後面側双方のレーザ端
    面近傍において、前記絶縁膜が前記リッジ部Ａ及び前記
    リッジ部Ｂ上にも形成され、前記活性層へのキャリア注
    入を行わない領域が形成されたことを特徴とする請求項
    １〜６のいずれか１項記載の半導体レーザ。
  8. 【請求項８】 前記絶縁膜、前記リッジ部Ａ及び前記リ
    ッジ部Ｂ上に、前記リッジ部Ａの最上層である第二導電
    型半導体層にオーミック接合する電極材料が、直接形成
    されたことを特徴とする請求項１〜７のいずれか１項記
    載の半導体レーザ。
  9. 【請求項９】 前記絶縁膜、前記リッジ部Ａ及び前記リ
    ッジ部Ｂ上に、第二導電型半導体層と、前記リッジ部Ａ
    の最上層である第二導電型半導体層にオーミック接合す
    る電極材料とが、順次形成されたことを特徴とする請求
    項１〜７のいずれか１項記載の半導体レーザ。
  10. 【請求項１０】 前記リッジ部Ａの断面形状が順メサ形
    状または逆メサ形状であることを特徴とする請求項１〜
    ９のいずれか１項記載の半導体レーザ。
  11. 【請求項１１】 前記リッジ部Ａの底部の幅（ストライ
    プ幅）を１〜５μｍの範囲に設定した請求項１〜１０の
    いずれか１項記載の半導体レーザ。
  12. 【請求項１２】 光出力を取り出す前面側のレーザ端面
    近傍のみ、あるいは、前面側および後面側双方のレーザ
    端面近傍に形成された、活性層へのキャリア注入を行わ
    ない前記領域を、レーザ端面部から１５〜３０μｍの幅
    に設定した請求項７記載の半導体レーザ。
  13. 【請求項１３】 （１００）を主面とする第一導電型半
    導体基板上に、少なくとも第一導電型半導体層、活性
    層、および第二導電型半導体層を結晶成長により形成す
    る工程と、前記第二導電型半導体層を＜０１１＞方向に
    ストライプ状にエッチングして少なくとも四本の凹部を
    形成する工程と、続いて第二導電型クラッド層よりも屈
    折率の低い絶縁膜を表面に形成する工程と、前記第二導
    電型半導体層上の前記絶縁膜をエッチングにより除去す
    る工程と、第二導電型半導体層とオーミック接合する電
    極を形成する工程とを備えたことを特徴とする半導体レ
    ーザの製造方法。
  14. 【請求項１４】 リッジ型電流狭窄部を構成するリッジ
    部Ａと、前記リッジ部Ａの両側に位置する二つ以上のリ
    ッジ部Ｂとを備えた半導体レーザの製造方法であって、 （１００）を主面とする第一導電型半導体基板上に、第
    一導電型クラッド層、活性層、第二導電型クラッド層、
    第二導電型コンタクト層、および第一導電型電流ブロッ
    ク層を形成する工程と、前記第一導電型電流ブロック層
    を＜０１１＞方向に前記リッジ部Ｂを残してストライプ
    状にエッチングする工程と、続いて剥き出しになった第
    二導電型コンタクト層を＜０１１＞方向に、前記リッジ
    部ＡおよびＢを残してストライプ状にエッチングする工
    程と、前記第二導電型コンタクト層をマスクとして前記
    第二導電型クラッド層を＜０１１＞方向にストライプ状
    にエッチングする工程と、続いて前記第二導電型クラッ
    ド層よりも屈折率の低い絶縁膜を表面に形成する工程
    と、前記リッジ部ＡおよびＢ上の前記絶縁膜をエッチン
    グにより除去する工程と、前記第二導電型コンタクト層
    とオーミック接合する電極を形成する工程とを備えたこ
    とを特徴とする半導体レーザの製造方法。
  15. 【請求項１５】 リッジ型電流狭窄部を構成するリッジ
    部Ａと、前記リッジ部Ａの両側に位置する二つ以上のリ
    ッジ部Ｂとを備えた半導体レーザの製造方法であって、 （１００）を主面とする第一導電型半導体基板上に、第
    一導電型クラッド層、活性層、第二導電型クラッド層、
    第二導電型コンタクト層、および第一導電型またはアン
    ドープ半導体層を形成する工程と、前記半導体層を＜０
    １１＞方向に前記リッジ部Ｂを残してストライプ状にエ
    ッチングする工程と、続いて剥き出しになった第二導電
    型コンタクト層を＜０１１＞方向に、前記リッジ部Ａお
    よびＢを残してストライプ状にエッチングする工程と、
    前記第二導電型コンタクト層をマスクとして前記第二導
    電型クラッド層を＜０１１＞方向にストライプ状にエッ
    チングする工程と、続いて前記第二導電型クラッド層よ
    りも屈折率の低い絶縁膜を表面に形成する工程と、前記
    リッジ部ＡおよびＢ上の前記絶縁膜をエッチングにより
    除去する工程と、少なくとも前記リッジ部Ａを被覆する
    イオン注入用マスクを形成しイオン注入による高抵抗化
    を行う工程と、前記第二導電型コンタクト層とオーミッ
    ク接合する電極を形成する工程とを備えたことを特徴と
    する半導体レーザの製造方法。
  16. 【請求項１６】 光出力を取り出す前面側のレーザ端面
    近傍のみ、あるいは、前面側および後面側双方のレーザ
    端面近傍の活性層内へ、Ｚｎ、Ｓｉ等のドーパントを高
    濃度ドープすることにより光吸収の少ない領域を形成す
    る工程と、光出力を取り出す前面側のレーザ端面近傍の
    み、あるいは、前面側および後面側双方のレーザ端面近
    傍に電流ブロック層を形成する工程とを更に有すること
    を特徴とする請求項１３〜１５のいずれか１項記載の半
    導体レーザの製造方法。
  17. 【請求項１７】 前記半導体基板はＧａＡｓであり、前
    記クラッド層、活性層、電流ブロック層、および埋め込
    み層がＡｌ、Ｇａ、Ａｓ、Ｐ、Ｉｎから選ばれた少なく
    とも１種を含有するIII−Ｖ族化合物半導体であること
    を特徴とする請求項１〜１２のいずれか１項記載の半導
    体レーザ。
  18. 【請求項１８】 前記半導体基板はＩｎＰであり、前記
    クラッド層、活性層、電流ブロック層、および埋め込み
    層がＡｌ、Ｇａ、Ａｓ、Ｐ、Ｉｎから選ばれた少なくと
    も１種を含有するIII−Ｖ族化合物半導体であることを
    特徴とする請求項１〜１２のいずれか１項記載の半導体
    レーザ。
  19. 【請求項１９】 前記半導体基板はＧａＮ、サファイア
    またはＳｉＣであり、前記クラッド層、活性層、電流ブ
    ロック層、および埋め込み層がＧａ、Ｉｎ、Ｎから選ば
    れた少なくとも１種を含有するIII−Ｖ族化合物半導体
    であることを特徴とする請求項１〜１２のいずれか１項
    記載の半導体レーザ。
  20. 【請求項２０】 前記絶縁膜は、ＳｉＯ2、ＳｉＮｘ、
    ＳｉＯＮ、Ａｌ2Ｏ3、ＺｎＯ、ＳｉＣ、および非晶質Ｓ
    ｉから選ばれた単層またはこれらの複数の層で形成され
    たことを特徴とする請求項１〜１２、１７〜１９のいず
    れか１項記載の半導体レーザ。
  21. 【請求項２１】 前記第一導電型半導体層をｎ型半導体
    層とし、前記第二導電型半導体層をｐ型半導体層とした
    ことを特徴とする１〜１２、１７〜１９のいずれか１項
    記載の半導体レーザ。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7139298B2 (en) 2003-11-25 2006-11-21 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device and method of manufacturing the same
US7339967B2 (en) 2004-02-06 2008-03-04 Sharp Kabushiki Kaisha Semiconductor device, semiconductor laser device, manufacturing method for semiconductor device, manufacturing method for semiconductor laser device, optical disk device and optical transmission system
KR100992758B1 (ko) 2003-08-11 2010-11-05 엘지이노텍 주식회사 반도체 레이저소자와 그 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7272161B1 (en) * 2003-09-25 2007-09-18 Finisar Corporation Epitaxial layer for laser diode ridge protection
US7843983B2 (en) * 2004-03-18 2010-11-30 Sanyo Electric Co., Ltd. Semiconductor laser element and manufacturing method thereof
US7682857B2 (en) * 2007-04-16 2010-03-23 Mitsubishi Electric Corporation Method for manufacturing semiconductor optical device
JP4933370B2 (ja) * 2007-07-17 2012-05-16 株式会社リコー アレイ型半導体レーザ装置の組み立て方法
CN101904064A (zh) 2007-12-19 2010-12-01 罗姆股份有限公司 半导体发光元件
CN107645122B (zh) * 2016-07-22 2019-09-20 杭州增益光电科技有限公司 脊形半导体激光器及其制作方法
US10340661B2 (en) * 2017-11-01 2019-07-02 International Business Machines Corporation Electro-optical device with lateral current injection regions
CN111564533B (zh) * 2020-04-07 2021-06-22 中国科学院上海微系统与信息技术研究所 一种1550nm波段单光子源的制备方法及单光子源和光学器件
CN113644550B (zh) * 2021-07-06 2023-02-14 武汉光迅科技股份有限公司 半导体发光器件及其制造方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0896406B1 (en) * 1997-08-08 2006-06-07 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device, optical communication system using the same, and method for producing compound semiconductor
JPH11251679A (ja) 1998-02-27 1999-09-17 Sanyo Electric Co Ltd 半導体レーザ
JP3864634B2 (ja) 1998-09-25 2007-01-10 三菱化学株式会社 半導体発光装置及びその製造方法
JP2002374042A (ja) * 2000-12-12 2002-12-26 Fuji Photo Film Co Ltd 半導体レーザ素子
JP2002359437A (ja) * 2001-03-29 2002-12-13 Toshiba Electronic Engineering Corp 光半導体素子および光半導体素子の製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100992758B1 (ko) 2003-08-11 2010-11-05 엘지이노텍 주식회사 반도체 레이저소자와 그 제조방법
US7139298B2 (en) 2003-11-25 2006-11-21 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device and method of manufacturing the same
US7339967B2 (en) 2004-02-06 2008-03-04 Sharp Kabushiki Kaisha Semiconductor device, semiconductor laser device, manufacturing method for semiconductor device, manufacturing method for semiconductor laser device, optical disk device and optical transmission system

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