KR100831409B1 - 컨택 홀 패터닝을 위한 명시야 이미지 반전 - Google Patents
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- 238000000059 patterning Methods 0.000 title description 4
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 67
- 239000010410 layer Substances 0.000 claims abstract description 45
- 238000000034 method Methods 0.000 claims abstract description 34
- 239000004065 semiconductor Substances 0.000 claims abstract description 25
- 239000011229 interlayer Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 8
- 230000001678 irradiating effect Effects 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims 2
- 238000005498 polishing Methods 0.000 claims 2
- 238000003631 wet chemical etching Methods 0.000 claims 2
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000035945 sensitivity Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000000354 decomposition reaction Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000003112 inhibitor Substances 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000008961 swelling Effects 0.000 description 1
- 238000012360 testing method Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H—ELECTRICITY
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- Manufacturing & Machinery (AREA)
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- Physics & Mathematics (AREA)
- Power Engineering (AREA)
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- Photosensitive Polymer And Photoresist Processing (AREA)
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Abstract
작은 컨택 홀(160)을 형성하는 방법은 명시야 마스크(130)를 이용하여 포지티브 레지스트 층(120)에 작은 실린더(140)를 형성한다. 상기 작은 실린더 주위에 네거티브 레지스트 층(150)을 형성한 다음 에칭백 및 폴리싱을 실시하여 상기 네거티브 레지스트 층 위에 작은 실린더의 상부가 노출되게 한다. 상기 네거티브 레지스트 층 및 상기 작은 실린더(포지티브 레지스트)는 유동 노광된 다음 현상액으로 처리된다. 이전에 상기 작은 실린더가 위치하였던 곳에 작은 컨택 홀(160)이 형성된다.
반도체 디바이스, 컨택 홀, 층간 유전층, 포지티브 레지스트, 명시야 마스크, 네거티브 레지스트, 현상액
Description
본 발명은 일반적으로 컨택 홀 패터닝에 관한 것이다. 특히, 본 발명은 컨택 홀 패터닝을 위한 명시야 이미지 반전(bright field image reversal)에 관한 것이다.
반도체 임계 치수(CD)는 보다 빠르고 보다 작고 보다 강력한 반도체 디바이스들에 적합하도록 점차적으로 작아지고 있다.
컨택 홀들은 반도체 디바이스들을 형성하는데 있어서 중요한 요건이다. 통상적으로, 컨택 홀들은 암시야 마스크(dark field mask)와 포지티브 포토레지스트를 이용하여 형성된다. 포지티브 포토레지스트들은 통상적으로 매트릭스 성분, 감광제 성분 및 용매 성분을 갖는 3-성분 재료들이며, 이것들의 속성들은 광화학적 변환에 의해 분해 억제제의 속성에서 감광 성분의 속성으로 변화된다. 예를 들어, R. Wolf의 논문 ("Silicon Processing for the VLSI Era"에서 Volume 1, page 418)을 참조하라.
치수가 100 나노미터 미만인 컨택 홀 또는 비아와 같은 매우 작은 컨택 홀 특징부(feature)를 형성하는 데에 있어서, 암시야 패터닝은 일부 문제를 일으키는데, 이는 이들 미세 크기의 범위에서의 CD 제어가 좋지 않기 때문이다. 이것은 주로, 암시야 마스크 및 포지티브 포토레지스트를 사용하는 작은 컨택 홀 특징부의 분해능이 분해능 제한 및 높은 마스크 에러 인자 감도(MEF)로 인해 제어하기가 어려운 것에 기인한다.
따라서, 본 발명의 일반적인 목적은 반도체 디바이스를 위한 개선된 미세 컨택 홀 형성 방법을 제공하는 것이다.
본 발명의 바람직한 실시예에 따르면, 상기 목적은 반도체 디바이스의 컨택 홀 형성 방법에 의해 달성될 수 있다. 상기 방법은 반도체 기판 위에 층간 유전층을 형성한 후, 상기 층간 유전층 위에 포지티브 레지스트를 형성하는 단계를 포함한다. 그런 다음, 상기 방법은 정상적인 컨택 마스크의 극성(어두움 대 밝음)을 반전시킴과 함께 명시야 마스크(bright field mask)를 이용하여 상기 포지티브 레지스트를 조사하는 단계를 포함한다. 상기 명시야 마스크는 상기 반도체 디바이스 내에 형성될 컨택 홀의 치수와 크기가 동일한 치수를 갖는다. 상기 방법은 상기 조사된 포지티브 레지스트를 현상하여 상기 층간 유전층 위에 상기 포지티브 레지스트의 일부만을 남기는 단계를 더 포함한다. 상기 방법은 또한 상기 층간 유전층을 덮고 상기 포지티브 레지스트의 일부를 덮지 않도록 스핀코팅법에 의해 네거티브 레지스트를 도포하여, 상기 네거티브 레지스트의 일부의 상부 표면이 상기 포지티브 레지스트의 상부 표면 바로 아래로 연장되게 하는 단계를 더 포함한다. 상기 방법은 또한 상기 네거티브 레지스트와 상기 포지티브 레지스트의 일부를 유동 노광(flood light exposure)으로 노광한 다음, 상기 반도체 디바이스에 현상액을 적용하여 상기 포지티브 레지스트의 일부를 제거하는 단계를 더 포함한다. 결과적으로, 이전에 상기 포지티브 레지스트의 일부가 형성되었던 위치에 비아 또는 컨택 홀이 형성된다.
본 발명의 상기 목적은 또한 반도체 디바이스를 위한 컨택 홀 형성 방법에 의해 달성될 수 있다. 상기 방법은 기판 위에 제1 층을 형성한 후, 상기 제1 층 위에 포지티브 레지스트를 형성하는 단계를 포함한다. 상기 방법은 또한 상기 반도체 디바이스 내에 형성될 컨택 홀의 치수와 크기가 동일한 치수를 갖는 명시야 마스크를 이용하여 상기 포지티브 레지스트를 조사하는 단계를 포함한다. 상기 방법은 상기 조사된 포지티브 레지스트를 현상액으로 현상하여 상기 제1 층 위에 상기 포지티브 레지스트의 일부만을 남기는 단계를 더 포함한다. 상기 방법은 또한 상기 제1 층을 덮고 상기 포지티브 레지스트의 일부를 덮지 않도록 스핀코팅법에 의해 네거티브 레지스트를 도포하여, 상기 네거티브 레지스트의 일부의 상부 표면이 상기 포지티브 레지스트의 상부 표면 바로 아래로 연장되게 하는 단계를 더 포함한다. 상기 방법은 상기 네거티브 레지스트와 상기 포지티브 레지스트의 일부를 노광시키는 단계를 더 포함한다. 상기 방법은 상기 반도체 디바이스에 현상액을 적용하여 상기 포지티브 레지스트의 일부를 분해하는 단계를 더 포함한다. 결과적으로, 이전에 상기 포지티브 레지스트의 일부가 형성되었던 위치에 컨택 홀이 형성된다.
본 발명의 이들 및 다른 목적 및 이점들은, 첨부된 도면을 참조로 한 다음의 설명으로부터 더욱 분명하게 될 것이다. 도면에서, 동일 부분은 동일한 참조부호로 표기했다.
도 1은 명시야 마스크를 이용하여 포스트를 형성하는 MET에 대한 그래프.
도 2는 암시야 마스크를 이용하여 컨택 홀을 형성하는 MET에 대한 그래프.
도 3a 내지 3d는 본 발명의 리소그래픽 프로세스에 대한 단면도.
종래의 리소그래픽 프로세스들에서의 주요 관점은 프로세스들이, 특히 크기가 100 나노미터(nm) 이하인 컨택 홀들을 형성하는데 있어 크기 제한에 도달하는 것이다. 전술한 바와 같이, 종래의 컨택 홀 형성에는 암시야 마스크와 포지티브 포토레지스트를 사용하는 바, 결과적으로 분해능 제한 및 높은 MEF로 인해 제어에 어려움이 있다.
도 1은 명시야 마스크에 대한 MEF를 도시하고, 도 2는 암시야 마스크에 대한 MEF를 도시한다. 이 두 도면은 마스크 치수에 대한 웨이퍼 치수의 감도를 도시한다. MEF의 측정은 라인의 기울기로서, 이것은 그래프 상에 도시된 라인의 등식에서의 첫 번째 항에 의해 근사된다. 암시야 마스크 변화는 웨이퍼(레지스트) 변화를 4.6배 이상으로 되게 한다. 명시야 마스크 변화는 웨이퍼에서 1.7배 확대된다. 그래서, 도 1 및 2에 도시된 플롯들로 보여지는 바와 같이, 웨이퍼 상에서의 컨택 홀 변동량은 암시야 마스크의 사용 시에 비해 명시야 마스크의 사용 시 훨씬 작다. 도 1 및 2에 도시된 데이터는 본 발명의 발명자들이 수행한 테스트에 근거한다.
본 발명은 명시야(BF) 마스크를 이용하여 포지티브 포토레지스트 내에 작은 실린더를 형성함으로써 작은 컨택 홀 형성에서의 문제를 해결하며, 이에 의해 분해능 및 MEF가 종래 리소그래픽 프로세스에 비해 향상된다. 이미지를 반전시키는 추가의 프로세싱은 잘 제어된 컨택 홀 패턴을 형성한다. 명시야 마스크는 마스크의 대부분이 투명하고 마스크의 일부만이 불투명한 마스크이다.
본 발명을 도 3a 내지 3d를 참조해서 상세히 설명한다. 도 3a는 기판(100), 층간 유전층(110), 및 포지티브 포토레지스트 층(120)을 포함하는 반도체 구조의 단면을 도시한다. 층간 유전층(110)은 종래의 낮은 k 유전체, 즉, 전도층들간에 비전도성 차폐를 제공하는 SILK와 같은 낮은 유전상수를 갖는 유전체가 될 수 있다.
도 3a에 도시된 바와 같이, 명시야(BF) 마스크(130)가 반도체 기판 위에 제공되고, 포지티브 포토레지스트 층(120)이 상기 BF 마스크(130) 위에 위치하는 광원으로부터의 광에 의해 조사된다. 결과적으로, 상기 BF 층(130) 바로 아래의 부분(125)을 제외한, 상기 포지티브 포토레지스트 층(120)의 대부분이 노광된다. 전형적인 마스크는 투명한 영역 및 불투명한 영역을 포함한다. 광은 전체 마스크에 조사되어, 상기 투명한 영역을 통해 기판 위의 바로 아래 영역을 통과하지만 상기 불투명한 영역을 통해 기판 위의 바로 아래 영역은 통과하지 않는다.
도 3b는 상기 포지티브 포토레지스트 층(120)이 현상액과 접촉한 후의 반도체 구조를 도시한다. 상기 현상액은 상기 포지티브 포토레지스트 층(120)의 노광 부분을 분해하여, 상기 층간 유전층(110) 위에 작은 실린더(140)만을 남긴다. 이 단계에서는 포지티브 레지스트를 제거하기 위해 어떠한 유형의 종래 현상액이라도 사용될 수 있다. 일반적으로, 상기 실린더(140)는 실린더 단면이 아닌, 대안의 다른 단면 모양을 가질 수도 있다.
도 3c는 네거티브 포토레지스트 층(150)이 상기 작은 실린더(140) 주위에 형성된 후의 반도체 구조를 보인 것이다. 네거티브 포토레지스트는 포지티브 포토레지스트와는 반대로 작동하는 레지스트이다. 이는 네거티브 포토레지스트의 일부는 노광되었을 때 굳어져서 현상액에 놓였을 때 분해되지 않는다는 점에서 그렇다. 네거티브 포토레지스트의 모든 비노광 부분들은 굳어지지 않으므로 현상액에 놓였을 때 분해된다.
네거티브 포토레지스트는 VLSI 구조가 점점 더 작아짐에 따라 포토리소그래피에서 활용되지 않는데, 이는 현상 동안 네거티브 포토레지스트의 팽창(swelling)으로 인해 3 마이크로미터 미만의 CD에서는 네거티브 포토레지스트가 부적당하기 때문이다. R. Wolf의 논문("Silicon Processing for the VLSI Era"에서 Vol. 1, page 418)을 참조하라. 그렇지만, 본 발명은 신규한 방식으로 네거티브 포토레지스트를 활용하여 미세 치수의 컨택 홀을 형성하는 방법을 제공한다.
도 3c를 다시 참조하면, 네거티브 포토레지스트 층(150)은 그 상부 표면이 작은 실린더(140)(이것은 포지티브 포토레지스트 구조임)의 상부 표면과 실질적으로 동일 평면이 되도록 형성된다. 하나의 구성에서, 상기 네거티브 포토레지스트 층(150)이 반도체 구조에 스핀코팅되어 그 상부 표면이 작은 실린더(140)의 상부 표면 바로 아래(예를 들어, 수 십 옹스트롬만큼)에 놓이며, 이에 의해 상기 네거티브 포토레지스트 층(150)의 상부 표면으로부터 연장하는 작은 실린더(140)의 돌출부(stub)가 남겨진다.
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도 3c에 도시된 바와 같이, 네거티브 포토레지스트 층(150)을 포함하고 또한 포지티브 레지스트로부터 형성되는 작은 실린더(140)를 포함하는 층이, 상기 층간 유전층(110) 위에 결합층으로서 제공된다.
도 3d는 유동 노광이 가해진 후, 즉 전체 상부 표면을 노광한 다음 현상액을 적용한 후의 반도체 구조를 도시한다. 도 3d에 도시된 구조체를 형성하기 위해 사용되는 현상액은, 포지티브 포토레지스트 층(120)의 대부분을 제거해서 도 3b에 도시된 구조가 되게 하는데 사용되는 현상액과 동일한 현상액이다. 도 3d를 다시 참 조하면 현상액은 네거티브 포토레지스트 층(150)과 접촉할 때, 상기 네거티브 포토레지스트 층은 상기 유동 노광에 의해 이미 노광되었기 때문에 상기 네거티브 포토레지스트 층은 분해되지 않는다. 한편, 상기 작은 실린더(140)는 현상액에 노출되었을 때 용해되는데, 이는 상기 유동 노광이 그의 특성을 변화시켜 상기 현상액에서 용해(이는 상기 작은 실린더(140)가 포지티브 레지스트로부터 형성되었기 때문임)되게 하기 때문이다.
결과적으로, 이전에 상기 작은 실린더(140)가 위치하였던(예를 들어, 현상액으로 분해되기 전의) 장소에 실린더형 홀(160)이 형성된다. 그런 다음 상기 홀(160)을 둘러싸는 포토레지스트 층(150)은 레지스트 패턴으로서 사용되어, 상기 반도체 구조 내에서 형성되는, 트랜지스터의 게이트에 대한 컨택 홀과 같은, 유전층(110) 내의 작은 컨택 홀을 에칭할 수 있다. 명시야 마스크 및 포지티브 포토레지스트가 본 발명에 따른 작은 크기의 컨택 홀에 대한 레지스트 패턴의 형성에서 사용됨으로써, 우수한 제어가 달성되어 정교하고 작은 크기(예를 들어, 200 nm 미만)의 컨택 홀을 형성할 수 있다. 암시야 마스크를 이용하여 컨택 홀을 형성하는 종래의 방법으로는 이와 같은 제어가 용이하게 달성되지 않는다.
지금까지 본 발명의 바람직한 실시예로 고려되는 것에 대해 도시하고 설명하였지만, 본 발명의 범주 내에서 당업자에 의해 다양한 변형 및 수정이 이루어질 수 있음은 물론이다. 또한, 많은 변형들이 본 발명의 범주를 벗어남이 없이 특별한 상황이나 자료를 본 발명의 설명에 채용하도록 이루어 질 수 있다. 그러므로, 본 발명을 실행하는데 고려되는 최적의 모드로서 설명된 특별한 실시예에 본 발명을 제한하려는 것이 아니라, 본 발명은 첨부되는 청구범위의 범주에 부합되는 모든 실시예들을 망라한다.
Claims (13)
- 반도체 디바이스를 위한 컨택 홀 형성 방법에 있어서,기판 위에 층간 유전층을 형성한 후, 상기 층간 유전층 위에 포지티브 레지스트를 형성하는 단계와;상기 반도체 디바이스 내에 형성될 컨택 홀에 대응하는 패턴을 갖는 명시야 마스크를 이용하여 상기 포지티브 레지스트를 조사하여, 조사된 포지티브 레지스트를 형성하는 단계와;상기 조사된 포지티브 레지스트를 현상하여 제거함으로써, 상기 층간 유전층 위에 상기 포지티브 레지스트의 일부만을 남기는 단계와;상기 포지티브 레지스트의 일부와 상기 층간 유전층을 덮도록 네거티브 레지스트를 도포하는 단계와;상기 네거티브 레지스트를 리세싱함으로써, 상기 포지티브 레지스트의 일부의 상부영역이 상기 리세싱된 네거티브 레지스트 위에 연장되게 하는 단계와;상기 리세싱된 네거티브 레지스트와 상기 포지티브 레지스트의 일부를 유동 노광(flood light exposure)으로 노광하는 단계와; 그리고상기 반도체 디바이스에 현상액을 적용하여 상기 포지티브 레지스트의 일부를 제거하는 단계를 포함하며,여기서, 상기 포지티브 레지스트의 일부가 이전에 형성되었던 위치에 컨택 홀이 형성되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 1 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 플라즈마 에칭백함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 1 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 습식 화학 에칭백함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 1 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 폴리싱함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 1 항에 있어서,상기 네거티브 레지스트는 네거티브 포토레지스트인 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 5 항에 있어서,상기 포지티브 레지스트는 포지티브 포토레지스트인 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 1 항에 있어서,상기 리세싱 단계에서, 상기 네거티브 레지스트의 상부 표면은 상기 포지티브 레지스트 일부의 상부 표면 아래로 2∼20 Å 리세스 되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 반도체 디바이스를 위한 컨택 홀 형성 방법에 있어서,기판 위에 제1 층을 형성한 후, 상기 제1 층 위에 포지티브 레지스트를 형성하는 단계와;상기 반도체 디바이스 내에 형성될 컨택 홀의 치수와 크기가 동일한 치수를 갖는 명시야 마스크를 이용하여 상기 포지티브 레지스트를 조사하는 단계와;상기 조사된 포지티브 레지스트를 현상액으로 현상하여 제거함으로써, 상기 제1 층 위에 상기 포지티브 레지스트의 일부만을 남기는 단계와;상기 제1 층과 상기 포지티브 레지스트의 일부를 덮도록 네거티브 레지스트를 도포하는 단계와;상기 네거티브 레지스트를 리세싱하여, 상기 포지티브 레지스트의 일부의 상부 표면 위가 상기 네거티브 레지스트에 의해 덮이지 않게 하는 단계와;상기 리세스된 네거티브 레지스트와 상기 포지티브 레지스트의 일부를 노광시키는 단계와; 그리고상기 반도체 디바이스에 현상액을 적용하여 상기 포지티브 레지스트의 일부를 분해하는 단계를 포함하며,여기서, 상기 포지티브 레지스트의 일부가 이전에 형성되었던 위치에 컨택 홀(160)이 형성되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 8 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 플라즈마 에칭백함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 8 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 습식 화학 에칭백함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 8 항에 있어서,상기 네거티브 레지스트는 이 네거티브 레지스트를 폴리싱함으로써 리세스되는 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 8 항에 있어서,상기 네거티브 레지스트는 네거티브 포토레지스트인 것을 특징으로 하는 컨택 홀 형성 방법.
- 제 8 항에 있어서,상기 포지티브 레지스트는 포지티브 포토레지스트인 것을 특징으로 하는 컨택 홀 형성 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US09/716,215 | 2000-11-21 | ||
| US09/716,215 US6358856B1 (en) | 2000-11-21 | 2000-11-21 | Bright field image reversal for contact hole patterning |
| PCT/US2001/046129 WO2002043121A2 (en) | 2000-11-21 | 2001-10-30 | Bright field image reversal for contact hole patterning |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030051854A KR20030051854A (ko) | 2003-06-25 |
| KR100831409B1 true KR100831409B1 (ko) | 2008-05-21 |
Family
ID=24877194
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020037006841A KR100831409B1 (ko) | 2000-11-21 | 2001-10-30 | 컨택 홀 패터닝을 위한 명시야 이미지 반전 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US6358856B1 (ko) |
| EP (1) | EP1336193A2 (ko) |
| JP (1) | JP4138482B2 (ko) |
| KR (1) | KR100831409B1 (ko) |
| CN (1) | CN1208810C (ko) |
| AU (1) | AU2002220166A1 (ko) |
| TW (1) | TW519690B (ko) |
| WO (1) | WO2002043121A2 (ko) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH0913483A (ja) * | 1995-06-27 | 1997-01-14 | Ibikawa Concrete Kogyo Kk | 側溝ブロック |
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| WO2003104921A2 (en) * | 2002-06-07 | 2003-12-18 | Praesagus, Inc. | Characterization adn reduction of variation for integrated circuits |
| US7393755B2 (en) * | 2002-06-07 | 2008-07-01 | Cadence Design Systems, Inc. | Dummy fill for integrated circuits |
| US7363099B2 (en) * | 2002-06-07 | 2008-04-22 | Cadence Design Systems, Inc. | Integrated circuit metrology |
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| KR101983672B1 (ko) | 2012-11-07 | 2019-05-30 | 삼성전자 주식회사 | 반도체 장치의 제조 방법 |
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2000
- 2000-11-21 US US09/716,215 patent/US6358856B1/en not_active Expired - Lifetime
-
2001
- 2001-10-30 JP JP2002544767A patent/JP4138482B2/ja not_active Expired - Fee Related
- 2001-10-30 AU AU2002220166A patent/AU2002220166A1/en not_active Abandoned
- 2001-10-30 EP EP01997211A patent/EP1336193A2/en not_active Ceased
- 2001-10-30 KR KR1020037006841A patent/KR100831409B1/ko not_active IP Right Cessation
- 2001-10-30 CN CNB018192904A patent/CN1208810C/zh not_active Expired - Lifetime
- 2001-10-30 WO PCT/US2001/046129 patent/WO2002043121A2/en active Application Filing
- 2001-11-21 TW TW090128791A patent/TW519690B/zh not_active IP Right Cessation
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Also Published As
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|---|---|
| WO2002043121A2 (en) | 2002-05-30 |
| TW519690B (en) | 2003-02-01 |
| CN1208810C (zh) | 2005-06-29 |
| WO2002043121A3 (en) | 2002-08-29 |
| EP1336193A2 (en) | 2003-08-20 |
| AU2002220166A1 (en) | 2002-06-03 |
| US6358856B1 (en) | 2002-03-19 |
| CN1476628A (zh) | 2004-02-18 |
| JP4138482B2 (ja) | 2008-08-27 |
| JP2004515058A (ja) | 2004-05-20 |
| KR20030051854A (ko) | 2003-06-25 |
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Legal Events
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|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
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| FPAY | Annual fee payment |
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|
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|
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|
| FPAY | Annual fee payment |
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|
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