KR100763425B1 - 고도로 도핑된 반도체 웨이퍼의 제조 방법 및 변위가 없는고도로 도핑된 반도체 웨이퍼 - Google Patents

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Abstract

본 발명은 고도로 도핑된 반도체 웨이퍼의 제조 방법에 관한 것으로서, 본 발명의 방법에서는 전기적으로 활성이고 원소 주기율표의 동족에 속하는 적어도 두 가지 도펀트가 도핑에 사용된다. 본 발명은 또한 변위가 없고 적어도 두 가지 도펀트로 도핑된 반도체 웨이퍼에 관한 것으로서, 상기 도펀트는 전기적으로 활성이고 원소 주기율표의 동족에 속한다.
반도체 웨이퍼, 무변위, 도펀트, 저항률, 확산 계수, 에피택셜층

Description

고도로 도핑된 반도체 웨이퍼의 제조 방법 및 변위가 없는 고도로 도핑된 반도체 웨이퍼{PROCESS FOR PRODUCING HIGHLY DOPED SEMICONDUCTOR WAFERS, AND DISLOCATION-FREE, HIGHLY DOPED SEMICONDUCTOR WAFERS}
도 1은 동일한 형태의 두 가지 도펀트로 도핑한 경우와 어느 한 도펀트만으로 도핑한 경우의 저항률 차이를 나타내는 도표이다.
도 2는 확산 계수가 다른 두 가지 도펀트 A 및 B의 다양한 조합에 대해, 고도로 도핑된 기판으로부터 도핑되지 않은 에피택셜 방식으로 증착된 층으로 전이(transition) 시, 도핑 원자의 농도 프로파일을 나타내는 도표이다.
본 발명은 고도로 도핑된 반도체 웨이퍼의 제조 방법에 관한 것으로서, 특히 도핑용으로 적어도 2종의 도펀트가 사용되는 방법에 관한 것이다. 본 발명은 또한 변위가 없는(dislocation-free) 고도로 도핑된 반도체 웨이퍼에 관한 것이다.
저항률(resistivity)이 낮은 고도로 도핑된 반도체 기판은, 예를 들면, 파워 부품을 제조하는 데 필요하다. 종래의 방법에서는, 어느 경우에나 기판 저항을 감소시키기 위해 도펀트로서 특정 원소를 반도체 웨이퍼에 혼입시킨다(예: 실리콘 중 B, P, As, Sb; 고도로 도핑된 실리콘의 일반적 도펀트 농도는 1e18/㎤보다 큼). 이 공정은 보통, 결정이 성장되기 전 또는 성장되는 동안에 용융체에 도펀트를 가하거나, 이미 성장된 단결정으로부터 분리되어 있는 반도체 웨이퍼 내에 도펀트를 확산시킴으로써 이루어진다.
반도체 물질에서 도펀트의 확산 상수(diffusion constant)는 매우 중요하다. 에피택셜층의 증착 및 반도체 웨이퍼의 처리가 통상 고온에서 수행되기 때문에, 도펀트는 기판으로부터 에피택셜층으로 확산될 수 있다. 확산 상수가 높은 도펀트를 사용할 경우, 그에 따라 기판과 에피택셜층간의 전이 범위(transition range)는 확산 계수가 낮은 도펀트를 사용할 경우보다 넓다. 이의 결과로서, 물성의 완전한 전환이 이루어질 때까지 높은 확산 계수를 가진 도펀트를 사용할 때, 더 두꺼운 에피택셜층이 요구된다. 이는, 반도체 소자의 산업적 제조 시, 생산 비용을 증가시키게 된다. 확산 계수가 높은 도펀트의 또 다른 단점은 에피택셜층이 증착되는 동안 오토도핑(auto-doping)으로 알려진 현상에서 비롯된다. 이 현상이 있는 경우, 도펀트는 기판으로부터 기체상을 통과하여 에피택셜층으로 들어감으로써 의도된 바는 아니지만 저항률을 변화시킨다. 따라서, 반도체 재료에는 낮은 확산 계수를 가진 도펀트를 사용하는 것이 바람직하다.
그러나, 단결정의 제조에 다량의 도펀트를 사용하는 것은 얻을 수 있는 기판의 최소 저항을 제한하는 여러 가지 관련된 문제점을 가진다: 즉, 용융체 내의 높은 도펀트 농도는 용융체에서의 도펀트의 침전을 유발하고 대체형 과냉각(substitutional supercooling)으로 이어질 수 있으며, 그 두 경우에 단결정 성장 을 막는다. 또한, 각 도펀트의 양이 많으면 용융체가 증발되어 나가서 도펀트의 필요량을 증가시키며 원치않는 독성 화학물질의 형성을 유발할 수 있다. 높은 도펀트 농도와 결부된 또 다른 문제점은 소정 농도 이상에서 반도체 물질에 포함된 도펀트 원자의 일부가 전기적으로 비활성일 수 있다는 점이다. 이러한 문제는, 예를 들면, 실리콘이 너무 강하게 비소로 도핑되어 저항률이 약 5 mOhmㆍcm 미만으로 떨어질 경우에 일어난다(Quick Reference Manual for Silicon Integrated Circuit Technology; W.E. Beadle, J.C.C. Tsai & R.D. Plummer; John Wiley & Sons, New York, Chichester, Brisbane; pp. 2-70, 1985). 전술한 효과 때문에, 변위가 없는 결정 성장은 특정한 최소 저항까지만 가능하며, 도펀트의 한계 농도는 결정 성장에 이용되는 방법 및 도펀트의 형태에 의해 결정된다.
본 발명은 단 하나의 규정된 도펀트로는 이제까지 도달할 수 없었던 범위로 저항률이 떨어진 무변위 반도체 웨이퍼를 활용할 수 있게 하는 방법을 제공한다. 본 발명은 또한 규정된 도핑(n형 또는 p형) 및 향상된 성질을 가진 무변위 반도체 웨이퍼를 제조할 수 있는 방법 또는 낮은 저항률을 가진 무변위 반도체 웨이퍼의 제조를 단순화하는 방법을 제공한다.
본 발명의 대상은 고도로 도핑된 반도체 웨이퍼의 제조 방법으로서, 두 가지 이상의 도펀트가 도핑을 위해 사용되고, 상기 도펀트는 전기적으로 활성이고 원소 주기율표의 동족에 속하는 것을 특징으로 하는 반도체 웨이퍼의 제조 방법이다.
또한, 본 발명의 대상은 변위가 없고 적어도 두 가지 도펀트로 도핑되어 있는 반도체 웨이퍼로서, 상기 도펀트는 전기적으로 활성이고 원소 주기율표의 동족에 속하는, 반도체 웨이퍼이다.
상기 반도체 웨이퍼는 실리콘 또는 게르마늄 또는 실리콘과 게르마늄의 혼합물로 이루어지는 것이 바람직하고, 0.0005∼0.1 Ohmㆍcm, 바람직하게는 0.0005∼0.005 Ohmㆍcm, 특히 바람직하게는 0.0005∼0.002 Ohmㆍcm의 저항률을 가진다.
본 발명에 따르면, 동일한 형태의 도펀트의 적합한 조합을 이용함으로써 단순화된 공정 조건 하에서 향상된 물성을 가진 반도체 기판을 제조할 수 있다. 이러한 측면에서, 도펀트는 원소 주기율표의 동족에 속할 경우 동일한 형태인 것으로 간주된다. 종래 기술에서도 적어도 두 가지 상이한 도펀트를 이용하여 유사한 방식으로 도핑이 수행되는 방법이 기재되어 있지만, 이들 방법은, 부분적으로 본 발명과는 상이한 효과의 달성을 목표로 하고, 원소 주기율표의 동족으로부터 선택되는 두 가지 전기적으로 활성인 도펀트로 도핑하는 것에 대해서는 언급된 바 없다는 점에서 본 발명과 근본적으로 상이하다. 본 발명의 측면에서, "전기적 활성인 도펀트"라 함은 그것이 갖는 전자 구조로 인해 반도체 물질과는 다른 일정수의 유리 전자를 가진 도펀트를 의미한다. 예를 들면, 특허문헌 US 5,553,566에 기술된 바와 같이, 제2 도펀트로서 인이 도핑된(phosphorus-doped) 실리콘과 게르마늄의 코도핑(co-doping)은 본 발명에 따른 방법에 포함되어 있지 않은데, 그 이유는 게르마늄은 실리콘에 비해 전기적으로 중성인 것으로 간주되어야 하기 때문이다.
특허문헌 US 6,013,129에 가능한 한 높은 전도도를 얻고자 하는 관점에서 두 가지 도펀트의 조합으로 고도로 도핑된 실리콘을 제조하는 방법이 기재되어 있으나("금속성 실리콘"), 이 방법에서는 하전 캐리어(charge carrier), 즉 홀과 전자의 총수가 각각의 경우에 제III족 원소(p형, 전기 공여체 P, As, Sb)로부터의 도펀트와 제V족 원소(n형, 수용체 B, Al, Ga)의 조합에 의해 최대로 되는 한편, 나아가, 하나의 원소는 실리콘보다 높고 하나의 원소는 실리콘보다 낮다. 이 방법의 한 가지 단점은 도펀트의 상이한 형태라는 것이, 하전 캐리어가 부분적으로 보상되고 따라서 고도로 도핑된 반도체 웨이퍼를 제조하기 위해서는 특히 많은 양의 도펀트가 필요하다는 것을 의미하는 점이다. 이 방법은 순수한 n형 기판 또는 p형 기판의 제조에 모두 적합하지 않다.
본 발명에 따르면, 동일한 형태의 두 가지 도펀트가 도핑에 사용된다. 따라서, 한 가지 도펀트만을 사용하여 동일한 저항률이 설정되어야 하는 경우에 비해 훨씬 적은 양의 각각의 도펀트가 필요하다. 또 다른 이점은 상대적으로 낮은 도펀트 농도는, 각각의 경우 단결정의 제조 과정중에 한 가지 형태의 도펀트가 용융체로부터 적게 배출되는 점이다. 또한, 각각의 도펀트가 적은 양이므로 각 도펀트의 전기적 비활성 비율이 감소된다. 결과적으로, 요구되는 도펀트의 총량은 더욱 감소될 수 있으며, 이것은 제조 비용의 감소로 이어진다. 도펀트의 양을 적절히 선택함으로써 용융체의 대체형 과냉각이 없는 정도로 개별적 도펀트의 농도를 낮출 수 있고, 그 외에는 동일한 조건을 이용하여 고도로 도핑된 단결정의 무변위 성장이 가능해진다.
도펀트 및 도펀트 양의 적절한 선택은 또한, 기판과 그 표면에 증착된 에피 택셜층 사이에 보다 명확한 전이 프로파일(transition profile)을 가능하게 한다. 상이한 확산 계수로 인해, 에피택셜층과 기판 사이의 전이 프로파일은 각각 상이한 도펀트를 사용한 도핑의 특정 레벨에 대해 상이한 폭을 가진다. 도펀트의 적합한 조합은 전이 프로파일의 폭을 동일한 정도의 도핑(즉, 기판 저항)을 위해 감소시킬 수 있게 하며, 보다 얇은 층을 이용할 수 있게 하고 따라서 제조 공정에서의 비용 절감을 달성할 수 있다.
반도체 웨이퍼의 제조는 당업자에게 잘 알려진 단계를 포함하며, 예를 들면, 초크랄스키(Czochralski) 방법을 이용하여 용융체로부터 단결정을 인상함으로써 단결정의 성장을 개시하거나, 플로트존(float zone) 방법에 의한 단결정의 결정화로 시작된다. 용융체는 실리콘으로 이루어지는 것이 바람직하고, 적절한 경우에는 또한 게르마늄 또는 두 가지 반도체 물질의 혼합물로 이루어진다. 도펀트는, 확산을 통해 단결정으로부터 분리된 반도체 웨이퍼에 주입되는 것이 아니고 용융체에 첨가되는 것이 바람직하다. 단결정으로부터 분리된 반도체 웨이퍼는 래핑(lapping), 연삭(grinding) 또는 연마(polishing)와 같은 형상화(shaping) 처리 중 적어도 하나(마찬가지 표준)를 거치며, 고도로 도핑된 기판 웨이퍼와 일반적으로 상이한 저항률을 가진 적어도 하나의 에피택셜층을 주면 상에 형성하는 것이 바람직하다. 또한, 전자 부품으로 이루어진 구조체가 기판 웨이퍼의 주면 또는 에피택셜층에 적용되는 것이 바람직하다.
p형 도핑을 위한 도펀트는 원소 주기율표의 제III족에 속하는 것이 바람직하고, n형 도핑을 위한 도펀트는 원소 주기율표의 제V족에 속하는 것이 바람직하다. 원소 P와 Sb, 원소 As와 Sb, 원소 P와 As, 원소 Sb와 N, 원소 As와 N, 또는 원소 P와 N을 포함하는 도펀의 조합을 이용하는 것이 특히 바람직하다.
상기 도펀트의 농도가, 원소 B, P 또는 As가 존재하는 경우에는 1×1018cm-3보다 크고, 원소 Sb가 존재하는 경우에는 1×1017cm-3보다 큰 것이 바람직하다. 상기 도펀트의 농도가, 원소 B, P 또는 As가 존재하는 경우에는 1×1019cm-3보다 크고, 원소 Sb가 존재하는 경우에는 1×1018cm-3보다 큰 것이 특히 바람직하다. 또한, 모든 도펀트이 농도의 합이 3×1019cm-3보다 큰 도펀트의 조합을 이용하는 것이 특히 바람직하다.
상기 도펀트 중 하나가 안티몬이고, 상기 반도체 웨이퍼의 저항률이 0.005 Ohmㆍcm 이하인 n형 도핑이 특히 바람직하다. 또한, 상기 도펀트 중 하나가 비소이고, 상기 반도체 웨이퍼의 저항률이 0.002 Ohmㆍcm 이하인, n형 도핑이 바람직하다. 또한, 상기 반도체 웨이퍼의 저항률이 0.05 Ohmㆍcm 이하인, p형 도핑이 바람직하다.
이하에서, 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 도 1은 동일한 형태의 두 가지 도펀트로 도핑함으로써 두 가지 도펀트 중 어느 하나만으로 도핑한 것에 비해 더 낮은 저항률을 갖는 무변위 반도체 웨이퍼를 제조할 수 있음을 입증하기 위한 예를 제시한다. 도 2는 확산 계수가 다른 두 가지 도펀트 A 및 B의 다양한 조합에 대해, 고도로 도핑된 기판으로부터 도핑되지 않은 에피택셜 방 식으로 증착된 층으로의 전이 시, 각각의 경우에 동일한 레벨의 도핑(두 도펀트의 농도의 합)에서의 도핑 원자의 농도 프로파일을 나타낸다.
실시예(도 1)
직경이 150 mm보다 크고 도펀트로서 비소를 사용한, 무변위의 고도로 도핑된 반도체 웨이퍼는 단지 약 0.002 ohmㆍcm까지의 저항률을 얻을 수 있다. 보다 높은 비소의 농도에서는, 종래의 초크랄스키 프로세스를 이용한 단결정 제조 과정중에 변위가 형성된다. 대조적으로, 비소와 인을 사용한 코도핑을 이용할 경우에는 변위가 형성되지 않고도 훨씬 낮은 저항률을 얻을 수 있다.
실시예(도 2)
도 2는 확산 계수가 다른 두 가지 도펀트 A 및 B의 다양한 조합에 대해, 고도로 도핑된 기판으로부터 도핑되지 않은 에피택셜 방식으로 증착된 층으로의 전이 시, 각각의 경우에 동일한 레벨의 도핑(계면 및 표준 농도에서 제로 포인트인)에서의 도핑 원자의 농도 프로파일을 나타낸다. 그러나, 공지된 방법을 이용하여 달성할 수 있는 도핑의 최대 레벨의 범위에 있어서, 상기 전이 프로파일은 더 넓은데, 그 이유는 전기적으로 비활성인 도펀트 복합체가 발생한다는 것은 더 많은 양의 개별적 도펀트가 필요함을 의미하기 때문이다. 본 발명에 따라 전기적 활성이 더 큰 원소로 코도핑함으로써 소정의 저항을 얻는 데 필요한 도펀트 농도의 합이 감소된다. 동시에, 확산되어 나가는 도펀트의 총량이 감소되고, 더 명확한 전이 프로파일이 가능해진다.
본 발명에 따른 반도체 제조 방법에 의하면 단 하나의 규정된 도펀트로는 이제까지 도달할 수 없었던 범위로 저항률이 떨어진 무변위 반도체 웨이퍼를 활용할 수 있다. 또한 규정된 도핑 및 향상된 성질을 가진 무변위 반도체 웨이퍼를 제조할 수 있고, 낮은 저항률을 가진 무변위 반도체 웨이퍼의 제조 방법을 단순화할 수 있다.

Claims (17)

  1. 고도로 도핑된 반도체 웨이퍼의 제조 방법으로서,
    용융체에 두 가지 이상의 도펀트를 첨가하는 단계;
    상기 용융체로부터 결정을 성장시키는 단계; 및
    상기 결정으로부터 웨이퍼를 분리하는 단계
    를 포함하며,
    상기 웨이퍼 내에 모든 도펀트 농도의 합이 3 X 1019/cm3 보다 크고,
    상기 도펀트는 전기적으로 활성이고, p형 도핑의 경우에 제III족에 속하고 n형 도핑의 경우에 P, As 및 Sb로 이루어진 군에 속하는 것을 특징으로 하는
    반도체 웨이퍼의 제조 방법.
  2. 제1항에 있어서,
    상기 반도체 웨이퍼의 제조에 사용되는 반도체 물질은 실리콘 또는 게르마늄 또는 실리콘과 게르마늄의 혼합물인 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  3. 제1항 또는 제2항에 있어서,
    상기 도펀트로서 원소 P와 Sb를 포함하는 도펀트의 조합이 사용되는 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  4. 제1항 또는 제2항에 있어서,
    상기 도펀트로서 원소 As와 Sb를 포함하는 도펀트의 조합이 사용되는 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  5. 제1항 또는 제2항에 있어서,
    상기 도펀트로서 원소 P와 As를 포함하는 도펀트의 조합이 사용되는 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제1항 또는 제2항에 있어서,
    상기 도펀트의 농도가, 원소 B, P 또는 As가 존재하는 경우에는 1×1018cm-3보다 크고, 원소 Sb가 존재하는 경우에는 1×1017cm-3보다 큰 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  10. 제1항 또는 제2항에 있어서,
    상기 반도체 웨이퍼의 주면(main face) 상에 하나 이상의 에피택셜층이 증착되는 것을 특징으로 하는, 고도로 도핑된 반도체 웨이퍼의 제조 방법.
  11. 변위(dislocation)가 없고 두 가지 이상의 도펀트로 도핑된 고도로 도핑된 반도체 웨이퍼로서,
    상기 웨이퍼 내에 모든 도펀트 농도의 합이 3 X 1019/cm3 보다 크게 되도록, 용융체로부터 성장된 결정으로부터 웨이퍼를 분리시키기 전에 용융체에 도펀트가 첨가되고,
    상기 도펀트는 전기적으로 활성이고, p형 도핑의 경우에 제III족에 속하고 n형 도핑의 경우에 P, As 및 Sb로 이루어진 군에 속하는 것을 특징으로 하는
    고도로 도핑된 반도체 웨이퍼.
  12. 제11항에 있어서,
    상기 반도체 웨이퍼의 주면 상에 증착된 하나 이상의 에피택셜층을 가진 것을 특징으로 하는 반도체 웨이퍼.
  13. 제11항 또는 제12항에 있어서,
    실리콘 또는 게르마늄, 또는 실리콘과 게르마늄의 혼합물로 이루어지는 것을 특징으로 하는 반도체 웨이퍼.
  14. 삭제
  15. 제11항 또는 제12항에 있어서,
    상기 도펀트 중 하나가 비소인 n형 도핑을 가지며, 상기 반도체 웨이퍼의 저항률이 0.002 Ohmㆍcm 이하인 것을 특징으로 하는 반도체 웨이퍼.
  16. 삭제
  17. 제11항 또는 제12항에 있어서,
    전자 부품으로 형성된 구조체를 가진 것을 특징으로 하는 반도체 웨이퍼.
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