CN111969039A - 一种改善衬底电阻率的衬底晶圆结构以及制备方法 - Google Patents

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Abstract

本发明公开了一种改善衬底电阻率的衬底晶圆结构以及制备方法，涉及一种半导体衬底晶圆，包括：按照晶圆厂商所提供的衬底晶圆，划分成不同电阻率范围；选取不同电阻率范围的衬底晶圆，进行离子注入或掺杂，在表面一定窗口范围内形层高浓度表面区域，注入或掺杂的离子在窗口表面以下以高斯分布的形式存在，并通过高温扩散形成的三维晶圆结构通过多次实验形成不同注入或掺杂窗口和注入或掺杂深度与降低电阻率百分比的对应关系表；在后期的衬底晶圆电阻率的改善上，对应表进行高效精准的衬底晶圆电阻率优化本发明实用性强，控制方案好，效果明显，在性能大幅提高的同时极大方便了户的需求，降低制作成本，满足当下的工艺条件。

Description

一种改善衬底电阻率的衬底晶圆结构以及制备方法
技术领域
本发明涉及一种半导体衬底，特别涉及一种改善功率器件衬底电阻率的晶圆结构以及工艺制备方法。
背景技术
功率半导体器件制造的主要原材料是单晶外延片和单晶抛光片，单晶抛光片也就是衬底层，主要在外延生长、器件制造的过程中起到支撑的作用，通过在衬底上生长外延层用于器件的制造。在硅基器件制造上，由于硅材料具有硬、脆的属性，在单晶外延片以及衬底都需要一定的厚度来增加其强度，足够支撑器件制备的操作。
硅基器件具有足够厚的衬底，导致衬底电阻在器件总电阻占比较大，影响器件性能。在器件制造过程中必须要减薄衬底层，从而减小衬底电阻，减小器件在工作过程中的总损耗，但衬底减薄过程不仅需要很高的成本且工艺实现难度较大。
随着对器件高转换效率、高功率密度的要求不断提高，在功率器件制造过程中也在不断优化各个部分的电阻。对于垂直导电结构的小功率器件Si MOSFET，随着技术的更新迭代，其转换效率在不断提高，功率密度也不断上升，导致衬底电阻在器件总电阻中占比不断凸显，由于受限于传统半导体衬底减薄工艺，衬底厚度不能得到有效的减薄，小功率器件的功耗的瓶颈不能得到有效的大幅降低。此外，晶圆供应商所提供的抛光片是采用直拉法工艺所制备的，对于硅N型抛光片其均匀掺杂，电阻率一般在0.0006～0.0007Ω•cm，由于受到工艺和制造成本的限制，无法实现很高的掺杂浓度来改善电阻率。综上，衬底电阻的较大占比成为在硅基垂直导电结构的小功率器件在实现高转换效率，高功率密度的持续发展上的关键瓶颈。
发明内容
本发明的目的在于针对上述现有技术的不足，提供了一种改善功率器件衬底电阻率的晶圆结构以及工艺制备方法，目的在于减小衬底电阻率，降低损耗，提高硅基功率器件的性能，以解决上述背景技术中提出的问题。
为实现上述目的，本发明采用了如下技术方案：
本发明提供了一种改善器件衬底晶圆电阻率的晶圆结构以及制备方法，包括半导体衬底晶圆、离子注入或掺杂窗口、例子注入或掺杂深度，注入或掺杂的离子在衬底晶圆的内部分布，所述半导体衬底晶圆表面进行离子注入或掺杂，窗口表面形成高浓度区域，注入或掺杂的离子在衬底晶圆内部以高斯扩散的形式分布。
进一步，根据不同晶圆厂商提供的所述衬底晶圆进行电阻率划分范围区间。
进一步，根据不同所述离子注入或所述掺杂窗口的大小来改善电阻率。
进一步，在控制所述离子注入或所述掺杂窗口的同时优化离子注入或掺杂的深度对电阻率的优化。
进一步，单面所述离子注入或掺杂能改善所述衬底晶圆的电阻率；或双面所述离子注入或掺杂，注入深度上实现单面所述离子注入或掺杂深度的一半，能够实现所述衬底晶圆电阻率降低50%左右。
进一步，晶圆厂商提供不同电阻率的所述衬底晶圆，可以提供不同的优化参数。
进一步，在不同的所述离子注入或掺杂间隔疏密情况下，在高温扩散后的分布形成不同的分布结构，注入或掺杂的间隔疏高温扩散后形成多个柱形结构分布，注入或掺杂的间隔密高温扩散后形成波浪柱状结构分布。
进一步，一种改善器件衬底晶圆电阻率的晶圆结构，包括以下工艺方法：
1)采用简单的离子注入或掺杂方式，通过控制离子注入或掺杂的能量和剂量使得在热扩散后形成高斯分布，在注入或掺杂的柱状区域内形成低电阻率区域，在其他区域仍然是原有的电阻率，通过调整离子注入或掺杂窗口的间隔，可使得整个区域的低电阻率；
2)通过采用刻蚀工艺，在衬底表面刻蚀凹槽，再沿凹槽向衬底进行离子注入或掺杂，此方案一步即可，不用多次调整注入能量和剂量;离子注入或掺杂后，再通过进一步刻蚀工艺；将凹槽的表面刻蚀平整，在凹槽下方形成柱状的低电阻率区域;通过最后一步的刻蚀工艺不仅达到表面的完整，还可以进一步实现衬底表面的光滑度和减少表面缺陷，从而提高衬底质量。
方案一：单面离子注入或掺杂改善电阻率
1）、选取晶圆厂商提供常用的均匀掺杂的衬底晶圆；
2）、采用单面高斯离子注入或掺杂方式，在衬底晶圆表面形成高浓度区域，注入或掺杂离子在晶圆内部以高斯分布形式存在；
3）、控制离子注入或掺杂的范围，在晶圆表面形层一定的扩散窗口；
4）、通过控制离子注入或掺杂，使得高斯分布到一定深度；
方案二：双面离子注入或掺杂改善电阻率
1）、选取晶圆厂商提供常用的均匀掺杂的衬底晶圆；
2）、通过在晶圆的上下表面分别进行离子注入或掺杂，在衬底晶圆上下表面均形成高浓度区域，注入或掺杂的离子在晶圆上下表面的内部以高斯分布形式存在；
3）、控制离子注入或掺杂的范围，在晶圆表面形层一定的扩散窗口；
4）、通过控制离子注入或掺杂，使得高斯分布到一定深度；
本发明的有益效果为：根据晶圆厂商提供的衬底，在保持相应区域的掺杂浓度不变的情况下，局部进行离子注入或掺杂，有效改善衬底的电阻率，电阻率有效降低50%～60%；
采用高浓度掺杂的晶圆，其晶圆韧性大幅降低，且易碎。本方案可以使衬底具有一定的韧性，在半导体器件制造的过程中不易弯曲和开裂。一定程度上提高了良品率；
大幅降低了衬底减薄的要求，解决了基于传统半导体晶圆背面金属化时的超薄片加工技术要求；
本发明能够提高可以实用的衬底电阻率的范围，减少衬底晶圆的采购成本。
本发明实用性强，适用范围广，操作简单，易于实施，在极大的提高了半导体性能的同时也极大的方便客户的使用。
附图说明
图1为本发明的单面注入或掺杂间隔密的三维晶圆结构示意图；
图2为本发明的单面注入或掺杂窗口为30%的结构示意图；
图3为本发明的单面注入或掺杂窗口为100%的结构示意图；
图4为本发明的单面注入或掺杂的衬底电阻率降低百分比随注入窗口以及注入深度变化关系图；
图5为本发明双面离子注入或掺杂的三维晶圆结构示意图；
图6为本发明的双面注入或掺杂窗口为20%的结构示意图；
图7为本发明的双面注入或掺杂窗口为100%的结构示意图；
图8为本发明的双面注入或掺杂的衬底电阻率降低百分比随注入或掺杂窗口以及深度变化关系图；
图9为本发明的改善衬底电阻率的衬底结构工艺流程。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
结合附图2和附图3所述的一种单面离子注入或掺杂方式在不同的注入窗口以及深度下的衬底结构示意图，高温扩散后的晶圆内部离子结构分布如附图1所示；
步骤一：选取一定量的衬底晶圆，按不同电阻率范围进行划分成不同区间。根据不同电阻率等级进行优化改善衬底电阻率，提高优化效率，降低优化成本。
步骤二：选取步骤一中的不同区间范围内的衬底晶圆，通过调整注入或掺杂窗口大小，来获取最优化的电阻率值。
步骤三：在步骤二的基础上通过调整不同深度对电阻率改良的影响。
步骤四：根据步骤二和步骤三所述，对于同一衬底晶圆电阻率范围，设定注入或掺杂窗口大小和深度与衬底晶圆电阻率降低百分比对应关系表，如附图4中所示。
步骤五：在IC制造过程中，依据步骤四提供的对应表，在选取一定的衬底晶圆，根据表中的对应的优化参数进行离子注入或掺杂。通过本发明的方案可实现电阻率减小50%左右。
结合附图6和附图7所述的一种双面离子注入或掺杂方式在不同的注入窗口以及注入深度下的衬底结构示意图，采用双面离子注入或掺杂最大注入深度是单面深度的一半；高温扩散后的晶圆内部离子结构分布如附图5所示；
步骤一：选取一定量的衬底晶圆，按不同电阻率范围进行划分成不同区间。根据不同电阻率等级进行优化改善衬底电阻率，提高优化效率，降低优化成本。
步骤二：选取步骤一中的不同区间范围内的衬底晶圆，通过调整注入或掺杂窗口大小，来获取最优化的电阻率值。
步骤三：在步骤二的基础上通过调整不同注入深度对电阻率改良的影响。
步骤四：根据步骤二和步骤三所述，根据同一衬底晶圆电阻率范围，设定注入或掺杂窗口大小和深度与衬底晶圆电阻率降低百分比对应关系表，如附图8中所示。
步骤五：在IC制造过程中，依据步骤四提供的对应表，在选取一定的衬底晶圆，根据表中的对应的优化参数进行离子注入或掺杂。通过本发明的方案可实现电阻率减小50%左右。
结合附图9所述的一种改善衬底电阻率衬底结构的工艺流程示意图，采用两步刻蚀和离子注入或掺杂；高温扩散后的晶圆内部离子结构分布如附图1所示；
步骤一：选取一衬底晶圆，进行表面清洗去除附着在其上的污染物。
步骤二：选取步骤一中的洁净的衬底晶圆，在其表面均匀涂满光刻胶，利用正胶在衬底上形成窗口，选择合适的溶剂去除窗口处的光刻胶层。
步骤三：在步骤二的基础上通过一定量的刻蚀溶液在窗口处进行刻蚀，形成如图9所示的凹槽。
步骤四：根据步骤二和步骤三所述，在刻蚀的窗口处进行多步清洗处理，再进行离子注入或掺杂，形成柱状分布的低电阻率区域，最后通过高温扩散。
步骤五：在步骤四的基础上将表面刻蚀平整，通过合适的刻蚀步骤将步骤三中的凹槽刻蚀平整，再进行多次清洗。
步骤六：在步骤五的基础上将衬底底部进行衬底减薄工艺，再进行多次清洗。
在本发明的描述中，需要理解的是，指示的注入或掺杂窗口或深度为基于附图所示的窗口或深度关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的注入或掺杂窗口或深度必须具有特定的窗口、以特定的深度构造和操作，因此不能理解为对本发明的限制。
尽管已经示出和描述了本发明的实施例，对于本领域的普通技术人员而言，可以理解在不脱离本发明的原理和精神的情况下可以对这些实施例进行多种变化、修改、替换和变型，本发明的范围由所附权利要求及其等同物限定。

Claims (8)

1.一种改善器件衬底晶圆电阻率的晶圆结构，包括半导体衬底晶圆、离子注入或掺杂窗口、离子注入或掺杂深度，注入或掺杂的离子在衬底晶圆的内部分布，其特征在于：所述半导体衬底晶圆表面进行离子注入或掺杂，窗口表面形成高浓度区域，注入或掺杂的离子在衬底晶圆内部以高斯扩散的形式分布。
2.根据权利要求1所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：根据不同晶圆厂商提供的所述衬底晶圆进行电阻率划分范围区间。
3.根据权利要求2所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：根据不同所述离子注入或所述掺杂窗口的大小来改善电阻率。
4.根据权利要求3所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：在控制所述离子注入或所述掺杂窗口的同时优化离子注入或掺杂的深度对电阻率的优化。
5.根据权利要求4所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：单面所述离子注入或掺杂能改善所述衬底晶圆的电阻率；或双面所述离子注入或掺杂，注入深度上实现单面所述离子注入或掺杂深度的一半，能够实现所述衬底晶圆电阻率降低50%左右。
6.根据权利要求5所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：晶圆厂商提供不同电阻率的所述衬底晶圆，可以提供不同的优化参数。
7.根据权利要求6所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于：在不同的所述离子注入或掺杂间隔疏密情况下，在高温扩散后的分布形成不同的分布结构，注入或掺杂的间隔疏高温扩散后形成多个柱形结构分布，注入或掺杂的间隔密高温扩散后形成波浪柱状结构分布。
8.根据权利要求7所述的一种改善器件衬底晶圆电阻率的晶圆结构，其特征在于，包括以下工艺方法：
1)采用简单的离子注入或掺杂方式，通过控制离子注入或掺杂的能量和剂量使得在热扩散后形成高斯分布，在注入或掺杂的柱状区域内形成低电阻率区域，在其他区域仍然是原有的电阻率，通过调整离子注入或掺杂窗口的间隔，可使得整个区域的低电阻率；
2)通过采用刻蚀工艺，在衬底表面刻蚀凹槽，再沿凹槽向衬底进行离子注入或掺杂，此方案一步即可，不用多次调整注入能量和剂量;离子注入或掺杂后，再通过进一步刻蚀工艺；将凹槽的表面刻蚀平整，在凹槽下方形成柱状的低电阻率区域;通过最后一步的刻蚀工艺不仅达到表面的完整，还可以进一步实现衬底表面的光滑度和减少表面缺陷，从而提高衬底质量。
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