KR100742037B1 - 면 발광형 장치 및 그 제조 방법 - Google Patents

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데쯔오 니시다
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세이코 엡슨 가부시키가이샤
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Abstract

본 발명은 면 발광형 장치 및 그 제조 방법에 관한 것으로, 정전 파괴를 방지하여, 신뢰성의 향상을 도모하는 것에 있다. 면 발광형 장치는, 기판(10)과, 기판(10)의 상방에, 기판(10)측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부(22)와, 활성층으로서 기능하는 제2 반도체부(24)와, 제2 도전형으로 이루어지는 제3 반도체부(26, 28)를 포함하는 발광 소자부(20)와, 기판(10)의 상방에, 기판(10)측으로부터 배치된, 제1 반도체부(22)와 동일한 조성으로 이루어지는 제1 지지부(42)와, 제2 반도체부(24)와 동일한 조성으로 이루어지는 제2 지지부(44)와, 제4 반도체부(46, 48)와, 제5 반도체부(50)를 포함하는 정류 소자부(40)와, 발광 소자부(20)를 구동하는 제1 및 제2 전극(30, 32)을 포함한다. 제4 및 제5 반도체부(46, 48, 50)는, 제1 및 제2 전극(30, 32)의 사이에 병렬 접속되며, 발광 소자부(20)와는 역방향의 정류 작용을 갖는다.
면 발광형 장치, 정전 파괴, 발광 소자, 정류 작용

Description

면 발광형 장치 및 그 제조 방법{SURFACE-EMITTING TYPE DEVICE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 평면도.
도 2는 도 1의 II-II선 단면도.
도 3은 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 회로도.
도 4는 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 5는 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 6은 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 7은 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 8은 본 발명의 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 9는 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 단면도.
도 10은 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도 시하는 도면.
도 11은 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 12는 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 13은 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 14는 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 15는 본 발명의 제3 실시 형태의 광 전달 장치를 도시하는 도면.
도 16은 본 발명의 제4 실시 형태의 광 전달 장치의 사용 형태를 도시하는 도면.
도 17은 본 발명의 제5 실시 형태에 따른 면 발광형 장치의 평면도.
도 18은 도 17의 XVII-XVII선 단면도.
도 19는 본 발명의 제5 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 20은 본 발명의 제5 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 21은 본 발명의 제5 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
도 22는 본 발명의 제5 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : 기판
20 : 발광 소자부
22 : 제1 반도체부
24 : 제2 반도체부
25 : 절연층
26, 28 : 제3 반도체부
29 : 출사면
30 : 제1 전극
32 : 제2 전극
34 : 제3 전극
36 : 제4 전극
40 : 정류 소자부
42 : 제1 지지부
44 : 제2 지지부
45 : 절연층
46, 48 : 제4 반도체부
50 : 제5 반도체부
52 : 접합 다이오드
60 : 수지층
70, 72, 74 : 배선
80 : 제1 반도체층
81 : 제2 반도체층
84, 86 : 제3 반도체층
88 : 제4 반도체층
136 : 제4 전극
152, 154 : 제4 반도체부
156 : 제5 반도체부
160 : 쇼트키 다이오드
170, 180 : 제3 반도체층
230 : 제1 전극
232 : 제2 전극
234 : 제3 전극
236 : 제4 전극
246, 248 : 제4 반도체부
250 : 제5 반도체부
252 : 접합 다이오드
260 : 용량 저감부
270, 272 : 배선
280 : 용량 저감층
특허 문헌 1 : 일본 특개 2004-6548호 공보
본 발명은, 면 발광형 장치 및 그 제조 방법에 관한 것이다.
면 발광형 반도체 레이저는, 종래의 단면 발광형 반도체 레이저에 비하여 소자의 체적이 작기 때문에, 소자 자체의 정전 파괴 내압이 낮다. 이 때문에, 실장 프로세스에서, 기계 또는 작업자로부터 가해진 정전기에 의해서 소자가 손상을 받는 경우가 있다. 특히, 면 발광형 반도체 레이저 등의 면 발광형 장치는, 순 바이어스의 전압에는 어느 정도의 내성을 갖지만, 역바이어스의 전압에는 내성이 낮고, 역바이어스의 전압이 인가됨으로써 소자가 파괴되는 경우가 있다. 통상적으로, 실장 프로세스에서는, 정전기를 제거하기 위해 여러가지의 대책이 실시되지만, 이들의 대책에는 한계가 있다.
본 발명의 목적은, 면 발광형 장치 및 그 제조 방법에 관한 것으로, 정전 파괴를 방지하여, 신뢰성의 향상을 도모하는 것에 있다.
(1) 본 발명에 따른 면 발광형 장치는,
기판과,
상기 기판의 상방에, 상기 기판측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부와, 활성층으로서 기능하는 제2 반도체부와, 제2 도전형으로 이루어지는 제3 반도체부
를 포함하는 발광 소자부와,
상기 기판의 상방에, 상기 기판측으로부터 배치된, 상기 제1 반도체부와 동일한 조성으로 이루어지는 제1 지지부와, 상기 제2 반도체부와 동일한 조성으로 이루어지는 제2 지지부와, 제4 반도체부와, 제5 반도체부를 포함하는 정류 소자부와,
상기 발광 소자부를 구동하는 제1 및 제2 전극
을 포함하고,
상기 제4 및 제5 반도체부는, 상기 제1 및 제2 전극 사이에 병렬 접속되며, 상기 발광 소자부와는 역방향의 정류 작용을 갖는다.
본 발명에 따르면, 발광 소자부에 역바이어스의 전압이 인가되어도, 발광 소자부와 병렬 접속된 정류 소자부의 반도체부에 전류가 흐르게 되어 있다. 이것에 의해서, 역바이어스의 전압에 대한 정전 파괴 내압을 현저히 향상시킬 수 있다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또, 본 발명에서, 특정한 A층의 상방에 B층이 형성되어 있는 것은, A층 상에 직접 B층이 형성되어 있는 경우와, A층 상에 다른 층을 개재하여 B층이 형성되어 있는 경우를 포함하는 것으로 한다. 이것은, 이하의 발명에서도 마찬가지이다.
(2) 이 면 발광형 장치에서,
상기 제4 반도체부는, 제2 도전형으로 이루어지고,
상기 제5 반도체부는, 제1 도전형으로 구성되어도 된다.
이것에 따르면, 제4 및 제5 반도체부에 의해서 접합 다이오드가 구성되어 있어도 된다.
(3) 이 면 발광형 장치에서,
상기 제4 반도체부는, 상기 제3 반도체부와 동일한 조성으로 형성되어 있어도 된다.
(4) 이 면 발광형 장치에서,
상기 제4 및 제5 반도체부 사이에, 용량 저감부가 형성되어 있어도 된다.
이에 따르면, 접합 다이오드의 용량 저감을 도모할 수 있기 때문에, 면 발광형 장치의 고속 구동을 실현할 수 있다.
(5) 이 면 발광형 장치에서,
상기 용량 저감부는, 진성 반도체로 이루어지는 것이어도 된다.
이것에 따르면, 제4 반도체부, 용량 저감부 및 제5 반도체부에 의해서, pin 다이오드가 구성되어 있어도 된다.
(6) 이 면 발광형 장치에서,
상기 용량 저감부는, 상기 제4 또는 제5 반도체부보다도 저농도 불순물의 반도체로 이루어지는 것이어도 된다.
(7) 이 면 발광형 장치에서,
상기 제4 반도체부는, GaAs층을 최상면에 포함하고,
상기 용량 저감부는, AlGaAs층을 포함하고 있어도 된다.
(8) 이 면 발광형 장치에서,
상기 제4 및 제5 반도체부는, 어느 하나에 쇼트키 접합이 형성되어 있어도 된다.
이것에 따르면, 제4 및 제5 반도체부에 의해서 쇼트키 다이오드가 형성되어 있어도 된다.
(9) 이 면 발광형 장치에서,
상기 제3 반도체부는, 조성이 상이한 적어도 2층을 포함하고,
상기 제4 반도체부는, 상기 조성이 상이한 적어도 2층 중 어느 한 층과 동일한 조성을 포함하고,
상기 제5 반도체부는, 상기 조성이 상이한 적어도 2층 중 다른 한 층과 동일한 조성을 포함하여도 된다.
(10) 이 면 발광형 장치에서,
상기 발광 소자부는 면 발광형 반도체 레이저로서 기능하고,
상기 제1 반도체부는 제1 미러로서 기능하고,
상기 제3 반도체부는 제2 미러로서 기능하여도 된다.
(11) 이 면 발광형 장치에서,
상기 제3 반도체부는, Al 조성이 상이한 적어도 2층의 AlGaAs층을 포함하고,
상기 제5 반도체부는, 상기 제4 반도체부보다도 Al 조성이 높은 AlGaAs층을 포함하고,
상기 제5 반도체부에 쇼트키 접합이 형성되어 있어도 된다.
(12) 본 발명에 따른 면 발광형 장치의 제조 방법은,
(a) 기판의 상방에, 제1 도전형으로 이루어지는 제1 반도체층과, 활성층으로서 기능하는 제2 반도체층과, 제2 도전형으로 이루어지는 제3 반도체층과, 제1 도전형으로 이루어지는 제4 반도체층을 형성하는 것,
(b) 적어도 상기 제3 및 제4 반도체층을 패터닝함으로써, 상기 기판의 상방에 상기 기판측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부, 활성층으로서 기능하는 제2 반도체부, 및 제2 도전형으로 이루어지는 제3 반도체부를 포함하는 발광 소자부와, 상기 기판의 상방에 상기 기판측으로부터 배치된, 상기 제1 반도체부와 동일한 조성으로 이루어지는 제1 지지부, 상기 제2 반도체부와 동일한 조성으로 이루어지는 제2 지지부, 제2 도전형으로 이루어지는 제4 반도체부, 및 제1 도전형으로 이루어지는 제5 반도체부를 포함하는 정류 소자부를 형성하는 것,
(c) 상기 발광 소자부를 구동하는 제1 및 제2 전극을 형성하는 것,
(d) 상기 제4 및 제5 반도체부를, 상기 제1 및 제2 전극 사이에서, 상기 발광 소자부와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속하는 것
을 포함한다.
본 발명에 따르면, 제4 및 제5 반도체부에 의해서 접합 다이오드를 형성하고, 해당 접합 다이오드를 발광 소자부와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속한다. 이것에 따르면, 발광 소자부에 역바이어스의 전압이 인가되어도, 접합 다이오드에 전류가 흐르기 때문에, 역바이어스의 전압에 대한 정전 파괴 내압이 현저히 향상한다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
(13) 이 면 발광형 장치의 제조 방법에서,
상기 (a) 공정에서, 상기 제3 및 제4 반도체층 사이에, 용량 저감층을 형성하는 것을 더 포함하고,
상기 (b) 공정에서, 상기 용량 저감층을 패터닝함으로써, 상기 제4 및 제5 반도체부 사이에, 용량 저감부를 형성하는 것을 더 포함하여도 된다.
이것에 따르면, 접합 다이오드의 용량 저감을 도모할 수 있기 때문에, 면 발광형 장치의 고속 구동을 실현할 수 있다.
(14) 이 면 발광형 장치의 제조 방법에서,
상기 제3 반도체층은, GaAs층을 최상면에 포함하고,
상기 용량 저감층은, AlGaAs층을 포함하고,
상기 (b) 공정에서, 상기 용량 저감층을 웨트 에칭에 의해서 패터닝하여도 된다.
이것에 따르면, 용량 저감층과 제3 반도체층과의 에칭의 선택비가 얻어지기 때문에, 용량 저감층을 선택적으로 에칭하는 것이 용이하다.
(15) 본 발명에 따른 면 발광형 장치의 제조 방법은,
(a) 기판의 상방에, 제1 도전형으로 이루어지는 제1 반도체층과, 활성층으로 서 기능하는 제2 반도체층과, 제2 도전형으로 이루어지는 제3 반도체층을 형성하는 것,
(b) 적어도 상기 제3 반도체층을 패터닝함으로써, 상기 기판의 상방에 상기 기판측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부, 상기 활성층으로서 기능하는 제2 반도체부, 및 제2 도전형으로 이루어지는 제3 반도체부를 포함하는 발광 소자부와, 상기 기판의 상방에 상기 기판측으로부터 배치된, 상기 제1 반도체부와 동일한 조성으로 이루어지는 제1 지지부, 상기 제2 반도체부와 동일한 조성으로 이루어지는 제2 지지부, 제2 도전형으로 이루어지는 제4 반도체부, 및 제2 도전형으로 이루어지는 제5 반도체부를 포함하는 정류 소자부를 형성하는 것,
(c) 상기 발광 소자부를 구동하는 제1 및 제2 전극을 형성하는 것,
(d) 상기 제4 및 제5 반도체부 중 어느 한쪽에 쇼트키 접합을 형성하는 것,
(e) 상기 제4 및 제5 반도체부를, 상기 제1 및 제2 전극 사이에서, 상기 발광 소자부와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속하는 것
을 포함한다.
본 발명에 따르면, 제4 및 제5 반도체부에 의해서 쇼트키 다이오드를 형성하고, 해당 쇼트키 다이오드를 발광 소자부와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속한다. 이것에 따르면, 발광 소자부에 역바이어스의 전압이 인가되어도, 쇼트키 다이오드에 전류가 흐르기 때문에, 역바이어스의 전압에 대한 정전 파괴 내압이 현저히 향상한다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
<실시 형태>
이하, 본 발명의 실시 형태에 대하여 도면을 참조하여 설명한다.
(제1 실시 형태)
1-1. 면 발광형 장치
도 1은 본 발명을 적용한 제1 실시 형태에 따른 면 발광형 장치의 평면도이다. 도 2는 도 1의 II-II선 단면도이다. 도 3은 본 실시 형태에 따른 면 발광형 장치의 회로도이다.
면 발광형 장치(1)는 기판(10)과, 발광 소자부(20)와, 정류 소자부(40)를 포함한다. 본 실시 형태에서는 면 발광형 장치가 면 발광형 반도체 레이저인 경우를 예로서 설명한다.
기판(10)은, 반도체 기판(예를 들면 n형 GaAs 기판)이다. 기판(10)은, 발광 소자부(20) 및 정류 소자부(40)를 지지하고 있다. 즉, 발광 소자부(20) 및 정류 소자부(40)는, 동일 기판(동일 칩)에 형성되어, 모노리식 구조를 하고 있다.
발광 소자부(20)는, 기판(10) 상에 형성되어 있다. 1개의 기판(10)에, 1개의 발광 소자부(20)가 형성되어 있어도 되고, 복수의 발광 소자부(20)가 형성되어 있어도 된다. 발광 소자부(20)의 상면은, 광의 출사면(29)으로 되어 있다. 발광 소자부(20)의 평면 형상은, 원 형상이어도 되지만 이것에 한정되는 것은 아니다. 면 발광형 반도체 레이저인 경우, 발광 소자부(20)는 수직 공진기라고 불린다.
발광 소자부(20)는, 기판(10)측으로부터 배치된, 제1 도전형(예를 들면 n형)으로 이루어지는 제1 반도체부(22)와, 활성층으로서 기능하는 제2 반도체부(24)와, 제2 도전형(예를 들면 p형)으로 이루어지는 제3 반도체부(26, 28)를 포함한다.
제1 반도체부(22)는, 예를 들면 n형 Al0.9Ga0.1As층과 n형 Al0.15Ga0.85As층을 교대로 적층한 40쌍의 분포 반사형 다층막 미러(제1 미러)이다. 제2 반도체부(24)는, 예를 들면 GaAs 웰층과 Al0.3Ga0.7As 배리어층으로 이루어지며, 웰층이 3층으로 구성되는 양자 웰 구조를 포함한다. 제3 반도체부(26)는, 예를 들면 p형 Al0.9Ga0.1As층과 p형 Al0.15Ga0.85As층을 교대로 적층한 25쌍의 분포 반사형 다층막 미러(제2 미러)이다. 또한, 최상면의 제3 반도체부(28)는, 예를 들면 p형 GaAs층으로 이루어지는 컨택트부이어도 된다. 또한, 제1 반도체부(22), 제2 반도체부(24), 및 제3 반도체부(26, 28)의 각 조성 및 층 수는 한정되는 것은 아니다.
제3 반도체부(26, 28)는, C, Zn, Mg 등이 도핑됨으로써 p형으로 형성되고, 제1 반도체부(22)는, Si, Se 등이 도핑됨으로써 n형으로 형성되어 있다. 따라서, 제3 반도체부(26, 28), 불순물이 도핑되어 있지 않은 제2 반도체부(24), 및 제1 반도체부(22)에 의해서, pin 다이오드가 형성된다.
제3 반도체부(26)를 구성하는 층 중, 활성층으로서 기능하는 제2 반도체부(24)에 가까운 영역에, 절연층(25)이 형성되어 있다. 절연층(25)은, 전류 협착층으로서 기능한다. 절연층(25)은, 예를 들면 발광 소자부(20)의 평면 형상의 주연을 따라 링 형상으로 형성되어 있다. 절연부(25)는, 산화 알루미늄을 주성분으로 하여 형성할 수 있다.
발광 소자부(20)에는, 구동용의 제1 및 제2 전극(30, 32)이 형성되어 있다.
제1 전극(30)은, 제1 반도체부(22)에 전기적으로 접속되며, 예를 들면 제1 반도체부(22)로부터 연속하는 부분 위(도 2에 도시하는 제1 반도체층(80) 위)에 형성되어 있어도 된다. 도 1에 도시한 바와 같이 제1 전극(30)은, 제3 반도체부(28)의 외측에 형성되는데, 예를 들면 제3 반도체부(28)의 외주 반만큼을 둘러싸도록 연장되어 있다. 제1 전극(30)은, 예를 들면 Au 및 Ge의 합금과 Au와의 적층막으로 형성할 수 있다.
한편, 제2 전극(32)은, 제3 반도체부(26, 28)에 전기적으로 접속되며, 예를 들면 컨택트부인 제3 반도체부(28) 상에 형성되어 있어도 된다. 도 1에 도시한 바와 같이 제2 전극(32)은, 제3 반도체부(28)의 상면의 단부를 따라 링 형상으로 형성되어 있어도 된다. 그 경우, 제3 반도체부(28)의 상면의 중앙부가 출사면(29)이 된다. 제2 전극(32)은, 예를 들면 Au 및 Zn의 합금과 Au와의 적층막으로 형성할 수 있다.
제1 및 제2 전극(30, 32)에 의해서, 활성층으로서 기능하는 제2 반도체부(24)에 전류를 흘릴 수 있다. 또한, 제1 및 제2 전극(30, 32)의 재료는, 전술한 바에 한정되지 않고, 예를 들면 Ti, Ni, Au 또는 Pt 등의 금속이나 이들의 합금 등이 이용 가능하다.
정류 소자부(40)는, 기판(10) 상에서의 발광 소자부(20)와는 다른 영역 상에 형성되어 있다. 정류 소자부(40)는, 정류 작용을 갖는다. 본 실시 형태에 따른 정류 소자부(40)는, 접합 다이오드(52)(제너 다이오드를 포함함)를 포함한다.
정류 소자부(40)는, 기판(10)측으로부터 배치된, 제1 반도체부(22)와 동일한 조성으로 이루어지는 제1 지지부(42)와, 제2 반도체부(24)와 동일한 조성으로 이루어지는 제2 지지부(44)와, 제4 반도체부(46, 48)와, 제5 반도체부(50)를 포함한다.
제1 지지부(42)는, 제1 반도체부(22)와 연속하여 형성되어 있어도 된다. 즉, 기판(10) 상에 제1 반도체층(80)이 형성되어, 제1 반도체층(80)의 일부가 제1 반도체부(22)이고, 다른 일부가 제1 지지부(42)로 되어 있어도 된다. 또한, 제2 지지부(44)도, 제2 반도체부(24)와 연속하여 형성되어 있어도 된다. 즉, 제1 반도체층(80) 상에 제2 반도체층(82)이 형성되며, 제2 반도체층(82)의 일부가 제2 반도체부(24)이고, 다른 일부가 제2 지지부(44)로 되어 있어도 된다. 혹은, 제2 지지부(44)는, 제2 반도체부(24)와는 이격되어 있어도 된다.
제4 반도체부(46, 48)는, 제2 도전형(예를 들면 p형)으로 이루어지며, 제5 반도체부(50)는, 제1 도전형(예를 들면 n형)으로 이루어진다. 이것에 의해서, 제4 및 제5 반도체부(48, 50)의 계면에 pn 접합 다이오드를 형성할 수 있다. 또한, 제4 반도체부(48)뿐만 아니라, 제4 반도체부(46)도, pn 접합 다이오드의 동작에 기여하여도 된다.
제4 반도체부(46, 48)는, 제3 반도체부(26, 28)와 동일한 조성으로 형성되어 있어도 된다. 도 2에 도시하는 예에서는, 제4 반도체부(46)는, 미러인 제3 반도체부(26)와 동일한 조성으로 형성되고, 제4 반도체부(48)는, 컨택트부인 제3 반도체부(28)와 동일한 조성으로 형성되어 있다. 또한, 제4 반도체부(46)를 구성하는 층 중, 제2 지지부(44)에 가까운 영역에, 절연층(45)이 형성되어 있어도 된다. 절연층(45)은, 전류 협착층으로서 기능하는 절연층(25)과 동일 프로세스로 형성된 것이 어도 된다.
제5 반도체부(50)는, 예를 들면 n형 GaAs층으로 형성하여도 된다. 본 실시 형태에 있어서 제5 반도체부(50)는, 제4 반도체부(46, 48)와 다른 도전형이면, 그 재료는 한정되지 않는다. 예를 들면, 제5 반도체부(50)는, 제4 반도체부(46, 48)와는 다른 도전형이고, 제4 반도체부(46, 48)의 적어도 일부(예를 들면 제4 반도체부(48))와 동일한 조성으로 형성되어 있어도 된다.
정류 소자부(40)에는, 구동용 제3 및 제4 전극(34, 36)이 형성되어 있다.
제3 전극(34)은 제4 반도체부(46, 48)에 전기적으로 접속되어 있다. 예를 들면, 제5 반도체부(50)가 제4 반도체부(48)의 일부 상에 형성되며, 제4 반도체부(48)의 노출 영역에 제3 전극(34)이 형성되어 있어도 된다. 도 1에 도시한 바와 같이 제3 전극(34)은, 제5 반도체부(50)의 외측에 형성되는데, 예를 들면 제5 반도체부(50)의 외주 반만큼을 둘러싸도록(제4 반도체부(48)의 주연을 따라)연장되어 있다. 제3 전극(34)은, 동일 도전형(제2 도전형(예를 들면 p형))에 대응하는 제2 전극(32)과, 동일한 조성으로 형성하여도 된다.
한편, 제4 전극(36)은, 제5 반도체부(50)에 전기적으로 접속되는데, 예를 들면 제5 반도체부(50)의 상면에 형성되어 있어도 된다. 제5 반도체부(50)의 상면으로부터는 광은 출사되지 않기 때문에, 제5 반도체부(50)의 상면의 전부가 제4 전극(36)에 의해서 피복되어 있어도 된다. 제4 전극(36)은, 동일 도전형(제1 도전형(예를 들면 n형))에 대응하는 제1 전극(30)과, 동일한 조성으로 형성하여도 된다.
제4 및 제5 반도체부(48, 50)(접합 다이오드(52))는, 제1 및 제2 전극(30, 32)의 사이에 병렬 접속되며, 발광 소자부(20)와는 역방향의 정류 작용을 갖는다. 자세히는, 제4 반도체부(48) 상의 제3 전극(34) 및 제1 전극(30)이 배선(70)에 의해서 전기적으로 접속되고, 제5 반도체부(50) 상의 제4 전극(36) 및 제2 전극(32)이 배선(72)에 의해서 전기적으로 접속되어 있다.
본 실시 형태에 따르면, 발광 소자부(20)에 역바이어스의 전압이 인가되어도, 발광 소자부(20)와 병렬 접속된 정류 소자부(40)의 제4 및 제5 반도체부(48, 50)(접합 다이오드(52))에 전류가 흐른다. 이것에 의해서, 면 발광형 장치(1)의 역바이어스의 전압에 대한 정전 파괴 내압을 현저히 향상시킬 수 있다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지할 수 있기 때문에, 취급이 우수함과 함께, 신뢰성의 향상을 도모할 수 있다.
한편, 발광 소자부(20)를 구동시키는 경우, 발광 소자부(20)에 순 바이어스의 전압을 인가하지만, 그 경우, 발광 소자부(20)에만 전류를 흘리기 위해서, 접합 다이오드(52)의 브레이크 다운 전압은, 발광 소자부(20)의 구동 전압보다도 큰 것이 바람직하다. 이렇게 함으로써, 발광 소자부(20)의 구동 시에 순 바이어스의 전압을 인가해도, 제4 및 제5 반도체부(48, 50)(접합 다이오드(52))에는 역 전류가 흐르지 않기 때문에(또는 거의 흐르지 않기 때문에), 발광 소자부(20)에 의해서 정상적으로 발광 동작이 행해진다.
여기서, 접합 다이오드(52)의 브레이크 다운 전압값은, 제4 및 제5 반도체부(48, 50)의 조성 또는 불순물 농도 등을 조정함으로써 적절하게 제어 가능하다. 예를 들면, 제4 및 제5 반도체부(48, 50)의 불순물 농도를 작게 하면, 접합 다이오 드(52)의 브레이크 다운 전압을 크게 할 수 있다. 본 실시 형태의 경우, 제4 및 제5 반도체부(48, 50)는, 모두 발광 소자부(20)의 발광 동작에 기여하는 반도체부와는 별개로 형성된다. 특히, 제5 반도체부(50)는, 발광 소자부(20)의 구성에 의존하지 않고 형성할 수 있기 때문에, 그 조성 또는 불순물 농도 등을 자유롭게 조정할 수 있다. 따라서, 보다 이상적인 특성을 갖는 접합 다이오드(52)를 용이하게 형성할 수 있고, 정전 파괴의 효과적인 방지와, 보다 안정된 발광 동작을 실현할 수 있다.
혹은, 발광 소자부(20)의 제1 및 제3 반도체부(22, 26, 28)의 조성 또는 불순물 농도 등을 조정함으로써, 발광 소자부(20)의 구동 전압값을 접합 다이오드(52)의 브레이크 다운 전압값보다도 작게 하여도 된다.
도 1에 도시한 바와 같이 제1 전극(30)은, 제2 전극(32)의 외주를 둘러싸도록 U 형상으로 형성되고, 제3 전극(34)은, 제4 전극(36)의 외주를 둘러싸도록 U 형상으로 형성되어 있다. 그리고, 제1 및 제3 전극(30, 34)은, 각각의 단부가 대향하도록 대칭으로 배치되며, 한쪽의 단부끼리가 배선(70)에 의해서 전기적으로 접속되고, 다른 쪽의 단부끼리가 배선(74)에 의해서 전기적으로 접속되어 있다. 어느 한쪽의 배선(도 1에서는 배선(74))에는, 제1 전기적 접속부(76)가 형성되어 있어도 된다. 또한, 제2 및 제4 전극(32, 36)은, 제1 및 제3 전극(30, 34)및 배선(70, 74)으로 둘러싸인 영역 내에서, 배선(72)에 의해서 전기적으로 접속되어 있다. 제3 전극(34)이 제2 전기적 접속부(78)를 겸하고 있어도 된다. 또한, 배선(70, 72, 74) 및 제1 전기적 접속부(76)는, 수지층(예를 들면 폴리이미드 수지층)(60) 상에 형성되어 있다(도 2 참조).
본 실시 형태에 따른 면 발광형 장치(1)에서는, 제1 및 제2 전기적 접속부(76, 78)를 통하여 전압이 인가된다. 발광 소자부(20)에서는, 제1 및 제2 전극(30, 32)에서, pin 다이오드의 순방향의 전압을 인가하면, 제2 반도체부(24)가 활성층으로서 기능하여, 전자와 정공과의 재결합이 발생하고, 이러한 재결합에 의한 발광이 발생한다. 그래서 발생한 광이 제1 반도체부(22)와 제3 반도체부(26) 사이를 왕복할 때에 유도방출이 발생하여, 광의 강도가 증폭된다. 광 이득이 광 손실을 상회하면, 레이저 발진이 발생하여, 출사면(29)으로부터, 기판(10)에 대하여 수직 방향으로 레이저광이 출사한다.
또한, 본 발명은, 면 발광형 반도체 레이저에 한정되지 않고, 그 밖의 면 발광형 장치(예를 들면 반도체 발광 다이오드나 유기 LED)에 적용할 수 있다. 또한, 전술한 각 반도체에서, p형과 n형을 교체하더라도 된다. 또한, 전술한 예에서는, AlGaAs계에 관해서 설명했지만, 발진 파장에 따라서 그 밖의 재료계, 예를 들면 GaInP계, ZnSSe계, InGaN계, AlGaN계, InGaAs계, GaInNAs계, GaAsSb계의 반도체 재료를 이용하는 것도 가능하다.
1-2. 면 발광형 장치의 제조 방법
도 4∼도 8은, 본 발명을 적용한 제1 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면이다.
도 4에 도시한 바와 같이 기판(10) 상에, 조성을 변조시키면서 에피택셜 성장시킴으로써, 제1 도전형(예를 들면 n형)으로 이루어지는 제1 반도체층(80)과, 활 성층으로서 기능하는 제2 반도체층(81)과, 제2 도전형(예를 들면 p형)으로 이루어지는 제3 반도체층(84, 86)과, 제1 도전형(예를 들면 n형)으로 이루어지는 제4 반도체층(88)을 형성한다. 제1 내지 제3 반도체층(80, 81, 84, 86)의 각 조성은, 전술한 제1 내지 제3 반도체부(22, 24, 26, 28)의 내용에 각각 대응하며, 제4 반도체층(88)의 조성은 전술한 제5 반도체부(50)의 내용에 대응한다.
또한, 제3 반도체층(84)을 성장시킬 때에, 활성층으로서 기능하는 제2 반도체층(81) 근방의 적어도 한 층을, AlAs층 또는 Al 조성이 0.95 이상인 AlGaAs층으로 형성한다. 이 층은 후에 산화되어, 전류 협착층으로서 기능하는 절연층(25)으로 된다(도 8 참조). 또한, 최상면의 제3 반도체층(86)을, 컨택트부로서의 기능을 갖도록 형성함으로써, 제2 전극(32) 및 제3 전극(34)과의 오믹 접합을 형성하기 쉽게 할 수 있다.
에피택셜 성장을 행할 때의 온도는, 성장 방법이나 원료, 기판(10)의 종류, 혹은 형성하는 각각의 반도체층의 종류, 두께, 및 캐리어 밀도에 의해서 적절하게 결정되지만, 일반적으로, 450℃∼800℃인 것이 바람직하다. 또한, 에피택셜 성장을 행할 때의 소요 시간이나, 온도와 마찬가지로 적절하게 결정된다. 또한, 에피택셜 성장시키는 방법으로서는, 유기 금속 기상 성장(MOVPE: Metal-Organic Vapor Phase Epitaxy)법이나, MBE(Molecular Beam Epitaxy)법, 혹은 LPE(Liquid Phase Epitaxy)법 등을 이용할 수 있다.
다음으로, 도 5∼도 7에 도시한 바와 같이 적어도 제3 및 제4 반도체층(84, 86, 88)을 패터닝하여, 발광 소자부(20) 및 정류 소자부(40)를 형성한다.
최초로, 도 5에 도시한 바와 같이 최상층의 제4 반도체층(88)을 패터닝하여도 된다. 자세히는, 제4 반도체층(88) 상에 레지스트를 도포하고, 해당 레지스트를 패터닝함으로써, 소정 패턴의 레지스트층 R10을 형성한다. 그 후, 레지스트층 R10을 마스크로 하여, 에칭(예를 들면 드라이 에칭 또는 웨트 에칭)하여, 제5 반도체부(50)를 형성한다.
다음으로, 도 6에 도시한 바와 같이 제3 반도체층(84, 86)을 패터닝한다. 자세히는, 전술한 바와 같이 하여 레지스트층 R20을 형성하고, 레지스트층 R20을 마스크로 하여 에칭한다. 제3 반도체층(84)을 패터닝함으로써, 미러로서 기능하는 제3 반도체부(26)와, 제4 반도체부(46)를 형성할 수 있고, 제3 반도체층(86)을 패터닝함으로써, 컨택트부로서 기능하는 제3 반도체부(28)와, 제4 반도체부(48)를 형성할 수 있다.
도 7에 도시한 바와 같이 제2 반도체층(81)도 패터닝하여도 된다. 자세히는, 전술한 바와 같이 하여 레지스트층 R30을 형성하고, 레지스트층 R30을 마스크로 하여 에칭하여, 제2 반도체층(82)을 형성함과 함께, 제1 반도체층(80)의 적어도 일부를 노출시킨다. 이것에 따르면, 제1 반도체층(80)의 노출 영역에 제1 전극(30)을 형성하는 것이 가능하게 된다.
또한, 전술한 패터닝 방법의 순서에 한정되지 않고, 예를 들면 기판(10)에 가까운 측부터, 제2 반도체층(81), 제3 반도체층(84, 86), 및 제4 반도체층(88)의 순서대로 패터닝하여도 된다.
다음으로, 도 8에 도시한 바와 같이 예를 들면 400℃ 정도의 수증기 분위기 속에, 발광 소자부(20) 및 정류 소자부(40)가 지지된 기판(10)을 배치하고, 전술한 제3 및 제4 반도체부(26, 46) 중 Al 조성이 높은 층(Al 조성이 0.95 이상인 층)을 측면으로부터 산화하여, 절연층(25, 45)을 형성한다. 산화 레이트는, 화로의 온도, 수증기의 공급량, 산화하여야 할 층의 Al 조성 및 막 두께에 의존한다. 발광 소자부(20)에 절연층(25)을 갖는 면 발광형 반도체 레이저에서는, 구동할 때에, 절연층(25)이 형성되어 있지 않은 부분(산화되어 있지 않은 부분)에만 전류가 흐른다. 따라서, 산화에 의해서 절연층(25)을 형성하는 공정에서, 절연층(25)의 형성 영역을 제어함으로써, 전류 밀도의 제어가 가능하게 된다.
그리고, 기판(10)의 소정 영역 상에 수지층(60)을 패터닝하여 형성한다. 수지층(60)은, 디핑법, 스프레이 코팅법, 액적 토출법(예를 들면 잉크젯트법), 에칭법 등의 공지 기술을 적용하여 형성할 수 있다. 수지층(60)은, 후술한 제1 내지 제4 전극(30, 32, 34, 36)의 형성 영역을 피하여 형성된다. 수지층(60)은, 예를 들면 폴리이미드 수지, 불소계 수지, 아크릴 수지, 또는 에폭시 수지 등으로 형성할 수가 있으며, 특히, 가공의 용이성이나 절연성의 관점에서, 폴리이미드 수지 또는 불소계 수지로 형성하는 것이 바람직하다.
그 후, 제1 내지 제4 전극(30, 32, 34, 36)을 형성하고, 소정의 전극끼리 전기적으로 접속하는 배선(70, 72, 74)을 형성한다(도 1 및 도 2 참조). 전극 및 배선의 형성 위치나, 이들의 접속 관계의 상세 내용은, 전술한 면 발광형 장치의 설명을 적용할 수 있다. 전극 형성 공정 전에, 필요에 따라, 플라즈마 처리 등을 이용하여, 각각의 전극 형성 위치를 세정하여도 된다. 또한, 전극의 형성 방법은, 예를 들면 진공 증착법에 의해서 적어도 한 층의 도전층을 형성하고, 그 후 리프트오프법에 의해서 도전층의 일부를 제거하여도 된다. 또한, 리프트오프법 대신에, 드라이 에칭법을 적용하여도 된다. 배선의 형성 방법은, 전극의 형성 방법과 마찬가지이어도 된다.
이렇게 해서, 제4 및 제5 반도체부(48, 50)에 의해서 접합 다이오드(52)를 형성하고, 해당 접합 다이오드(52)를, 제1 및 제2 전극(30, 32)의 사이에서, 발광 소자부(20)와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속한다. 이것에 따르면, 발광 소자부(20)에 역바이어스의 전압이 인가되어도, 접합 다이오드(52)에 전류가 흐르기 때문에, 역바이어스의 전압에 대한 정전 파괴 내압이 현저히 향상한다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또한, 전술한 프로세스에 따르면, 기판(10)에 복수의 반도체층의 성장 공정 종료 후에, 반도체층을 패터닝하기 때문에, 예를 들면 반도체층 성장 공정과 패터닝 공정을 교대로 반복하여 행하는 경우에 비하여 제조 프로세스의 간략화를 도모할 수 있다.
또한, 본 실시 형태에 따른 면 발광형 장치의 제조 방법은, 전술한 면 발광형 장치의 설명으로부터 도출할 수 있는 내용을 포함한다.
(제2 실시 형태)
2-1. 면 발광형 장치
도 9는 본 발명의 제2 실시 형태에 따른 면 발광형 장치의 단면도이다. 본 실시 형태에서는 면 발광형 장치(100)는, 기판(10)과, 발광 소자부(20)와, 정류 소자부(140)를 포함하고, 정류 소자부(140)의 구성이 제1 실시 형태와 다르다. 기판(10) 및 발광 소자부(20)의 내용은, 제1 실시 형태에서 설명한 바와 같다.
본 실시 형태에 따른 정류 소자부(140)는, 쇼트키 다이오드(160)를 포함한다. 자세히는, 정류 소자부(140)는, 기판(10)측으로부터 배치된, 제1 반도체부(22)와 동일한 조성으로 이루어지는 제1 지지부(42)와, 제2 반도체부(24)와 동일한 조성으로 이루어지는 제2 지지부(44)와, 제4 반도체부(152, 154)와, 제5 반도체부(156)를 포함한다. 제4 반도체부(152, 154)와 제5 반도체부(156) 중 어느 하나에, 쇼트키 접합이 형성되어, 쇼트키 다이오드가 구성되어 있다.
제4 반도체부(152, 154)는, 제3 반도체부(26, 28)의 일부와 동일한 조성으로 형성되어 있어도 된다. 도 9에 도시하는 예에서는, 제4 반도체부(152, 154)는, 미러인 제3 반도체부(26)의 일부와 동일한 조성으로 이루어진다. 더 상세히 설명하면, 제3 반도체부(26)가 조성이 상이한 적어도 2층(예를 들면 Al 조성이 상이한 적어도 2층의 AlGaAs층)을 포함하는 경우, 최상면의 제4 반도체부(154)는, 제3 반도체부(26) 중 어느 한 층(예를 들면 Al 조성이 낮은 층)으로 형성되어 있다.
제5 반도체부(156)도, 제3 반도체부(26, 28)의 일부와 동일한 조성으로 형성되어 있어도 된다. 도 9에 도시하는 예에서는, 제5 반도체부(156)는, 미러인 제3 반도체부(26)의 일부와 동일한 조성으로 이루어진다. 더 상세히 설명하면, 제3 반도체부(26)가 조성이 상이한 적어도 2층(예를 들면 Al 조성이 상이한 적어도 2층의 AlGaAs층)을 포함하는 경우, 제5 반도체부(156)는 다른 1층(예를 들면 Al 조성이 높은 층)으로 형성되어 있다.
구체적으로는, 미러인 제3 반도체부(26)가, 예를 들면 p형 Al0.9Ga0.1As층과 p형 Al0.15Ga0.85As층을 교대로 적층한 소정 수쌍으로 이루어지는 경우, 최상면의 제4 반도체부(154)를 p형 Al0.15Ga0.85As층으로 형성하고, 제5 반도체부(156)를 p형 Al0.9Ga0.1As층으로 형성한다. 이것에 따르면, 제5 반도체부(156)의 일함수가, 제4 반도체부(154)의 일함수보다도 높기 때문에, 제5 반도체부(156)에 쇼트키 접합을 형성할 수 있다. 또한, 제4 반도체부(152)는, 예를 들면 p형 Al0.9Ga0.1As층과 p형 Al0.15Ga0.85As층을 교대로 적층한 소정 수쌍의 남은 부분이어도 된다. 또한, Al 조성의 비율은 전술한 바에 한정되는 것은 아니다.
또한, 제4 및 제5 반도체부(152, 154, 156)를 함께 제3 반도체부(26, 28)의 일부와 동일한 조성으로 형성하면, 부재 점수가 적어져, 구성의 간략화 및 장치 코스트의 저감을 도모할 수 있다.
정류 소자부(140)에는, 구동용의 제3 및 제4 전극(34, 136)이 형성되어 있다.
제3 전극(34)은, 제4 반도체부(152, 154)에 전기적으로 접속되어 있다. 예를 들면, 제5 반도체부(156)가 제4 반도체부(154)의 일부상에 형성되며, 제4 반도체부(154)의 노출 영역에 제3 전극(34)이 형성되어 있어도 된다. 도 9에 도시하는 예에서는, 제3 전극(34)은, 제4 반도체부(154)와 오믹 접합에 의해서 전기적으로 접속되어 있다. 제3 전극(34)은, 예를 들면 제4 반도체부(154)측으로부터 배치된, Cr층, AuZn층 및 Au층의 적층막으로 형성되어 있어도 되고, Pt층, Ti층, Pt층 및 Au층의 적층막으로 형성되어 있어도 된다.
한편, 제4 전극(136)은, 제5 반도체부(156)에 전기적으로 접속되는데, 예를 들면 제5 반도체부(156)의 상면에 형성되어 있어도 된다. 도 9에 도시하는 예에서는, 제4 전극(136)은, 제5 반도체부(156)와 쇼트키 접합에 의해서 전기적으로 접속되어 있다. 제4 전극(136)은, 예를 들면 제5 반도체부(156)측으로부터 배치된, Ti층, Pt층 및 Au층의 적층막으로 형성되어 있어도 되고, Ti층 및 Au층의 적층막으로 형성되어 있어도 되고, Au층으로 형성되어 있어도 되고, AlAu층으로 형성되어 있어도 되고, 아몰퍼스 Si 및 P로 형성되어 있어도 된다. 또한, 제4 전극(136)의 그 밖의 내용은, 제1 실시 형태에서 설명한 제4 전극(36)의 내용을 적용할 수 있다.
제4 및 제5 반도체부(154, 156)(쇼트키 다이오드(160))는, 제1 및 제2 전극(30, 32)의 사이에 병렬 접속되며, 발광 소자부(20)와는 역방향의 정류 작용을 갖는다. 본 실시 형태에서도, 제1 실시 형태와 마찬가지로, 쇼트키 다이오드(160)의 브레이크 다운 전압값은, 발광 소자부(20)의 구동 전압보다도 큰 것이 바람직하다. 또한, 각각의 전극간의 전기적 접속은, 제1 실시 형태에서 설명한 바와 같다. 이것에 따르면, 발광 소자부(20)에 역바이어스의 전압이 인가되어도, 발광 소자부(20)와 병렬 접속된 정류 소자부(140)의 제4 및 제5 반도체부(154, 156)(쇼트키 다이오드(160))에 전류가 흐른다. 이것에 의해서, 면 발광형 장치(100)의 역바이어스의 전압에 대한 정전 파괴 내압을 현저히 향상시킬 수 있다. 따라서, 실장 프로 세스 등에서의 정전 파괴를 방지할 수 있기 때문에, 취급이 우수함과 함께, 신뢰성의 향상을 도모할 수 있다.
또한, 본 실시 형태에 따른 면 발광형 장치의 그 밖의 내용은, 제1 실시 형태에 따른 면 발광형 장치의 설명으로부터 도출할 수 있는 내용을 포함한다.
2-2. 면 발광형 장치의 제조 방법
도 10∼도 14는, 본 발명을 적용한 제2 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면이다.
도 10에 도시한 바와 같이 기판(10) 상에, 조성을 변조시키면서 에피택셜 성장시킴으로써, 제1 도전형(예를 들면 n형)으로 이루어지는 제1 반도체층(80)과, 활성층으로서 기능하는 제2 반도체층(81)과, 제2 도전형(예를 들면 p형)으로 이루어지는 제3 반도체층(84, 86)을 형성한다. 이들의 조성 등의 상세 내용은, 제1 실시 형태를 참조할 수 있다.
다음으로, 도 11∼도 14에 도시한 바와 같이 적어도 제3 반도체층(84, 86)을 패터닝하여, 발광 소자부(20) 및 정류 소자부(140)를 형성한다.
우선, 도 11∼도 13에 도시한 바와 같이 제3 반도체층(84, 86)을 패터닝한다.
도 11에 도시한 바와 같이 제3 반도체층(84, 86) 상에 레지스트층 R110을 형성한다. 레지스트층 R110은, 발광 소자부(20) 및 정류 소자부(140)의 각 영역에 형성한다. 그 후, 레지스트층 R110을 마스크로 하여, 제3 반도체층(84, 86)을 에칭(예를 들면 드라이 에칭 또는 웨트 에칭)한다. 이렇게 해서, 발광 소자부(20)의 영역에는 제3 반도체부(26, 28)를 형성하고, 정류 소자부(140)의 영역에는 제3 반도체층(170, 180)을 형성한다. 제3 반도체층(170)은, 미러인 제3 반도체부(26)와 동일한 조성으로 이루어지며, 제3 반도체층(180)은, 컨택트부인 제3 반도체부(28)와 동일한 조성으로 이루어진다.
다음으로, 도 12에 도시한 바와 같이 제3 반도체층(170, 180) 상을 피하는 영역에, 레지스트층 R120을 형성하고, 그 후 에칭에 의해서 제3 반도체층(180)의 전부를 제거한다. 제3 반도체층(170)은, 조성이 다른 적어도 2개의 층(174, 176)을 포함하고, 제3 반도체층(170)의 일부를 더욱 에칭함으로써 제거하여, 어느 하나의 층(도 12에서는 층(176))을 노출시킨다. 제3 반도체부(26)가 미러인 경우, 제3 반도체층(170)은, 예를 들면 Al 조성이 상이한 적어도 2층의 AlGaAs층(예를 들면 p형 Al0.9Ga0.1As층과 p형 Al0.15Ga0.85As층을 교대로 적층한 소정 수쌍으로 이루어지는 층))으로 형성되며, 노출시키는 층(176)은, 예를 들면 Al 조성이 높은 층(구체적으로는 p형 Al0.9Ga0.1As층)이어도 된다. 본 실시 형태에서 설명하는 예에서는, 층(176)은 제5 반도체부(156)로 되고, 층(174)은 제4 반도체부(154)로 된다(도 13 참조).
그리고, 도 13에 도시한 바와 같이 에칭 영역 이외에 R130을 형성하고, 레지스트층 R130을 마스크로 하여, 층(176)의 일부를 에칭하여 제거하여, 층(174)(예를 들면 Al 조성이 낮은 층(구체적으로는 p형 Al0.15Ga0.85As층))을 노출시킨다. 이렇게 함으로써, 제4 반도체부(154)(층(174)) 상에 제3 전극(34)을 형성하는 것이 가능하 게 된다.
그 후, 제1 실시 형태에서도 설명한 바와 같이, 도 14에 도시한 바와 같이 제2 반도체층(81)도 패터닝하여도 된다. 자세히는, R140을 형성하고, 레지스트층 R140을 마스크로 하여 에칭하여, 제2 반도체층(82)을 형성함과 함께, 제1 반도체층(80)의 적어도 일부를 노출시킨다.
또한, 전술한 패터닝 방법의 순서에 한정되지 않고, 예를 들면 기판(10)에 가까운 측으로부터, 제2 반도체층(81)을 패터닝한 후, 제3 반도체층(84, 86)을 패터닝하여도 된다.
그 후, 제1 실시 형태에서도 설명한 바와 같이, 절연층(25, 45)을 형성하고, 수지층(60)을 형성한다. 또한, 발광 소자부(20)를 구동하는 제1 및 제2 전극(30, 32)을 형성하고, 정류 소자부(140)를 구동하는 제3 및 제4 전극(34, 136)을 형성하고, 소정의 전극끼리 전기적으로 접속하는 배선(70, 72)을 형성한다(도 9 참조). 이들의 상세 내용은 제1 실시 형태에서 설명한 바와 같다. 단, 본 실시 형태에서는, 전극 형성 공정에서, 제4 반도체부(152, 154)와 제5 반도체부(156) 중 어느 하나에, 쇼트키 접합을 형성한다. 제5 반도체부(156)에 쇼트키 접합이 형성되도록 제4 전극(136)을 형성하고, 제4 반도체부(154)에 오믹 접합이 형성되도록 제3 전극(34)을 형성하여도 된다.
이렇게 해서, 제4 및 제5 반도체부(154, 156)에 의해서 쇼트키 다이오드(160)를 형성하고, 해당 쇼트키 다이오드(160)를, 제1 및 제2 전극(30, 32)의 사이에, 발광 소자부(20)와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속한다. 이 것에 따르면, 발광 소자부(20)에 역바이어스의 전압이 인가되어도, 쇼트키 다이오드(160)에 전류가 흐르기 때문에, 역바이어스의 전압에 대한 정전 파괴 내압이 현저히 향상한다. 따라서, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.
또한, 전술한 프로세스에 따르면, 제1 실시 형태에 비하여, 기판(10)에 성장시키는 반도체층 수가 적고, 또한, 발광 소자부(20) 상의 반도체층의 제거 공정이 불필요하기 때문에, 제조 프로세스의 용이화를 도모할 수 있다.
또한, 본 실시 형태에 따른 면 발광형 장치의 제조 방법의 그 밖의 내용은, 제1 실시 형태에 따른 면 발광형 장치의 제조 방법의 설명으로부터 도출할 수 있는 내용을 포함한다.
(제3 실시 형태)
도 15는, 본 발명을 적용한 제3 실시 형태에 따른 광 전달 장치를 도시하는 도면이다. 광 전달 장치(200)는, 컴퓨터, 디스플레이, 기억 장치, 프린터 등의 전자 기기(202)를 서로 접속하는 것이다. 전자 기기(202)는, 정보 통신 기기이어도 된다. 광 전달 장치(200)는, 케이블(204)의 양단에 플러그(206)가 설치된 것이어도 된다. 케이블(204)은, 광 파이버를 포함한다. 플러그(206)는, 광 소자(전술한 면 발광형 장치를 포함함)를 내장한다. 플러그(206)는, 반도체 칩을 더 내장하여도 된다.
광 파이버의 한쪽의 단부에 접속되는 광 소자는, 발광 소자(전술한 면 발광형 장치)이고, 광 파이버의 다른 쪽의 단부에 접속되는 광 소자는, 수광 소자이다. 한쪽의 전자 기기(202)로부터 출력된 전기 신호는, 발광 소자에 의해서 광 신호로 변환된다. 광 신호는 광 파이버를 통과하여, 수광 소자에 입력된다. 수광 소자는, 입력된 광 신호를 전기 신호로 변환한다. 그리고, 전기 신호는, 다른 쪽의 전자 기기(202)에 입력된다. 이렇게 해서, 본 실시 형태에 따른 광 전달 장치(200)에 따르면, 광 신호에 의해서, 전자 기기(202)의 정보 전달을 행할 수 있다.
(제4 실시 형태)
도 16은, 본 발명을 적용한 제4 실시 형태에 따른 광 전달 장치의 사용 형태를 도시하는 도면이다. 광 전달 장치(212)는, 전자 기기(210) 사이를 접속한다. 전자 기기(210)로서, 액정 표시 모니터 또는 디지털 대응의 CRT(금융, 통신 판매, 의료, 교육의 분야에서 사용되는 경우가 있음), 액정 프로젝터, 플라즈마 디스플레이 패널(PDP), 디지털 TV, 소매점의 레지스터(POS(Point of Sale Scanning)용), 비디오, 튜너, 게임 장치, 프린터 등을 예로 들 수 있다.
(제5 실시 형태)
5-1. 면 발광형 장치
도 17은, 본 발명을 적용한 제5 실시 형태에 따른 면 발광형 장치의 평면도이다. 도 18은, 도 17의 XVIII-XVIII선 단면도이다. 또한, 본 실시 형태에 따른 면 발광형 장치의 회로도는, 제1 실시 형태의 도 3이 해당한다. 본 실시 형태에서는, 정류 소자부(240) 및 전극(배선) 패턴의 구성이 제1 실시 형태와 다르다.
면 발광형 장치(220)는, 기판(10)과, 발광 소자부(20)와, 정류 소자부(240)를 포함한다. 기판(10) 및 발광 소자부(20)의 내용은, 제1 실시 형태에서 설명한 바와 같다.
정류 소자부(240)는, 접합 다이오드(252)를 포함한다. 자세히는, 정류 소자부(240)는, 기판(10)측으로부터 배치된, 제1 반도체부(22)와 동일한 조성으로 이루어지는 제1 지지부(42)와, 제2 반도체부(24)와 동일한 조성으로 이루어지는 제2 지지부(44)와, 제4 반도체부(246, 248)와, 용량 저감부(260)와, 제5 반도체부(250)를 포함한다. 제1 및 제2 지지부(42, 44)는, 제1 실시 형태에서 설명한 바와 같다.
제4 반도체부(246, 248)는, 제2 도전형(예를 들면 p형)으로 이루어지며, 제5 반도체부(250)는, 제1 도전형(예를 들면 n형)으로 이루어진다. 이것에 의해서, 제4 및 제5 반도체부(248, 250)와, 이들의 사이에 형성되어 있는 용량 저감부(260)에 의해, pn 접합 다이오드를 형성할 수 있다. 또한, 제4 반도체부(248)뿐만 아니라, 제4 반도체부(246)도, pn 접합 다이오드의 동작에 기여하여도 된다.
제4 반도체부(246, 248)는, 제3 반도체부(26, 28)와 동일한 조성으로 형성되어 있어도 된다. 도 18에 도시하는 예에서는, 제4 반도체부(246)는, 미러인 제3 반도체부(26)와 동일한 조성으로 형성되고, 제4 반도체부(248)는, 컨택트부인 제3 반도체부(28)와 동일한 조성으로 형성되어 있다. 최상면의 제4 반도체부(248)는, (예를 들면 p형) GaAs층으로 형성하여도 된다.
본 실시 형태에서, 제5 반도체부(250)는, 제4 반도체부(246, 248)와 다른 도전형이면, 그 재료는 한정되지 않는다. 예를 들면, 제5 반도체부(250)는, 제4 반도체부(246, 248)와는 다른 도전형이고, 제4 반도체부(246, 248)의 적어도 일부(예를 들면 제4 반도체부(248))와 동일한 조성((예를 들면 n형) GaAs층)으로 형성되어 있어도 된다.
본 실시 형태에서는, 제4 및 제5 반도체부(248, 250)의 사이에, 용량 저감부(260)가 형성되어 있다. 이것에 따르면, 접합 다이오드(252)의 용량 저감을 도모할 수 있기 때문에, 접합 다이오드(252)가 발광 소자부(20)의 고속 구동을 방해하는 것을 방지할 수 있다. 특히, 본 실시 형태에서는, 정류 소자부(240)를 발광 소자부(20)에 대하여 병렬 접속하기 때문에, 발광 소자부(20) 및 정류 소자부(240)의 용량은 각각이 가산된 값으로서 영향을 준다. 그 때문에, 접합 다이오드(252)의 용량 저감을 도모하는 것은, 면 발광형 장치의 고속 구동화에 대하여 매우 효과적이다.
용량 저감부(260)는, 전기적 접속 영역을 확보하기 위해, 제4 반도체부(248)의 일부의 영역 상에 형성되어 있어도 된다. 용량 저감부(260)의 재료, 두께 및 면적은, 접합 다이오드(252)의 용량값에 기초하여 정할 수 있다. 접합 다이오드(252)의 용량의 저감을 꾀하기 위해서는, 용량 저감부(260)로서, 비유전률이 낮은 재료를 이용하는 것이 바람직하다.
용량 저감부(260)는, 반도체부(제6 반도체부)이어도 된다. 용량 저감부(260)가 진성 반도체로 형성되는 경우, 접합 다이오드(252)는, pin 다이오드라고 할 수도 있다. 또한, 진성 반도체란, 전기 전도에 관여하는 캐리어의 대부분이, 가전자대로부터 전도체로 열 여기된 자유 전자, 혹은 가전자대에 발생한 동일한 수의 정공이고, 불순물이나 격자 결함의 존재에 의한 캐리어 농도의 변화를 무시할 수 있는 반도체를 말한다.
혹은, 용량 저감부(260)는 제4 반도체부(248)와 동일 도전형(예를 들면 p형)이고, 제4 반도체부(248)보다도 도핑되는 불순물 농도가 낮은(예를 들면 1자릿수 이상 불순물 농도가 낮은) 반도체부이어도 된다. 혹은, 용량 저감부(260)는, 제5 반도체부(250)와 동일 도전형(예를 들면 n형)이고, 제5 반도체부(250)보다도 도핑되는 불순물 농도가 낮은(예를 들면 1자릿수 이상 불순물 농도가 낮은) 반도체부이어도 된다.
또한, 접합 다이오드(252)의 용량의 저감을 도모하기 위해서는, 용량 저감부(260)의 두께를 크게 하고, 그 면적을 작게 하는 것이 바람직하다. 예를 들면, 용량 저감부(260)는, 제4 반도체부(248)(또는 제5 반도체부(250))보다도 두께가 두꺼워도 되고, 제4 반도체부(248)보다도 면적이 작아도 된다.
용량 저감부(260)는, 예를 들면 AlGaAs층, GaAs층 등으로 형성할 수 있다. 용량 저감부(260)가 기초로 되는 제4 반도체부(248)와 다른 재료로 형성되어 있으면, 에칭의 선택비가 얻어지기 때문에, 용량 저감부(260)를 선택적으로 에칭하는 것이 용이하다. 예를 들면, 제4 반도체부(248)가 GaAs층으로 이루어지는 경우, 용량 저감부(260)는, AlGaAs층으로 형성하여도 된다.
용량 저감부(260)를 AlGaAs층으로 형성하는 경우, 각 조성의 비율은 특별히 한정되는 것이 아니지만, Al 조성비가 높은 쪽이 용량 저감부(260)의 비유전률을 낮게 할 수 있기 때문에 바람직하다. 용량 저감부(260)의 AlGaAs층의 각 조성의 비율은, 예를 들면 AlxGa1-xAs(x≥0.5)이어도 된다. 이것에 따르면, Al 조성비가 높 기 때문에 접합 다이오드(252)의 용량 저감을 한층 더 도모할 수 있는 것뿐만 아니라, 전술한 기초로 되는 제4 반도체부(248)에 대하여, 충분한 에칭의 선택비를 얻을 수 있다.
다음으로, 전극(배선) 패턴의 구성에 대하여 설명한다.
발광 소자부(20)에는, 구동용의 제1 및 제2 전극(230, 232)이 형성되어 있다. 제1 전극(230)은, 제1 반도체부(22)에 전기적으로 접속되며, 제1 실시 형태에서 설명한 바와 같이, 제1 반도체층(80) 상에 형성되어 있어도 된다. 제2 전극(232)은, 제3 반도체부(26, 28)에 전기적으로 접속되며, 예를 들면 컨택트부인 제3 반도체부(28) 상에 형성되어 있어도 된다. 제2 전극(232)은, 제3 반도체부(28)의 상면의 단부를 따라 링 형상으로 형성되어 있어도 된다. 제1 및 제2 전극(230, 232)의 재료는 제1 실시 형태에서 설명한 바와 같다.
정류 소자부(240)에는, 구동용 제3 및 제4 전극(234, 236)이 형성되어 있다. 제3 전극(234)은, 제4 반도체부(246, 248)에 전기적으로 접속되어 있다. 예를 들면, 제5 반도체부(250)가 제4 반도체부(248)의 일부의 영역 상에 형성되며, 제4 반도체부(248)의 노출 영역에 제3 전극(234)이 형성되어 있어도 된다. 제3 전극(234)은, 동일 도전형(제2 도전형(예를 들면 p형))에 대응하는 제2 전극(232)과, 동일한 조성으로 형성하여도 된다.
제4 전극(236)은, 제5 반도체부(250)에 전기적으로 접속되는데, 예를 들면 제5 반도체부(250)의 상면에 형성되어 있어도 된다. 제5 반도체부(250)의 상면으로부터는 광은 출사되지 않기 때문에, 제5 반도체부(250)의 상면의 전부가 제4 전 극(236)에 의해서 피복되어 있어도 된다. 제4 전극(236)은, 동일 도전형(제1 도전형(예를 들면 n형))에 대응하는 제1 전극(230)과, 동일한 조성으로 형성하여도 된다.
접합 다이오드(pin 다이오드)(252)는, 제1 및 제2 전극(230, 232)의 사이에 병렬 접속되며, 발광 소자부(20)와는 역방향의 정류 작용을 갖는다. 자세히는, 제1 및 제3 전극(230, 234)이 배선(270)에 의해서 전기적으로 접속되고, 제2 및 제4 전극(232, 236)이 배선(272)에 의해서 전기적으로 접속되어 있다.
도 17에 도시하는 예에서는, 제1 전극(230)은, 발광 소자부(20)의 외주를 둘러싸도록 예를 들면 C 형상으로 형성된 부분과, 제3 전극(234)의 방향으로 연장된 부분을 포함한다. 그리고, 배선(270)의 대부분은, 제1 및 제3 전극(230, 234) 중 어느 하나의 영역 상에 배치되어 있다. 배선(270)은 그 일부에 전기적 접속부(276)를 갖고, 전기적 접속부(276)는 예를 들면 제3 전극(234) 상에 형성되어 있다. 또한, 다른 쪽의 배선(272)도 그 일부에 전기적 접속부(278)를 갖고, 전기적 접속부(278)는 예를 들면 제4 전극(236) 상에 형성되어 있다. 전기적 접속부(276, 278)는, 랜드 형상으로 되어 있어도 된다.
또한, 본 실시 형태에 따른 면 발광형 장치의 그 밖의 내용은, 제1 실시 형태에 따른 면 발광형 장치의 설명으로부터 도출할 수 있는 내용을 포함한다.
5-2. 면 발광형 장치의 제조 방법
도 19∼도 22는 본 발명을 적용한 제5 실시 형태에 따른 면 발광형 장치의 제조 방법을 도시하는 도면이다.
도 19에 도시한 바와 같이 기판(10) 상에, 조성을 변조시키면서 에피택셜 성장시킴으로써, 제1 도전형(예를 들면 n형)으로 이루어지는 제1 반도체층(80)과, 활성층으로서 기능하는 제2 반도체층(81)과, 제2 도전형(예를 들면 p형)으로 이루어지는 제3 반도체층(84, 86)과, 용량 저감층(280)과, 제1 도전형(예를 들면 n형)으로 이루어지는 제4 반도체층(88)을 형성한다. 용량 저감층(280)의 조성은, 전술한 용량 저감부(260)의 내용이 해당한다. 그 밖의 층의 상세 내용은, 이미 설명한 내용이 해당한다.
다음으로, 도 20∼도 22에 도시한 바와 같이 적어도, 제3 반도체층(84, 86), 용량 저감층(280) 및 제4 반도체층(88)을 패터닝하여, 발광 소자부(20) 및 정류 소자부(240)를 형성한다.
최초로, 도 20에 도시한 바와 같이 최상층의 제4 반도체층(88)과, 그 아래의 층의 용량 저감층(280)을 패터닝하여도 된다. 자세히는, 제4 반도체층(88) 상에 레지스트를 도포하고, 해당 레지스트를 패터닝함으로써, 소정 패턴의 레지스트층 R10을 형성한다. 그 후, 레지스트층 R210을 마스크로 하여, 에칭(예를 들면 드라이 에칭 또는 웨트 에칭)한다. 웨트 에칭에 따르면, 에칭 후에 새롭게 노출되는 면(광의 출사면(29)을 포함하는 제3 반도체층(86))을 매끄러운 면으로 할 수 있다. 또한, 용량 저감층(280)과, 그 기초로 되는 제3 반도체층(86)(최상면을 포함하는 층)이 다른 재료이면, 에칭의 선택비가 얻어지기 때문에, 용량 저감층(280)을 선택적으로 에칭하는 것이 용이하다. 예를 들면, 제3 반도체층(86)이 GaAs층으로 이루어지는 경우, 용량 저감층(280)은, AlGaAs층으로 형성하여도 된다. 용량 저감층 (280)의 AlGaAs층의 각 조성의 비율은, 예를 들면 AlxGa1-xAs(x≥0.5)이더라도 되고, 이것에 의해서, 전술한 기초로 되는 제3 반도체층(86)에 대하여, 충분한 에칭의 선택비를 얻을 수 있다. 따라서, 또한 양호한 패터닝을 행할 수 있다.
이렇게 해서, 제5 반도체부(250) 및 용량 저감부(260)를 형성한 후, 도 21에 도시한 바와 같이 제3 반도체층(84, 86)을 패터닝한다. 자세히는, 전술한 바와 같이 하여 레지스트층 R220을 형성하고, 레지스트층 R220을 마스크로 하여 에칭한다. 제3 반도체층(84)을 패터닝함으로써, 미러로서 기능하는 제3 반도체부(26)와, 제4 반도체부(246)를 형성할 수가 있으며, 제3 반도체층(86)을 패터닝함으로써, 컨택트부로서 기능하는 제3 반도체부(28)와, 제4 반도체부(248)를 형성할 수 있다.
도 22에 도시한 바와 같이 제2 반도체층(81)도 패터닝하여도 된다. 자세히는, 전술한 바와 같이 하여 레지스트층 R230을 형성하고, 레지스트층 R230을 마스크로 하여 에칭하여, 제2 반도체층(82)을 형성함과 함께, 제1 반도체층(80)의 적어도 일부를 노출시킨다. 이것에 따르면, 제1 반도체층(80)의 노출 영역에 제1 전극(230)을 형성하는 것이 가능하게 된다.
또한, 전술한 패터닝 방법의 순서에 한정되지 않고, 예를 들면 기판(10)에 가까운 측부터, 제2 반도체층(81), 제3 반도체층(84, 86), 용량 저감층(280) 및 제4 반도체층(88)의 순서대로 패터닝하여도 된다.
그 후, 제1 실시 형태에서도 설명한 바와 같이, 절연층(25, 45)을 형성하고, 수지층(60)을 형성한다. 또한, 발광 소자부(20)를 구동하는 제1 및 제2 전극(230, 232)을 형성하고, 정류 소자부(240)를 구동하는 제3 및 제4 전극(234, 236)을 형성하고, 소정의 전극끼리 전기적으로 접속하는 배선(270, 272)을 형성한다(도 17 및 18 참조).
또한, 본 실시 형태에 따른 면 발광형 장치의 제조 방법의 그 밖의 내용은, 제1 실시 형태에 따른 면 발광형 장치의 제조 방법의 설명으로부터 도출할 수 있는 내용을 포함한다.
본 발명은, 전술한 실시 형태에 한정되는 것이 아니고, 여러가지의 변형이 가능하다. 예를 들면, 본 발명은, 실시 형태에서 설명한 구성과 실질적으로 동일한 구성(예를 들면, 기능, 방법 및 결과가 동일한 구성, 혹은 목적 및 결과가 동일한 구성)을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성의 본질적이지 않은 부분을 치환한 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성과 동일한 작용 효과를 발휘하는 구성 또는 동일한 목적을 달성할 수 있는 구성을 포함한다. 또한, 본 발명은, 실시 형태에서 설명한 구성에 공지 기술을 부가한 구성을 포함한다.
본 발명에 따르면, 실장 프로세스 등에서의 정전 파괴를 방지하여, 신뢰성의 향상을 도모할 수 있다.

Claims (16)

  1. 기판과,
    상기 기판의 상방에, 상기 기판측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부와, 활성층으로서 기능하는 제2 반도체부와, 제2 도전형으로 이루어지는 제3 반도체부를 포함하는 발광 소자부와,
    상기 기판의 상방에, 상기 기판측으로부터 배치된, 상기 제1 반도체부와 동일한 조성으로 이루어지는 제1 지지부와, 상기 제2 반도체부와 동일한 조성으로 이루어지는 제2 지지부와, 제2 도전형으로 이루어지는 제4 반도체부와, 제1 도전형으로 이루어지는 제5 반도체부를 포함하는 정류 소자부와,
    상기 발광 소자부를 구동하는 제1 및 제2 전극
    을 포함하고,
    상기 제4 및 제5 반도체부는 상기 제1 및 제2 전극 사이에 병렬 접속되고, 상기 발광 소자부와는 역방향의 정류 작용을 갖는 면 발광형 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제4 반도체부는 상기 제3 반도체부와 동일한 조성으로 형성되어 있는 면 발광형 장치.
  4. 제1항 또는 제3항에 있어서,
    상기 제4 및 제5 반도체부 사이에, 용량 저감부가 형성되어 있는 면 발광형 장치.
  5. 제4항에 있어서,
    상기 용량 저감부는 진성 반도체로 이루어지는 면 발광형 장치.
  6. 제4항에 있어서,
    상기 용량 저감부는 상기 제4 또는 제5 반도체부보다도 저농도 불순물의 반도체로 이루어지는 면 발광형 장치.
  7. 제4항에 있어서,
    상기 제4 반도체부는 GaAs층을 최상면에 포함하고,
    상기 용량 저감부는 AlGaAs층을 포함하는 면 발광형 장치.
  8. 삭제
  9. 삭제
  10. 제1항 또는 제3항에 있어서,
    상기 발광 소자부는 면 발광형 반도체 레이저로서 기능하고,
    상기 제1 반도체부는 제1 미러로서 기능하고,
    상기 제3 반도체부는 제2 미러로서 기능하는 면 발광형 장치.
  11. 삭제
  12. 삭제
  13. (a) 기판의 상방에, 제1 도전형으로 이루어지는 제1 반도체층과, 활성층으로서 기능하는 제2 반도체층과, 제2 도전형으로 이루어지는 제3 반도체층과, 제1 도전형으로 이루어지는 제4 반도체층을 형성하는 공정,
    (b) 적어도 상기 제3 및 제4 반도체층을 패터닝함으로써, 상기 기판의 상방에 상기 기판측으로부터 배치된, 제1 도전형으로 이루어지는 제1 반도체부, 활성층으로서 기능하는 제2 반도체부, 및 제2 도전형으로 이루어지는 제3 반도체부를 포함하는 발광 소자부와, 상기 기판의 상방에 상기 기판측으로부터 배치된, 상기 제1 반도체부와 동일한 조성으로 이루어지는 제1 지지부, 상기 제2 반도체부와 동일한 조성으로 이루어지는 제2 지지부, 제2 도전형으로 이루어지는 제4 반도체부, 및 제1 도전형으로 이루어지는 제5 반도체부를 포함하는 정류 소자부를 형성하는 공정,
    (c) 상기 발광 소자부를 구동하는 제1 및 제2 전극을 형성하는 공정,
    (d) 상기 제4 및 제5 반도체부를, 상기 제1 및 제2 전극 사이에서, 상기 발광 소자부와는 역방향의 정류 작용을 갖는 방향으로 병렬 접속하는 공정
    을 포함하는 면 발광형 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (a) 공정에서, 상기 제3 및 제4 반도체층 사이에, 용량 저감층을 형성하는 것을 더 포함하고,
    상기 (b) 공정에서, 상기 용량 저감층을 패터닝함으로써, 상기 제4 및 제5 반도체부 사이에, 용량 저감부를 형성하는 것을 더 포함하는 면 발광형 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 제3 반도체층은 GaAs층을 최상면에 포함하고,
    상기 용량 저감층은 AlGaAs층을 포함하고,
    상기 (b) 공정에서, 상기 용량 저감층을 웨트 에칭에 의해서 패터닝하는 면 발광형 장치의 제조 방법.
  16. 삭제
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