KR100740394B1 - 캐패시턴스 측정 장치 및 센서 어레이 - Google Patents

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Abstract

예를 들면, "터치 스크린" 기능을 제공하기 위해 액티브 매트릭스 액정 디스플레이의 화소 캐패시턴스에 있어서의 변화를 측정하는 캐패시턴스 측정 장치가 제공된다. 상기 장치는 서로 다른 캐패시턴스를 나타내는 복수의 상태를 갖는 캐패시터 네트워크를 포함한다. 센스 증폭기는 측정되는 캐패시턴스와 네트워크의 캐패시턴스를 비교하고, 비교기는 측정되는 캐패시턴스가 네트워크의 캐패시턴스보다 큰지 작은지를 나타내는 출력을 공급한다. 제어 회로는, 네트워크의 상태를 통해 네트워크를 스위치시켜, 측정되는 캐패시턴스에 인접하는 캐패시턴스를 제공하는 네트워크의 상태를 선택하기 위해 비교기의 출력을 감시한다. 네트워크에 의해 공급된 캐패시턴스에 대응하는 디지털 측정은 출력에 공급되어 측정되는 캐패시턴스의 측정을 제공한다.
센스 증폭기, 캐패시터 네트워크, 비교기, 제어 회로, 메모리

Description

캐패시턴스 측정 장치 및 센서 어레이{APPARATUS FOR MEASURING A CAPACITANCE AND SENSOR ARRAY}
도 1은 본 발명의 일 실시예를 구성하는 액티브 매트릭스 디스플레이 및 센서 배치의 개략적 블록도.
도 2는 본 발명의 일 실시예를 구성하고, 도 1의 배치 내에서 사용되는 캐패시턴스 측정 장치의 블록 회로도.
도 3은 도 2의 장치의 동작을 도시하는 플로우도.
도 4는 캐패시터 네트워크를 보다 상세하게 도시하는, 도 2와 유사한 회로도.
도 5는 변형된 캐패시터 네트워크를 도시하는, 도 4와 유사한 회로도.
도 6은 도 2에 도시된 센스 증폭기(앰프)를 도시하는 회로도.
도 7은 도 2에 도시된 비교기를 도시하는 회로도.
도 8은 도 2에 도시된 제어 로직 내에서 사용되는 카운터의 블록 회로도.
도 9는 도 2에 도시된 제어 로직 내에서 사용되는 축차 근사(successive approximation) 레지스터의 블록 회로도.
도 10은 변형을 도시하는 도 2와 유사한 도면.
도 11은 도 10에 도시된 장치의 동작을 도시하는 플로우도.
도 12는 본 발명의 일 실시예를 구성하는 센서 어레이의 개략적 블록도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 센스 증폭기
31 : 캐패시터 네트워크
32 : 비교기
33 : 제어 회로(로직)
80 : 메모리
본 발명은 캐패시턴스 측정 장치에 관한 것이다. 그와 같은 장치는, 예를 들면, 캐패시턴스의 하나의 단자가 이용 가능하거나, 혹은 액세스 가능한 경우, 및 이 예가, 액티브 매트릭스 액정 디스플레이 내에서의, 화소 캐패시턴스, 및 데이터선 혹은 "소스"선 캐패시턴스의 측정인 경우에 사용될 수 있다. 본 발명은, 또한, 예를 들면 액티브 매트릭스 디스플레이의 형상에서, 1개 이상의 그와 같은 측정 장치를 포함하는 센서 어레이에 관한 것이다.
액티브 매트릭스 액정 디스플레이(AMLCD)는, 입력 기능을 요구하는 제품 내에서 사용될 수 있다. 예를 들면, 휴대 전화 및 휴대 정보 단말기(PDA)는, AMLCD 상에서 유저에게 정보를 표시하고, 전화 키패드로부터와 같이, 유저로부터의 입력을 요구한다. 역사적으로, 센서 기능성은, 디스플레이 모듈에 여분의 부품을 추가 함으로써 달성되어 왔다. 예를 들면, 터치 입력을 달성하기 위한 종래 수단은, 디스플레이의 정면에 여분의 부품을 추가해야만 하였다.
US6,028,581은, 터치 혹은 화상 입력을 받아들이기 위해 사용될 수 있는 집적 센서를 갖는 AMLCD를 개시한다. 센서 기능성은, 각 화소 내의 포토다이오드의 내장을 통해 달성된다. 이 디스플레이는 코스트 및 실행의 이점, 예를 들면 추가의 층이 요구되지 않는다고 하는 이점을 갖지만, 이들 이점은, 저감된 화소 필(fill) 팩터, 및 각 화소에서 추가 TFT, 포토다이오드, 마이크로 렌즈 및 포토다이오드를 위한 여분의 제어선을 포함해야만 한다고 하는 액티브 매트릭스 디자인의 복잡성에 의해 상쇄된다. 또한, 이 디스플레이는, "패널 상"에 아날로그-디지털 변환기를 포함하지 않고, 그 때문에 디스플레이 인터페이스의 코스트 및 복잡성을 증가시킨다.
JP5-250093은, 터치 입력을 받아들이기 위해 사용될 수 있는, 집적된 좌표 검지 장치를 갖는 AMLCD를 개시하고 있다. 위치 정보는, 디스플레이 상이 터치되었을 때에 화소의 하부의 상태를 변화시키는 전압을 생성하는 펜의 사용을 통해, 액티브 매트릭스에 입력된다. 이 시스템은 액티브 매트릭스에의 실질적인 변경을 요구하지 않으며, 그로 인한 화질의 저하를 수반하지는 않지만, 특정한 "액티브" 펜의 사용은 바람직하지는 않다.
EP1455264는, 매트릭스에의 실질적인 변경, 및 여분의 부품을 갖지 않는 입력 수단으로서, 액티브 매트릭스의 이용이 가능한 집적 센서를 구비한 AMLCD를 개시하고 있다. 센서 회로는, 디스플레이 기판 상에 집적되며, 디스플레이 소스선에 접속된다. 그와 같은 센서 회로는, 차지(charge) 트랜스퍼 증폭기 및 차지 재분배 아날로그-디지털 변환기(ADC)를 포함할 수 있다. 이들 회로는, 적정한 구동 파형의 응용에서, 디스플레이 내의 각 화소의 상태를 측정하기 위해 배치된다. 특히, 차지 트랜스퍼 증폭기는, 유저가 디스플레이를 눌러, 액정 셀 갭을 변화시켰을 때에 변화되는 화소 캐패시턴스를 측정하기 위해 사용된다. 증폭기는, 화소 캐패시턴스(그것이 접속하는 소스선의 기생 캐패시턴스를 가함)를 더미 캐패시터와 비교하고, 이 캐패시턴스 상위에 대응하는 전압을 출력함으로써, 동작한다. 이 전압은, ADC에 의해 디지털 출력으로 변환된다.
이 배치의 불리한 점은, 증폭기의 출력이, 소스선, 더미 캐패시터 및 TFT에서의, 이상과 비교하여 범위와 정확함의 저감으로 유도하는 프로세스 변화에 대하여 민감하다는 것이다. 또한, 과도한 프로세스 변화는 증폭기 출력의 영속적인 포화를 유도할 수 있기 때문에, 집적 센서 회로의 상태 악화의 결과로 된다. 그와 같은 프로세스 변화의 영향은, 센스 증폭기의 범위를 증가시키기 위한 회로 설계 파라미터를 최적화함으로써 완화할 수 있다. 그러나, 이것은, 정확함의 손실의 희생 하에서만 달성될 수 있다.
본 발명의 제1 국면에 따라, 캐패시턴스를 측정하는 장치가 제공되며, 그 장치는, 각각 서로 다른 캐패시턴스를 나타내는 복수의 상태를 갖는 캐패시터 네트워크와, 측정되는 캐패시턴스를 상기 네트워크의 캐패시턴스와 비교하고, 그 측정되 는 캐패시턴스가 상기 네트워크의 캐패시턴스보다 큰지 작은지를 나타내는 출력을 제공하는 센스 증폭기와, 상기 센스 증폭기의 출력에 응답하여, 상기 네트워크의 상태 중에서 선택하고, 상기 네트워크가 상기 측정되는 캐패시턴스에 인접하는 캐패시턴스를 갖는 상태에 대응하는 디지털 측정 출력을 공급하는 제어 회로를 구비한다.
센스 증폭기는 측정 사이클을 갖고, 그 측정 사이클은, 상기 측정되는 캐패시턴스 및 상기 캐패시터 네트워크를 동일 전압으로 충전하고, 그 측정되는 캐패시턴스 내 및 그 캐패시터 네트워크 내의 차지(charge)를 동일량만큼 변화시키며, 상기 측정되는 캐패시턴스의 전압과 상기 캐패시터 네트워크의 전압을 비교하는 것을 포함한다. 센스 증폭기는, 차지 트랜스퍼 증폭기를 구비할 수 있다.
캐패시터 네트워크는, 각각, 전자 스위치를 통해 병렬로 접속 가능한 복수의 캐패시터를 구비할 수 있다. 복수의 캐패시터는, 바이너리로 가중치 부여된(binary-weighted) 캐패시턴스를 갖는다. 캐패시터 네트워크는 영속적으로 접속된 캐패시터를 더 구비할 수 있다.
상기 장치는, 센스 증폭기의 출력에 접속된 전압 비교기를 구비할 수 있다. 전압 비교기는, 다이내믹 래치를 구비할 수 있다.
상기 장치는, 교정 동작 페이즈 동안 제어 회로로부터의 교정값을 저장하고, 측정 동작 페이즈의 개시시에 교정값을 캐패시터 네트워크에 제공하는 메모리를 구비할 수 있다.
제어 회로는, 그 출력이 캐패시터 네트워크의 상태를 선택하도록 배치된 카 운터를 구비할 수 있다. 카운터는, 센스 증폭기의 출력이 상태를 변화시킬 때까지, 캐패시턴스를 통해 단조롭게 카운트하도록 배치될 수 있다.
제어 회로는, 그 출력이 캐패시터 네트워크의 상태를 선택하도록 배치된 축차 근사(successive approximation) 레지스터를 구비할 수 있다.
본 발명의 제2 국면에 따라, 센서 어레이가 제공된다. 그 센서 어레이는, 센서 소자의 어레이로서, 센서 소자의 각각이, 캐패시터를 형성하기 위해 위에 중첩하는 재료와 협동하기 위한 전극을 포함하는, 어레이와, 본 발명의 제1 국면에 따르는 적어도 하나의 장치와, 전극을 적어도 하나의 장치에 접속하기 위한 스위칭 네트워크를 구비한다.
상기 네트워크는 전극을 동시에 각 장치에 접속하도록 배치될 수 있다.
상기 네트워크는 액티브 매트릭스를 구비할 수 있다. 상기 어레이는: 센서 소자가 행과 열로 배치된 화소를 구비하고, 상기 화소 각각은 표시되는 화상 데이터를 수신하기 위한 디스플레이 데이터 입력과, 그 데이터 입력으로부터의 화상 데이터의 입력을 인에이블로 하기 위한 스캔 입력을 갖고, 각 열의 화소의 데이터 입력은 각각 열 데이터선에 접속되며, 각 행의 화소의 스캔 입력은 각각 행 스캔선에 접속되는 액티브 매트릭스 디스플레이와; 상기 열 데이터선에 데이터 신호를 공급하는 데이터 신호 생성기와; 상기 행 스캔선에 스캔 신호를 공급하는 스캔 신호 생성기와; 상기 열 데이터선에 접속되며, 외부 자극에 응답하여 그 디스플레이 화소에 의해 및 그 중에서 생성된 센서 신호에 응답하는 출력 배치로서, 데이터선 캐패시턴스 및 화소 캐패시턴스를 측정하는 적어도 하나의 장치를 구비하는 출력 배치 를 구비한다.
상기 어레이는, 데이터 신호 생성기, 스캔 신호 생성기, 출력 배치 및 상기 어레이의 전자 부품이, 그 위에 집적되는 디스플레이 기판을 구비할 수 있다.
각 화소는, 화상 생성 소자 및 전자 스위치를 구비할 수 있다. 각 화상 생성 소자는 액정 소자를 구비할 수 있다.
각 장치는 외부적인 자극없이, 주기적으로 상기 교정 페이즈를 실행하도록 배치될 수 있다. 각 장치는, 적어도 그 어레이의 스위치 온 시에서, 교정 페이즈를 실행하도록 배치될 수 있다.
이와 같이, 종래의 배치와 비교하여, 복잡성, 사이즈, 및 전력 소비가 저멸된 배치의 제공이 가능하게 된다. 또한, 성능에 있어서 상당한 개선이 얻어질 수 있다. 예를 들면, 프로세스 변화의 영향은, 그 변화보다 강한 배치를 제공하기 때문에, 저감된다.
본 발명은, 첨부의 도면을 참조하여, 예시적으로 또한 기재된다.
<실시예>
모든 도면을 통해, 동일한 숫자는 동일한 부품을 나타낸다.
액티브 매트릭스 액정 디스플레이 및 센서 장치는, 참조 부호 1로 도식적으로 나타내어지는 디스플레이 기판 상에 형성되며, 타이밍 및 제어 회로(2)를 구비하고, 이 타이밍 및 제어 회로(2)는, 표시되는 화상 데이터와 함께, 타이밍 신호 및 제어 신호를 수신하기 위한 입력(3)에 접속된다. 이 회로(2)는 적정한 신호를, 디스플레이 소스 드라이버(4)의 형식으로 데이터 신호 생성기에, 게이트 드라이버 (5)의 형식으로 스캔 신호 생성기에 공급한다. 드라이버(4) 및 드라이버(5)는, 표준 타입 또는 종래 타입과 같은 적절한 타입일 수 있으며, 더 설명하지는 않는다.
디스플레이 소스 드라이버(4)는 많은 출력을 갖고, 이 출력은 많은 매트릭스 열 전극에 접속되지만 분리가능하며, 이 전극은, 참조 부호 6으로 나타내어지는 화소(픽셀)의 액티브 매트릭스용의 열 데이터선으로서 동작한다. 이 디스플레이 소스 드라이버 출력은, 예를 들면, 드라이버가 제어 회로(2)에 의해 인에이블되는 경우에, 데이터선에만 접속될 수 있다. 열 전극은, 액티브 매트릭스(6)의 높이 방향으로 신장하고, 각각이 화소의 각각의 열의 데이터 입력에 접속된다. 마찬가지로, 드라이버(5)는 행 전극에 접속되는 많은 출력을 갖고, 이 전극은 매트릭스(6)의 폭 방향으로 신장한다. 각 행 전극은, 행 스캔선으로서 동작하고, 각각의 행의 화소의 스캔 입력에 접속된다.
하나의 화소는, 더 상세하게 참조 부호 10으로 나타내어지며, 표준적인 액티브 매트릭스 액정 타입이다. 이 화소(10)는, 폴리실리콘 박막 트랜지스터의 형식의 전자 스위치(11)를 구비하고, 그 트랜지스터의 소스는 열 전극(12)에 접속되며, 그 게이트는 행 전극(13)에 접속되고, 그 드레인은, 액정 화소 화상 생성 소자(14) 및 병렬 스토리지 캐패시터(15)에 접속된다.
도 1은 다양한 부분의 배치의 물리적인 레이아웃을 도식적으로 나타낸다. 전자 부품 모두가, 매트릭스(6)의 상단을 따라 배치되는 디스플레이 소스 드라이버(4), 및 매트릭스(6)의 좌단을 따라 배치된 게이트 드라이버(5)와 함께 디스플레이 기판(1) 상에 조립된다. 이 드라이버(4) 및 드라이버(5) 및 매트릭스(6) 및 이들 의 상대적인 배치는 표준형 또는 종래형이다.
이 배치는 출력 배치(19)를 더 구비하고, 이 출력 배치(19)는, 매트릭스(6)의 하단을 따라 배치된다. 이 배치(19)는 복수의 캐패시턴스 측정 장치 또는 시스템(20)을 구비하고, 이 시스템(20)은, 회로(2)로부터의 제어 신호에 의해 제어, 예를 들면, 인에이블되고, 그 입력은 각각의 열 전극에 접속된다. 장치(20)의 출력은 멀티플렉서(21)에 공급되며, 이 멀티플렉서(21)는, 이 배치의 센스 출력(23)에 출력 신호를 공급한다.
행 및 열의 기준은, 수평 행 및 수직 열에 제한되도록 의도되어 있지 않지만, 그 대신에, 화상 데이터가 행마다 입력되는 공지된 표준 방법을 언급한다. 디스플레이 중에서는, 화소 행은 통상 수평 방향으로, 화소 열은 수직 방향으로 배치되지만, 이것은 중요하지 않으며, 행은, 예를 들면, 수평 방향으로 배치되는 열과 마찬가지로 수직 방향으로 배치될 수 있다.
사용시에, 디스플레이하기 위한 화상 데이터는, 어느 하나의 적절한 소스에 의해, 배치의 입력(3)에 공급되며, 드라이버(4, 5)의 동작에 따라, 액티브 매트릭스(6)에 의해 표시된다. 예를 들면, 디스플레이가 행마다 리프레시되는 전형적인 배치에서는, 화소 화상 데이터는, 각 프레임 리프레시 사이클의 개시를 나타내는 프레임 동기 펄스와 함께 화상 프레임으로서, 직렬적으로 공급된다. 화소 화상 데이터는, 디스플레이 소스 드라이버(4) 내에서 연속적으로 입력되며, 적정한 행의 화소에 저장되도록 화상 데이터를 인에이블하기 위해, 스캔 신호가 적정한 행 전극에 공급된다. 이와 같이, 매트릭스(6)의 화소 행은, 게이트 드라이버(5)와 동시에 행에서 리프레시되며, 이 게이트 드라이버(5)는, 프레임 리프레시 사이클이 완료된 경우에는, 상단 행에서 개시하고, 하단 행에서 종료할 때에, 행에 스캔 신호를 공급하는 경우가 많다.
이 동작 모드에서는, 각 디스플레이 프레임은 리프레시 부분을 포함하되, 이 리프레시 부분 중에, 디스플레이 데이터를 사용하여 한번에 한 행씩 행 화소의 매트릭스(6)를 리프레시한 후 수직 블랭킹 기간이 이어진다. 디스플레이 프레임 기간의 마지막에, 센서 프레임 동기 펄스가 공급되어, 센서 프레임 또는 이 장치의 센스 페이즈(phase)를 형성하는 센서 기간을 개시한다.
센스 페이즈 동안, 디스플레이 소스 드라이버(4)의 출력은, 열 전극으로부터 절연되어 있으며, 장치(20)는 회로(2)에 의해 인에이블된다. 게이트 드라이버(5)는 재차, 매트릭스(6)의 상단으로부터 하단까지를 연속하여 행 전극의 하나를 일시로 스캔하고, 멀티플렉서(21)를 통해 장치(20)에 의해 공급된 신호를 출력한다.
디스플레이 페이즈 동안에는, 화소(10)가 리프레시되는 경우, 게이트 드라이버(5)가 스캔 신호를 행 전극(13)에 공급하고, 이 신호에 의해 박막 트랜지스터(11)가 온으로 된다. 이 디스플레이 소스 드라이버(4)는 동시에, 화상 생성 소자의 원하는 시각 상태를 나타내는 전압을 열 전극(12)에 공급하고, 원하는 화상 발생을 결정하기 위한 전하가, 열 전극(12)으로부터 스토리지 캐패시터(16) 및 화상 생성 액정 소자(14)에 전송되며, 화상 생성 액정 소자(14)는 캐패시터와 같이 동작한다. 소자(14)에 걸리는 전압은, 이것에 주지의 방법에 의해 원하는 화상 그레이 레벨(imgae grey level)을 표시한다. 액정 화소 화상 생성 소자(14)는 시각적으로 가변 가능 영역을 갖고, 이 영역은 디스플레이 동작을 발생한다.
참조 부호 10으로 예시되는 표준적인 디스플레이 화소는, 어떠한 실질적인 수정을 필요로 하지 않고, 외부 자극을 감지하도록 사용될 수 있다. 예를 들면, 각 디스플레이 화소는, 터치 입력을 검출하도록 사용될 수 있고, 이것은, T. Tanaka 등에 의한 "Entry of Data and Command for an LCD Direct Touch : An Integrated LCD Panel"(SID 1986)에 기재되어 있다. LCD 부품의 글래스 플레이트의 상단에 공급되는 압력이, 압력이 공급된 범위의 주변 액정 내에 변형을 발생시킨다. 이 변형에 의해, 액정 소자(14)의 캐패시턴스에 검출 가능한 변화가 발생한다. 캐패시턴스의 변화는, 액정 소자(14)의 시각 가변 영역에 따라 그 내에서 생성되는 신호를 나타낸다.
센스 페이즈 동안에는, 화소(10)를 포함하는 행이, 행 전극(13) 상의 드라이버(5)로부터의 스캔 신호에 의해 인에이블되는 경우, 캐패시터(15)와 함께 소자(14)는, 트랜지스터(11)에 의해 열 전극(12)에 접속된다. 따라서, 외부 자극의 결과로서의 화소의 캐패시턴스 중 어느 하나의 변화가, 열 전극(12)에 접속된 장치(20) 중의 하나에 이용 가능하게 되며, 외부 자극에 의해 변화된 캐패시턴스는, 장치(20)에 의해 디지털값으로 변환된다.
동작 사이클은, 디스플레이 데이터의 다음 프레임으로 디스플레이의 리프레시를 개시하는 프레임 동기 펄스로부터 개시하여 반복된다. 이 디스플레이 프레임 시간은, 센서 프레임 시간과 동일할 수도 있고, 동일하지 않을 수도 있다.
이 센서 프레임은, 선행하는 디스플레이 프레임의 수직 블랭킹 기간 후에 발 생하는 것으로서 기재되었지만, 이 센서 프레임은, 또한, 다른 시간, 예를 들면, 디스플레이 프레임의 블랭킹 기간 내에 발생할 수 있다. 모든 행은, 센서 프레임 동안 센서 데이터에 대하여 스캔될 수 있다. 또한, 화소 행의 서로 다른 적절한 서브 세트가 복수의 프레임 각각의 사이에서 스캔될 수 있으며, 그 결과 전체의 매트릭스는 복수의 디스플레이 프레임 기간에 걸쳐 센서 데이터에 대하여 스캔된다. 예를 들면, 센서 데이터에 대하여 스캔된 행 수는, 디스플레이 프레임율에 의존할 수 있으며, 스캔된 행 패턴은, 타이밍 및 제어 회로(2) 내의 소프트웨어에 의해 결정될 수 있다. 이러한 배치는, 센서 프레임 내의 전체 매트릭스의 스캐닝과 비교하여, 표시된 화상의 질의 향상을 제공하도록 사용될 수 있으며, 디스플레이가, 감지 기능을 제공하지 않는 종래형 디스플레이와 동일한 정도의 높은 프레임 레이트를 유지하는 것을 가능하게 할 수 있다. 명세서 내에서 사용되는 용어 "적절한 부분 집합(proper subset)"은, 전체 집합 중의 부분 집합으로서 정의되며, 공집합 및 전체 집합인 경우는 제외된다.
캐패시턴스 측정 장치는, 도 2에서 보다 상세히 예시되며, 센스 증폭기(30), 캐패시터 네트워크(31), 비교기(32), 및 제어 로직(33)을 구비한다. 센스 증폭기(30) 및 제어 로직(33)은 회로(2)로부터의 제어 신호 또는 회로(2)로부터 수신된 신호에서 생성된 제어 신호를 수신한다. 제어 로직(33)은 디지털 출력(34)에서, 측정된 캐패시턴스를 나타내는 병렬 디지털 출력 신호를 공급한다.
캐패시터 네트워크(31)는, 제어 로직(33)으로부터의 적절한 제어 신호의 적용 시에, 복수의 상태 X 중의 하나를 얻도록 배치된다. 캐패시터 네트워크(31)의 각 상태 x는, 서로 다른 출력 캐패시턴스 CNet.x를 제공한다. 이 네트워크는, CNet.x+1>CNet.x로 되도록 배치될 수 있다.
센스 증폭기(30)는, 2개의 입력을 갖는다. 제1 입력은, 캐패시터 네트워크의 출력(이것은, 캐패시턴스 CNet.x를 제공함)에 접속된다. 제2 입력은, 측정되는 구성 소자(이것은, 캐패시턴스 CMeas를 제공함)에 접속된다. 센스 증폭기(30)에 적절한 제어 신호를 제공하였을 때, 이 증폭기는 하나의 동작 사이클이 적어도 대기 페이즈를 포함하는 복수의 페이즈로 구성되도록 사이클로 동작한다. 이 증폭기(30)는 또한, 2개의 출력 전압 신호(VA, VB)를 생성하도록 배치되며, CNet.x<CMeas인 경우, 대기 페이즈 동안에는 VA>VB로 된다. 반대로, CNet.x>CMeas인 경우, 대기 페이즈 동안에는 VB>VA로 된다
비교기(32)는 예를 들면 다음의 수학식과 같이 되도록, 센스 증폭기 출력 VB 및 VA의 상대 진폭에 대응하는 디지털 신호를 출력하도록 배치된다:
VA>VB=0
VA<VB=1.
제어 로직(33)은, 캐패시터 출력이 상태를 변경하면, 캐패시터 네트워크의 값에 대응하는 바이너리 수가 출력되도록 배치된다.
상기 시스템에 의해 실행되는 캐패시턴스 측정 시퀀스는 도 3에 예시되며, 단계(40)에서 개시한다. 캐패시터 네트워크는, 단계(41)에서 제1 상태로 설정되며, 비교기 출력은 로우(low)로 설정되고, 제어 로직은 리세트된다. 이 제1 상태에서, 캐패시터 네트워크는, 측정되는 캐패시턴스 CMeas보다 형식적으로 작은 캐패시턴스 CNet.1을 증폭기에 제공하도록 배치된다.
센스 증폭기(30)는, 다음으로, 제1 동작 사이클을 통해 동작한다(단계 42). 이 제1 사이클 CNet .1>CMeas 동안에, VB>VA(43)가 되도록 대기 페이즈 중에 증폭기(30)가 출력 전압을 생성하는 경우에는, 비교기 출력은 하이(high) 상태로 변화되고 변환이 완료되지만 오차가 있다. 제어 로직(33)은, "범위 외"를 나타내는 오류 코드를 출력하도록(단계 44) 배치될 수 있으며, 동작은 단계45에서 종료한다.
이 제1 사이클 CNet.1<CMeas 동안에, VA>VB이도록, 증폭기(30)가 대기 페이즈 중에 출력 전압을 생성하는 경우, 비교기 출력은 로우를 유지하고, 제어 로직(33)은 캐패시터 네트워크를 제2 상태로 상태를 절환하도록 배치된다(단계 46). 제2 상태 CNet .2의 캐패시터 네트워크에 의해 제공되는 캐패시턴스는, 제1 상태 CNet.1에서 제공되는 캐패시턴스보다 크다. 동작 증폭기 사이클은, 다음에, 단계(47)에서 반복된다.
캐패시터 네트워크가 상태 x인 제x 센스 증폭기 동작 사이클마다, CNet.x>CMeas인 경우, 증폭기(30)는, VB>VA(48)가 되도록 대기 페이즈 중에 출력 전압을 생성하고, 비교기 출력은 하이로 상태 변경되며, 제어 로직(33)은 캐패시터 네트워크(31) 에 값에 대응하는 바이너리 수를 출력한다(단계 49). 이 캐패시턴스 측정 시퀀스는 완료된다.
제x 사이클 CNet.x<CMeas 중에, 증폭기(30)는, VA>VB이도록 대기 페이즈 중에 출력 전압을 생성하고, 비교기 출력은 로우를 유지하며, 제어 로직(33)은 캐패시터 네트워크(31)의 상태를 제(x+1)th 상태로 절환하도록 배치된다. 제(x+1)th 상태의 캐패시터 네트워크에 의해 제공되는 캐패시턴스 CNet .x+1은, 제xth 상태에서 제공되는 캐패시턴스 CNet .x보다 크다. 증폭기 동작 사이클은 계속해서 반복된다.
제xth 센스 증폭기 대기 페이즈 동안에(단계 50), 캐패시터 출력이 로우를 유지하는 경우, 캐패시턴스 측정은 오차는 있지만 완전하다고 간주된다. 이 제어 로직은, "범위 외"를 나타내는 오류 코드를 출력하도록(단계 51) 배치될 수 있다.
이 시스템은, (EP1455264에 기재되는 아날로그 동작의 경우의 진폭과는 반대로) 중요한 전압차(VA-VB)의 사인(sign)만을 나타내기 때문에, "의사 디지털(pseudo-digital)"로서 기재될 수 있다. 비교기(32)는, 제어 로직(33)에 의해 사용되는 단일 비트로 이 사인을 변환한다. 상술한 바와 같이, 캐패시턴스 측정을 달성하기 위해 다중 "의사 디지털" 캐패시턴스 비교를 실행함으로써, 복잡함을 줄이는 것이 가능하며, 따라서 종래 기술에 비해 시스템 전체의 사이즈 및 전력의 소비도 줄일 수 있다. 예를 들면, 비교기 설계의 구속은, 아날로그 동작의 경우와 비교하여 감소할 수 있다.
프로세스 변화의 영향은 정확성의 손실없이 동작 범위를 증가시킴으로써 저감된다. 이 시스템의 정확성은, 캐패시터 네트워크(31)의 2개의 인접 상태 사이에서 확실하게 정의될 수 있는 캐패시턴스 중의 최소 차에 의해서만 제한된다.
캐패시턴스 측정 장치(20)는, 디스플레이 스크린을 터치함으로써 발생하는 화소 캐패시턴스 내의 변화를 검출하기 위해 액티브 매트릭스 액정 디스플레이의 패널 상에 사용되도록 예시되지만, 이 장치(20)는, 캐패시턴스를 측정하는 데 적합한 어느 하나의 다른 적용에서도 사용될 수 있다. 이 장치(20)는, 상세하게는, 상기된 AMLCD의 경우와 같이, 캐패시턴스의 단지 하나의 단자만을 액세스 가능한 상황에서, 캐패시턴스를 측정하는 데 유효하다.
도 1에 도시한 디스플레이는, 액티브 매트릭스의 각 데이터선(12)용으로 각각의 캐패시턴스 측정 장치(20)를 갖는다. 그러나, 몇개의 캐피시턴스 측정 장치(20)가 몇개의 데이터선(12)에 각각의 멀티플렉서를 개재하여 접속되어 있으면서, 데이터선(12)의 수보다 적은 캐패시턴스 측정 장치(20)를 갖는 것이 가능하다.
도 4는 캐패시터 네트워크(31)의 예를 도시한다. 이 예에서는, 네트워크(31)는, (N+1)개의 캐패시터(C0, …, CN) 및 (N+1)개의 전자 스위치(SW0, …, SWN)를, 예를 들면, 트랜스미션 게이트의 형식으로 구비한다. 제어 로직(33)은, 최하위 비트가 S0인 바이너리 수를 나타내는 (N+1)개의 비트 신호(S0, …, SN)를 공급한다. 캐패시터(C0, …, CN)가 임의의 조합에서 병렬로 절환 가능하도록 각 비트는 스위치 중 각각의 1개를 제어한다. 각 캐패시터 C1 캐패시턴스는, 2iC와 동일하고, 여기서 C는 제어 로직 출력의 최하위 비트(S0)에 의해 절환되는 최소 캐패시터 C0의 값이다. 따라서, 네트워크(31)는 바이너리로 가중치 부여된 절환 캐패시터 네트워크를 구비한다.
도 4에 도시한 장치(20)의 분해능(resolution)은, 최소 캐패시터(C0)의 값 C와 동일하다. 동작 중, 제어 로직(33)은, 0을 나타내는 수로부터 증가하여 최대값까지 비트 S0, …, SN에 의해 나타내어지는 바이너리 수로 진행하고, 그 결과, 캐패시터 네트워크(31)에 의해 나타내어지는 캐패시턴스는, C의 스텝에서, 모든 캐패시터가 접속되어 있지 않은 0부터, 캐패시터 C0, …, CN의 모두가 병렬로 접속되어 있는 최대값까지 증가한다. 네트워크(31)의 캐패시턴스는, 센스 증폭기(30)의 출력 전압 VA와 VB의 차가 극성이 변경될 때까지 증가하고, 이러한 극성이 변경되는 포인트에서, 측정되어야 할 캐패시턴스의 측정이 완료되며, 제어 로직(33)은 디지털 출력(34)에서 비트 S0, …, SN의 현재의 상태에 의해 나타내어지는 수 또는 디지털 출력(34)에서 이 함수인 수를 출력한다.
캐패시터 네트워크(31)는 바이너리로 가중치 부여된 것으로서 나타내었지만, 다른 예서는 논-바이너리(non-binary)로 가중치를 부여하여, 예를 들면, 정의된 비선형 응답을 생성할 수 있다.
높은 분해능을 달성하기 위해, 캐패시터(C0, …, CN)의 상대적으로 많은 수가 필요로 된다. 따라서, 캐패시터 네트워크(31) 및 제어 로직(33)은 기판(1)의 실질적인 영역을 필요로 한다. 또한, 제어 로직의 복잡성은, 캐패시터 네트워크(31) 중의 캐패시터의 수에 관계된다. 또한, 각 측정을 달성하는 데 걸리는 시간은, 도 4에 도시한 예에서의 네트워크(31) 중의 캐패시터의 수에 의존한다.
도 5는 캐패시터 네트워크(31)의 다른 예로서, 이것은, 바이너리 가중치 부여된 절환 캐패시터 배치가, 기준 캐패시터(CR)에 의해 영속적으로 병렬로 접속된다고 하는 점에서, 도 4에 도시한 것과는 상위하다. 바람직하게는, 캐패시터(CR)의 캐패시턴스(Cref)는, 제어 로직 출력의 최하위 비트 S0에 의해 제어된 캐패시터(C0)의 적어도 값 C에 의해 측정되는 캐패시턴스의 최소 기대값보다 작아지도록 선택된다. 예를 들면, 장치(20)가 AMLCD의 일부분을 형성하고, "터치 스크린" 기능을 제공하기 위해 화소 캐패시턴스 내의 변화를 판정하기 위해 사용되는 경우에는, 측정되는 캐패시턴스의 최소값은, 화소의 캐패시턴스의 최소 기대값에 데이터선의 캐패시턴스의 최소 기대값과 장치(20)의 입력에의 다른 접속 소자의 캐패시턴스의 최소 기대값을 더한 것이다. 이 최소 기대 캐패시턴스는, 제조 중의 프로세스 변화, 미스매칭(mismatching), 온도 영향, 및 측정에 제공될 수 있는 최소 캐패시턴스의 다른 영향을 고려에 넣어야만 한다.
도 5의 장치(20)는, 도 4의 장치(20)와 실질적으로 동일한 방법으로 동작한다. 그러나, 측정되는 캐패시턴스와 캐패시터 네트워크(31)에 의해 제공되는 캐패 시턴스의 비교는, 제로의 캐패시턴스 또는 최소의 캐패시턴스(C)로부터 시작하는 것이 아니라, 기준 캐패시터(CR)의 캐패시턴스(Cref)로부터 시작한다. 따라서, 동일한 분해능에 대해서, 적은 캐패시터 및 스위치를 갖는, 보다 작은 절환 캐패시터 네트워크가 사용될 수 있어, 각 측정은 보다 적은 시간만 필요로 한다. 반대로, 절환 네트워크의 최소 캐패시턴스(C)는 감소되어 보다 높은 분해능을 달성할 수 있다. 따라서, 분해능이 고도화될 수 있으며, 및/또는 도 4에 도시한 장치와 비교하여, 시스템의 복잡함, 기판 영역 및 측정 시간이 감소될 수 있다.
도 6은 차지 트랜스퍼 증폭기로서 구현화된 센스 증폭기(30)의 예를 도시한다. 차지 트랜스퍼 증폭기는, 어느 하나의 적절한 설계일 수 있으며, 그것은 예를 들면, Morimura 등에 의한 "A Novel Sense of Cell Architecture and Sensing Circuits Sheme for Capacitive Fingerprint Sensors"(IEE Journal of Solid-State Circuits, vol 35 no 5, 2000년 5월) 중에 개시된 타입일 수 있다. 차지 증폭기는, 상보적 MOSFET(M1∼M4), 동일한 값을 갖는 캐패시터(55, 56), 동일한 값을 갖는 캐패시터(57, 58)를 구비한다. 트랜지스터(M3 및 M4)는, 전원선(VDD)에 접속된 소스, 프리차지 제어선(PRE)에 함께 접속된 게이트, 노드(N3 및 N4)에 각각 접속된 드레인을 갖는다. 노드(N3 및 N4)는, 센스 증폭기 출력(VA 및 VB)을 공급하고, 캐패시터(55, 56)에 그리고 트랜지스터(M1 및 M2)의 드레인에 각각 접속된다. 트랜지스터 M1 및 M2의 베이스는 노드 N4 및 N3에 각각 접속된다. 트랜지스터(M1 및 M2) 의 소스는, 회로 노드(N1 및 N2)에, 캐패시터(57 및 58)에, 및 측정되는 캐패시턴스 및 캐패시터 네트워크(31)에 각각 접속된다. 캐패시터(57, 58)는 모두 샘플 제어 입력(SAM)에 접속된다.
증폭기(30)의 하나의 동작 사이클은, 3개의 페이즈, 즉, 프리차지, 샘플 및 홀드를 포함한다. 각 페이즈의 동작은 다음과 같다.
프리차지 페이즈에서는, N3 및 N4가 공급 전압 VDD로 프리차지된다. 노드(N1 및 N2)는, VTx가 트랜지스터(Mx)의 쓰레숄드 전압인 트랜지스터(M1 및 M2)를 통해, VDD-VT1 및 VDD-VT2를 각각 생성한다.
샘플 페이즈에서는, 고정된 차지(ΔQ)는, 캐패시터(57, 58)를 통해 N1 및 N2로부터 방전되어, 두개의 노드에서의 전압이 감소한다. CNet<CMeas인 경우에는, N2에서 발생하는 전압 강하(ΔV2)는, ΔV2>ΔV1로 되도록, N1에서의 전압 강하(ΔV1)보다 크게 될 수 있다. 여기서 차지는, N3으로부터 N1로, N4로부터 N2로 전송되기 시작한다. N1에서의 전압은 N2에서의 전압보다 크기 때문에, 트랜지스터(M1)는 M2보다 전도성이 낮고, N3으로부터 N1로의 차지 트랜스퍼 레이트(ΔQ1)는, N4로부터 N2로의 차지 트랜스퍼 레이트(ΔQ2)보다 작게 될 수 있다. 결과로서, 노드(N4)에서의 전압(VB)은, N3에서의 전압 VA보다 빠르게 강하할 수 있어, VB가 강하함에 따라, M1의 게 이트 소스 전압이 VT1에 가깝게 되어, M1이 컷 오프되기 때문에, N3으로부터의 차지 트랜스퍼가 제일 먼저 종료할 수 있다. N3에서의 전압(VA) 및 M2의 게이트가 고정된다. M2의 게이트 전압이 이제 고정되기 때문에, 차지 트랜스퍼는 N4로부터 N2로 계속해서 발생한다. 전송은, M2의 게이트 소스 전압이 VT2와 동일하게 되거나, N2에서의 전압이 N4에서의 전압(VB)과 동일하게 되도록, N2에서의 전압이 상승할 때까지 계속된다.
홀드 페이즈에서는, 노드(N1 내지 N4)에서의 전압이 고정되어, 변환 사이클이 완료된다. CNet<CMeas인 경우, VA>VB로 된다. 마찬가지로, CNet>CMeas인 경우, VA<VB로 된다. 따라서, 차지 트랜스퍼 증폭기(30)는, 전압 변환에 대하여 캐패시턴스를 실행한다.
비교기(32)는, 출력 전압(VA 및 VB) 간의 차의 극성을 디지털 신호로 변환하기 위한 적절한 형태일 수 있다. 적절한 비교기의 일례는 도 7에 도시되며, 다이내믹 래치 회로를 구비한다. 이 회로는 잘 알려져 있으며, 예를 들면, R. Gregorian에 의한 "Introduction to CMOS Op-Amps and Comparators"(Wiley1999) 중에 개시되어 있다.
제어 로직(33)은, (N+1) 비트 바이너리 카운터를 구비할 수 있고, 이러한 카운터의 예가 도 8에 도시된다. 비트 수는 캐패시터 네트워크(31)의 상태 수 X에 의해 결정되며, log2X에 의해 제공된다.
카운터는 (N+1)단을 구비하고, 각 단은, D형 플립플롭 카운터단(예를 들면, 참조 부호 60), D형 플립플롭 래치단(예를 들면, 61)을 구비한다. 래치 플립플롭(예를 들면, 참조 부호 61)은, 비교기(32)로부터 "비교기 출력" 신호를 수신하기 위한 클럭 입력을 갖고, 래치는 장치(20)의 출력(34)에서 디지털 워드 Q<0>, …, Q<N>을 공급한다. 래치 플립플롭(예를 들면, 참조 부호 61과 같음)의 데이터 입력 D는, 카운터 플립플롭(예를 들면, 참조 부호 60과 같음)의 Q 출력에 접속된다.
카운터는, 게이트(예를 들면, 참조 부호 62 및 63과 같음), 카운터의 동작을 제어하기 위한 전자 스위치(예를 들면, 참조 부호 64 및 65와 같음)를 더 구비한다. 게이트(62)는, 카운터를 인에이블하기 위한 인에이블 입력, 클럭 펄스를 수신하기 위한 클럭 입력을 갖고, 이들은, 카운터 플립플롭(예를 들면, 참조 부호 60과 같음)의 클럭 입력에 공급된다. 이러한 형태의 카운터의 동작은 잘 알려져 있으므로 더이상 설명하지 않는다.
제어 로직(33)으로서 도 8에 도시한 카운터의 동작은 다음과 같다.
제어 로직(33)이, 전체 캐패시턴스 측정 시퀀스의 개시 시점에서 리세트되는 경우에는, 카운터는 인에이블되며, 그 출력은 제로로 설정된다. 제1 센스 증폭기 동작 사이클은 여기서 실행된다.
비교기 출력이 제1 센스 증폭기 동작 사이클의 홀드 페이즈 동안 하이인 경우, 카운터는 디스에이블되며, 오차는 있지만 변환이 완료된다. 카운터는, 이 경 우 "범위 외" 오류 신호를 생성하도록 배치될 수 있다.
비교기 출력이 제1 센스 증폭기 동작 사이클의 홀드 페이즈 동안 로우를 유지하는 경우, 카운터는 1카운트만큼 증가한다. 따라서, 캐패시터 네트워크(31)의 상태는 하나의 상태만큼 진행하고, 증가된 캐패시턴스는 센스 증폭기(30)의 입력에 제공된다. 센스 증폭기 동작 사이클이 반복된다.
센스 증폭기의 동작 사이클의 홀드 페이즈마다:
(a) 비교기 출력이 하이인 경우, 카운터는 디스에이블되고 변환이 완료된다. 이 시점에서 카운터 출력으로 고정된 값은 캐패시터 네트워크(31)의 상태에 대응하고, 따라서 캐패시턴스의 그 값이 측정된다;
(b) 비교기 출력이 로우인 경우, 카운터는 값을 증가시키고, 센스 증폭기 동작 사이클이 반복된다.
캐패시터 네트워크의 최종적인 상태에 도달하고, 비교기 출력이 대응하는 센스 증폭기 홀드 페이즈 동안 로우를 유지하는 경우, 캐패시턴스 측정 조작은 오류가 있지만 완료된 것으로 할 수 있다. 카운터는 이 경우, "범위 외" 오류 신호를 생성하도록 배치된다.
그렇기 때문에, 캐패시턴스 측정 시퀀스에 걸리는 최대 시간(tmax)은, 지수 함수적인 관계이다.
tmax=tamp×2N
여기서, tamp는 하나의 센스 증폭기 동작 사이클에 필요한 시간이다.
도 9는 축차 근사 레지스터(SAR)의 형식에서의 제어 로직(33)의 대체적인 형식을 예시한다. 레지스터의 길이는 log2X와 동일하다. SAR은, 고리 형상으로 접속된 D형 플립플롭(예를 들면, 참조 부호 70과 같음)에 의해 형성되며, 플립플롭의 클럭 입력에 공급된 클럭 신호와 동기하여 단일 "1" 비트를 순환하도록 배치된 시프트 레지스터를 구비한다. 클럭 신호는, 클럭 펄스 및 인에이블 신호를 수신하기 위한 입력을 갖는 게이트(71)에 의해 공급된다.
SAR은, NAND 게이트(예를 들면, 참조 부호 73과 같음)의 출력에 접속된 반전 리세트 입력을 갖는 세트/리세트 플립플롭(예를 들면, 참조 부호 72와 같음), 시프트 레지스터 플립플롭 출력에 접속된 세트 입력을 더 구비한다. 이 게이트(73)는, 비교기 출력을 수신하는 제1 입력 및 시프트 레지스터 출력에 접속된 제2 입력을 갖는다.
제어 로직(33)으로서의 도 9의 SAR의 동작은, 다음과 같다. SAR은, 모든 캐패시턴스 측정 시퀀스의 개시 시점에서 리세트되는 경우에는, SAR의 최상위 비트에 의해, 캐패시터 네트워크(31) 중에서 최고값의 캐패시터(CN)이 접속된다. 센스 증폭기(30)는 캐패시턴스 비교를 실행하고, 비교기(32)는 측정되는 캐패시턴스가 캐패시터 네트워크(31)에 의해 제공되는 캐패시턴스보다 큰지 작은지를 나타내는 신호를 공급한다. 측정되는 캐패시턴스가 네트워크(31)에 의해 제공되는 캐패시턴스보다 큰 경우, 플립플롭(72)은 세트된 그대로이다. 반대로, 측정되는 캐패시턴스가 네트워크(31)에 의해 제공되는 캐패시턴스보다 작은 경우, 플립플롭(72)은 리세 트된다.
이 시퀀스는 SAR의 각 단마다 반복되어, 캐패시턴스 측정을 완료한다. 따라서, 각 캐패시턴스 측정을 완료하는 데 걸린 시간 tmax는 tamp×N이며, 일반적으로, 도 8에 예시되는 카운터 배열의 시간보다 실질적으로 작다.
도 10은, 메모리(80)가 제공되며, 캐패시턴스 측정이 주로 교정 스테이지 및 측정 스테이지라는 2개의 단계에서 실행되는 점에서, 도 2에서 도시한 것과는 다른 캐패시턴스 측정 장치(20)를 도시하고 있다. 메모리(80)는 교정 스테이지의 최후에서 제어 로직 출력을 저장할 수 있도록 제어되며, 측정 스테이지의 제1 사이클에서 제어 로직(33)에 이 출력을 리턴한다.
도 10의 장치(20)의 동작이 도 11에 도시된다. 교정 스테이지는 단계(81)에서 개시되며, 캐패시터 또는 제1 교정 캐패시터가 단계(82)에서 선택된다. 예를 들면, 도 1에서의 AMLCD에서 장치(20)가 이용되는 경우, 제1 교정 캐패시터는, 캐패시턴스(데이터선 캐패시턴스 및 다른 관련되는 캐패시턴스와 병행함)가 외부 자극의 부재에서 측정되는 제1 화소일 수 있다. 대안적으로, 제1 교정 캐패시턴스는, 데이터선 및 디스플레이의 화소(10)에 접속하기 위해 이용되는 다른 임의의 기생 캐패시턴스를 포함할 수 있다.
단계(83)에서, 도 3에서 도시한 측정이 실행되며, 그 결과는 메모리(80)의 측정 데이터 파일(84)에 저장된다. 단계(85)에서는 최종 캐패시터가 교정되었는지의 여부를 체크하고, 만약 교정되어 있지 않다면, 단계(86)에서 다음 캐패시터가 선택되며, 측정 시퀀스가 반복된다. 교정을 위해 모든 캐패시터가 측정되면, 교정 스테이지는 완료되고, 측정 스테이지가 시작된다.
상기에서 설명한 바와 같이, 외부 자극이 디스플레이에 적용되지 않는 경우에 발생하는 모든 화소 캐패시턴스는 상기 방법으로 결정되어 저장될 수 있다. 각각의 화소값은 그 화소의 캐패시턴스의 측정을 위한 개시점으로서 이용될 수 있다. 대안으로는, 메모리 요구사항을 저감하기 위해, 화소 캐패시턴스 없이 데이터선 캐패시턴스를 측정하여 화소 캐패시턴스 측정에서의 개시점으로서 그 다음 사용을 위해 저장될 수 있다.
측정 페이즈 동안, 제1 측정 캐패시턴스는, 단계(90 및 91)에서 선택되며, 제어 로직(33)의 초기 상태는 메모리(80)에 유지되는 교정 파일(84)로부터 로드된다. 도 3에서의 측정 시퀀스는 단계(92)에서 실행되며, 그 결과는 단계(93)에서 출력된다. 단계(94)에서는, 최종 측정이 이루어졌는지의 여부를 판정하고, 만약 최종 측정이 이루어졌다면, 측정 스테이지는 단계(95)에서 종료한다. 최종 측정이 이루어져 있지 않은 경우에는 단계(96)에서 최종 측정되는 캐패시터가 선택되며, 그 캐패시터를 위한 초기 상태는 단계(91)에서의 교정 파일(84)로부터 로드된다. 이와 같이, 단계(91 내지 93)는, 캐패시터 네트워크(31)의 적절한 초기 상태가 각 캐패시턴스의 측정을 위해 로드됨과 함께 각 측정을 위해 반복된다.
화소의 최소 캐패시턴스값을 측정하기 위해, "터치되지 않는" AMLCD를 이용하여 측정 스테이지를 실행함으로써, 측정 스테이지 동안의 각 측정에 필요하게 되는 시간이 저감될 수 있다. 교정 스테이지는, 예를 들면, 온도 변화의 결과 등으 로부터, 예를 들면, 일시적인 변화를 설명하기 위해, 예를 들면, 각 AMLCD의 시동의 직후에 실행될 수 있거나, 또는 보다 정기적으로 실행될 수 있다.
캐패시턴스 측정 장치의 이용은 AMLCD의 경우에서 설명하였지만, 그 장치는 그와 같은 사용 방법에 한정되는 것은 아니다. 예를 들면, 그와 같은 장치는, 상대적으로 큰 기생 캐패시턴스에 중첩된 상대적으로 작은 캐패시턴스 변화를 측정하는데 필요한 응용에서 사용될 수 있다. 그와 같은 측정은 액티브 매트릭스 장치 또는 다른 어떠한 적절한 배치에서도 실행될 수 있다.
도 12는 디스플레이의 일부가 아닌 액티브 매트릭스 장치에서의 이 기술의 이용의 예를 도시하고 있다. 이 장치는, 예를 들면, 장치의 센서면과 접촉하고 있는 손가락의 융기부 및 홈의 위치를 결정하기 위한 용량성 지문 센서로서 이용될 수 있다.
도 12에서 도시한 장치는, 도 1에서 도시한 것과 유사하지만, 액정층, 서브 기판, 및 디스플레이 소스 드라이버가 삭제되어 있는 점에서 서로 다르다. 또한, 도 1의 각 화소(10)는 액정 화소 화상 생성 소자(14)가 삭제되고 병렬 저장 캐패시터(15)가 전극에 의해 치환되도록 센서 소자에 의해 치환되며, 이 전극은 측정되는 캐패시턴스를 제공하기 위해 손가락과 같은 피복하는 소재와 협동한다.
사용시에, 상기에 설명된 스캔 모드의 (디스플레이 리프레시 동작을 생략하는) 어떠한 것도 실행될 수 있으며, 회로(30 내지 33)는 상기에 설명된 바와 같이 구체화될 수 있다. 예를 들면, 게이트선 드라이버(5)는 액티브 매트릭스(6)의 각 행 전극(13)을 스캔 신호에 적용할 수 있고, 캐패시턴스 측정 장치 또는 시스템 (20)은, 행에서 한번에 기생 캐패시턴스에 중첩되는 센서 소자(10)의 캐패시턴스를 결정한다. 전극(15)은, 측정되는 캐패시턴스를 형성하기 위해 손가락과 같은 피복하는 소재와 협동한다. 지문을 판정하기 위해 이용된 경우, 지문의 융기부에 의해 피복된 그들 전극(15)은, 지문의 홈에 의해 피복된 전극)보다 높은 캐패시턴스를 제공한다. 측정된 캐패시턴스는, 이와 같이, 지문의 융기부 및 홈의 위치를 결정하기 위해 이용될 수 있으며, 이 정보는, 예를 들면, 지문의 동일성을 결정, 또는 확증하기 위해, 저장된 지문 데이터와 비교될 수 있다.
본 발명에 따르면, 센스 증폭기의 레인지를 증가시키기 위한 회로 설계 파라미터를 최적화함으로써 프로세스 변화의 영향을 저감하는 것이 가능하다.

Claims (21)

  1. 캐패시턴스를 측정하는 장치로서,
    각각의 서로 다른 캐패시턴스를 나타내는 복수의 상태를 갖는 캐패시터 네트워크와,
    측정되는 캐패시턴스를 상기 네트워크의 캐패시턴스와 비교하고, 그 측정되는 캐패시턴스가 상기 네트워크의 캐패시턴스보다 큰지 작은지를 나타내는 출력을 제공하는 센스 증폭기와,
    상기 센스 증폭기의 출력에 응답하여, 상기 네트워크의 상태 중에서 선택하고, 상기 네트워크가 상기 측정되는 캐패시턴스에 인접하는 캐패시턴스를 갖는 상태에 대응하는 디지털 측정 출력을 공급하는 제어 회로
    를 구비하는 것을 특징으로 하는 장치.
  2. 제1항에 있어서,
    상기 센스 증폭기는 측정 사이클을 갖고, 그 측정 사이클은, 상기 측정되는 캐패시턴스 및 상기 캐패시터 네트워크를 동일 전압으로 충전하고, 그 측정되는 캐패시턴스 내 및 그 캐패시터 네트워크 내의 차지(charge)를 동일량만큼 변화시키며, 상기 측정되는 캐패시턴스의 전압과 상기 캐패시터 네트워크의 전압을 비교하는 것을 포함하는 것을 특징으로 하는 장치.
  3. 제2항에 있어서,
    상기 센스 증폭기는, 차지 트랜스퍼 증폭기를 구비하는 것을 특징으로 하는 장치.
  4. 제1항에 있어서,
    상기 캐패시터 네트워크는 복수의 전자 스위치 및 상기 전자 스위치를 통해 병렬로 접속 가능한 복수의 캐패시터를 구비하는 것을 특징으로 하는 장치.
  5. 제4항에 있어서,
    상기 복수의 캐패시터는 바이너리로 가중치 부여된(binary-weighted) 캐패시턴스를 갖는 것을 특징으로 하는 장치.
  6. 제4항에 있어서,
    상기 캐패시터 네트워크는 영속적으로 접속된 캐패시터를 더 구비하는 것을 특징으로 하는 장치.
  7. 제1항에 있어서,
    상기 센스 증폭기의 출력에 접속된 전압 비교기를 구비하는 것을 특징으로 하는 장치.
  8. 제7항에 있어서,
    상기 전압 비교기는 다이내믹 래치를 구비하는 것을 특징으로 하는 장치.
  9. 제1항에 있어서,
    교정 동작 페이즈 동안 상기 제어 회로부터의 교정값을 저장하고, 측정 동작 페이즈의 개시에서 상기 교정값을 상기 캐패시터 네트워크에 제공하는 메모리를 구비하는 것을 특징으로 하는 장치.
  10. 제1항에 있어서,
    상기 제어 회로는, 상기 캐패시터 네트워크의 상태를 선택하도록 배치된 출력을 갖는 카운터를 구비하는 것을 특징으로 하는 장치.
  11. 제10항에 있어서,
    상기 카운터는, 상기 센스 증폭기의 출력이 상태를 변화시킬 때까지, 상기 각각의 서로 다른 캐패시턴스를 통해 단조적으로(monotonically) 카운트하도록 배치되어 있는 것을 특징으로 하는 장치.
  12. 제1항에 있어서,
    상기 제어 회로는, 상기 캐패시터 네트워크의 상태를 선택하도록 배치된 출력을 갖는 축차 근사(successive approximation) 레지스터를 구비하는 것을 특징으 로 하는 장치.
  13. 센서 소자의 어레이로서, 센서 소자의 각각이, 캐패시터를 형성하기 위해 위에 중첩되는 재료와 협동하기 위한 전극을 포함하는 어레이와,
    캐패시턴스를 측정하기 위한 적어도 하나의 장치와,
    상기 전극을 상기 적어도 하나의 장체에 접속하기 위한 스위칭 네트워크를 포함하고,
    상기 적어도 하나의 장치는,
    각각 서로 다른 캐패시턴스를 나타내는 복수의 상태를 갖는 캐패시터 네트워크와,
    측정되는 캐패시턴스를 상기 네트워크의 캐패시턴스와 비교하고, 그 측정되는 캐패시턴스가 상기 네트워크의 캐패시턴스보다 큰지 작은지를 나타내는 출력을 제공하는 센스 증폭기와,
    상기 센스 증폭기의 출력에 응답하여, 상기 네트워크의 상태 중에서 선택하고, 상기 네트워크가 상기 측정되는 캐패시턴스에 인접하는 캐패시턴스를 갖는 상태에 대응하는 디지털 측정 출력을 공급하는 제어 회로
    를 구비하는 것을 특징으로 하는 센서 어레이.
  14. 제13항에 있어서,
    상기 스위칭 네트워크는 상기 전극을 상기 적어도 하나의 장치에 동시에 접 속하도록 배치되어 있는 것을 특징으로 하는 센서 어레이.
  15. 제13항에 있어서,
    상기 스위칭 네트워크는 액티브 매트릭스를 구비하는 것을 특징으로 하는 센서 어레이.
  16. 제15항에 있어서,
    센서 소자가 행과 열로 배치된 화소를 구비하고, 상기 화소 각각은 표시되는 화상 데이터를 수신하기 위한 디스플레이 데이터 입력과, 그 데이터 입력으로부터의 화상 데이터의 입력을 인에이블로 하기 위한 스캔 입력을 갖고, 각 열의 화소의 데이터 입력은 각각 열 데이터선에 접속되며, 각 행의 화소의 스캔 입력은 각각 행 스캔선에 접속되는 액티브 매트릭스 디스플레이와,
    상기 열 데이터선에 데이터 신호를 공급하는 데이터 신호 생성기와,
    상기 행 스캔선에 스캔 신호를 공급하는 스캔 신호 생성기와,
    상기 열 데이터선에 접속되며, 외부 자극에 응답하여 그 디스플레이 화소에 의해 및 그 중에서 생성된 센서 신호에 응답하는 출력 배치로서, 데이터선 캐패시턴스 및 화소 캐패시턴스를 측정하는 적어도 하나의 장치를 구비하는 출력 배치
    를 구비하는 것을 특징으로 하는 센서 어레이.
  17. 제16항에 있어서,
    상기 데이터 신호 생성기, 상기 스캔 신호 생성기 및 상기 출력 배치가 위에 집적되는 디스플레이 기판을 구비하는 것을 특징으로 하는 센서 어레이.
  18. 제16항에 있어서,
    상기 각 화소는 화상 생성 소자 및 전자 스위치를 구비하는 것을 특징으로 하는 센서 어레이.
  19. 제18항에 있어서,
    상기 각 화상 생성 소자는 액정 소자를 구비하는 것을 특징으로 하는 센서 어레이.
  20. 제13항에 있어서,
    상기 적어도 하나의 장치는, 교정 동작 페이즈 동안 상기 제어 회로로부터의 교정 값을 저장하고 측정 동작 페이즈 개시시에 상기 교정값을 상기 캐패시터 네트워크에 제공하는 메모리를 구비하고, 상기 적어도 하나의 장치는, 외부적인 자극없이, 주기적으로 상기 교정 동작 페이즈를 실행하도록 배치되어 있는 것을 특징으로 하는 센서 어레이.
  21. 제20항에 있어서,
    상기 적어도 하나의 장치는, 적어도 상기 어레이의 스위치 온 시에, 상기 교 정 동작 페이즈를 실행하도록 배치되어 있는 것을 특징으로 하는 센서 어레이.
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