JP6035132B2

JP6035132B2 - 液晶表示装置

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Publication number: JP6035132B2
Application number: JP2012267279A
Authority: JP
Inventors: 雅弘時田; 昌志高畑
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Current assignee: Japan Display Inc
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Filing date: 2012-12-06
Publication date: 2016-11-30
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Description

本発明は、液晶表示装置に係わり、特に、タッチパネルを内蔵したインセル方式の液晶表示装置に適用して有効な技術に関する。

表示画面に使用者の指またはペンなどを用いてタッチ操作（接触押圧操作、以下、単にタッチと称する）して情報を入力する装置（以下、タッチセンサ又はタッチパネルとも称する）を備えた表示装置は、ＰＤＡや携帯端末などのモバイル用電子機器、各種の家電製品、現金自動預け払い機（Automated Teller Machine）等に用いられている。
このようなタッチパネルとして、タッチされた部分の容量変化を検出する静電容量方式が知られている。
この静電容量方式タッチパネルとして、タッチパネル機能を液晶表示パネルに内蔵した、所謂、インセル方式の液晶表示装置が知られている。
インセル方式の液晶表示装置では、タッチパネルの走査電極として、液晶表示パネルを構成する第１基板（所謂、ＴＦＴ基板）上に形成される対向電極（コモン電極ともいう）を分割して使用している。

特開２００９−２５８１８２号公報

インセル方式の液晶表示装置におけるタッチパネルは相互容量検出方式であり、液晶表示パネルの第１基板上に形成される走査電極と、液晶表示パネルの第２基板上に形成される検出電極との間の交差容量（Ｃｘｙ）を検出してタッチ位置を検出している。
交差容量（Ｃｘｙ）は、液晶層、第１および第２の基板を構成するガラス基板、偏光板、接着樹脂などの誘電率や厚みのばらつき、また不均一性のため、個体差や面内ばらつきを持っており、キャリブレーションが必須である。
また、インセル方式の液晶表示装置におけるタッチパネルの出荷検査では、タッチパネル全面を覆うことができる面積の金属プレートを乗せて、走査電極と検出電極の全交点のＲａｗデータにおける、金属プレートを乗せた前後の差分値が規定範囲内にあると良品と判定する。
この金属プレート検査は、短時間で判定できる一方、互いに隣接する２つの検出電極の隣接ショート不良の検出は困難である。この隣接ショート不良には、互いに隣接する２つの検出電極に接続される、フレキシブル配線基板上の配線の隣接ショート不良も含まれる。
互いに隣接する２つの検出電極の隣接ショート不良の検出は、走査電極と検出電極の各交点毎の打点検査で可能であるが、検査に時間を要するため生産効率が著しく低下する。また、フレキシブル配線基板上の検出電極に接続される配線に、テストパッドを設けオープンショート検査をする方法は、ノイズや静電気に弱くなる、あるいは、フレキシブル配線基板が大きくなる等のデメリットがある。

本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、タッチパネル機能を内蔵した液晶表示装置において、交差容量のキャリブレーションを効率的に実行することが可能となる技術を提供することにある。
また、本発明の他の目的は、タッチパネル機能を内蔵した液晶表示装置において、交差容量のキャリブレーション回路を利用して、互いに隣接する２つの検出電極の隣接ショート不良を検出することが可能となる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明は、検出電極のそれぞれに、他端にキャリブレーション電圧（ＶＤＡＣ）が印加されるキャリブレーション容量を配置し、キャリブレーション電圧（ＶＤＡＣ）を調整することで電荷引き抜き量を可変して、キャリブレーションを効率的に実行する。
さらに、本発明では、このキャリブレーション回路を利用して、フレキシブル配線基板上の配線を含めて、互いに隣接する２つの検出電極がショートしているか否かの隣接ショート不良の検査を行う。
隣接ショート不良の検査時、奇数番目の検出電極に接続されるキャリブレーション容量の他端に、電荷を引き抜かないキャリブレーション電圧（例えば、ＶＲＥＦの基準電圧）を印加し、偶数番目の検出電極には、十分に電荷を引き抜けるキャリブレーション電圧（例えば、ＧＮＤの電圧）を印加する。
これにより、互いに隣接する２つの検出電極がショートしていない場合は、奇数番目の検出電極から検出され、ＡＤ変換器で変換されたＲａｗデータが、例えば、１０ビットで［０］となり、互いに隣接する２つの検出電極がショートしている場合は、奇数番目の検出電極から検出され、ＡＤ変換器で変換されたＲａｗデータが、例えば、１０ビットで［１０２３］となるので、簡単かつ短時間に、検出電極の隣接ショート不良を検出することができる。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明のタッチパネル機能を内蔵した液晶表示装置によれば、交差容量のキャリブレーションを効率的に実行することが可能となる。
（２）本発明のタッチパネル機能を内蔵した液晶表示装置によれば、交差容量のキャリブレーション回路を利用して、互いに隣接する２つの検出電極の隣接ショート不良を検出することが可能となる。

液晶表示パネルの内部にタッチパネルを内蔵したインセル方式の液晶表示装置の一例の概略構成を示す分解斜視図である。液晶表示パネルの内部にタッチパネルを内蔵したインセル方式の液晶表示装置の他の例の概略構成を示す分解斜視図である。図１（ａ），図１（ｂ）に示す液晶表示装置における、対向電極と検出電極を説明する図である。図１（ａ），図１（ｂ）に示す液晶表示装置の表示部の断面の一部を拡大して示す概略断面図である。本発明の前提となるインセル方式の液晶表示装置における、タッチパネルの全体概略構成を示すブロック図である。本発明の前提となるインセル方式の液晶表示装置における、タッチパネルの検出原理を説明するための図である。本発明の前提となるインセル方式の液晶表示装置における、タッチパネルのタッチ検出動作のタイミング図である。本発明の前提となるインセル方式の液晶表示装置における、タッチパネル検出時と、画素書込み時のタイミングを説明するための図である。本発明の実施例のインセル方式の液晶表示装置の検出回路のより具体的な回路構成を示す回路図である。図８に示す回路の動作を説明するためのタイミングチャートである。本発明の実施例のインセル方式の液晶表示装置のタッチパネル、検出ＲＡＭ、および、キャリブレーションＲＡＭのアドレスマップを示す図である。本発明の実施例のインセル方式の液晶表示装置のキャリブレーション時の積分回路での積分波形を示す図である。本発明の実施例のインセル方式の液晶表示装置において、検出電極の隣接ショート不良検査時に、キャリブレーションＲＡＭに設定されるキャリブレーションデータを示す図である。本発明の実施例のインセル方式の液晶表示装置において、検出電極の隣接ショート不良検査時に、キャリブレーションＲＡＭに設定されるキャリブレーションデータが［００］の場合の積分回路での積分波形を示す図である。本発明の実施例のインセル方式の液晶表示装置において、検出電極の隣接ショート不良検査時に、キャリブレーションＲＡＭに設定されるキャリブレーションデータが［ＦＦ］の場合の積分回路での積分波形を示す図である。本発明の実施例のインセル方式の液晶表示装置において、互いに隣接する２つの検出電極がショートしていない場合と、互いに隣接する２つの検出電極がショートしている場合に、検出ＲＡＭに格納されるＲａｗデータを示す図である。

以下、図面を参照して本発明の実施例を詳細に説明する。
なお、実施例を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。また、以下の実施例は、本発明の特許請求の範囲の解釈を限定するためのものではない。
図１（ａ）は、液晶表示パネルの内部にタッチパネルを内蔵したインセル方式の液晶表示装置の一例の概略構成を示す分解斜視図である。
図１（ｂ）は、液晶表示パネルの内部にタッチパネルを内蔵したインセル方式の液晶表示装置の他の例の概略構成を示す分解斜視図である。
図１（ｂ）に示すインセル方式の液晶表示装置は、低コスト化のために、図１（ａ）に示すメインフレキシブル配線基板（ＭＦＰＣ）と、接続用フレキシブル配線基板５３とを一体化したものである。
図１（ａ），図１（ｂ）において、２は第１基板（以下、ＴＦＴ基板という）、３は第２基板（以下、ＣＦ基板という）と、２１は対向電極（共通電極ともいう）、５は液晶ドライバＩＣ、ＭＦＰＣはメインフレキシブル配線基板、４０はフロントウィンドウ、５３は接続用フレキシブル配線基板である。
図１（ａ），図１（ｂ）に示す液晶表示装置では、ＣＦ基板３上の裏面側透明導電膜（ＣＤ）を、帯状のパターンに分割して、タッチパネルの検出電極３１となし、ＴＦＴ基板２の内部に形成される対向電極２１を帯状のパターンに分割、即ち、複数のブロックに分割して、タッチパネルの走査電極として兼用することにより、通常のタッチパネルで使用されるタッチパネル基板を削減している。また、図１に示す液晶表示装置では、タッチパネル駆動用の回路が、液晶ドライバＩＣ（５）の内部に設けられる。

次に、図２を用いて、図１に示す液晶表示装置の対向電極２１と検出電極３１について説明する。
前述したように、対向電極２１はＴＦＴ基板２上に設けられているが、複数本の（例えば３２本程度）対向電極２１が両端で共通に接続され、対向電極信号線２２と接続されている。
図２に示す液晶表示装置では、帯状の対向電極２１が走査電極（ＴＸ）を兼用し、また、検出電極３１が検出電極（ＲＸ）を構成する。
したがって、対向電極信号には、画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧とが含まれる。タッチパネル走査電圧が対向電極２１に印加されると、対向電極２１と一定の間隔を持って配置され容量を構成する検出電極３１に検出信号が生じる。この検出信号は検出電極用端子３６を介して外部に取り出される。
なお、検出電極３１の両側にはダミー電極３３が形成されている。検出電極３１は一方の端部でダミー電極３３側に向かい広がりＴ字状の検出電極用端子３６を形成している。また、ＴＦＴ基板２には対向電極信号線２２以外にも駆動回路用入力端子２５のような様々な配線、端子等が形成される。

図１に示す液晶表示装置における、表示部の断面の一部を拡大した概略断面図を図３に示す。
図３に示すようにＴＦＴ基板２には画素部２００が設けられており、対向電極２１は画素の一部として画像表示に用いられる。また、ＴＦＴ基板２とＣＦ基板３との間には液晶組成物４が狭持されている。ＣＦ基板３に設けられた検出電極３１とＴＦＴ基板に設けられた対向電極２１とは容量を形成しており、対向電極２１に駆動信号が印加されると検出電極３１の電圧が変化する。
この時、図３に示すように、フロントウィンドウ４０を介して指５０２等の導電体が近接または接触すると、容量に変化が生じ検出電極３１に生じる電圧に、近接・接触が無い場合に比較して変化が生じる。
このように、液晶表示パネルに形成した対向電極２１と検出電極３１との間に生じる容量の変化を検出することで、液晶表示パネルにタッチパネルの機能を備えることが可能となる。

図４は、本発明の前提となるインセル方式の液晶表示装置における、タッチパネルの全体概略構成を示すブロック図である。
図４において、１０１はＬＣＤドライバ、１０２はシーケンサ、１０３はタッチパネル走査電圧生成回路、１０６はデコーダ回路、１０７はタッチパネル、１０８は検出回路である。
タッチパネル１０７には、ユーザのタッチを検出するためのセンサ端子である電極パターン（ＴＸ０〜ＴＸ４の走査電極、ＲＸ０〜ＲＸ４の検出電極）が形成されている。
本発明の前提となるインセル方式の液晶表示装置は、タッチパネル機能が液晶表示パネルに内蔵されているため、図２に示す帯状の対向電極２１が走査電極（ＴＸ）を兼用し、また、検出電極３１が検出電極（ＲＸ）を構成する。
ＬＣＤドライバ１０１は、液晶表示パネルに画像を表示するための同期信号（垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ））をシーケンサ１０２へ送出する。
シーケンサ１０２は、タッチパネル走査電圧生成回路１０３、デコーダ１０６、及び検出回路１０８を制御して、タッチ検出動作のタイミングを制御する。
タッチパネル走査電圧生成回路１０３は、ＴＸ０〜ＴＸ４の走査電極を駆動するためのタッチパネル走査電圧（Ｖｓｔｃ）を生成して出力する。
デコーダ１０６は、シーケンサ１０２から入力される選択信号に基づいて、タッチパネル走査電圧（Ｖｓｔｃ）を、ＴＸ０〜ＴＸ４の走査電極の中１つの走査電極へ出力するアナログスイッチ（デマルチプレクサ）である。
検出回路１０８は、ＴＸ０〜ＴＸ４の走査電極の中で、タッチパネル走査電圧（Ｖｓｔｃ）が供給されている１つの走査電極と、ＲＸ０〜ＲＸ４の各検出電極との交点における電極間容量（相互容量）を検出する。

図５は、本発明の前提となるインセル方式の液晶表示装置における、タッチパネルの検出原理を説明するための図である。
図６は、本発明の前提となるインセル方式の液晶表示装置における、タッチ検出動作のタイミング図である。
シーケンサ１０２は、タッチパネル走査電圧生成回路１０３等を制御し、垂直同期信号（Ｖｓｙｎｃ）及び水平同期信号（Ｈｓｙｎｃ）に同期しながら、ＴＸ０〜ＴＸ４の走査電極へ順次タッチパネル走査電圧（Ｖｓｔｃ）を供給する。ここで、図５、図６に示すように、各走査電極には、タッチパネル走査電圧（Ｖｓｔｃ）が複数回（図６では８回）供給される。
図６に示すように、検出回路１０８は、ＲＸ０〜ＲＸ４の各検出電極に流れる電流を積算し（図６では負方向への積算）、到達した電圧値（△Ｖａ，△Ｖｂ）を記録する。
走査電極（ＴＸ）と検出電極（ＲＸ）との交点付近を、指（導体）がタッチしている場合、指へも電流が流れるため、積算結果の電圧値に変化が生じる。
例えば、図６において、走査電極（ＴＸ０）と検出電極（ＲＸｎ）との交点付近に指が存在しない場合（図６のＮＡに示すタッチ無しの状態）、検出電極に流れる電流を積算した電圧は、非タッチレベル（ＬＡ）となる。
これに対して、走査電極（ＴＸ２）と検出電極（ＲＸｎ）との交点付近には指が存在する場合（図６のＮＢに示すタッチ有りの状態）、指へも電流が流れ、検出電極に流れる電流を積算した電圧は、非タッチレベル（ＬＡ）よりも高電位の電圧となる。この変化量（タッチ信号）によりタッチ位置を検出することができる。

図７は、本発明の前提となるインセル方式の液晶表示装置における、タッチパネル検出時と、画素書込み時のタイミングを説明するための図である。なお、図７において、Ｔ３は帰線期間、ＶＳＹＮＣは垂直同期信号、ＨＳＹＮＣは水平同期信号である
図７のＡは、１フレームの画素書込み期間（Ｔ４）に、１番目の表示ラインから１２８０表示ラインまでの画素書込みタイミングを示し、図７のＢが、２０ブロックに分割された各ブロックの対向電極（ＣＴ１〜ＣＴ２０）におけるタッチパネル検出タイミングを示す。
図７に示すように、任意の表示ラインの対向電極を走査電極（ＴＸ）として機能させ、タッチパネル検出時のスキャン動作は、画素書き込みを行うゲートスキャンとは異なる箇所で行う。
図７で説明したように、ゲートスキャンと、タッチパネル走査は異なる表示ラインで実施しているが、映像線と対向電極（ＣＴ）との間、および、走査線と対向電極（ＣＴ）との間には寄生容量があるため、映像線上の電圧（ＶＤＬ）の変動、あるいは、走査電圧（ＶＧＬ）の立ち上がり、あるいは、立ち下り時に生じるノイズにより、タッチパネル検出時の検出感度が低下する。
そこで、本発明の前提となるインセル方式の液晶表示装置では、タッチ位置検出動作は、映像線上の電圧（ＶＤＬ）の変動、あるいは、走査電圧（ＶＧＬ）の立ち上がり、あるいは、立ち下りがない期間に実行される。

図８は、本発明の実施例のインセル方式の液晶表示装置の検出回路１０８のより具体的な回路構成を示す回路図である。
図９は、図８に示す回路の動作を説明するためのタイミングチャートである。
図８において、ＭＰＵはマイクロコンピュータ、ＣＩＮＴは積分容量、Ｃｃｌｂはキャリブレーション容量、１０は積分回路、１１はサンプルホールド回路、１２は１０ビットのＡＤ変換器、１３はＡＤ変換器１２から出力されるデータ（以下、Ｒａｗデータ）を格納する検出ＲＡＭ、１４はキャリブレーションＲＡＭ、１５は８ビットのＤＡ変換器、１０７はタッチパネル、１０８検出回路である。
以下、図９を用いて、本実施例の検出回路１０８の動作を説明する。なお、図９において、Ｈｓｙｎｃは水平同期信号である。
（１）各検出電極（ＲＸ０〜ＲＸｎ）に流れる電流を検出（積分）前に、スイッチ（Ｓ１）をオンして、積分回路１０をリセットするとともに、スイッチ（Ｓ３）をオンとして、各検出電極（ＲＸ０〜ＲＸｎ）をリセットする（図９のＡ１の期間）。基準電圧（ＶＲＥＦ）を４Ｖ（ＶＲＥＦ＝４Ｖ）とすると、積分回路１０の出力は４Ｖ、各検出電極（ＲＸ０〜ＲＸｎ）は、４Ｖにプリチャージされる。
また、スイッチ（Ｓ５）は、基準電圧（ＶＲＥＦ）側に接続されており、キャリブレーション容量（Ｃｃｌｂ）の両端には、基準電圧（ＶＲＥＦ）の４Ｖが印加されているため、キャリブレーション容量（Ｃｃｌｂ）の電荷は「０」である。

（２）次に、スイッチ（Ｓ１）とスイッチ（Ｓ３）をオフとした後、ＴＸ０〜ＴＸｍの走査電極の１つから、タッチパネル走査電圧（Ｖｓｔｃ）を出力し、スイッチ（Ｓ５）を、ＤＡ変換器１５側に切り替え、キャリブレーション容量（Ｃｃｌｂ）の一端に、ＤＡ変換器１５から出力されるキャリブレーション電圧（ＶＤＡＣ）を印加し、電荷の引き抜きを行った後に、スイッチ（Ｓ２）をオンとして残りの電荷を積分容量（ＣＩＮＴ）に積分する（図９のＢ１の期間）。
これにより、ＴＸ０〜ＴＸｍの走査電極の１つ⇒交差容量（Ｃｘｙ）⇒積分容量（ＣＩＮＴ）の経路で電流が流れ、積分回路１０の出力電圧（ＶＩＮＴ）が低下する。
ここで、（交差容量（Ｃｘｙ）の電荷）−（キャリブレーション容量（Ｃｃｌｂ）の電荷）＝積分容量（ＣＩＮＴ）の電荷であり、
ＶＩＮＴ＝ＶＲＥＦ−（Ｖｓｔｃ＊Ｃｘｙ−Ｖｃｌｂ＊Ｃｃｌｂ）／Ｃｉｎｔ
なお、Ｃｉｎｔは積分容量（ＣＩＮＴ）の容量値であり、また、Ｖｃｌｂは、キャリブレーション容量（Ｃｃｌｂ）の両端に印加される電圧であり、（Ｖｃｌｂ＝ＶＲＥＦ−ＶＤＡＣ）である。
（３）積分回路１０での積分終了後、スイッチ（Ｓ２）をオフ、スイッチ（Ｓ３）をオンとし、かつ、スイッチ（Ｓ５）を基準電圧（ＶＲＥＦ）側に接続して、各検出電極（ＲＸ０〜ＲＸｎ）を４Ｖにプリチャージするとともに、キャリブレーション容量（Ｃｃｌｂ）の電荷を「０」とする（図９のＡ２の期間）。

（４）（２）の積分回路１０での積分動作を繰り返し、電圧を積み上げる（図９のＢ２，…の期間）。
（５）積分回路１０での積分完了後（図９のＢｎの期間後）、スイッチ（Ｓ４）をオンとして、サンプルホールド回路１１でサンプル＆ホールドし（図９のＣの期間）、その後、スイッチ（Ｓ６）を順次オンとして、ＡＤ変換器１３でＡＤ変換し、検出ＲＡＭ（１３）に、ＲＸ０〜ＲＸｎの走査電極分のＲａｗデータを格納する。
ＡＤ変換器１２が、１０ｂｉｔのＡＤ変換器の場合、Ｒａｗデータは０（積分０Ｖ）〜１０２３（積分４Ｖ）の範囲となる。
（６）（１）〜（５）の処理を、全ての走査電極（ＴＸ０〜ＴＸｍ）について順次実行し、各走査電極（ＴＸ０〜ＴＸｍ）と各検出電極（ＲＸ０〜ＲＸｎ）の交点１面分のＲａｗデータを検出ＲＡＭ（１３）に格納する。
（７）交差容量（Ｃｘｙ）は非タッチ時＞タッチ時であるので、図６のＶａ、Ｖｂに示すように、積分回路１０での積分出力電圧（ＶＩＮＴ）の降下に差が生じ、ここにしきい値を設けて、タッチ検出する。

図１０は、本発明の実施例のインセル方式の液晶表示装置のタッチパネル１０７、検出ＲＡＭ（１３）、および、キャリブレーションＲＡＭ（１４）のアドレスマップを示す図である。
同図（ａ）が、タッチパネル１０７のアドレスマップを、同図（ｂ）が検出ＲＡＭ（１３）のアドレスマップを、同図（ｃ）が後述するキャリブレーションＲＡＭ（１４）のアドレスマップを示す。
図１０に示すように、図１０（ａ）に示す各走査電極（ＴＸ０〜ＴＸｍ）と各検出電極（ＲＸ０〜ＲＸｎ）の交点に対応する、積分回路１０での積分出力電圧（ＶＩＮＴ）をＡＤ変換器１２でＡＤ変換し、交点１面分のＲａｗデータを検出ＲＡＭ（１３）の当該交点のアドレス位置に格納する。
同様に、図１０（ａ）に示す各走査電極（ＴＸ０〜ＴＸｍ）と各検出電極（ＲＸ０〜ＲＸｎ）の交点に対応するキャリブレーションデータを、キャリブレーションＲＡＭ（１４）の当該交点のアドレス位置に格納する。
例えば、図１０（ａ）に示すように、走査電極（ＴＸ０）と検出電極（ＲＸ０）の交点のアドレスが（０．０）の場合、走査電極（ＴＸ０）と検出電極（ＲＸ０）の交点の、積分回路１０での積分出力電圧（ＶＩＮＴ）は、検出ＲＡＭ（１３）の（０．０）のアドレス位置に格納され、走査電極（ＴＸ０）と検出電極（ＲＸ０）の交点のキャリブレーションデータは、キャリブレーションＲＡＭ（１４）の（０．０）のアドレス位置に格納される。

次に、キャリブレーションについて説明する。
前述したように、各走査電極（ＴＸ０〜ＴＸｍ）と各検出電極（ＲＸ０〜ＲＸｎ）の交点の交差容量（Ｃｘｙ）は、液晶層、ガラス基板、偏光板、接着樹脂などの誘電率や厚みのばらつき、また不均一性のため、個体差や面内ばらつきを持つため、キャリブレーションが必須である。
（７）図１１に示すように、非タッチ時Ｒａｗデータ動作点を２５５とし、マイクロコンピュータ（ＭＰＵ）は、これをキャリブレーション目標値として、キャリブレーションＲＡＭ（１４）のキャリブレーションデータを書き換え、ＤＡ変換器１５から出力されるキャリブレーション電圧（ＶＤＡＣ）を可変しながら収束させる。
なお、非タッチ時のＲａｗデータ動作点とは、非タッチ時の積分回路１０での積分出力電圧（ＶＩＮＴ）を、サンプルホールド回路１１でサンプル＆ホールドし、１０ビットのＡＤ変換器１２でＡＤ変換したときのＲａｗデータであることは言うまでもない。
（８）キャリブレーションは動作点を移動させる作用のみで、検出感度には影響しない。
検出感度＝（△Ｃｘｙ／Ｃｉｎｔ）＊Ｖｓｔｃ
△Ｃｘｙ＝Ｃｘｙ_ｕｔ（非タッチ時の交差容量）−Ｃｘｙ_ｔ（タッチ時の交差容量）
なお、通常、キャリブレーション範囲が、８ビットで［８’ｈ８０］の付近、即ち、基準電圧（ＶＲＥＦ；本実施例では、４Ｖ）とＧＮＤ（０Ｖ）の電圧の中間付近の電圧となるように、キャリブレーション容量（Ｃｃｌｂ）を決定する。また、通常、キャリブレーション容量（Ｃｃｌｂ）は、ダイオード接続されたＭＯＳトランジスタの接合容量を利用するので、キャリブレーション容量（Ｃｃｌｂ）の増減は、ダイオード接続されたＭＯＳトランジスタが、並列に接続される個数で調整する。

次に、互いに隣接する２つの検出電極がショートしているか否かの検査（以下、ＲＸ隣接ショート検査という）について説明する。
本実施例では、ＲＸ隣接ショート検査に、前述したキャリブレーション容量（Ｃｃｌｂ）を利用する。
図１２に示すように、ＲＸ隣接ショート検査時、キャリブレーションＲＡＭ（１４）における、奇数番目の検出電極に対応するアドレス（図１２のＲ０，Ｒ２，Ｒ４の列）には、電荷を引き抜かないキャリブレーションデータ（８ビットで［８’ｈ００］）を、キャリブレーションＲＡＭ（１４）における、偶数番目の検出電極に対応するアドレス（図１２のＲ１，Ｒ３，Ｒ５の列）には、十分に電荷を引き抜けるキャリブレーションデータ（８ビットで［８’ｈＦＦ］）を設定する。
キャリブレーションＲＡＭ（１４）に、電荷を引き抜かないキャリブレーションデータ（８ビットで［８’ｈ００］）を設定すると、ＤＡ変換器１５から出力されるキャリブレーション電圧（ＶＤＡＣ）は、基準電圧（ＶＲＥＦ；本実施例では、４Ｖ）となり、キャリブレーションＲＡＭ（１４）に、十分に電荷を引き抜けるキャリブレーションデータ（８ビットで［８’ｈＦＦ］）を設定すると、ＤＡ変換器１５から出力されるキャリブレーション電圧（ＶＤＡＣ）は、ＧＮＤ（０Ｖ）付近の電圧となる。

フレキシブル配線基板（図１（ａ）の５３、図１（ａ）、（ｂ）のＭＦＰＣ）上の配線を含めて、互いに隣接する２つの検出電極が、ＲＸ隣接ショートしていない場合、奇数番目の検出電極（ＲＸ）に接続されるキャリブレーション容量（Ｃｃｌｂ）の他端には、基準電圧（ＶＲＥＦ）が印加されている。
そのため、走査電極（ＴＸ）から奇数番目の検出電極（ＲＸ）に流れる電流は、積分回路１０に流れ、即ち、キャリブレーション容量（Ｃｃｌｂ）での電荷の引き抜きがないので、積分回路１０の積分容量（ＣＩＮＴ）で積分され、図１３に示すように、積分回路１０の出力は、ＧＮＤに飽和する。
したがって、積分回路１０での積分出力電圧（ＶＩＮＴ）を、サンプルホールド回路１１でサンプル＆ホールドし、ＡＤ変換器１２でＡＤ変換したときのＲａｗデータは、Ｒａｗ＝０となる。
また、互いに隣接する２つの検出電極が、ＲＸ隣接ショートしていない場合、偶数番目の検出電極（ＲＸ）に接続されるキャリブレーション容量（Ｃｃｌｂ）の他端には、ＧＮＤ（０Ｖ）付近の電圧が印加されている。
そのため、走査電極（ＴＸ）から奇数番目の検出電極（ＲＸ）に流れる全ての電流はキャリブレーション容量（Ｃｃｌｂ）に流れ、即ち、キャリブレーション容量（Ｃｃｌｂ）により、全電荷が引き抜かれ、また、積分回路１０の積分容量（ＣＩＮＴ）からも電荷が移動し、積分回路１０の積分出力電圧（ＶＩＮＴ）は上昇し、図１４に示すように、ＶＤＤ（５Ｖ）に飽和する。
したがって、積分回路１０での積分出力電圧（ＶＩＮＴ）を、サンプルホールド回路１１でサンプル＆ホールドし、ＡＤ変換器１２でＡＤ変換したときのＲａｗデータは、Ｒａｗ＝１０２３となる。
よって、図１５（ａ）に示すように、検出ＲＡＭ（１３）に格納されるＲａｗデータは、奇数番目の検出電極（ＲＸ）に対応する列が、１０ビットで［１０２３］の値、偶数番目の検出電極（ＲＸ）に対応する列が、１０ビットで［０］の値となる。

一方、フレキシブル配線基板（図１（ａ）の５３、図１（ａ）、（ｂ）のＭＦＰＣ）上の配線を含めて、互いに隣接する２つの検出電極が、ＲＸ隣接ショートしている場合、走査電極（ＴＸ）から奇数番目の検出電極（ＲＸ）に流れる全ての電流は、他端にＧＮＤ（０Ｖ）付近の電圧が印加されている、偶数番目の検出電極（ＲＸ）に接続されるキャリブレーション容量（Ｃｃｌｂ）に流れ、即ち、全電荷が引き抜かれ、また、積分回路１０の積分容量（ＣＩＮＴ）からも電荷が移動し、積分回路１０の積分出力電圧（ＶＩＮＴ）は上昇し、図１４に示すように、ＶＤＤ（５Ｖ）に飽和する。
したがって、積分回路１０での積分出力電圧（ＶＩＮＴ）を、サンプルホールド回路１１でサンプル＆ホールドし、ＡＤ変換器１２でＡＤ変換したときのＲａｗデータは、Ｒａｗ＝１０２３となる。
よって、図１５（ｂ）に示すように、検出ＲＡＭ（１３）に格納されるＲａｗデータの中で、ＲＸ隣接ショートしている、互いに隣接する２つの検出電極に対応する列のＲａｗデータは、１０ビットで［１０２３］の値となる。
このように、本実施例によれば、簡単かつ短時間にＲＸ隣接ショート不良を検出することができる。

なお、前述の説明から理解できるように、奇数番目の検出電極（ＲＸ）（または、偶数番目の検出電極（ＲＸ））に、スイッチ回路を介して、大きめの容量値を有する容量素子を接続し、かつ、ＧＮＤの電圧を出力する定電圧源を設け、ＲＸ隣接ショート検査に、スイッチ回路をオンとして、奇数番目の検出電極（ＲＸ）（または、偶数番目の検出電極（ＲＸ））に、他端に定電圧源からのＧＮＤの電圧が印加されている容量素子を接続するようにしても、簡単かつ短時間にＲＸ隣接ショート不良を検出することができる。
この時、フレキシブル配線基板（図１（ａ）の５３、図１（ａ）、（ｂ）のＭＦＰＣ）上の配線を含めて、互いに隣接する２つの検出電極が、ＲＸ隣接ショートしていない場合は、検出ＲＡＭ（１３）に格納されるＲａｗデータは、スイッチ回路を介して、大きめの容量値を有する容量素子を接続される検出電極（ＲＸ）に対応する列が、１０ビットで［１０２３］の値、それ以外の検出電極（ＲＸ）に対応する列が、キャリブレーション終了後の非タッチレベルの、１０ビットで［２５５］の値となる。
以上、本発明者によってなされた発明を、前記実施例に基づき具体的に説明したが、本発明は、前記実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

２第１基板
３第２基板
４液晶組成物
５液晶ドライバＩＣ
１０積分回路
１１サンプルホールド回路
１２ＡＤ変換器
１３検出ＲＡＭ
１４キャリブレーションＲＡＭ
１５ＤＡ変換器
２１対向電極
２２対向電極信号線
２５駆動回路用入力端子
３１検出電極
３３ダミー電極
３６検出電極用端子
４０フロントウィンドウ（又は、保護フィルム）
５３接続用フレキシブル配線基板
１０１ＬＣＤドライバ
１０２シーケンサ
１０３タッチパネル走査電圧生成回路
１０６デコーダ回路
１０７タッチパネル
１０８検出回路
２００画素部
５０２指
ＭＰＵマイクロコンピュータ
ＭＦＰＣメインフレキシブル配線基板
ＴＸタッチパネルの走査電極
ＲＸタッチパネルの検出電極

Claims

第１基板と、
第２基板と、
前記第１基板と前記第２基板との間に狭持される液晶とを有する液晶表示パネルを備え、マトリクス状に配置された複数の画素を有する液晶表示装置であって、
前記第２基板は、タッチパネルの検出電極を有し、
前記各画素は、画素電極と対向電極とを有し、
前記対向電極には画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧が印加され、
前記対向電極は、複数のブロックに分割されており、
前記分割された各ブロックの対向電極は、連続する複数の表示ラインの各画素に対して共通に設けられており、
前記分割された各ブロックの対向電極は、前記タッチパネルの走査電極を兼用し、
前記各検出電極毎に設けられ、一端が前記各検出電極に接続されるキャリブレーション容量素子を有し、
タッチ位置検出処理前に、前記検出電極に基準電圧がプリチャージされて、キャリブレーション容量素子の前記一端に基準電圧が印加され、かつ、前記キャリブレーション容量素子の他端に基準電圧が印加され、
タッチ位置検出処理時に、前記タッチパネルの走査電極となる対向電極には、前記タッチパネル走査電圧が印加され、
かつ、前記各キャリブレーション容量素子の前記他端にキャリブレーション電圧を供給する手段を有することを特徴とする液晶表示装置。
第１基板と、
第２基板と、
前記第１基板と前記第２基板との間に教示される液晶とを有する液晶表示パネルを備え、マトリクス状に配置された複数の画素を有する液晶表示装置であって、
前記第２基板は、タッチパネルの検出電極を有し、
前記各画素は、画素電極と対向電極とを有し、
前記対向電極は、複数のブロックに分割されており、
前記分割された各ブロックの対向電極は、連続する複数の表示ラインの各画素に対して共通に設けられており、
前記分割された各ブロックの対向電極は、前記タッチパネルの走査電極を兼用し、前記各ブロックの対向電極には画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧が印加され、
前記各検出電極毎に設けられ、一端が前記各検出電極に接続されるキャリブレーション容量素子と、
前記各検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータを記憶するメモリ素子とを有し、
タッチ位置検出処理前に、前記検出電極に基準電圧がプリチャージされて、キャリブレーション容量素子の前記一端に基準電圧が印加され、かつ、前記キャリブレーション容量素子の他端に基準電圧が印加され、
タッチ位置検出処理時に、前記タッチパネルの走査電極となる対向電極には、前記タッチパネル走査電圧が印加され、前記メモリ素子に記憶されたキャリブレーションデータに対応するキャリブレーションデータ電圧を生成し、対応するキャリブレーション容量素子の前記他端に供給する手段とを有することを特徴とする液晶表示装置。
第１基板と、
第２基板と、
前記第１基板と前記第２基板との間に狭持される液晶とを有する液晶表示パネルを備え、マトリクス状に配置された複数の画素を有する液晶表示装置であって、
前記第２基板は、タッチパネルの検出電極を有し、
前記各画素は、画素電極と対向電極とを有し、
前記対向電極は、複数のブロックに分割されており、
前記分割された各ブロックの対向電極は、連続する複数の表示ラインの各画素に対して共通に設けられており、
前記分割された各ブロックの対向電極は、前記タッチパネルの走査電極を兼用し、前記各ブロックの対向電極には画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧が印加され、
前記各検出電極毎に設けられ、一端が前記各検出電極に接続されるキャリブレーション容量素子を有し、
タッチ位置検出処理前に、
前記検出電極に基準電圧がプリチャージされて、キャリブレーション容量の前記一端に基準電圧が印加され、かつ、前記キャリブレーション容量の他端に基準電圧が印加され、
タッチ位置検出処理時に、
前記走査電極には、タッチパネル走査電圧が印加され、
かつ、前記各キャリブレーション容量素子の前記他端にキャリブレーション電圧を供給してタッチ位置を検出し、
互いに隣接する２つの検出電極の短絡試験時に、一端が奇数列の検出電極に接続されるキャリブレーション容量素子の他端に電荷が引き抜かれないキャリブレーション電圧Ａを供給し、一端が偶数列の検出電極に接続されるキャリブレーション容量素子の他端に充分に電荷を引き抜けるキャリブレーション電圧Ｂを供給し、タッチ位置検出処理を実行する手段を有することを特徴とする液晶表示装置。
第１基板と、
第２基板と、
前記第１基板と前記第２基板との間に狭持される液晶とを有する液晶表示パネルを備え、マトリクス状に配置された複数の画素を有する液晶表示装置であって、
前記第２基板は、タッチパネルの検出電極を有し、
前記各画素は、画素電極と対向電極とを有し、
前記対向電極は、複数のブロックに分割されており、
前記分割された各ブロックの対向電極は、連続する複数の表示ラインの各画素に対して共通に設けられており、
前記分割された各ブロックの対向電極は、前記タッチパネルの走査電極を兼用し、前記各ブロックの対向電極には画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧が印加され、
前記各検出電極毎に設けられ、一端が前記各検出電極に接続されるキャリブレーション容量素子と、
前記各検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータを記憶するメモリ素子とを有し、
タッチ位置検出処理前に、
前記検出電極に基準電圧がプリチャージされて、キャリブレーション容量の前記一端に基準電圧が印加され、かつ、前記キャリブレーション容量の他端に基準電圧が印加され、
タッチ位置検出処理時に、
前記走査電極には、タッチパネル走査電圧が印加され、
かつ、前記各キャリブレーション容量素子の前記他端にキャリブレーション電圧を供給してタッチ位置を検出し、
互いに隣接する２つの検出電極の短絡試験時に、奇数列の検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータとして、電荷が引き抜かれないキャリブレーションデータＡを記憶し、偶数列の検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータとして、充分に電荷を引き抜けるキャリブレーションデータＢを記憶し、
前記互いに隣接する２つの検出電極の短絡試験時に、前記メモリ素子に記憶されたキャリブレーションデータＡに対応するキャリブレーションデータ電圧Ａを生成して、一端が奇数列の検出電極に接続されるキャリブレーション容量素子の他端に供給するとともに、
前記メモリ素子に記憶されたキャリブレーションデータＢに対応するキャリブレーションデータ電圧Ｂを生成して、一端が偶数列の検出電極に接続されるキャリブレーション容量素子の他端に供給し、タッチ位置検出処理を実行する手段を有することを特徴とする液晶表示装置。
第１基板と、
第２基板と、
前記第１基板と前記第２基板との間に狭持される液晶とを有する液晶表示パネルを備え、マトリクス状に配置された複数の画素を有する液晶表示装置であって、
前記第２基板は、タッチパネルの検出電極を有し、
前記各画素は、画素電極と対向電極とを有し、
前記対向電極は、複数のブロックに分割されており、
前記分割された各ブロックの対向電極は、連続する複数の表示ラインの各画素に対して共通に設けられており、
前記分割された各ブロックの対向電極は、前記タッチパネルの走査電極を兼用し、前記各ブロックの対向電極には画像表示に用いられる対向電圧と、タッチ位置の検出に用いられるタッチパネル走査電圧が印加され、
前記各検出電極毎に設けられ、前記各検出電極に接続される複数の積分回路と、
前記各検出電極毎に設けられ、一端が前記各検出電極に接続されるキャリブレーション容量素子と、
前記各検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータを記憶するメモリ素子とを有し、
タッチ位置検出処理前に、
前記検出電極に基準電圧がプリチャージされて、キャリブレーション容量の前記一端に基準電圧が印加され、かつ、前記キャリブレーション容量の他端に基準電圧が印加され、
タッチ位置検出処理時に、
前記走査電極には、タッチパネル走査電圧が印加され、
かつ、前記各キャリブレーション容量素子の前記他端にキャリブレーション電圧を供給してタッチ位置を検出し、
互いに隣接する２つの検出電極の短絡試験時に、奇数列の検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータとして、電荷が引き抜かれないキャリブレーションデータＡを記憶し、偶数列の検出電極と前記分割された各ブロックの対向電極との交点毎のキャリブレーションデータとして、充分に電荷を引き抜けるキャリブレーションデータＢを記憶し、
前記互いに隣接する２つの検出電極の短絡試験時に、前記メモリ素子に記憶されたキャリブレーションデータＡに対応するキャリブレーションデータ電圧Ａとして、ＶＲＥＦの基準電圧を生成して、一端が奇数列の検出電極に接続されるキャリブレーション容量素子の他端に供給するとともに、前記メモリ素子に記憶されたキャリブレーションデータＢに対応するキャリブレーションデータ電圧Ｂとして、前記各積分回路に供給されるＧＮＤの電圧を生成して、一端が偶数列の検出電極に接続されるキャリブレーション容量素子の他端に供給し、タッチ位置検出処理を実行する手段を有することを特徴とする液晶表示装置。
前記各検出電極と前記各積分回路との間に接続される第１のスイッチ回路と、
前記各検出電極にＶＲＥＦの基準電圧を供給する第２のスイッチ回路と、
前記各キャリブレーション容量素子の他端に、キャリブレーションデータ電圧あるいはＶＲＥＦの基準電圧を供給する第３のスイッチ回路とを有し、
前記分割された各ブロックの対向電極にタッチパネル走査電圧を供給する前に、前記第１のスイッチ回路をオフ、前記第２のスイッチ回路をオンとし、前記第３のスイッチ回路により前記各キャリブレーション容量素子の他端に前記ＶＲＥＦの基準電圧を供給し、
前記分割された各ブロックの対向電極にタッチパネル走査電圧を供給している時に、前記第１のスイッチ回路をオン、前記第２のスイッチ回路をオフとし、前記第３のスイッチ回路により前記各キャリブレーション容量素子の他端に前記キャリブレーションデータ電圧を供給することを特徴とする請求項５に記載の液晶表示装置。