JP2006184273A - キャパシタンス測定システム - Google Patents

Abstract

【課題】プロセス変化の影響を好適に低減できるキャパシタンス測定装置を提供する。
【解決手段】本発明によるキャパシタンス測定装置（２０）は、複数の異なるキャパシタンスの状態を有するキャパシタネットワーク（３１）を含む。センスアンプ（３０）は、測定されるキャパシタンスとネットワーク（３１）のキャパシタンスとを比較し、比較器（３２）は、測定されるキャパシタンスがネットワーク（３１）キャパシタンスよりも大きいか小さいかを示す出力を供給する。制御回路（３３）は、ネットワーク（３１）にその状態を介してスイッチさせ、計測されるキャパシタンスに隣接するキャパシタンスにあるネットワーク（３１）の状態を選択するために比較器（３２）の出力を監視する。ネットワーク（３１）によって与えられたキャパシタンスに対応したデジタル測定は、出力（３４）へ供給され、測定されるキャパシタンスの測定を提供する。
【選択図】図２

Description

本発明はキャパシタンス測定装置に関する。そのような装置は、例えば、キャパシタンスの１つの端子が利用可能であり、あるいはアクセス可能である場合、およびこの例が、アクティブマトリクス液晶ディスプレイ内における、画素キャパシタンス、およびデータ線あるいは「ソース」線キャパシタンスの測定の場合に使用され得る。本発明は、また、例えばアクティブマトリクスディスプレイの形状において、１つ以上のそのような測定装置を含むセンサアレイに関する。

アクティブマトリクス液晶ディスプレイ（ＡＭＬＣＤ）は、入力機能を要求する製品内において使用され得る。例えば、携帯電話および携帯情報端末（ＰＤＡ）は、ＡＭＬＣＤ上においてユーザに情報を表示し、電話キーパッドからのように、ユーザからの入力を要求する。歴史的に、センサ機能性は、ディスプレイモジュールに余分の部品を追加することによって達成されてきた。例えば、タッチ入力を達成するための従来の手段は、ディスプレイの正面に余分の部品を追加せねばならない。

ＵＳ６，０２８，５８１は、タッチあるいは画像入力を受け入れるために使用され得る集積センサを有するＡＭＬＣＤを開示する。センサ機能性は、各画素内のフォトダイオードの組み込みを介して達成される。このディスプレイはコストおよび実行の利点、例えば追加の層が要求されないという利点を有するが、これらの利点は、低減された画素フィルファクタ、および各画素において追加ＴＦＴ、フォトダイオード、マイクロレンズおよびフォトダイオードのための余分の制御線を含まねばならないというアクティブマトリクスデザインの複雑性によって相殺される。さらに、このディスプレイは、「パネル上」にアナログ−デジタル変換器を含まず、そのため、ディスプレイインターフェースのコストおよび複雑性を増加させる。

ＪＰ５−２５００９３は、タッチ入力を受け入れるために使用され得る、集積された座標検知装置を有するＡＭＬＣＤを開示している。位置情報は、ディスプレイ上をタッチされたときに画素の下部の状態を変化させる電圧を生成するペンの使用を介して、アクティブマトリクスに入力される。このシステムはアクティブマトリクスへの実質的な変更を要求せず、そのため画質の低下を伴わないが、特定の「アクティブ」ペンの使用は望ましいことではない。

ＥＰ１４５５２６４は、マトリクスへの実質的な変更、および余分の部品を有しない入力手段として、アクティブマトリクスの利用が可能な集積センサを備えたＡＭＬＣＤを開示している。センサ回路は、ディスプレイ基板上に集積され、ディスプレイソース線に接続される。そのようなセンサ回路は、チャージトランスファー増幅器および電荷再分配アナログ−デジタル変換器（ＡＤＣ）を含み得る。これらの回路は、適正な駆動波形の応用において、ディスプレイ内の各画素の状態を測定するために配置される。特に、チャージトランスファー増幅器は、ユーザがディスプレイを押さえ、液晶セルギャップを変化させたときに変化する画素キャパシタンスを測定するために使用される。増幅器は、画素キャパシタンス（それが接続するソース線の寄生キャパシタンスを加え）をダミーキャパシタと比較し、このキャパシタンス相違に対応する電圧を出力することによって、動作する。この電圧は、ＡＤＣによってデジタル出力に変換される。

この配置の不利な点は、増幅器の出力が、ソース線、ダミーキャパシタおよびＴＦＴにおける、理想と比較して範囲と正確さの低減に導くプロセス変化に対して敏感であることである。さらに、過度のプロセス変化は、集積センサ回路の不調の結果となる、増幅器出力の永続的な飽和を導き得る。そのようなプロセス変化の影響を、センスアンプのレンジを増加させるための回路設計パラメータを最適化することによって軽減することが可能である。しかしながら、これは、正確さの損失の犠牲のもとにのみ達成され得る。

本発明の第１の局面に従って、キャパシタンスを測定する装置が提供される。該装置は、各々異なるキャパシタンスを表す複数の状態を有するキャパシタネットワークと、測定されるキャパシタンスを該ネットワークのキャパシタンスと比較し、該測定されるキャパシタンスが該ネットワークのキャパシタンスより大きいか小さいかを表す出力を提供するセンスアンプと、センスアンプの出力に応答する制御回路であって、ネットワークの状態のなかから選択し、ネットワークが測定されるキャパシタンスに隣接するキャパシタンスを有する状態に対応したデジタル測定出力を供給する制御回路とを備える。

センスアンプは測定サイクルを有し、該測定サイクルは、測定されるキャパシタンスおよびキャパシタネットワークを同一電圧に充電することと、測定されるキャパシタンス内および該キャパシタネットワーク内の電荷を同一量だけ変化させることと、測定されるキャパシタンスの電圧と該キャパシタネットワークの電圧とを比較することとを含む。センスアンプは、チャージトランスファーアンプを備え得る。

キャパシタネットワークは、各々、電子スイッチを介して並列に接続可能な複数のキャパシタを備え得る。複数のキャパシタは、バイナリーに重み付けされた（ｂｉｎａｒｙ−ｗｅｉｇｈｔｅｄ）キャパシタンスを有する。キャパシタネットワークは、永続的に接続されたキャパシタをさらに備え得る。

該装置は、センスアンプの出力に接続された電圧比較器を備え得る。電圧比較器は、ダイナミックラッチを備え得る。

該装置は、較正動作フェーズの間において制御回路からの較正値を格納し、測定動作フェーズの開始において較正値をキャパシタネットワークに提供するメモリを備え得る。

制御回路は、その出力がキャパシタネットワークの状態を選択するように配置されたカウンタを備え得る。カウンタは、センスアンプの出力が状態を変化するまで、キャパシタンスを介して単調にカウントするように配置され得る。

制御回路は、その出力がキャパシタネットワークの状態を選択するように配置された逐次比較レジスタを備え得る。

本発明の第２の局面に従って、センサアレイが提供される。該センサアレイは、センサ素子のアレイであって、センサ素子の各々が、キャパシタを形成するために上に重なる材料と協働するための電極を含む、アレイと、本発明の第１の局面に従う少なくとも１つの装置と、電極を少なくとも１つの装置に接続するためのスイッチングネットワークとを備える。

ネットワークが、電極を同時に各装置に接続するように配置され得る。

ネットワークが、アクティブマトリクスを備え得る。

該アレイは、アクティブマトリクスディスプレイであって、その中において、センサ素子は行列状に配置された画素を備え、各画素は、表示される画像データを受信するためのディスプレイデータ入力と、該データ入力からの画像データの入力をイネーブルにするスキャン入力とを有し、各列の画素のデータ入力は各々列データ線に接続され、各行の画素のスキャン入力は各々行スキャン線に接続される、アクティブマトリクスディスプレイと、列データ線にデータ信号を供給するデータ信号生成器と、行スキャン線にスキャン信号を供給するスキャン信号生成器と、列データ線に接続され、外部刺激に応答して該ディスプレイ画素によっておよびその中において生成されたセンサ信号に応答する出力配置であって、データ線キャパシタンスおよび画素キャパシタンスを測定する少なくとも１つの装置を備える出力配置とを備える。

該アレイは、データ信号生成器、スキャン信号生成器、出力配置および該アレイの電子部品が、その上に集積されるディスプレイ基板を備え得る。

各画素は、画像生成素子および電子スイッチを備え得る。各画像生成素子は、液晶素子を備え得る。

各装置が、外部的な刺激なしに、周期的に前記較正フェーズを実行するように配置され得る。各装置が、少なくとも該アレイのスイッチオン時において、較正フェーズを実行するように配置され得る。

このように、既知の配置と比べて、複雑性、サイズ、および電力消費が低減された配置の提供が可能となる。また、実行における非常な改善が得られうる。例えば、プロセス変化の影響は、そのような変化に対してより強靭な配置を提供するために、低減される。

本発明は、さらに以下の手段を提供する。

（項目１）
キャパシタンスを測定する装置であって、
各々異なるキャパシタンスを表す複数の状態を有するキャパシタネットワーク（３１）と、
測定されるキャパシタンスを該ネットワーク（３１）のキャパシタンスと比較し、該測定されるキャパシタンスが該ネットワーク（３１）のキャパシタンスより大きいか小さいかを表す出力を提供するセンスアンプ（３０）と、
該センスアンプ（３０）の出力に応答する制御回路であって、該ネットワーク（３１）の状態のなかから選択し、該ネットワーク（３１）が該測定されるキャパシタンスに隣接するキャパシタンスを有する状態に対応したデジタル測定出力を供給する制御回路（３３）と
を備えることを特徴とする、装置。

（項目２）
上記センスアンプ（３０）は測定サイクルを有し、
該測定サイクルは、上記測定されるキャパシタンスおよび上記キャパシタネットワーク（３１）を同一電圧に充電することと、該測定されるキャパシタンス内および該キャパシタネットワーク（３１）内の電荷を同一量だけ変化させることと、該測定されるキャパシタンスの電圧と該キャパシタネットワーク（３１）の電圧とを比較することとを含む、ことを特徴とする、項目１に記載の装置。

（項目３）
上記センスアンプ（３０）は、チャージトランスファーアンプを備えることを特徴とする、項目２に記載の装置。

（項目４）
上記キャパシタネットワーク（３１）は、各々、電子スイッチ（ＳＷ_０,...,ＳＷ_Ｎ）を介して並列に接続可能な複数のキャパシタ（Ｃ_０,...,Ｃ_Ｎ）を備えることを特徴とする、項目１〜３のうちのいずれか一項に記載の装置。

（項目５）
上記複数のキャパシタ（Ｃ_０,...,Ｃ_Ｎ）は、バイナリーに重み付けされたキャパシタンスを有することを特徴とする、項目４に記載の装置。

（項目６）
上記キャパシタネットワーク（３１）は、永続的に接続されたキャパシタ（Ｃ_Ｒ）をさらに備えることを特徴とする、項目４または５に記載の装置。

（項目７）
上記センスアンプ（３０）の出力に接続された電圧比較器（３２）を備えることを特徴とする、項目１〜６のうちのいずれか一項に記載の装置。

（項目８）
上記電圧比較器（３２）は、ダイナミックラッチを備えることを特徴とする、項目７に記載の装置。

（項目９）
較正動作フェーズの間において上記制御回路（３３）からの較正値を格納し、測定動作フェーズの開始において該較正値を上記キャパシタネットワーク（３１）に提供するメモリ（８０）を備えることを特徴とする、項目１〜８のうちのいずれか一項に記載の装置。

（項目１０）
上記制御回路（３３）は、その出力が上記キャパシタネットワークの状態を選択するように配置されたカウンタ（６０〜６５）を備えることを特徴とする、項目１〜９のうちのいずれか一項に記載の装置。

（項目１１）
上記カウンタ（６０〜６５）は、上記センスアンプ（３０）の出力が状態を変化するまで、上記キャパシタンスを介して単調にカウントするように配置されていることを特徴とする、項目１０に記載の装置。

（項目１２）
上記制御回路（３３）は、その出力が上記キャパシタネットワークの状態を選択するように配置された逐次比較レジスタ（７０〜７３）を備えることを特徴とする、項目１〜９のうちのいずれか一項に記載の装置。

（項目１３）
センサ素子（１０）のアレイであって、センサ素子の各々が、キャパシタを形成するために上に重なる材料と協働するための電極（１５）を含む、アレイと、
項目１〜１２のうちのいずれか一項に記載の少なくとも１つの装置（３０〜３３）と、
該電極（１５）を該少なくとも１つの装置（３０〜３３）に接続するためのスイッチングネットワーク（６）と
を備えることを特徴とする、センサアレイ。

（項目１４）
上記ネットワーク（６）が、上記電極（１５）を同時に各装置（３０〜３３）に接続するように配置されていることを特徴とする、項目１３に記載のアレイ。

（項目１５）
上記ネットワークが、アクティブマトリクス（６）を備えることを特徴とする、項目１３または１４に記載のアレイ。

（項目１６）
アクティブマトリクスディスプレイであって、その中において、センサ素子は行列状に配置された画素（１０）を備え、各画素は、表示される画像データを受信するためのディスプレイデータ入力と、該データ入力からの画像データの入力をイネーブルにするスキャン入力とを有し、各列の画素（１０）のデータ入力は各々列データ線（１２）に接続され、各行の画素（１０）のスキャン入力は各々行スキャン線（１３）に接続される、アクティブマトリクスディスプレイと、
該列データ線（１２）にデータ信号を供給するデータ信号生成器（４）と、
該行スキャン線（１３）にスキャン信号を供給するスキャン信号生成器（５）と、
該列データ線（１２）に接続され、外部刺激に応答して該ディスプレイ画素（１０）によっておよびその中において生成されたセンサ信号に応答する出力配置（１９）であって、データ線キャパシタンスおよび画素キャパシタンスを測定する少なくとも１つの装置（３０〜３３）を備える出力配置（１９）と
を備えることを特徴とする、項目１５に記載のアレイ。

（項目１７）
上記データ信号生成器（４）、上記スキャン信号生成器（５）、上記出力配置（１９）およびアレイの電子部品が、その上に集積されるディスプレイ基板（１）を備えることを特徴とする、項目１６に記載のアレイ。

（項目１８）
各画素（１０）は、画像生成素子（１４）および電子スイッチ（１１）を備えることを特徴とする、項目１６または１７に記載のアレイ。

（項目１９）
各画像生成素子（１４）は、液晶素子を備えることを特徴とする、項目１８に記載のアレイ。

（項目２０）
各装置（３０〜３３）が、外部的な刺激なしに、周期的に上記較正フェーズを実行するように配置されていることを特徴とする、項目９に従属する場合の項目１３〜１９のうちのいずれか一項に記載のアレイ。

（項目２１）
各装置（３０〜３３）が、少なくとも上記アレイのスイッチオン時において、上記較正フェーズを実行するように配置されていることを特徴とする、項目２０に記載のアレイ。

（摘要）
キャパシタンス測定装置（２０）は、例えば、「タッチスクリーン」機能を提供するためのアクティブマトリクス液晶ディスプレイの様々な画素キャパシタンスを測定するために提供される。その装置は、複数の異なるキャパシタンスの状態を有するキャパシタネットワーク（３１）を含む。センスアンプ（３０）は、測定されるキャパシタンスとネットワーク（３１）のキャパシタンスとを比較し、比較器（３２）は、測定されるキャパシタンスがネットワーク（３１）キャパシタンスよりも大きいか小さいかを示す出力を供給する。制御回路（３３）は、ネットワーク（３１）にその状態を介してスイッチさせ、計測されるキャパシタンスに隣接するキャパシタンスにあるネットワーク（３１）の状態を選択するために比較器（３２）の出力を監視する。ネットワーク（３１）によって与えられたキャパシタンスに対応したデジタル測定は、出力（３４）へ供給され、測定されるキャパシタンスの測定を提供する。

本発明は、添付の図面を参照して、例示的にさらに記載される。

全図を通じて、同一の数字は同一の部品を示す。

アクティブマトリクス液晶ディスプレイおよびセンサ装置は、１で図式的に示されるディスプレイ基板上に形成され、タイミングおよび制御回路２を備え、このタイミングおよび制御回路２は、表示される画像データとともに、タイミング信号および制御信号を受信するための入力３に接続される。この回路２は適正な信号を、ディスプレイソースドライバ４の形式でデータ信号生成器に、ゲートドライバ５の形式でスキャン信号生成器に供給する。ドライバ４およびドライバ５は、標準タイプまたは従来タイプのような適切なタイプであり得、さらに記載することはしない。

ディスプレイソースドライバ４は多くの出力を有し、この出力は多くのマトリクス列電極から分離したもののみに接続され、この電極は、６で示される画素（ピクセル）のアクティブマトリクス用の列データ線として動作する。このディスプレイソースドライバ出力は、例えば、ドライバが制御回路２によってイネーブルである場合に、データ線にのみ接続され得る。列電極は、アクティブマトリクス６の高さ方向に伸び、それぞれが画素の各々の列のデータ入力に接続される。同様に、ドライバ５は行電極に接続される多くの出力を有し、この電極はマトリクス６の幅方向に伸びる。各行電極は、行スキャン線として動作し、各々の行の画素のスキャン入力に接続される。

１つの画素は、さらに詳細に１０で示され、標準的なアクティブマトリクス液晶タイプである。この画素１０は、ポリシリコン薄膜トランジスタの形式の電子スイッチ１１を備え、そのトランジスタのソースは列電極１２に接続され、そのゲートは行電極１３に接続され、そのドレインは、液晶画素画像生成素子１４および並列ストレージキャパシタ１５に接続される。

図１は、様々な部分の配置の物理的なレイアウトを図式的に示す。電子部品のすべてが、マトリクス６の上端に沿って配置されるディスプレイソースドライバ４、およびマトリクス６の左端に沿って配置されたゲートドライバ５とともにディスプレイ基板１上に組み込まれる。このドライバ４およびドライバ５およびマトリクス６およびそれらの相対的な配置は標準型または従来型である。

この配置は出力配置１９をさらに備え、この出力配置１９は、マトリクス６の下端に沿って配置される。この配置１９は複数のキャパシタンス測定装置またはシステム２０を備え、このシステム２０は、回路２からの制御信号により例えばイネーブルされ、制御され、その入力は各々の列電極に接続される。装置２０の出力はマルチプレクサ２１に供給され、このマルチプレクサ２１は、この配置のセンス出力２３に出力信号を供給する。

行および列の基準は、水平行および垂直列に制限されるように意図されていないが、そのかわり標準的な良く知られた方法に言及し、その方法では、画像データは行ごとに入力される。ディスプレイ中では、画素行は通常水平方向に、画素列は垂直方向に配置されるけれども、これは重要ではなく、行は、たとえば、水平方向に配置される列と同様に垂直方向に配置され得る。

使用においては、ディスプレイの画像データは、いずれか適切なソースにより、配置の入力３に供給され、ドライバ４および５の動作にしたがって、アクティブマトリクス６により表示される。例えば、ディスプレイが行ごとにリフレッシュされる典型的な配置においては、画素画像データは、各フレームリフレッシュサイクルの開始を示すフレーム同期パルスとともに画像フレームとして、直列的に供給される。画素画像データは、ディスプレイソースドライバ４中で連続的に入力され、スキャン信号が、画素の適正な行において、画像データに格納するようにイネーブルするために、適正な行電極に供給される。このように、マトリクス６の画素行は、ゲートドライバ５と同時に行でリフレッシュされ、このゲートドライバ５は、フレームリフレッシュサイクルが完了した場合には、上端行で開始し、下端行で終了する時に、行にスキャン信号を供給することが多い。

この動作モードでは、各ディスプレイフレームはリフレッシュ部分を含み、その間に、ディスプレイデータは、垂直ブランキング期間に続いて、行画素のマトリクス６をリフレッシュするために使用される。ディスプレイフレーム期間の終わりに、センサフレーム同期パルスが供給され、センサフレームまたはこの装置のセンスフェーズを形成するセンサ期間を開始する。

センスフェーズの間、ディスプレイソースドライバ４の出力は、列電極から絶縁されており、装置２０は回路２によりイネーブルされる。ゲートドライバ５は再度、マトリクス６の上端から下端までを連続して行電極の１つを一時にスキャンし、マルチプレクサ２１を介して装置２０により供給された信号を出力する。

ディスプレイフェーズの間には、画素１０がリフレッシュされる場合、ゲートドライバ５がスキャン信号を行電極１３に供給し、この信号により薄膜トランジスタ１１がオンとなる。このディスプレイソースドライバ４は同時に、画像生成素子の所望の視覚状態を表す電圧を列電極１２に供給し、所望の画像発生を決定するための電荷が、列電極１２からストレージキャパシタ１５および画像生成液晶素子１４に伝送され、画像生成液晶素子１４はキャパシタのようにも動作する。素子１４にかかる電圧は、これに周知の方法で所望の画像グレーレベル（ｉｍａｇｅ ｇｒｅｙ ｌｅｖｅｌ）を表示する。液晶画素画像生成素子１４は視覚的に可変可能範囲を有し、この範囲はディスプレイ動作を生じる。

１０に例示されるような標準的なディスプレイ画素は、いずれの実質的な修正を必要とせずに、外部刺激を感知するように使用され得る。例えば、各ディスプレイ画素は、タッチ入力を検出するように使用され得、このことは、Ｔ．Ｔａｎａｋａらによる「Ｅｎｔｒｙ ｏｆ Ｄａｔａ ａｎｄ Ｃｏｍｍａｎｄ ｆｏｒ ａｎ ＬＣＤ Ｄｉｒｅｃｔ Ｔｏｕｃｈ： Ａｎ Ｉｎｔｅｇｒａｔｅｄ ＬＣＤ Ｐａｎｅｌ」（ＳＩＤ １９８６）に記載されている。ＬＣＤ部品のガラスプレートの上端に与えられる圧力が、圧力が与えられた範囲の周辺液晶中に変形を生じさせる。この変形により、液晶素子１４のキャパシタンス中に検出可能な電荷が生じる。キャパシタンス中の変化は、液晶素子１４の視覚可変範囲によっておよびその中で生成される信号を表す。

センスフェーズの間には、画素１０を含む行が、行電極１３上のドライバ５からのスキャン信号によりイネーブルされる場合、キャパシタ１５とともに素子１４は、トランジスタ１１により列電極１２に接続される。したがって、外部刺激の結果としての画素のキャパシタンスのいずれかの変化が、列電極１２に接続された装置２０のうちの１つに利用可能となり、外部刺激により変化したキャパシタンスは、装置２０によりデジタル値に変換される。

したがって、動作サイクルは、フレーム同期パルスから開始して繰り返され、フレーム同期パルスは、ディスプレイデータの次のフレームによりディスプレイをリフレッシュすることを始める。このディスプレイフレーム時間は、センサフレーム時間と等しくもあり得、等しくなくもあり得る。

このセンサフレームは、先行するディスプレイフレームの垂直ブランキング期間後に生じるとして記載されたけれども、このセンサフレームは、代替的には、他の一定時に生じ得、例えばそれは、ディスプレイフレームのブランキング期間内である。行のすべては、センサフレーム中のスキャンデータとしてスキャンされ得る。代替的には、画素行の異なる適切なサブセットが複数のフレームそれぞれの間でスキャンされ得、その結果全体のマトリクスは複数のディスプレイフレーム上でセンサデータとしてスキャンされる。例えば、センサデータとしてスキャンされた行数は、ディスプレイフレーム率に依存し得、スキャンされた行パターンは、タイミングおよび制御回路２中のソフトウェアにより決定され得る。このような配置は、センサフレーム中の全体マトリクスのスキャニングと比較して、表示された画像の質の向上を提供するように使用され得、ディスプレイが、感知機能を提供しない従来型ディスプレイと同程度の高いフレームレートを保持することを可能にし得る。明細書中で使用される用語「適切な部分集合（ｐｒｏｐｅｒ ｓｕｂｓｅｔ）」は、全体集合のうちの部分集合として定義され、空集合および全体集合の場合は除外される。

キャパシタンス測定装置は、図２においてより詳細に例示され、センスアンプ３０、キャパシタネットワーク３１、比較器３２、および制御ロジック３３を備える。センスアンプ３０および制御ロジック３３は、回路２からの制御信号を受信し、または回路２から受信された信号を生じる。制御ロジック３３は、デジタル出力３４で、測定されたキャパシタンスを示すパラレルデジタル出力信号を供給する。

キャパシタネットワーク３１は、制御ロジック３３からの適切な制御信号の適用時に、複数の状態Ｘのうちの１つを得るように配置される。キャパシタネットワーク３１の各状態ｘは、異なる出力キャパシタンスＣ_{Ｎｅｔ、ｘ}を提供する。このネットワークは、Ｃ_{Ｎｅｔ、ｘ＋１}＞Ｃ_{Ｎｅｔ、ｘ}となるように配置され得る。

センスアンプ３０は、２つの入力を有する。第１の入力は、キャパシタネットワークの出力（これは、キャパシタンスＣ_{Ｎｅｔ、ｘ}を提供する）に接続される。第２の入力は、測定される構成素子（これは、キャパシタンスＣ_Ｍｅａｓを提供する）に接続される。センスアンプ３０に適切な制御信号を与えた時、このアンプはサイクル動作し、１つの動作サイクルは複数のフェーズを構成し、少なくとも待機フェーズを含む。このアンプ３０はさらに、２つの出力電圧信号（Ｖ_Ａ、Ｖ_Ｂ）を生成するように配置され、Ｃ_{Ｎｅｔ、ｘ}＜Ｃ_Ｍｅａｓである場合、待機フェーズの間はＶ_Ａ＞Ｖ_Ｂとなる。逆に、Ｃ_{Ｎｅｔ、ｘ}＞Ｃ_Ｍｅａｓである場合、待機フェーズの間はＶ_Ｂ＞Ｖ_Ａとなる。

比較器３２は、センスアンプ出力相対振幅Ｖ_ＢおよびＶ_Ａに対応するデジタル信号を出力するように配置され、例えば、
Ｖ_Ａ＞Ｖ_Ｂ＝０
Ｖ_Ａ＜Ｖ_Ｂ＝１
となる。制御ロジック３３は、キャパシタ出力が状態を変更すると、キャパシタネットワークの値に対応するバイナリ数が出力されるように配置される。

上記システムにより実行されるキャパシタンス測定シーケンスは図３に例示され、４０で開始する。キャパシタネットワークは、４１で第１の状態に設定され、比較器出力はロー（ｌｏｗ）に設定され、制御回路はリセットされる。この第１の状態では、キャパシタネットワークは、測定されたキャパシタンスＣ_Ｍｅａｓのそれより形式的に小さいキャパシタンスＣ_{Ｎｅｔ、１}をアンプに提供するように配置される。

センスアンプ３０は、次いで、第１の動作サイクル４２を介して動作する。この第１のサイクルＣ_{Ｎｅｔ、１}＞Ｃ_Ｍｅａｓの間に、アンプ３０は、Ｖ_Ｂ＞Ｖ_Ａ（４３）であるように待機フェーズ中に出力電圧を生成する場合には、比較器出力は、ハイ（ｈｉｇｈ）に状態を変化させ、変換が完了するが誤差がある。制御ロジック３３は、「範囲外」を示す誤りコードを出力するように（４４）配置され得、動作は４５で終了する。

この第１のサイクルＣ_{Ｎｅｔ、１}＜Ｃ_Ｍｅａｓの間に、Ｖ_Ａ＞Ｖ_Ｂであるように、アンプ３０が待機フェーズ中に出力電圧を生成する場合、比較器出力は、ローを維持し、制御ロジック３３は、キャパシタネットワークを第２の状態（４６）に状態を切り替えるように配置される。第２の状態Ｃ_{Ｎｅｔ、２}のキャパシタネットワークにより提供されるキャパシタンスは、第１の状態Ｃ_{Ｎｅｔ、１}で提供されるそれより大きい。動作アンプサイクルは、次いで、４７で繰り返される。
キャパシタネットワークが状態ｘである第ｘのセンスアンプ動作サイクル毎に、Ｃ_{Ｎｅｔ、ｘ}＞Ｃ_Ｍｅａｓである場合、アンプ３０は、Ｖ_Ｂ＞Ｖ_Ａ（４８）であるように待機フェーズ中に出力電圧を生成し、比較器出力は、ハイに状態を変更し、制御ロジック３３は、キャパシタネットワーク３１に値に対応するバイナリ数を出力する（４９）。このキャパシタンス測定シーケンスは完了する。

第ｘのサイクルＣ_{Ｎｅｔ、ｘ}＜Ｃ_Ｍｅａｓ中に、アンプ３０は、Ｖ_Ａ＞Ｖ_Ｂであるように待機フェーズ中に出力電圧を生成し、比較器出力は、ローを維持し、制御ロジック３３は、キャパシタネットワーク３１を第ｘの状態に状態を切り替えるように配置される。第（ｘ＋１）の状態であるキャパシタネットワークにより提供されるキャパシタンスＣ_{Ｎｅｔ、ｘ＋１}は、第ｘの状態で提供されるキャパシタンスＣ_{Ｎｅｔ、ｘ}より大きい。アンプ動作サイクルは、次いで繰り返される。

第ｘのセンスアンプ待機フェーズ（５０）の間に、キャパシタ出力がローを維持する場合、キャパシタンス測定は、誤差はあるが完全であるとみなされる。この制御ロジックは、「範囲外」を示す誤りコードを出力する（５１）ように配置され得る。

このシステムは、（ＥＰ １４５５２６４中に記載されるアナログ動作の場合の振幅と対照した場合に）重要である電圧差Ｖ_Ａ−Ｖ_Ｂのみを示すために、「擬似デジタル（ｐｓｅｕｄｏ−ｄｉｇｉｔａｌ）」として記載され得る。比較器３２は、制御ロジック３３により使用される単一ビットにこのサインを変換する。上述のように、キャパシタンス測定を達成するために多重「擬似デジタル」キャパシタンス比較を実行することによって、複雑さを減らすことが可能であり、したがって、従来技術に比較してシステム全体のサイズおよび電力の消費もそうである。例えば、比較器設計の拘束は、アナログ動作の場合と比較して減少し得る。

プロセス変化の影響は、正確さの損失をなくして、増加した動作範囲を提供することによって低減する。このシステムの正確さは、キャパシタネットワーク３１の２つの隣接状態間で確実に定義され得るキャパシタンス中の最小差によってのみ制限される。

キャパシタンス測定装置２０は、ディスプレイスクリーンをタッチすることにより生じる画素キャパシタンス中の変化を検出するためにアクティブマトリクス液晶ディスプレイのパネル上に使用されるように例示されるが、この装置２０は、キャパシタンスを測定するのに都合の良いいずれか他の適用においても使用され得る。この装置２０は、詳細には、この上記されたＡＭＬＣＤの場合のように、キャパシタンスの唯一の端子はアクセス可能である状況で、キャパシタンスを測定するのに有効である。

図１に示されるディスプレイは、アクティブマトリクスの各データ線１２用に各々のキャパシタンス測定装置２０を有する。しかし、いくつかのデータ線１２に各々のマルチプレクサを介して接続された少なくともいくつかの装置２０をもつデータ線１２の数より少ないキャパシタンス測定装置２０を有することは可能である。

図４は、キャパシタネットワーク３１の例を示す。この例では、ネットワーク３１は、（Ｎ＋１）のキャパシタＣ_０．．．，Ｃ_Ｎ、および（Ｎ＋１）の電子スイッチＳＷ_０．．．，ＳＷ_Ｎを、例えば、トランスミッションゲートの形式で備える。制御ロジック３３は、最下位ビットがＳ_０であるバイナリ数を示す（Ｎ＋１）ビット信号Ｓ_０．．．，Ｓ_Ｎを、供給する。各ビットは、そのスイッチ各々１つを制御し、キャパシタＣ_０．．．，Ｃ_Ｎは、任意の組合せにおいて並列に切り替え可能である。各キャパシタＣ_ｉキャパシタンスは、２^ｉＣに等しく、ここでＣは最小キャパシタＣ_０の値であり、制御ロジック出力の最下位ビットＳ_０により切り替えられる。したがって、ネットワーク３１はバイナリに重み付けされた切り替えキャパシタネットワークを備える。

図４に示される装置２０の分解能（ｒｅｓｏｌｕｔｉｏｎ）は、最小キャパシタＣ_０の値Ｃに等しい。動作中、制御ロジック３３は、０を示す数から増えて最大値までビットＳ_０．．．，Ｓ_Ｎにより示されるバイナリ数で進み、その結果、キャパシタンスネットワーク３１によって示されるキャパシタンスは、Ｃのステップで、全てのキャパシタが接続されていないゼロから、キャパシタＣ_０．．．，Ｃ_Ｎのすべてが並列に接続されている最大値まで増加する。ネットワーク３１のキャパシタンスは、センスアンプ３０の出力電圧Ｖ_ＡとＶ_Ｂとの差が負になるまで増加し、負になったとき、測定されるべきキャパシタンスの測定は完了し、制御ロジック３３は、デジタル出力３４で、ビットＳ_０．．．，Ｓ_Ｎの現在の状態により示される数、またはデジタル出力３４でこの関数である数を出力する。

キャパシタネットワーク３１はバイナリで重み付けされたとして示されるが、他の例はバイナリで重み付けされ得ず、例えば、定義された非線形応答を生成する。

大きな分解能を達成するために、キャパシタＣ_０．．．，Ｃ_Ｎの相対的に多くの数が必要とされる。したがって、キャパシタネットワーク３１および制御ロジック３３は、基板１の実質的な範囲を必要とする。さらに、制御ロジックの複雑さは、キャパシタネットワーク３１中のキャパシタの数に関係する。さらに、各測定を達成するのにかかる時間は、図４に示す例におけるネットワーク３１中のキャパシタの数に依存する。

図５は、キャパシタネットワーク３１の他の例であり、これは、バイナリ重み付けされた切り替えキャパシタ配置が、基準キャパシタＣ_Ｒにより永続的に並列に接続されるという点で、図４で示したものとは相違する。好ましくは、キャパシタＣ_ＲのキャパシタンスＣ_ｒｅｆは、制御ロジック出力の最下位ビットＳ_０により制御されたキャパシタＣ_０の少なくとも値Ｃにより測定されるキャパシタンスの最小期待値より小さくなるように選択される。例えば、装置２０がＡＭＬＣＤの一部分を形成し、「タッチスクリーン」機能を提供するために画素キャパシタンス中の電荷を決定するために使用される場合には、測定されるキャパシタンスの最小値は、画素のキャパシタンスの最小期待値にデータ線のキャパシタンスの最小期待値と装置２０の入力への他の接続素子のキャパシタンスの最小期待値とを足したものである。この最小期待キャパシタンスは、製造中のプロセス変化、ミスマッチング、温度影響、および測定に提供され得る最小キャパシタンスの他の影響を考慮にいれるべきである。

図５の装置２０は、図４の装置２０と実質的に同じ方法で動作する。しかし、測定されるキャパシタンスとキャパシタネットワーク３１によって提供されるキャパシタンスとの比較は、ゼロのキャパシタンスまたは最小のキャパシタンスＣから始まらず、基準キャパシタＣ_ＲのキャパシタンスＣ_ｒｅｆから始まる。したがって、同様な分解能として、少ないキャパシタおよびスイッチを有する、より小さい切り替えキャパシタンスネットワークが使用され得、各測定はより少ない時間しか要しない。逆に、切り替えネットワークの最小キャパシタンスＣは減少し得、より高い分解能を達成し得る。したがって、分解能は高度化し得、および／または図４に示される装置と比較して、システムの複雑さ、基板範囲および測定時間は減少し得る。

図６は、チャージトランスファーアンプ（ｃｈａｒｇｅ ｔｒａｎｓｆｅｒ ａｍｐｌｉｆｅｒ）として具現化されたセンスアンプ３０の例を示す。チャージトランスファーアンプは、いずれか適切な設計であり得、それは例えば、Ｍｏｒｉｍｕｒａらによる「Ａ Ｎｏｖｅｌ Ｓｅｎｓｅ ｏｆ Ｃｅｌｌ Ａｒｃｈｉｔｅｃｔｕｒｅ ａｎｄ Ｓｅｎｓｉｎｇ Ｃｉｒｃｕｉｔｓ Ｓｈｅｍｅ ｆｏｒ Ｃａｐａｃｉｔｉｖｅ Ｆｉｎｇｅｒｐｒｉｎｔ Ｓｅｎｓｏｒｓ」（ＩＥＥ Ｊｏｕｒｎａｌ ｏｆ Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，ｖｏｌ ３５ ｎｏ ５，２０００年５月）中に開示されたタイプであり得る。チャージアンプは、相補的ＭＯＳＦＥＴ（Ｍ１〜Ｍ４）を備え、キャパシタ５５および５６は同じ値で、キャパシタ５７および５８は同じ値である。トランジスタＭ３およびＭ４は、電源線Ｖ_ＤＤに接続されたソース、プリチャージ制御線ＰＲＥに一緒に接続されたゲート、ノードＮ３およびＮ４にそれぞれ接続されたドレインを有する。ノードＮ３およびＮ４は、センスアンプ出力Ｖ_ＡおよびＶ_Ｂを供給し、キャパシタ５５および５６に、およびトランジスタＭ１およびＭ２のドレインにそれぞれ接続される。トランジスタＭ１およびＭ２のベースはノードＮ４およびＮ３にそれぞれ接続される。トランジスタＭ１およびＭ２のソースは、回路ノードＮ１およびＮ２に、キャパシタ５７および５８に、および測定されるキャパシタンスおよびキャパシタネットワーク３１にそれぞれ接続される。キャパシタ５７および５８は、ともにサンプル制御入力ＳＡＭに接続される。

アンプ３０の１つの動作サイクルは、３つのフェーズ（ｐｈａｓｅ）を有し、それはすなわち：プリチャージ、サンプルおよびホールドである。各フェーズの動作は次のとおりである：プリチャージフェーズ中では、Ｎ_３およびＮ_４は供給電圧Ｖ_ＤＤへプリチャージされる。ノードＮ_１よびＮ_２は、Ｖ_ＴｘがトランジスタＭ_ｘのスレッショルド電圧であるトランジスタＭ１およびＭ２を介して、Ｖ_ＤＤ−Ｖ_Ｔ１およびＶ_ＤＤ−Ｖ_Ｔ２をそれぞれ生じる。

サンプルフェーズ中では、固定された電荷ΔＱは、キャパシタ５７および５８介してＮ_１およびＮ_２から放電され、両ノードにおける電圧は減少する。Ｃ_Ｎｅｔ＜Ｃ_Ｍｅａｓである場合には、Ｎ_２において生じる電圧降下（ΔＶ_２）は、ΔＶ_２＞ΔＶ_１となるように、Ｎ_１における電圧降下（ΔＶ_１）より大きくなり得る。ここで電荷は、Ｎ_３からＮ_１へ、Ｎ_４からＮ_２へ転送され始める。Ｎ_１における電圧はＮ_２における電圧より大きいので、トランジスタＭ１はＭ２より伝導性が低く、Ｎ_３からＮ_１へのチャージトランスファーレート（ΔＱ_１）は、Ｎ_４からＮ_２へのチャージトランスファーレート（ΔＱ_２）より小さくなり得る。結果として、ノードＮ_４における電圧Ｖ_Ｂは、Ｎ_３における電圧Ｖ_Ａより早く降下し得、Ｖ_Ｂが降下し、Ｍ１のゲートソース電圧がＶ_Ｔ１に近くなり、Ｍ１がカットオフされるので、Ｎ_３からのチャージトランスファーは第１にターミネートし得る。Ｎ_３における電圧Ｖ_Ａ、それゆえＭ２のゲートは、ここで固定される。Ｍ２のゲート電圧はここで固定されるので、チャージトランスファーはＮ_４からＮ_２へ生じ続ける。転送は、Ｍ２のゲートソース電圧がＶ_Ｔ２に等しくなるか、Ｎ_２における電圧がＮ_４における電圧Ｖ_Ｂに等しくなるかのどちらか一方になるように、Ｎ_２における電圧が生じるまで続く。

ホールドフェーズ中では、ノードＮ_４に対するＮ_１における電圧は固定され、変換サイクルが完了する。Ｃ_Ｎｅｔ＜Ｃ_Ｍｅａｓの場合、Ｖ_Ａ＞Ｖ_Ｂとなる。同様に、Ｃ_Ｎｅｔ＞Ｃ_Ｍｅａｓの場合、Ｖ_Ａ＜Ｖ_Ｂとなる。したがって、チャージトランスファーアンプ３０は、電圧変換に対してキャパシタンスを実行する。

比較器３２は、Ｖ_ＡおよびＶ_Ｂの出力電圧差の極性をデジタル信号に変換するための適切な型であり得る。適切な比較器の一例は図７に示され、ダイナミックラッチ回路を備える。この回路はよく知られており、例えば、Ｒ．Ｇｒｅｇｏｒｉａｎによる「Ｉｎｔｒｏｄｕｔｉｏｎ ｔｏ ＣＭＯＳ Ｏｐ−Ａｍｐｓ ａｎｄ Ｃｏｍｐａｒａｔｏｒｓ」（Ｗｉｌｅｙ １９９９）中に開示される。

制御ロジック３３は、（Ｎ＋１）ビットバイナリカウンタを備え得、このようなカウンタの例は図８に示される。ビット数は、キャパシタネットワーク３１の状態数Ｘにより決定され、ｌｏｇ_２Ｘにより与えられる。

カウンタは（Ｎ＋１）段を備え、各段は、Ｄ型フリップフロップカウンタ段（例えば、６０）、Ｄ型フリップフロップラッチ段（例えば、６１）を備える。ラッチフリップフロップ（例えば、６１）は、比較器３２から比較器出力信号を受信するためのクロック入力を有し、ラッチは装置２０の出力３４においてデジタルワードＱ＜０＞，．．．，Ｑ＜Ｎ＞を供給する。ラッチフリップフロップ（例えば、６１のような）のデータ入力Ｄは、カウンタフリップフロップ（例えば、６０のような）のＱ出力に接続される。

カウンタは、ゲート（例えば、６２および６３ｂのような）、カウンタの動作を制御するための電子スイッチ（例えば、６４および６５のような）をさらに備える。ゲート６２は、カウンタをイネーブルするためのイネーブル入力、クロックパルスを受信するためのクロック入力を有し、これらは、カウンタフリップフロップ（例えば、６０のような）のクロック入力に供給される。この型のカウンタの動作はよく知られており、さらに記載され得る。

制御ロジック３３として図８において示されるカウンタの動作は次のとおりである。

制御ロジック３３が、全キャパシタンス測定シーケンスの開始時点でリセットされる場合には、カウンタはイネーブルされ、その出力はゼロに設定される。第１のセンスアンプ動作サイクルはここで実行される。

比較器出力が第１のセンスアンプ動作サイクルのホールドフェーズ中にハイである場合、カウンタはディスエーブルされ、誤差はあるが変換が完了する。カウンタは、この場合「範囲外」誤り信号を生成するように配置され得る。

比較器出力は、第１のセンスアンプ動作サイクルのホールドフェーズ中にローを維持する場合、カウンタは１カウント増加する。したがって、キャパシタネットワーク３１の状態は、一の状態だけ進み、増加したキャパシタンスは、センスアンプ３０の入力に提供される。センスアンプ動作サイクルは繰り返される。

センスアンプの動作サイクルのホールドフェーズごとに、
（ａ）比較器出力がハイである場合、カウンタはディスエーブルされ、変換が完了する。この時点でカウンタ出力に固定された値はキャパシタネットワーク３１の状態に対応し、したがって測定されるキャパシタンスの値である。

（ｂ）比較器出力がローである場合、カウンタは値を増やし、センスアンプ動作サイクルが繰り返される。

キャパシタネットワークの最終的な状態に到達し、比較器出力が対応するセンスアンプホールドフェーズ中にローを維持する場合、キャパシタンス測定操作は誤りがあるが完了したとされ得る。カウンタはこの場合、「範囲外」誤り信号を生成するように配置される。

それゆえ、キャパシタンス測定シーケンスにかかる最大時間（ｔ_ｍａｘ）は、指数関数的な関係である：ｔ_ｍａｘ＝ｔ_ａｍｐ×２^Ｎ、ここで、ｔ_ａｍｐは１つのセンスアンプ動作サイクルに要する時間である。

図９は、逐次比較レジスタ（ＳＡＲ）の形式における制御ロジック３３の代替的な形式を例示する。レジスタの長さはｌｏｇ_２Ｘと等しい。ＳＡＲは、環状に接続されたＤ型フリップフロップ（例えば、７０のような）によって形成され、フリップフロップのクロック入力に供給されたクロック信号と同期して単一「１」ビットを循環するように配置されたシフトレジスタを備える。クロック信号は、クロックパルス信号およびイネーブル信号を受信するための入力を有するゲート７１により供給される。

ＳＡＲは、ＮＡＮＤゲート（例えば、７３のような）の出力に接続された反転リセット入力を有するセット／リセットフリップフロップ（例えば、７２のような）、シフトレジスタフリップフロップの出力に接続されたセット入力をさらに備える。このゲート７３は、比較器出力を受信する第１の入力、およびシフトレジスタ出力に接続された第２の入力を有する。

制御ロジック３３としての図９のＳＡＲの動作は、次のとおりである。ＳＡＲは、すべてのキャパシタンス測定シーケンスの開始時点でリセットされる場合には、ＳＡＲの最上位ビットにより、キャパシタネットワーク３１中で最高値のキャパシタＣ_Ｎが接続される。センスアンプ３０はキャパシタンス比較を実行し、比較器３２は、測定されるキャパシタンスがキャパシタネットワーク３１により提供されるキャパシタンスより大きいか小さいかを示す信号を供給する。測定されるキャパシタンスは、ネットワーク３１により提供されるキャパシタンスより大きい場合、フリップフロップ７２はセットのままである。逆に、測定されるキャパシタンスが、ネットワーク３１により提供されるキャパシタンスより小さい場合、フリップフロップ７２はリセットのままである。

このシーケンスはＳＡＲの各段毎に繰り返され、キャパシタンス測定を完了する。したがって、各キャパシタンス測定を完了するのにかかった時間ｔ_ｍａｘは、ｔ_ａｍｐ×Ｎにより与えられ、一般的に、図８に例示されるカウンタ配列の時間より実質的に小さい。

図１０は、メモリ８０が提供され、キャパシタンス測定が、主に較正ステージおよび測定ステージという二つの段階において実行される点で、図２において示されているものとは異なるキャパシタンス測定装置２０を示している。メモリ８０は、較正ステージの最後において、制御ロジック出力を貯蔵することができるように制御され、測定ステージの第１のサイクルで、制御ロジック３３へこれを戻す。

図１０の装置２０の動作は、図１１に示される。較正ステージは８１で開始し、キャパシタまたは、第１の較正キャパシタは８２にて選択される。例えば、図１におけるＡＭＬＣＤにおいて、装置２０が利用される場合、第１の較正キャパシタは、キャパシタンス（データ線キャパシタンスおよび他の関連するキャパシタンスと並行な）が外部刺激の不在において測定される第１の画素であり得る。代替的には、第１の較正キャパシタンスは、データ線および、ディスプレイの画素１０へ接続するために利用される他の任意の寄生キャパシタンスを含み得る。

８３において、図３において示される測定は実行され、その結果は、メモリ８０における測定データファイル８４に貯蔵される。ステップ８５は、最終のキャパシタが較正されたかどうかをチェックし、もしされていなければ、次のキャパシタが８６にて選択され、測定シーケンスが繰り返される。一度、較正のための全てのキャパシタが測定されると、較正ステージは完成し、測定ステージが始まる。

上記で述べられたように、外部刺激がディスプレイへ適用されない場合に起こる画素キャパシタンスの全ては、この方法において決定され、貯蔵され得る。それぞれの画素値は、それゆえ、その画素のキャパシタンスの測定のための開始点として利用され得る。代替的には、メモリ要求を低減するために、画素キャパシタンスなしで、データ線キャパシタンスは、測定され得、画素キャパシタンス測定における開始点として、その次の使用のために貯蔵され得る。

測定フェーズの間、第１の測定キャパシタンスは、９０および９１において選択され、制御ロジック３３の初期ステージは、メモリ８０において保持される較正ファイル８４からロードされる。図３における測定シーケンスは、９２にて実行され、その結果は、９３にて出力される。ステップ９４は、最終測定がなされたかどうかを決定し、もしなされたならば、測定ステージは９５にて終了する。なされていない場合、最終の測定されるキャパシタは９６にて選択され、そのキャパシタのための初期状態は、ステップ９１における較正ファイル８４からロードされる。このように、ステップ９１から９３は、測定される各キャパシタンスのためにロードされるキャパシタネットワーク３１の適切な初期状態を有し、各測定のために繰り返される。

画素の最小キャパシタンス値を測定するために、「タッチされない」ＡＭＬＣＤを用いて、測定ステージを実行することによって、測定ステージの間の各測定に必要とされる時間は低減され得る。較正ステージは、例えば、温度変化の結果などから、例えば、一時的な変化を説明するために、例えば、各ＡＭＬＣＤの始動の直後に実行され得るか、またはより定期的に実行され得る。

キャパシタンス測定装置の利用は、ＡＭＬＣＤの場合で説明されたが、その装置は、そのような使用方法に限定されない。例えば、そのような装置は、相対的に大きな寄生キャパシタンスに重畳された相対的に小さなキャパシタンス変化を測定するのに必要である応用において使用され得る。そのような測定は、アクティブマトリクス装置、または他のいかなる適切な配置においても、実行され得る。

図１２は、ディスプレイの一部ではないアクティブマトリクス装置におけるこの技術の利用の例を示している。この装置は、例えば、装置のセンサ面と接触している指の隆起部および溝の位置を決定するための容量性指紋センサとして利用され得る。

図１２において示される装置は、図１において示されたものと類似しているが、液晶層、サブ基板、およびディスプレイソースドライバが削除されている点で異なる。また、図１の各画素１０は、液晶画素画像生成素子１４が削除され、並行貯蔵キャパシタ１５が電極によって置き換えられるように、センサ素子によって置き換えられ、そして、電極は、指のような覆う素材と、測定されるキャパシタンスを提供するために協働する。

使用において、前記に説明されたスキャンモードのいかなるもの（ディスプレイリフレッシュ動作を省く）も、実行され得、回路３０から３３は前記に説明されように実施され得る。例えば、ゲート線ドライバ５は、今度はアクティブマトリクス６の各行電極１３をスキャン信号に適用し得、キャパシタンス測定装置またはシステム２０は、行において一度に寄生キャパシタンスに重畳されるセンサ素子１０のキャパシタンスを決定する。電極１５は、測定されるキャパシタンスを形成するために指のような覆う素材と協働する。指紋を決定するために利用された場合、指紋の隆起部によって覆われたそれらの電極１５は、指紋の溝によって覆われた電極１５よりも高いキャパシタンスをもたらす。測定されたキャパシタンスは、このように、指紋の隆起部および溝の位置を決定するために利用され得、この情報は、例えば、指紋の同一性を決定、または確証するために、貯蔵された指紋データと比較され得る。

本発明の一実施形態を構成するアクティブマトリクスディスプレイおよびセンサ配置の概略的ブロック図である。 本発明の一実施形態を構成し、図１の配置内において使用されるキャパシタンス測定装置のブロック回路図である。 図２の装置の動作を示すフロー図である。 キャパシタネットワークをより詳細に示す、図２と同様の回路図である。 変形されたキャパシタネットワークを示す、図４と同様の回路図である。 図２に示されたセンスアンプを示す回路図である。 図２に示された比較器を示す回路図である。 図２に示された制御ロジック内において使用されるカウンタのブロック回路図である。 図２に示された制御ロジック内において使用される逐次比較レジスタのブロック回路図である。 変形を示す図２と同様の図である。 図１０に示された装置の動作を示すフロー図である。 本発明の一実施形態を構成するセンサアレイの概略的ブロック図である。

符号の説明

３０ センスアンプ
３１ キャパシタネットワーク
３２ 比較器
３３ 制御回路（ロジック）
８０ メモリ

Claims (21)

1. キャパシタンスを測定する装置であって、
   各々異なるキャパシタンスを表す複数の状態を有するキャパシタネットワーク（３１）と、
   測定されるキャパシタンスを該ネットワーク（３１）のキャパシタンスと比較し、該測定されるキャパシタンスが該ネットワーク（３１）のキャパシタンスより大きいか小さいかを表す出力を提供するセンスアンプ（３０）と、
   該センスアンプ（３０）の出力に応答する制御回路であって、該ネットワーク（３１）の状態のなかから選択し、該ネットワーク（３１）が該測定されるキャパシタンスに隣接するキャパシタンスを有する状態に対応したデジタル測定出力を供給する制御回路（３３）と
   を備えることを特徴とする、装置。
2. 前記センスアンプ（３０）は測定サイクルを有し、
   該測定サイクルは、前記測定されるキャパシタンスおよび前記キャパシタネットワーク（３１）を同一電圧に充電することと、該測定されるキャパシタンス内および該キャパシタネットワーク（３１）内の電荷を同一量だけ変化させることと、該測定されるキャパシタンスの電圧と該キャパシタネットワーク（３１）の電圧とを比較することとを含む、ことを特徴とする、請求項１に記載の装置。
3. 前記センスアンプ（３０）は、チャージトランスファーアンプを備えることを特徴とする、請求項２に記載の装置。
4. 前記キャパシタネットワーク（３１）は、各々、電子スイッチ（ＳＷ_０,...,ＳＷ_Ｎ）を介して並列に接続可能な複数のキャパシタ（Ｃ_０,...,Ｃ_Ｎ）を備えることを特徴とする、請求項１〜３のうちのいずれか一項に記載の装置。
5. 前記複数のキャパシタ（Ｃ_０,...,Ｃ_Ｎ）は、バイナリーに重み付けされたキャパシタンスを有することを特徴とする、請求項４に記載の装置。
6. 前記キャパシタネットワーク（３１）は、永続的に接続されたキャパシタ（Ｃ_Ｒ）をさらに備えることを特徴とする、請求項４または５に記載の装置。
7. 前記センスアンプ（３０）の出力に接続された電圧比較器（３２）を備えることを特徴とする、請求項１〜６のうちのいずれか一項に記載の装置。
8. 前記電圧比較器（３２）は、ダイナミックラッチを備えることを特徴とする、請求項７に記載の装置。
9. 較正動作フェーズの間において前記制御回路（３３）からの較正値を格納し、測定動作フェーズの開始において該較正値を前記キャパシタネットワーク（３１）に提供するメモリ（８０）を備えることを特徴とする、請求項１〜８のうちのいずれか一項に記載の装置。
10. 前記制御回路（３３）は、その出力が前記キャパシタネットワークの状態を選択するように配置されたカウンタ（６０〜６５）を備えることを特徴とする、請求項１〜９のうちのいずれか一項に記載の装置。
11. 前記カウンタ（６０〜６５）は、前記センスアンプ（３０）の出力が状態を変化するまで、前記キャパシタンスを介して単調にカウントするように配置されていることを特徴とする、請求項１０に記載の装置。
12. 前記制御回路（３３）は、その出力が前記キャパシタネットワークの状態を選択するように配置された逐次比較レジスタ（７０〜７３）を備えることを特徴とする、請求項１〜９のうちのいずれか一項に記載の装置。
13. センサ素子（１０）のアレイであって、センサ素子の各々が、キャパシタを形成するために上に重なる材料と協働するための電極（１５）を含む、アレイと、
    請求項１〜１２のうちのいずれか一項に記載の少なくとも１つの装置（３０〜３３）と、
    該電極（１５）を該少なくとも１つの装置（３０〜３３）に接続するためのスイッチングネットワーク（６）と
    を備えることを特徴とする、センサアレイ。
14. 前記ネットワーク（６）が、前記電極（１５）を同時に各装置（３０〜３３）に接続するように配置されていることを特徴とする、請求項１３に記載のアレイ。
15. 前記ネットワークが、アクティブマトリクス（６）を備えることを特徴とする、請求項１３または１４に記載のアレイ。
16. アクティブマトリクスディスプレイであって、その中において、センサ素子は行列状に配置された画素（１０）を備え、各画素は、表示される画像データを受信するためのディスプレイデータ入力と、該データ入力からの画像データの入力をイネーブルにするスキャン入力とを有し、各列の画素（１０）のデータ入力は各々列データ線（１２）に接続され、各行の画素（１０）のスキャン入力は各々行スキャン線（１３）に接続される、アクティブマトリクスディスプレイと、
    該列データ線（１２）にデータ信号を供給するデータ信号生成器（４）と、
    該行スキャン線（１３）にスキャン信号を供給するスキャン信号生成器（５）と、
    該列データ線（１２）に接続され、外部刺激に応答して該ディスプレイ画素（１０）によっておよびその中において生成されたセンサ信号に応答する出力配置（１９）であって、データ線キャパシタンスおよび画素キャパシタンスを測定する少なくとも１つの装置（３０〜３３）を備える出力配置（１９）と
    を備えることを特徴とする、請求項１５に記載のアレイ。
17. 前記データ信号生成器（４）、前記スキャン信号生成器（５）、前記出力配置（１９）およびアレイの電子部品が、その上に集積されるディスプレイ基板（１）を備えることを特徴とする、請求項１６に記載のアレイ。
18. 各画素（１０）は、画像生成素子（１４）および電子スイッチ（１１）を備えることを特徴とする、請求項１６または１７に記載のアレイ。
19. 各画像生成素子（１４）は、液晶素子を備えることを特徴とする、請求項１８に記載のアレイ。
20. 各装置（３０〜３３）が、外部的な刺激なしに、周期的に前記較正フェーズを実行するように配置されていることを特徴とする、請求項９に従属する場合の請求項１３〜１９のうちのいずれか一項に記載のアレイ。
21. 各装置（３０〜３３）が、少なくとも前記アレイのスイッチオン時において、前記較正フェーズを実行するように配置されていることを特徴とする、請求項２０に記載のアレイ。

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