JP2021157545A - 容量検出回路、入力装置 - Google Patents

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Abstract

【課題】チップ面積を削減した容量検出回路を提供する。【解決手段】容量検出回路２００のセンスピンＳＮＳには、センサ電極ＳＥが接続される。第１駆動部２１２は、センスピンＳＮＳにハイ電圧またはロー電圧を印加する。第２駆動部２１４は、基準キャパシタＣｒの第１端ｅ１にハイ電圧またはロー電圧を印加する。第３駆動部２１６は、基準キャパシタＣｒの第２端ｅ２にハイ電圧またはロー電圧を印加する。第１スイッチＳＷ１１は、センスピンＳＮＳと基準キャパシタＣｒの第１端ｅ１の間に設けられる。第２スイッチＳＷ１２は、後段回路ブロックの入力と基準キャパシタＣｒの第１端ｅ１の間に設けられる。【選択図】図２

Description

本発明は、静電容量の検出回路に関する。
近年のコンピュータやスマートホン、タブレット端末、ポータブルオーディオ機器などの電子機器には、ユーザインタフェースとして、タッチ式の入力装置が搭載される。タッチ式の入力装置としては、タッチパッド、ポインティングデバイスなどが知られており、指やスタイラスを接触あるいは近接することにより様々な入力が可能となっている。
タッチ式入力装置は大きく、抵抗膜方式と静電容量方式に分類される。静電容量方式は、ユーザ入力に応じて、複数のセンサ電極が形成する静電容量（以下、単に容量ともいう）の変化を電気信号に変換することにより、ユーザ入力の有無、座標を検出する。
静電容量検出方法は大きく、自己容量（Self Capacitance）方式と、相互容量(Mutual Capacitance)方式に分けられる。自己容量方式は非常に高感度であり、タッチのみでなく指の近接を検出可能であるが、水滴の付着をタッチと区別できず、また２点タッチを検出できないという問題がある。一方、相互容量方式は、２点タッチ（あるいはそれ以上のマルチタッチ）を検出可能であり、水滴の影響を受けにくいという利点がある。したがって、用途によって、自己容量方式と相互容量方式が選択され、あるいは両方式が併用される。
図１は、従来の自己容量方式のタッチ式入力装置１０のブロック図である。タッチ式入力装置１０は、タッチパネル１２と容量検出回路２０を備える。タッチパネル１２は、センサ電極ＳＥを含み、センサ電極ＳＥは容量検出回路２０のセンスピンＳＮＳと接続される。容量検出回路２０は、センサ電極ＳＥとユーザの指２やスタイラスとの間に形成される静電容量Ｃｓを検出する。
容量検出回路２０は、複数のスイッチＳＷ８１〜ＳＷ９０と、４個の基準キャパシタＣｒ１〜Ｃｒ４、Ａ／Ｄコンバータ２２を備える。複数のスイッチＳＷ８１〜ＳＷ９０および４個の基準キャパシタＣｒ１〜Ｃｒ４によって、静電容量Ｃｓが差動の電圧信号Ｖｓ＿ｐ、Ｖｓ＿ｎに変換され、Ａ／Ｄコンバータ２２によってデジタル信号に変換される。
特開２０１５−１３２５０６号公報 特開２０１４−４５４７５号公報
基準キャパシタＣｒ１〜Ｃｒ４はそれぞれ、センサ電極ＳＥが形成する静電容量Ｃｓと同程度の容量を有している。近年、タッチパネル１２の薄型化が進められており、静電容量Ｃｓの容量が増加している。そのため、基準キャパシタＣｒ１〜Ｃｒ４を半導体チップに集積化する際に、それらの専有面積が増大することとなり、コストアップの要因となっている。
本発明は係る状況においてなされたものであり、そのある態様の例示的な目的のひとつは、チップ面積を削減した容量検出回路の提供にある。
一実施の形態に係る容量検出回路は、センサ電極が接続されるセンスピンと、基準キャパシタと、センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第２駆動部と、基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第３駆動部と、センスピンと基準キャパシタの第１端の間に設けられた第１スイッチと、後段回路ブロックの入力と基準キャパシタの第１端の間に設けられる第２スイッチと、を備える。
一実施の形態に係る容量検出回路は、センサ電極が接続されるセンスピンと、第１基準キャパシタと、第２基準キャパシタと、センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、第１基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第２駆動部と、第１基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第３駆動部と、第２基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第４駆動部と、第２基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第５駆動部と、センスピンと第１基準キャパシタの第１端の間に設けられた第１スイッチと、差動入力を有する後段回路ブロックの第１入力と第１基準キャパシタの第１端の間に設けられる第２スイッチと、センスピンと第２基準キャパシタの第１端の間に設けられた第３スイッチと、後段回路ブロックの第２入力と第２基準キャパシタの第１端の間に設けられる第４スイッチと、を備える。
なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。
本発明によれば、チップ面積を削減できる。
従来の自己容量方式のタッチ式入力装置のブロック図である。 実施の形態１に係る容量検出回路を備えるタッチ式入力装置のブロック図である。 図３（ａ）〜（ｆ）は、第１フェーズφ１〜第６フェーズφ６におけるＣ／Ｖ変換回路の等価回路図である。 図２のＣ／Ｖ変換回路の動作波形図である。 容量検出回路の具体的な構成例を示す図である。 実施の形態２に係る容量検出回路の回路図である。 図７（ａ）〜（ｆ）は、第１フェーズφ１〜第５フェーズφ５におけるＣ／Ｖ変換回路の等価回路図である。 図８（ａ）〜（ｆ）は、第６フェーズφ６〜第１０フェーズφ１０におけるＣ／Ｖ変換回路の等価回路図である。 Ｃ／Ｖ変換回路の回路図である。 実施例１に係る基準キャパシタＣｒおよび第３駆動部の回路図である。 図１１（ａ）、（ｂ）は、容量検出回路のレイアウトを説明する図である。 図１２（ａ）は、実施例２に係る基準キャパシタおよび第３駆動部の回路図であり、図１２（ｂ）は、実施例３に係る基準キャパシタおよび第３駆動部の回路図である。 変形例に係る容量検出回路の回路図である。
（実施の形態の概要）
本明細書に開示される一実施の形態は、センサ電極の容量を検出する容量検出回路に関する。容量検出回路は、センサ電極が接続されるセンスピンと、基準キャパシタと、センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第２駆動部と、基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第３駆動部と、センスピンと基準キャパシタの第１端の間に設けられた第１スイッチと、後段回路ブロックの入力と基準キャパシタの第１端の間に設けられる第２スイッチと、を備える。
この構成によれば、基準キャパシタの個数を１個に減らすことができ、回路面積を削減できる。
容量検出回路は、第１フェーズにおいて、第１駆動部はセンスピンにハイ電圧を印加し、第２駆動部は基準キャパシタの第１端にロー電圧を印加し、第３駆動部は基準キャパシタの第２端にハイ電圧を印加し、第２フェーズにおいて、第１スイッチをオンし、第３駆動部は基準キャパシタの第２端にロー電圧を印加し、第３フェーズにおいて、第２スイッチをオンし、第３駆動部は基準キャパシタの第２端にロー電圧を印加してもよい。
また容量検出回路は、第４フェーズにおいて、第１駆動部はセンスピンにロー電圧を印加し、第２駆動部は基準キャパシタの第１端にハイ電圧を印加し、第３駆動部は基準キャパシタの第２端にハイ電圧を印加し、第５フェーズにおいて、第１スイッチをオンし、第３駆動部は基準キャパシタの第２端にハイ電圧を印加し、第６フェーズにおいて、第２スイッチをオンし、第３駆動部は基準キャパシタの第２端にハイ電圧を印加してもよい。
後段回路ブロックは、ΔΣ変調器を含んでもよい。
後段回路ブロックは、積分器と、積分器の出力をデジタル値に変換するＡ／Ｄコンバータと、を含んでもよい。
基準キャパシタは、可変キャパシタであり、複数の容量素子と、複数の容量素子の一端と第１端の間に設けられた複数のスイッチと、を含んでもよい。
第２駆動部は、複数の容量素子それぞれの他端に、独立してハイ電圧とロー電圧を印加可能であってもよい。
基準キャパシタは、複数の容量素子はＭＩＭ（Metal Insulator Metal）キャパシタであり、少なくとも一部が、トランジスタ素子が集積化される領域とオーバーラップする領域に配置されてもよい。これにより、チップ面積をさらに小さくできる。
本明細書に開示される一実施の形態も、容量検出回路に関する。容量検出回路は、センサ電極が接続されるセンスピンと、第１基準キャパシタと、第２基準キャパシタと、センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、第１基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第２駆動部と、第１基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第３駆動部と、第２基準キャパシタの第１端にハイ電圧またはロー電圧を印加する第４駆動部と、第２基準キャパシタの第２端にハイ電圧またはロー電圧を印加する第５駆動部と、センスピンと第１基準キャパシタの第１端の間に設けられた第１スイッチと、差動入力を有する後段回路ブロックの第１入力と第１基準キャパシタの第１端の間に設けられる第２スイッチと、センスピンと第２基準キャパシタの第１端の間に設けられた第３スイッチと、後段回路ブロックの第２入力と第２基準キャパシタの第１端の間に設けられる第４スイッチと、を備える。
この構成によれば、基準キャパシタの個数を２個に減らすことができ、回路面積を削減できる。
容量検出回路は、ひとつの半導体集積回路上に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
（実施の形態）
以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図２は、実施の形態１に係る容量検出回路２００を備えるタッチ式入力装置１００のブロック図である。タッチ式入力装置１００は、パネル１１０および容量検出回路２００を備える。タッチ式入力装置１００は、ユーザの指２（あるいはスタイラス）によるタッチ操作を検出するユーザインタフェースである。
パネル１１０は、タッチパネルあるいはスイッチパネルであり、ひとつ、あるいは複数のセンサ電極ＳＥを含む。本実施の形態においては１個のセンサ電極ＳＥに対応する部分のみが示される。
ホストプロセッサ１２０は、タッチ式入力装置１００が搭載される機器、装置、システムを統合的に制御する。容量検出回路２００は、各センサ電極ＳＥの静電容量を検出し、ホストプロセッサ１２０に伝送する。なお、容量検出回路２００は、検出した静電容量Ｃｓをしきい値と比較することにより、タッチの有無を検出し、タッチの有無をホストプロセッサ１２０に送信してもよい。
容量検出回路２００は、センスピンＳＮＳ、Ｃ／Ｖ変換回路２１０、Ａ／Ｄコンバータ２２０、インタフェース回路２３０を備える。
センスピンＳＮＳには、センサ電極ＳＥが接続される。Ｃ／Ｖ変換回路２１０は、センサ電極ＳＥが形成する静電容量Ｃｓを電圧信号Ｖｓに変換する。Ａ／Ｄコンバータ２２０は、電圧信号Ｖｓをデジタル信号Ｄｓに変換する。インタフェース回路２３０は、デジタル信号Ｄｓをホストプロセッサ１２０に送信する。
Ｃ／Ｖ変換回路２１０は、静電容量Ｃｓを電圧信号に変換するフロントエンド回路であり、第１駆動部２１２、第２駆動部２１４、第３駆動部２１６、第１スイッチＳＷ１１、第２スイッチＳＷ１２、基準キャパシタＣｒ、コントローラ２１８を備える。
第１駆動部２１２は、センスピンＳＮＳにハイ電圧ＶＨまたはロー電圧ＶＬを印加する。ハイ電圧ＶＨはたとえば電源ラインＡＶＤＤの電源電圧ＶＤＤであり、ロー電圧ＶＬは接地ラインＧＮＤの接地電圧ＶＧＮＤ（＝０Ｖ）である。
第２駆動部２１４は、基準キャパシタＣｒの第１端ｅ１にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。
第３駆動部２１６は、基準キャパシタＣｒの第２端ｅ２にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。
第１駆動部２１２、第２駆動部２１４、第３駆動部２１６はそれぞれ、ハイサイドスイッチＭＨとローサイドスイッチＭＬを含む。
第１スイッチＳＷ１１は、センスピンＳＮＳと基準キャパシタＣｒの第１端ｅ１の間に設けられる。第２スイッチＳＷ１２は、後段のＡ／Ｄコンバータ２２０の入力と基準キャパシタＣｒの第１端ｅ１の間に設けられる。
コントローラ２１８は、第１駆動部２１２、第２駆動部２１４、第３駆動部２１６および第１スイッチＳＷ１１、第２スイッチＳＷ１２を制御する。本実施の形態において、コントローラ２１８は、Ｃ／Ｖ変換回路２１０の状態を、第１フェーズφ１〜第６フェーズφ６で切り替える。図３（ａ）〜（ｆ）は、第１フェーズφ１〜第６フェーズφ６におけるＣ／Ｖ変換回路２１０の等価回路図である。第１フェーズφ１〜第３フェーズφ３が１回のセンシングの単位であり、第４フェーズφ４〜第６フェーズφ６が１回のセンシングの単位である。
図３（ａ）に示すように、第１フェーズφ１において、第１駆動部２１２はセンスピンＳＮＳにハイ電圧ＶＨを印加し、第２駆動部２１４は基準キャパシタＣｒの第１端ｅ１にロー電圧ＶＬを印加し、第３駆動部２１６は基準キャパシタＣｒの第２端ｅ２にハイ電圧ＶＨを印加する。このとき、基準キャパシタＣｒの電荷量Ｑｒは０，静電容量Ｃｓの電荷量ＱｓはＶＨ×Ｃｓとなる。
図３（ｂ）に示すように、第２フェーズφ２において、第１スイッチＳＷ１１をオンし、第３駆動部２１６は基準キャパシタＣｒの第２端ｅ２にロー電圧ＶＬを印加する。この状態で、静電容量Ｃｓと基準キャパシタＣｒの転送が起こり、電荷量Ｑｓ，Ｑｒが平滑化される。
Ｃｓ×ＶＨ＝（Ｃｓ＋Ｃｒ）×Ｖｓ
このときの内部電圧Ｖｓは、式（１）で表される。
Ｖｓ＝Ｃｓ／（Ｃｓ＋Ｃｒ）×ＶＨ …（１）
図３（ｃ）に示すように、第３フェーズφ３において、第２スイッチＳＷ１２をオンし、第３駆動部２１６は基準キャパシタＣｒの第２端ｅ２にロー電圧ＶＬを印加する。これによりセンス電圧Ｖｓが、後段のＡ／Ｄコンバータ２２０に供給される。
図３（ｄ）に示すように、第４フェーズφ４において、第１駆動部２１２はセンスピンＳＮＳにロー電圧ＶＬを印加し、第２駆動部２１４は基準キャパシタＣｒの第１端ｅ１にハイ電圧ＶＨを印加し、第３駆動部２１６は基準キャパシタＣｒの第２端ｅ２にハイ電圧ＶＨを印加する。このとき、基準キャパシタＣｒの電荷量Ｑｒは０、静電容量Ｃｓの電荷量Ｑｓは０となる。
図３（ｅ）に示すように、第５フェーズφ５において、第１スイッチＳＷ１１をオンし、第３駆動部２１６は基準キャパシタＣｒの第２端にハイ電圧ＶＨを印加する。この状態で、内部電圧Ｖｓは、式（２）で表される。
Ｖｓ＝Ｃｒ／（Ｃｓ＋Ｃｒ）×ＶＨ
＝ＶＨ−Ｃｓ／（Ｃｓ＋Ｃｒ）×ＶＨ …（２）
図３（ｆ）に示すように、第６フェーズφ６において、第２スイッチＳＷ１２をオンし、第３駆動部２１６は基準キャパシタＣｒの第２端ｅ２にハイ電圧ＶＨを印加する。これによりセンス電圧Ｖｓが、後段のＡ／Ｄコンバータ２２０に供給される。
以上がタッチ式入力装置１００の構成である。続いてその動作を説明する。図４は、図２のＣ／Ｖ変換回路２１０の動作波形図である。第１フェーズφ１において、スイッチＭＨ１がオンとなり、センスピンＳＮＳの電圧ＶＳＮＳがハイ電圧ＶＨ＝ＶＤＤとなる。またスイッチＭＬ２およびＭＬ３がオンとなり、内部電圧Ｖｓがロー電圧ＶＬ＝０Ｖとなる。続く第２フェーズφ２において第１スイッチＳＷ１１がオンとなり、静電容量Ｃｓと基準キャパシタＣｒの間で電荷が転送され、内部電圧Ｖｓが、式（１）で表される電圧レベルに安定化される。そして第３フェーズφ３において第２スイッチＳＷ１２がオンとなり、内部電圧Ｖｓが、後段に供給される。
第４フェーズφ４において、スイッチＭＬ１がオンとなり、センスピンＳＮＳの電圧ＶＳＮＳがロー電圧ＶＬ＝０Ｖとなる。またスイッチＭＨ２およびＭＨ３がオンとなり、内部電圧Ｖｓがハイ電圧ＶＨ＝ＶＤＤとなる。続く第５フェーズφ５において第１スイッチＳＷ１１がオンとなり、静電容量Ｃｓと基準キャパシタＣｒの間で電荷が転送され、内部電圧Ｖｓが、式（２）で表される電圧レベルに安定化される。そして第６フェーズφ６において第２スイッチＳＷ１２がオンとなり、内部電圧Ｖｓが、後段に供給される。
以上が容量検出回路２００の動作である。この容量検出回路２００は、基準キャパシタＣｒを１個に減らすことができるため、回路面積を小さくできる。
図５は、容量検出回路２００の具体的な構成例を示す図である。Ａ／Ｄコンバータ２２０は、ΔΣ変調器であり、デジタル信号Ｄｓはオーバーサンプリングされたビットストリームである。
一般的にΔΣ変調器は、減算器２２１、積分器２２２、コンパレータ２２６、Ｄ／Ａコンバータ２２４を含む。この構成では、キャパシタＣｆｂが、減算器２２１およびＤ／Ａコンバータ２２４の機能を担っている。キャパシタＣｆｂによって、ビットストリームＤｓに応じたハイ電圧あるいはロー電圧が、Ａ／Ｄコンバータ２２０の入力にフィードバックされ、Ｃ／Ｖ変換回路２１０からのセンス電圧Ｖｓとの差分に相当する信号成分が、積分器２２２に入力される。積分器２２２は、差分を積算する。コンパレータ２２６は、積分器２２２の出力を、基準電圧と比較し、ビットストリームに変換する。積分器２２２のキャパシタＣＩＮＴの両端には、４個のスイッチが設けられており、第３フェーズφ３で得られた電圧Ｖｓを処理する期間と、第６フェーズφ６で得られた電圧Ｖｓを処理する期間とで、キャパシタＣＩＮＴの極性が反転される。
なお、Ａ／Ｄコンバータ２２０の構成は、図５のそれに限定されず、さまざまな形式、方式のＡ／Ｄコンバータを用いることができる。
（実施の形態２）
図６は、実施の形態２に係る容量検出回路３００の回路図である。容量検出回路３００は、Ｃ／Ｖ変換回路３１０およびＡ／Ｄコンバータ３３０を備える。Ａ／Ｄコンバータ３３０は差動入力を有する。
センスピンＳＮＳには、センサ電極ＳＥが接続される。Ｃ／Ｖ変換回路３１０は、第１駆動部３１２、第２駆動部３１４、第３駆動部３１６、第４駆動部３１８、第５駆動部３２０、コントローラ３２２、第１スイッチＳＷ２１〜第４スイッチＳＷ２４を備える。
第１駆動部３１２は、センスピンＳＮＳにハイ電圧ＶＨまたはロー電圧ＶＬを印加する。第２駆動部３１４は、第１基準キャパシタＣｒ１の第１端ｅ１にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。第３駆動部３１６は、第１基準キャパシタＣｒ１の第２端ｅ２にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。第４駆動部３１８は、第２基準キャパシタＣｒ２の第１端ｅ１にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。第５駆動部３２０は、第２基準キャパシタＣｒ２の第２端ｅ２にハイ電圧ＶＨまたはロー電圧ＶＬを印加する。
第１駆動部３１２〜第５駆動部３２０はそれぞれ、ハイサイドスイッチＭＨおよびローサイドスイッチＭＬを含む。第１スイッチＳＷ２１は、センスピンＳＮＳと第１基準キャパシタＣｒ１の第１端ｅ１の間に設けられる。第２スイッチＳＷ２２は、Ａ／Ｄコンバータ２２０の差動入力の第１入力と第１基準キャパシタＣｒ１の第１端ｅ１の間に設けられる。
第３スイッチＳＷ２３は、センスピンＳＮＳと第２基準キャパシタＣｒ２の第１端ｅ１の間に設けられる。第４スイッチＳＷ２４は、Ａ／Ｄコンバータ２２０の第２入力と第２基準キャパシタＣｒ２の第１端ｅ１の間に設けられる。
コントローラ３２２は、第１駆動部３１２〜第５駆動部３２０と、第１スイッチＳＷ２１〜第４スイッチＳＷ２４を制御する。
図７（ａ）〜（ｆ）は、第１フェーズφ１〜第５フェーズφ５におけるＣ／Ｖ変換回路３１０の等価回路図である。図７（ａ）、（ｂ）の第１フェーズφ１，第２フェーズφ２は、図３（ａ）、（ｂ）の第１フェーズφ１，第２フェーズφ２に対応する。第２フェーズφ２において、式（１ａ）の内部電圧Ｖｓ１が生成される。
Ｖｓ１＝Ｃｓ／（Ｃｓ＋Ｃｒ１）×ＶＨ …（１ａ）
図７（ｃ）、（ｄ）の第３フェーズφ３，第４フェーズφ４は、図３（ｄ）、（ｅ）の第４フェーズφ４，第５フェーズφ５に対応する。第４フェーズφ４において、式（２ａ）の内部電圧Ｖｓ２が生成される。
Ｖｓ２＝ＶＨ−Ｃｓ／（Ｃｓ＋Ｃｒ２）×ＶＨ …（２ａ）
図７（ｅ）の第５フェーズφ５において、第２スイッチＳＷ２２および第４スイッチＳＷ２４がオンとなり、差動信号Ｖｓ１，Ｖｓ２が、後段のＡ／Ｄコンバータ３３０に供給される。
図８（ａ）〜（ｆ）は、第６フェーズφ６〜第１０フェーズφ１０におけるＣ／Ｖ変換回路３１０の等価回路図である。図８（ａ）、（ｂ）は、図７（ａ）、（ｂ）の処理を、極性を反転して行ったものであり、式（１ｂ）の内部電圧Ｖｓ１が生成される。
Ｖｓ１＝ＶＨ−Ｃｓ／（Ｃｓ＋Ｃｒ１）×ＶＨ…（１ｂ）
図８（ｃ）、（ｄ）は、図７（ｃ）、（ｄ）の処理を、極性を反転して行ったものであり、式（２ｂ）の内部電圧Ｖｓ２が生成される。
Ｖｓ２＝Ｃｓ／（Ｃｓ＋Ｃｒ２）×ＶＨ …（２ｂ）
図８（ｅ）の第１０フェーズφ１０において、第２スイッチＳＷ２２および第４スイッチＳＷ２４がオンとなり、差動信号Ｖｓ１，Ｖｓ２が、後段のＡ／Ｄコンバータ３３０に供給される。
なお、当業者によれば、図７、図８のフェーズの順序は、入れ替え可能であることが理解される。
以上が容量検出回路３００の動作である。この容量検出回路３００は、基準キャパシタを４個から２個に減らすことができるため、回路面積を小さくできる。
続いて、基準キャパシタＣｒの具体的な構成例について説明する。ここでは実施の形態１のＣ／Ｖ変換回路２１０を例とするが、実施の形態２のＣ／Ｖ変換回路３１０についても同様の説明が適用される。
図９は、Ｃ／Ｖ変換回路２１０の回路図である。基準キャパシタＣｒの容量は、検出対象の静電容量Ｃｓと同程度であることが好ましい。容量検出回路２００には、さまざまなサイズや厚みのパネル１１０と組み合わせて利用できる汎用性が求められるため、基準キャパシタＣｒを、可変キャパシタで構成するとよい。そして基準キャパシタＣｒの容量値は、製品ごとに、静電容量Ｃｓと同程度となるように調整できるようになっている。
図１０は、実施例１に係る基準キャパシタＣｒおよび第３駆動部２１６の回路図である。基準キャパシタＣｒは、複数（この例では４個）の容量素子Ｃｅ１〜Ｃｅ４を含む。複数の容量素子Ｃｅ１〜Ｃｅ４は、第１端ｅ１側において共通に接続される。
第３駆動部２１６は、複数の容量素子Ｃｅ１〜Ｃｅ４に対応する駆動ユニットＤＵ１〜ＤＵ４に分割して構成される。複数の駆動ユニットＤＵ１〜ＤＵ４のうち、いくつかを使用し、残りを不使用とすることで、基準キャパシタＣｒの容量を切り替えることができる。不使用の駆動ユニットＤＵは、ハイサイドスイッチ、ローサイドスイッチが両方オフに固定される。
図１１（ａ）、（ｂ）は、容量検出回路２００のレイアウトを説明する図である。基準キャパシタＣｒは、ＭＩＭ（Metal Insulator Metal）キャパシタで構成される。図１１（ａ）のレイアウトでは、基準キャパシタＣｒは、トランジスタが形成されるアクティブ領域４００とは別のパッシブ領域４０２に形成されている。
図１１（ｂ）は、基準キャパシタＣｒの一部、あるいは全部が、トランジスタが形成されるアクティブ領域４００とオーバーラップして形成される。図１０の構成を採用した場合に、図１１（ｂ）のレイアウトをとると、以下の問題が発生する。不使用の容量素子Ｃｅが存在する場合、その第２端側はハイインピーダンスとなる。そうすると、その容量素子Ｃｅが、寄生容量としてアクティブ領域の回路と結合する。この結合は、ノイズの増大や、静電容量の検出精度の低下などの問題を引き起こす。
図１２（ａ）は、実施例２に係る基準キャパシタＣｒおよび第３駆動部２１６の回路図である。基準キャパシタＣｒは、複数の容量素子Ｃｅ１〜Ｃｅ４と、複数の容量素子Ｃｅ１〜Ｃｅ４の第１端ｅ１側に挿入されたスイッチＳＷｅ１〜ＳＷｅ４を含む。第３駆動部２１６の構成は、図１０と同様である。
スイッチＳＷｅ１〜ＳＷｅ４を追加することにより、不使用の容量素子Ｃｅと、アクティブ領域内の回路の結合は、このスイッチＳＷｅによって切断される。不使用の容量素子Ｃｅに関しては、第２端ｅ２側を、駆動ユニットＤＵによってハイ電圧またはロー電圧に固定しておくことができる。その結果、図１１（ｂ）に示すように、ＭＩＭ容量を、アクティブ領域とオーバーラップして配置した場合に、ノイズの回り込みを低減し、検出精度の低下を抑制できる。これにより、チップ面積を削減できる。
図１２（ｂ）は、実施例３に係る基準キャパシタＣｒおよび第３駆動部２１６の回路図である。基準キャパシタＣｒは、複数の容量素子Ｃｅ１〜Ｃｅ４と、複数の容量素子Ｃｅ１〜Ｃｅ４の第１端ｅ１側に挿入されたスイッチＳＷｅ１〜ＳＷｅ４を含む。第３駆動部２１６は、容量素子Ｃｅ１〜Ｃｅ４ごとに分割されておらず、それらに対して共通に１個、設けられている。
実施形態では、Ｃ／Ｖ変換回路２１０の後段回路ブロックが、Ａ／Ｄコンバータの場合を説明したが、その限りでない。図１３は、変形例に係る容量検出回路２００Ａの回路図である。この変形例において、Ｃ／Ｖ変換回路２１０の後段回路ブロックは、積分器２４０およびＡ／Ｄコンバータ２２０を備える。Ｃ／Ｖ変換回路２１０の出力信号は、積分器２４０による積算処理により増幅され、Ａ／Ｄコンバータ２２０によってデジタル値に変換される。
１００ タッチ式入力装置
１１０ パネル
ＳＥ センサ電極
１２０ ホストプロセッサ
Ｃｓ 静電容量
Ｃｒ 基準キャパシタ
２００ 容量検出回路
２１０ Ｃ／Ｖ変換回路
２１２ 第１駆動部
２１４ 第２駆動部
２１６ 第３駆動部
２１８ コントローラ
２２０ Ａ／Ｄコンバータ
２３０ インタフェース回路
ＳＷ１１ 第１スイッチ
ＳＷ１２ 第２スイッチ
３００ 容量検出回路
３１０ Ｃ／Ｖ変換回路
３１２ 第１駆動部
３１４ 第２駆動部
３１６ 第３駆動部
３１８ 第４駆動部
３２０ 第５駆動部
ＳＷ２１ 第１スイッチ
ＳＷ２２ 第２スイッチ
ＳＷ２３ 第３スイッチ
ＳＷ２４ 第４スイッチ
Ｃｒ１ 第１基準キャパシタ
Ｃｒ２ 第２基準キャパシタ
３２２ コントローラ
３３０ Ａ／Ｄコンバータ

Claims (11)

  1. センサ電極の容量を検出する容量検出回路であって、
    前記センサ電極が接続されるセンスピンと、
    基準キャパシタと、
    前記センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、
    前記基準キャパシタの第１端に前記ハイ電圧または前記ロー電圧を印加する第２駆動部と、
    前記基準キャパシタの第２端に前記ハイ電圧または前記ロー電圧を印加する第３駆動部と、
    前記センスピンと前記基準キャパシタの第１端の間に設けられた第１スイッチと、
    後段回路ブロックの入力と前記基準キャパシタの前記第１端の間に設けられる第２スイッチと、
    を備えることを特徴とする容量検出回路。
  2. 第１フェーズにおいて、前記第１駆動部は前記センスピンに前記ハイ電圧を印加し、前記第２駆動部は前記基準キャパシタの前記第１端に前記ロー電圧を印加し、前記第３駆動部は前記基準キャパシタの前記第２端にハイ電圧を印加し、
    第２フェーズにおいて、前記第１スイッチをオンし、前記第３駆動部は前記基準キャパシタの前記第２端にロー電圧を印加し、
    第３フェーズにおいて、前記第２スイッチをオンし、前記第３駆動部は前記基準キャパシタの前記第２端にロー電圧を印加することを特徴とする請求項１に記載の容量検出回路。
  3. 第４フェーズにおいて、前記第１駆動部は前記センスピンに前記ロー電圧を印加し、前記第２駆動部は前記基準キャパシタの前記第１端に前記ハイ電圧を印加し、前記第３駆動部は前記基準キャパシタの前記第２端に前記ロー電圧を印加し、
    第５フェーズにおいて、前記第１スイッチをオンし、前記第３駆動部は前記基準キャパシタの前記第２端にロー電圧を印加し、
    第６フェーズにおいて、前記第２スイッチをオンし、前記第３駆動部は前記基準キャパシタの前記第２端にロー電圧を印加することを特徴とする請求項１または２に記載の容量検出回路。
  4. 前記後段回路ブロックは、ΔΣ変調器を含むことを特徴とする請求項１から３のいずれかに記載の容量検出回路。
  5. 前記後段回路ブロックは、積分器と、前記積分器の出力をデジタル値に変換するＡ／Ｄコンバータと、を含むことを特徴とする請求項１から３のいずれかに記載の容量検出回路。
  6. 前記基準キャパシタは、可変キャパシタであり、
    複数の容量素子と、
    前記複数の容量素子の一端と前記第１端の間に設けられた複数のスイッチと、
    を含むことを特徴とする請求項１から５のいずれかに記載の容量検出回路。
  7. 前記第２駆動部は、前記複数の容量素子それぞれの他端に、独立して前記ハイ電圧と前記ロー電圧を印加可能であることを特徴とする請求項６に記載の容量検出回路。
  8. 前記基準キャパシタは、前記複数の容量素子はＭＩＭ（Metal Insulator Metal）キャパシタであり、少なくとも一部が、トランジスタ素子が集積化される領域とオーバーラップする領域に配置されることを特徴とする請求項６または７に記載の容量検出回路。
  9. センサ電極の容量を検出する容量検出回路であって、
    前記センサ電極が接続されるセンスピンと、
    第１基準キャパシタと、
    第２基準キャパシタと、
    前記センスピンにハイ電圧またはロー電圧を印加する第１駆動部と、
    前記第１基準キャパシタの第１端に前記ハイ電圧または前記ロー電圧を印加する第２駆動部と、
    前記第１基準キャパシタの第２端に前記ハイ電圧または前記ロー電圧を印加する第３駆動部と、
    前記第２基準キャパシタの第１端に前記ハイ電圧または前記ロー電圧を印加する第４駆動部と、
    前記第２基準キャパシタの第２端に前記ハイ電圧または前記ロー電圧を印加する第５駆動部と、
    前記センスピンと前記第１基準キャパシタの第１端の間に設けられた第１スイッチと、
    差動入力を有する後段回路ブロックの第１入力と前記第１基準キャパシタの前記第１端の間に設けられる第２スイッチと、
    前記センスピンと前記第２基準キャパシタの第１端の間に設けられた第３スイッチと、
    前記後段回路ブロックの第２入力と前記第２基準キャパシタの前記第１端の間に設けられる第４スイッチと、
    を備えることを特徴とする容量検出回路。
  10. ひとつの半導体集積回路上に一体集積化されたことを特徴とする請求項１から９のいずれかに記載の容量検出回路。
  11. センサ電極を含み、ユーザの接触した座標近傍のセンサ電極の静電容量が変化するパネルと、
    前記センサ電極と接続される請求項１から１０のいずれかに記載の容量検出回路と、
    を備えることを特徴とする入力装置。
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