JP6510343B2 - 容量測定回路、それを用いた入力装置、電子機器 - Google Patents
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Description
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を1つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
同様に、「部材Cが、部材Aと部材Bの間に設けられた状態」とは、部材Aと部材C、あるいは部材Bと部材Cが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
図3は、第1モードにおける容量測定回路100の動作波形図である。第1モードにおいてトランスミッタ50はサイレントである。センス期間に先立ち、第2スイッチSW2、第4スイッチSW4がオンし、自己容量CSおよび積分用キャパシタCINTの電荷が初期化される。これによりSENS端子の電圧はゼロ、検出電圧VSは基準電圧VREFと等しくなる。
VTH=VDD−(VDS+VGS)
VDSは、第1スイッチSW1の両端間電圧であり充電完了時のICHG=0において実質的にゼロとみなせる。VGSは第1トランジスタM1のゲートソース間電圧である。
Q1=VTH×CS=∫ICHGdt …(1)
Q2=k×Q1 …(2)
比例定数kは、第1カレントミラー回路14のミラー比に相当する。なお、積分用キャパシタCINTの容量値は、検出電圧VSが電源電圧VDDに当たらないように定められる。
ΔVS=Q2/CINT …(3)
VS=VREF−ΔVS …(4)
VS=VREF−k×VTH×CS/CINT …(5)
つまり第1モードにおいて、容量測定回路100は自己容量CSに応じた検出電圧VSを生成できる。
図4は、第1モードにおける容量測定回路100の動作波形図である。第2モードにおいて第1スイッチSW1、第2スイッチSW2はオフであり、第3スイッチSW3がオンである。
加えて図1では自己容量方式と相互容量方式を切りかえるために4個のスイッチSW11〜SW14が必要であったところ、図2では第3スイッチSW3のみで切りかえ可能であるため、回路面積を削減できる。
図8は、第1変形例に係る入力装置2aの回路図である。図8の制御IC4aは、図6の制御IC4に加えて、電流平均化回路60をさらに備える。電流平均化回路60は、複数のC/I変換回路10により生成される複数の検出電流IS1〜ISNの平均電流IAVEを生成する。
実施の形態では、センサ容量CSが実質的にマトリクス状に配置されるタッチパネル3を例に説明したが、容量測定回路100の用途はそれに限定されない。たとえば容量測定回路100は、X−Y型のタッチパネルにも適用可能であり、この場合、複数の行センサ電極と、複数の列センサ電極の容量値を、同時に検出できる。
実施の形態で示される容量測定回路100は、天地反転してもよい。当業者であれば、この際にPチャンネルMOSFETとNチャンネルMOSFETを適宜置換すればよいことが理解できる。このときの充電と放電は逆となるが、本質的な動作は同じである。一部のトランジスタを、バイポーラトランジスタに置換してもよい。
実施の形態においては、容量測定回路100を静電容量の変化を利用した入力装置に適用した場合について説明したが、容量測定回路100の用途はこれに限定されるものではない。たとえば、キャパシタ型マイクロフォンなど、ダイアフラム電極とバックプレート電極によってキャパシタが形成され、音圧によりキャパシタの静電容量が変化するようなマイクロフォンに適用することができる。
実施の形態においては、容量測定回路100はひとつの半導体集積回路上に一体集積化される場合について説明したがこれには限定されず、各回路ブロックをチップ部品やディスクリート素子を用いて構成してもよい。いずれのブロックを集積するかは、採用する半導体製造プロセスや要求されるコスト、特性などに応じて決定すればよい。
Claims (13)
- 静電容量を測定する容量測定回路であって、
静電容量が接続されるセンス端子と、
前記センス端子と固定電圧端子の間に設けられた第1トランジスタと、
前記第1トランジスタによる前記静電容量の充電動作のオン、オフを切りかえるための第1スイッチと、
前記センス端子と接地端子の間に設けられる第2スイッチと、
前記第1トランジスタが入力となる第1カレントミラー回路を形成するように前記第1トランジスタと接続される第2トランジスタと、
その一端が前記センス端子と接続される第3スイッチと、
その入力端子が前記第2トランジスタおよび前記第3スイッチの他端と接続され、前記入力端子を介して入力される電流を積分し、検出電圧を生成する積分回路と、
を備えることを特徴とする容量測定回路。 - 前記第1スイッチは、前記センス端子と固定電圧端子の間に前記第1トランジスタと直列に設けられることを特徴とする請求項1に記載の容量測定回路。
- 前記積分回路は、
オペアンプと、
前記オペアンプの出力端子と反転入力端子の間に設けられた積分用キャパシタと、
前記積分用キャパシタと並列接続されたフィードバック抵抗と、
を含むことを特徴とする請求項1または2に記載の容量測定回路。 - 前記検出電圧をデジタル信号に変換するA/Dコンバータをさらに備えることを特徴とする請求項1から3のいずれかに記載の容量測定回路。
- 複数チャンネルの静電容量それぞれを測定する容量測定回路であって、チャンネルごとに、
対応する静電容量と接続されるセンス端子と、
前記センス端子と固定電圧端子の間に設けられた第1トランジスタと、
前記第1トランジスタによる前記静電容量の充電動作のオン、オフを切りかえるための第1スイッチと、
前記センス端子と接地端子の間に設けられる第2スイッチと、
前記第1トランジスタが入力となる第1カレントミラー回路を形成するように前記第1トランジスタと接続され、検出電流が流れる第2トランジスタと、
その一端が前記センス端子と接続される第3スイッチと、
その入力端子が前記第2トランジスタおよび前記第3スイッチの他端と接続され、前記入力端子を介して入力される電流を積分し、検出電圧を生成する積分回路と、
を備えることを特徴とする容量測定回路。 - 前記第1スイッチは、前記センス端子と固定電圧端子の間に前記第1トランジスタと直列に設けられることを特徴とする請求項5に記載の容量測定回路。
- 前記積分回路は、
オペアンプと、
前記オペアンプの出力端子と反転入力端子の間に設けられた積分用キャパシタと、
前記積分用キャパシタと並列接続されたフィードバック抵抗と、
を含むことを特徴とする請求項5または6に記載の容量測定回路。 - チャンネルごとに、前記検出電圧をデジタル信号に変換するA/Dコンバータをさらに備えることを特徴とする請求項5から7のいずれかに記載の容量測定回路。
- 前記複数チャンネルにおいて生成される複数の検出電流の平均電流を生成する電流平均化回路をさらに備え、
前記積分回路には、前記第2トランジスタに流れる検出電流と前記平均電流の差分に相当する電流が入力されることを特徴とする請求項5から8のいずれかに記載の容量測定回路。 - 前記電流平均化回路は、
前記複数チャンネルに対応し、それぞれが、対応する第1トランジスタが入力となる第2カレントミラー回路を形成するように対応する第1トランジスタと接続される、複数の第3トランジスタと、
前記複数チャンネルに対応し、それぞれが、対応する第3トランジスタに流れるコピー電流の経路上に設けられ、それぞれの制御端子が共通に接続されている、複数の第4トランジスタと、
前記複数チャンネルに対応し、それぞれが、対応する第4トランジスタが入力となる第3カレントミラー回路を形成するように対応する第4トランジスタと接続された、複数の第5トランジスタと、
を含み、前記複数の第5トランジスタに流れる電流それぞれが前記平均電流であることを特徴とする請求項9に記載の容量測定回路。 - ひとつの半導体集積回路上に一体集積化されたことを特徴とする請求項1から10のいずれかに記載の容量測定回路。
- 複数のセンサ電極を含み、ユーザの接触した座標近傍のセンサ電極の静電容量が変化するタッチパネルと、
請求項5から10のいずれかに記載の容量測定回路と、
を備えることを特徴とする入力装置。 - 請求項12に記載の入力装置を備えることを特徴とする電子機器。
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