JP6228019B2 - 静電容量検出回路及び入力デバイス - Google Patents

Description

本発明は、タッチパッド、タッチセンサ等のセンサ上の微小な静電容量の変化を検出する静電容量検出回路及び入力デバイスに関する。

従来、タッチパッド、タッチセンサ等の入力デバイスにおいてセンサ電極間の微小な静電容量の変化をノイズの多い環境下で検出するのに好適な静電容量検出回路が提案されている。

例えば、特許第４２７５８６５号公報に開示された静電容量検出回路は、センサ電極間の相互容量を検出するために、積分コンデンサに対して駆動パルスの立ち上がりエッジが発生するタイミングで、相互容量から電荷転送を行う構成が採られている。また、米国特許出願公開第２０１１−０２７３４００明細書に開示された静電容量検出回路は、駆動パルスの両エッジが発生するタイミングで相互容量から２つの積分回路に電荷転送を行うことで、低周波のノイズに対してフィルタリング効果が向上されている。

特許第４２７５８６５号公報 米国特許出願公開第２０１１−０２７３４００号明細書

ところで、センサをなす駆動電極と検出電極との電極間容量（相互容量）は通常数ｐＦと小さな値であるが、指の近接による変化量は更に小さく数１００ｆＦのオーダー以下である。このため、混入ノイズの影響は甚大である。混入ノイズの原因としてはタッチパッドやタッチセンサが組み込まれるシステムの電源からのノイズや同システム内にある液晶パネルの駆動信号などがあり、機器の複雑化などによりこれらのノイズ発生源の影響が無視できなくなってきている。

特許第４２７５８６５号公報に記載の検出回路の場合、積分コンデンサへの電荷転送は、駆動パルスの立ち上がりエッジに対してのみ行われている。そのため、指等の操作体自体にノイズが印加されている、または、静電容量を検出するシステムの電源にノイズが印加されていると、転送される電荷にノイズが混入されることになる。積分期間に対して印加されるノイズの周波数が低くなると、混入ノイズの平均化が積分期間で充分でなくなり、出力データにノイズの影響が更に大きく現れてしまう欠点があった。

米国特許出願公開第２０１１−０２７３４００号明細書に記載の検出回路の場合、駆動パルスの両エッジで電荷転送を行うことで低周波のノイズに対してフィルタリング効果が向上されるが、オペアンプを使用した積分回路が２系統必要となり、回路規模や消費電力の増大を招いていた。

本発明はこのような実情に鑑みてなされたものであり、回路規模の拡大や消費電力の増大を抑え、外来ノイズの多い環境下でもノイズの影響を抑制して、微小な静電容量の変化を高いＳ／Ｎ比で安定して検出可能な静電容量検出回路を提供することを目的とする。

本発明の静電容量検出回路は、センサ電極の電極間容量の検出電荷に応じた電荷が蓄積されるチャージアンプと、前記チャージアンプの出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器とを備え、前記チャージアンプは、第１の帰還経路と第２の帰還経路とを有する演算増幅器と、前記第１の帰還経路に設けられ、前記電極間容量との間で転送される電荷を蓄積する第１のキャパシタと、前記第１の帰還経路において前記センサ電極の検出側電極から前記第１のキャパシタに電荷を供給する向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号に応じて、前記第１のキャパシタに電荷を供給する向きが交互に逆になるように前記切替スイッチを制御して前記検出電荷を前記第１のキャパシタで順次積分する切替回路と、前記第２の帰還経路に設けられた補正用の第２のキャパシタとを具備し、前記第２のキャパシタは、前記切替スイッチが切り替え動作を行うときに、前記切替スイッチの寄生容量に起因して前記第１のキャパシタに蓄積される電荷を相殺する電荷を前記第１のキャパシタに供給することを特徴とする。

上記静電容量検出回路によれば、駆動信号に基づいて転送される電荷を第１のキャパシタで連続的に積分することにより、低周波の外来ノイズが平均化されることで、外来ノイズの影響を減らすことができる。また、補正用の第２のキャパシタがない場合、切替スイッチの切換動作のたびに切替スイッチの寄生容量等の影響により積分電荷に誤差成分が加えられる可能性がある。しかし、第２のキャパシタを設けることにより、誤差成分をキャンセルすることができる。

本発明の静電容量検出回路の前記第２のキャパシタは、前記切替スイッチに起因する寄生容量による電荷が前記第１のキャパシタに順次積分されないように補正を行う。
これにより、切替スイッチの寄生容量等の影響により積分電荷に誤差成分が累積されないようにできる。

上記静電容量検出回路において、前記センサ電極の電極間容量に比例した検出電荷及び外来ノイズによる電荷を含む信号の前記チャージアンプへの流入期間を制御する捕捉スイッチを有し、この捕捉スイッチによってチャージアンプ出力となるアナログ信号を、アナログ／ディジタル変換のタイミングにあわせて捕捉することを特徴とする。

これにより、チャージアンプにより低周波のノイズが演算増幅器の帰還経路のキャパシタで連続的に積分されるとともに、繰り返しサンプリング時におけるチャージアンプのアナログ信号出力の外来ノイズによる影響を抑制することができる。

上記静電容量検出回路において、前記演算増幅器の帰還経路に、抵抗素子、インピーダンス素子、能動素子又はインピーダンス素子及び能動素子を組み合わせた回路網のいずれかを前記帰還径路に対して並列に接続したことを特徴とする。

これにより、演算増幅器の帰還経路におけるキャパシタに印加される信号の向きを切り替える切替回路において、切り替え途中で複数の切替スイッチ接続状態がすべてＯＦＦになるタイミングにおいて、スイッチの電荷注入の影響による演算増幅器の出力変動を抑制する事が可能となる。

上記静電容量検出回路において、前記Ａ／Ｄ変換器は、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする。

これにより、チャージアンプの出力を被検出容量の変化のダイナミックレンジに合わせて効率よくアナログ/ディジタル変換する事が可能となる。

上記静電容量検出回路において、前記Ａ／Ｄ変換器は、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする。

これにより、チャージアンプの出力を時間差で擬似差動出力とすることで出力信号のダイナミックレンジが拡大し、ノイズの影響を少なくしてアナログ/ディジタル変換する事
が可能となる。

上記静電容量検出回路において、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する第３の帰還回路を備えたことを特徴とする。

これにより、少ない分解能のアナログ/ディジタル変換器を用いてより分解能の高いデルタシグマ−アナログ/ディジタル変換器を実現する事が可能となる。

上記静電容量検出回路において、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する第３の帰還回路を備えたことを特徴とする。

これにより、チャージアンプの出力を擬似差動化しノイズの影響を少なくして、少ない分解能のアナログ/ディジタル変換器を用いてより分解能及びＳＮ比の高いデルタシグマ−アナログ/ディジタル変換器を実現する事が可能となる。

本発明の入力デバイスは、互いに直交するＸ電極群とＹ電極群とがマトリクス状に配置されたセンサ電極と、前記センサ電極の電極間容量の変化を検出する静電容量検出回路とを具備した入力デバイスであって、前記静電容量検出回路は、上記いずれかの構成を採ることができる。

本発明によれば、回路規模の拡大や消費電力の増大を抑え、外来ノイズの多い環境下でもノイズの影響を抑制して、微小な静電容量の変化を高いＳ／Ｎ比で安定して検出可能な静電容量検出回路を提供できる。

実施の形態１に係る静電容量検出回路にセンサ電極が接続された図である。 電極間容量Ｃｍが形成される交差点と当該センサ構成部分に対応した静電容量検出回路のブロック図である。 実施の形態１におけるチャージアンプの具体的構成例を示す図である。 実施の形態１の動作説明のためのタイミングチャートを示す図である。 図３に示すスイッチＳＷ４−１、帰還キャパシタＣｆｂ、スイッチＳＷ４−２の経路に着目してチャージアンプにおける寄生容量Ｃｏｇを説明するための図である。 図３に示すスイッチＳＷ４−１、帰還キャパシタＣｆｂ、スイッチＳＷ４−２の経路に着目したチャージアンプにおける補正キャパシタＣｌｃの機能を説明するための図である。 積分回数に対応する時間（横軸と）と、チャージアンプの出力電圧との関係を示す図である。 アナログ／ディジタル変換器の内部構成を示す図である。 外来ノイズがある場合の出力Ａｏｕｔとコンパレータ出力Ｃｏｕｔの関係を示す図である。 コンパレータ自体にラッチ機能を持たせた図、並びにコンパレータの直前にトラック／ホールド回路を付加した図である。 ノンオーバーラップ信号となる信号φ１とφ２を示す図である。 帰還経路がオープン状態のときにスパイク状ノイズが演算増幅器に入力した様子を示す図である。 実施の形態２におけるチャージアンプの具体的構成例を示す図である。 実施の形態３に適用されるチャージアンプ１０及びアナログ／ディジタル変換器２０の構成を示す図である。 実施の形態３の動作説明のためのタイミングチャートを示す図である。 実施の形態４に係る静電容量検出回路のブロック図である。 実施の形態４の動作説明のためのタイミングチャートを示す図である。 実施の形態５に係る静電容量検出回路の構成図である。 実施の形態５の動作説明のためのタイミングチャートを示す図である。

以下、本発明の実施の形態について、図面を参照して詳細に説明する。

（実施の形態１）
図１には、本実施の形態１に係る静電容量検出回路１に対して、タッチパッド、タッチセンサ等のセンサ電極２が接続されている状態が示されている。センサ電極２は、２次元の平面に形成され、互いに直交するＸ電極群３とＹ電極群４とがマトリックス状に配置されている。センサ電極２のＸ電極群３とＹ電極群４をマトリックス状に配置することで、人間の指の近接の位置を検出できるようにしている。

Ｘ電極群３及びＹ電極群４のそれぞれの電極（Ｘ電極、Ｙ電極）は、シールド板などに対するＧＮＤ容量Ｃｐが存在する。また、図１では１箇所のみ図示されているが、Ｘ電極とＹ電極の各交点には電極間容量Ｃｍがそれぞれ生じる。この電極間容量Ｃｍは、指が近接すると減少するため、各交点の静電容量を検出する事により指の近接位置を特定することができる。

図２には、図１において代表的なＸ電極１本とＹ電極１本のセンサ構成部分（電極間容量Ｃｍが形成される交差点に相当）と、当該センサ構成部分に対応した静電容量検出回路１のブロック図が示されている。図１のＸ電極を駆動電極とした場合のノード（駆動電極ノード）Ｓｉｎ、Ｙ電極を検出電極とした場合のノード（検出電極ノード）Ａｉｎとして、駆動電極ノードＳｉｎから矩形波などの駆動信号を与えることで電極間容量Ｃｍの大きさに応じた電荷量をチャージアンプ１０で電圧に変換するものである。駆動電極ノードＳｉｎの電圧源ＶＤＤ端子側は信号ＰＵにてＯＮ／ＯＦＦ制御されるスイッチＳＷ１が設けられ、駆動電極ノードＳｉｎのＧＮＤ端子側は信号ＰＤにてＯＮ／ＯＦＦ制御されるスイッチＳＷ２が設けられる。

図３はチャージアンプ１０の具体的構成例を示す。検出電極ノードＡｉｎから演算増幅器１１の負入力の経路に信号ＡＰＴにてＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を直列に設け、電極間容量Ｃｍの電荷及び外来ノイズによる電荷を含む信号のチャージアンプ１０への流入期間を制御する。つまり、捕捉スイッチＳＷ３はチャージアンプ１０への電荷の流入期間を制御することで、ＯＮ期間でチャージアンプ１０へ電荷を含む信号が流入することでチャージアンプ１０の出力が変化し、ＯＦＦ期間では電荷を含む信号の流入が止まり、チャージアンプ１０の出力がホールドされる。このことから、捕捉スイッチＳＷ３がチャージアンプ１０への流入期間を制御することにより、チャージアンプ出力となるアナログ信号をアナログ／ディジタル変換のタイミングにあわせて正確に捕捉しておくことができる。

演算増幅器１１の出力から負入力への帰還経路には、回路モジュールＭＯＤと、補正キャパシタＣｌｃとが並列に設けられている。
回路モジュールＭＯＤでは、演算増幅器１１の出力から負入力への帰還経路には信号φ１でＯＮ／ＯＦＦ制御される切替スイッチＳＷ
４−１、４−２、及び信号φ２でＯＮ／ＯＦＦ制御される切替スイッチＳＷ５−１、５−２の４つが設けられている。これらの切替スイッチＳＷ４−１、５−１、４−２、５−２が切替回路を構成する。この切替回路に帰還キャパシタＣｆｂの２つの端子が正と逆の向きに切り替え接続できる構成となっている。演算増幅器１１の正入力には参照電位ＶＲが接続される。参照電位ＶＲは出力信号のダイナミックレンジを大きく取れるように、例えば、演算増幅器１１の電源の中点付近に設定される。

補正キャパシタＣｌｃは、後述するように、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が寄生容量Ｃｏｇに起因して増大し、飽和レベルに達してしまうことを回避する。これにより、ノイズ耐性とリニアリティが改善される。
すなわち、回路モジュールＭＯＤでは切替スイッチＳＷ４−１、５−１、４−２、５−２の両端信号線に寄生容量Ｃｏｇがぶら下がる。この寄生容量Ｃｏｇによる蓄積電荷Ｑ（Ｃｏｇ）は帰還キャパシタＣｆｂに供給される。そして、切替スイッチＳＷ４−１、５−１、４−２、５−２のスイッチング動作により、帰還キャパシタＣｆｂの方向が反転するため、蓄積電荷Ｑ（Ｃｏｇ）が帰還キャパシタＣｆｂに累積して蓄積されようとする。補正キャパシタＣｌｃは蓄積電荷Ｑ（Ｃｏｇ）が帰還キャパシタＣｆｂに蓄積されることを抑制する機能を果たす。

チャージアンプ１０の出力Ａｏｕｔはアナログ／ディジタル変換器２０に入力される（図２参照）。アナログ／ディジタル変換器２０は、変換タイミング規定信号ＡＱが入力され、信号ＡＱの立ち上りのタイミングで出力Ａｏｕｔと参照電位ＶＲの差分の電位をディジタル信号Ｄｏｕｔに変換する。つまり、補足スイッチＳＷ３でチャージアンプ１０への電荷を含む信号の流入を制御し、捕捉スイッチＳＷ３がＯＦＦの時にチャージアンプ１０の出力をホールドした状態で、信号ＡＱの立ち上りに応じてＡＤ変換することでノイズフィルタ効果の悪影響を排除する。

図４に本実施の形態の動作説明のためのタイミングチャートを示す。信号ＰＵ、ＰＤは各スイッチＳＷ１，ＳＷ２をＯＮ／ＯＦＦ制御することにより、駆動電極ノードＳｉｎに矩形波を与えるための信号である。信号ＰＵがＯＮになることでスイッチＳＷ１がＯＮするとＶＤＤの電位が駆動電極ノードＳｉｎに設定され、信号ＰＤがＯＮになることでスイッチＳＷ２がＯＮするとＧＮＤの電位が駆動電極ノードＳｉｎに設定される。スイッチＳＷ１ＳＷ５−２をＯＮ／ＯＦＦ制御する信号ＰＵ、ＰＤは通常ノンオーバーラップ信号（ＯＮ期間が重ならない）とするが、単純なディジタル信号をそのまま反転させるインバータロジックでも代用できる。

Ｔ１〜Ｔ６は駆動信号のエッジのタイミングを示しており、この例では立ち上り、立ち下がりの両エッジで６回分の転送電荷を取り込んで積分した出力Ａｏｕｔの電圧を参照電位ＶＲとの差分として計測することとした例を示している。

初めに、リセットシーケンスにおいてＡＰＴ、φ１、φ２の何れの信号（捕捉スイッチＳＷ３，切替スイッチＳＷ ４−１、５−１、４−２、５−２）もＯＮにして帰還キャパシタＣｆｂの電荷をリセットすると共に検出電極ノードＡｉｎを参照電位ＶＲに設定する。次に、ＡＰＴ、φ１、φ２の各信号（スイッチＳＷ３，ＳＷ４−１、５−１、４−２、５−２）をＯＦＦしてリセットシーケンスが終了する。

次のタイミングＴ１で信号ＰＵをＯＮにすることでスイッチＳＷ１をＯＮにして駆動電極ノードＳｉｎをＶＤＤへ遷移させると同時に信号ＡＰＴ、信号φ１をＯＮにする。この時、演算増幅器１１は帰還キャパシタＣｆｂを介して負入力の電位を参照電位ＶＲと同じ電位に保とうとして負帰還動作を行うため、センサ電極２から転送される電荷により出力Ａｏｕｔは参照電位ＶＲから降下した電位となる。外来ノイズの無い状態においては、駆動信号の各エッジによる出力Ａｏｕｔの電位変化ΔＡｏｕｔは、転送される電荷量から、下記式（１）のようになる。
本実施形態においての式において、Ｃｆｂは、帰還キャパシタＣｆｂの容量を示している。

ΔＡｏｕｔ＝ＶＤＤ×Ｃｍ／Ｃｆｂ ・・・（１）

図４では出力Ａｏｕｔの変化のタイミング時の矢印の長さがΔＡｏｕｔの大きさを示している。次に、信号ＡＰＴをＯＦＦにして捕捉スイッチＳＷ３をＯＦＦにすることで、センサ電極２とチャージアンプ１０との電荷のやり取りが遮断される。更に信号ＰＵ及びφ１がＯＦＦになり、各スイッチＳＷ１、ＳＷ４−１、ＳＷ４−２がＯＦＦになる。

次のタイミングＴ２において駆動電極ノードＳｉｎをＧＮＤへ遷移させるために信号ＰＤがＯＮする。また同時に信号ＡＰＴ、信号φ２がＯＮする事でタイミングＴ１の時と逆向きの電荷移動がセンサ電極２とチャージアンプ１０との間で起こるが、帰還キャパシタＣｆｂの接続が信号φ１の時と逆向きになり、参照電位ＶＲに対して正方向に蓄積された電荷になるため、参照電位ＶＲに対して正の電位として変化することになる。

このような動作がＴ３〜Ｔ６まで繰り返されたあと、信号ＡＱの立ち上りエッジのタイミングでチャージアンプ１０の出力Ａｏｕｔと参照電位ＶＲとの差の電位を静電容量計測値としてアナログ／ディジタル変換する。

この一連のリセットシーケンス、検出シーケンスを繰り返し行いながら電極間容量Ｃｍの大きさを検出するが、この実施の形態においては外来ノイズが混入しても、時間的に隣接してチャージアンプ１０に取り込まれるノイズ電荷量は、図４の一番下に示すように、ノイズＮ１−１，１−２，１−３の部分とノイズＮ２−１，２−２，２−３の部分とで相殺されるため、検出回路としてのノイズ耐性が大きく向上することになる。

また、本発明は検出シーケンスが６回に限定されるものではなく、出力Ａｏｕｔとして出力される電位がＧＮＤとＶＤＤの範囲に収まる範囲またはチャージアンプ１０の動作電源範囲において、できるだけ多く繰り返されることでノイズ削減効果が大きくなる。更に駆動信号の立ち上り及び立ち下りそれぞれの電荷遷移が同じ回数行われることで、更にノイズ削減効果が大きくなる。

上述した図４に示す動作において、補正キャパシタＣｌｃは、以下のように機能して、寄生容量Ｃｏｇの蓄積電荷Ｑ（Ｃｏｇ）が帰還キャパシタＣｆｂに累積して蓄積されることを抑制する。

図５は、スイッチＳＷ４−１、帰還キャパシタＣｆｂ、スイッチＳＷ４−２の経路に着目してチャージアンプ１０に生じる寄生容量Ｃｏｇを説明するための図である。
図５に示すように、図３に示すチャージアンプ１０には、主にスイッチＳＷ４−２，ＳＷ５−２に起因する寄生容量Ｃｏｇが生じる。

以下では、電圧や電荷はすべてＶＲ基準で表現する。ＶＲ＝０と考える。
最初のチャージアンプ１０の積分電荷量をＱとする。このときＡｉｎ＝ＶＲ, Ｑ（Ｃｆｂ）＝Ｑ, Ａｏｕｔ＝Ｑ／Ｃｆｂである。
寄生容量Ｃｏｇの蓄積電荷Ｑ（Ｃｏｇ）は、下記の式（２）で示される。

Ｑ（Ｃｏｇ）＝−Ｑ＊Ｃｏｇ／Ｃｆｂ ・・・（２）

ここで、例えば、スイッチＳＷ４−１，ＳＷ４−２がＯＮからＯＦＦに切り換わると共に、スイッチＳＷ５−１，ＳＷ５−２がＯＦＦからＯＮに切り換わると、寄生容量ＣｏｇはノードＡｉｎ側に接続される。そのため、寄生容量Ｃｏｇの蓄積電荷が帰還キャパシタＣｆｂに積分（累積）して蓄積される。
これにより、帰還キャパシタＣｆｂの蓄積電荷は下記式（３）のようになる。
すなわち、帰還キャパシタＣｆｂの電荷は反転により、Ｑから−Ｑ に変化している。そこに
上記式（２）の電荷のＱ（Ｃｏｇ）が加わる。

Ｑ（Ｃｆｂ）＝−Ｑ−Ｑ＊Ｃｏｇ／Ｃｆｂ
＝−Ｑ＊（Ｃｆｂ＋Ｃｏｇ）／Ｃｆｂ ・・・（３）

最初の段階でのＱ（Ｃｆｂ）はＱであり、反転による期待値は―Ｑであるが、寄生容量Ｃｏｇの影響で上記式（３）の値となる。これは積分電荷絶対値が増加することを示している。
すなわち、帰還キャパシタＣｆｂの蓄積電荷Ｑ（Ｃｆｂ）の誤差成分が増大してしまう。この誤差成分の増大は、帰還キャパシタＣｆｂの両端の電圧の絶対値に比例して増大する。

補正キャパシタＣｌｃは、スイッチＳＷ４−１，ＳＷ４−２，ＳＷ５−１，ＳＷ５−２の切り換えの度に、上述した帰還キャパシタＣｆｂに寄生容量Ｃｏｇによる電荷が蓄積されていくことを抑制する役割を果たす。すなわち、帰還キャパシタＣｆｂの蓄積電荷の増大を打ち消すように作用する。

図６は、スイッチＳＷ４−１、帰還キャパシタＣｆｂ、スイッチＳＷ４−２の経路に着目してチャージアンプ１０における補正キャパシタＣｌｃの機能を説明するための図である。
チャージアンプ１０の最初の積分電荷量をＱとする。このときＡｉｎ＝ＶＲ,Ｑ（Ｃｆｂ）＋Ｑ（Ｃｌｃ）＝Ｑとなる。Ｑは、帰還キャパシタＣｆｂと補正キャパシタＣｌｃとに分配され、その分配比は容量比と等しいため、下記式（４），（５）が成り立つ。
本実施形態においての式において、Ｃｌｃは、補正キャパシタＣｌｃの容量を示している。

Ｑ（Ｃｆｂ）＝Ｑ＊Ｃｆｂ／（Ｃｆｂ＋Ｃｌｃ） ・・・（４）

Ｑ（Ｃｌｃ）＝Ｑ＊Ｃｌｃ／（Ｑｆｂ＋Ｃｌｃ） ・・・（５）

スイッチＳＷ４−１，ＳＷ４−２，ＳＷ５−１，ＳＷ５−２の切り換えにより、帰還キャパシタＣｆｂは反転するが、補正キャパシタＣｌｃは反転しない。このため、反転後の積分総電荷量は以下式（６）となる。すなわち、反転後の電荷の絶対値は減少する。

（積分総電荷量）＝−Ｑ（Ｃｆｂ）＋Ｑ（Ｃｌｃ）＝−Ｑ＊（Ｃｆｂ−Ｃｌｃ）／（Ｃｆｂ＋Ｃｌｃ） ・・・（６）

上記式（３）及び（６）は、共にＱを一定係数倍する影響となっている。よって、両方の影響で反転後のチャージアンプ１０の積分総電荷量は以下式（７）になる。

（積分総電荷量）＝−Ｑ＊｛（Ｃｆｂ＋Ｃｏｇ）／Ｃｉｎｔｅｇ｝＊｛（Ｃｆｂ−Ｃｌｃ）／（Ｃｆｂ＋Ｃｌｃ）｝ ・・・（７）

そのため、下記式（８）が成立するように、となるように 補正キャパシタＣｌｃを設定すれば、寄生容量Ｃｏｇの影響を計算上では完全に打ち消すことができる。

｛（Ｃｆｂ＋Ｃｏｇ）／Ｃｆｂ｝＊｛（Ｃｆｂ−Ｃｌｃ）／（Ｃｆｂ＋Ｃｌｃ）｝＝１ ・・・（８）

上記式（８）から、適正な補正キャパシタの値はＣｌｃ≒Ｃｏｇ／２となる。実際に、Ｃｌｃの値を約Ｃｏｇ／２に調整して動作を行った結果、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大すること回避でき、ノイズ耐性とリニアリティを改善することができた。

図７は、積分回数に対応する時間（横軸と）と、チャージアンプ１０の出力電圧との関係を示す図である。
図７において、太い線は図３に示すチャージアンプ１０の出力電圧の波形６０、細線は図３に示す構成において補正キャパシタＣｌｃを備えていない場合の出力電圧の波形６２を示している。
図７に示すように、補正キャパシタＣｌｃを備えてない場合の波形６２は、電圧レベルが指数関数的に増加し、飽和レベルに達する。このような電圧レベルの増加は、オフセット変動及び周波数特性に悪影響を及ぼすと共に、リニアリティにも悪影響を与える。
一方、補正キャパシタＣｌｃを備えているチャージアンプ１０の出力電圧の波形６０は、初期だけ変化が発生し、以降は反転のみの繰り返しとなり、積分電荷はほとんど変動せずに反転している。

以上説明したように、チャージアンプ１０では、補正キャパシタＣｌｃを設けたことで、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大して飽和レベルに達してしまうことを回避し、ノイズ耐性とリニアリティを改善することができる。

チャージアンプ１０のアナログ信号をディジタル信号に変換するタイミングを捕捉するための手段として、信号ＡＰＴでＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を導入した場合について説明したが、ここで捕捉スイッチＳＷ３（信号ＡＴＰ）を導入しない場合の問題点について説明する。例えば、信号ＡＰＴでＯＮ／ＯＦＦ制御される捕捉スイッチＳＷ３を設けずに出力Ａｏｕｔをアナログ／ディジタル変換器２０に接続したとする。アナログ／ディジタル変換器２０は内部にコンパレータを持つものが多いので、例えばアナログ／ディジタル変換器を１ビット出力としたコンパレータの場合について例示する。図８に示すように、コンパレータ２１の出力をＣｏｕｔとし、その出力Ｃｏｕｔを信号ＡＱでラッチするラッチ回路２２の出力をＤｏｕｔとする。外来ノイズがある場合の出力Ａｏｕｔとコンパレータ出力Ｃｏｕｔの関係を図９に示す。例えば、単一周波数のノイズが混入しその位相が異なる場合を想定すると、位相がＮ１のときのコンパレータ出力はＣｏｕｔ１、位相がＮ２のときのコンパレータ出力はＣｏｕｔ２となる。コンパレータ２１は出力Ａｏｕｔと参照電位ＶＲを比較してＨｉｇｈ／Ｌｏｗの出力をするが実際には時間遅延が存在し、図９のような遅延（Ｄｅｌａｙ）が生じてしまう。出力Ａｏｕｔの電圧がＮ１、Ｎ２で全く同じとなる信号ＡＱのタイミングでアナログ／ディジタル変換のタイミングを規定してもラッチされるディジタル信号は異なる値となってしまい、結果としてチャージアンプ１０でのノイズのフィルタリング効果が大きく損なわれる。

よって、出力Ａｏｕｔをディジタル信号に変換するタイミングでアナログ信号を捕捉スイッチＳＷ３（信号ＡＰＴ）で捕捉することで本来のフィルタリング効果が発揮されることになる。図１０Ａのように、アナログ／ディジタル変換器２０のコンパレータ２１自体にラッチ機能を持たせたり、図１０Ｂのようにコンパレータ２１の直前に出力Ａｏｕｔ信号のトラック／ホールド回路２３を付加したりしても信号ＡＰＴで制御されるスイッチＳＷ３と同様の効果を得る事ができる。

（実施の形態２）
次に、チャージアンプ１０の一部を変形した実施の形態２について説明する。
信号φ１、φ２で制御される切替回路（切替スイッチＳＷ４−１、５−１、４−２、５−２）は通常はスイッチが互いに同時にＯＮしないように制御されるため、信号φ１、φ２は、図１１に示すようなノンオーバーラップ信号となる。また、実際のスイッチはデータ信号が搬送され、スイッチに対して入出力されるデータ信号入出力部とスイッチを制御する制御信号が入力される制御信号入力部との間に静電容量結合が生じる。設計上その結合をキャンセルするためにダミートランジスタを設けるなどの手法がとられるが、無視できない影響が残る場合がある。この場合、図１１、図１２に示すように、スパイク状のノイズＮｉｎが発生する可能性がある。ノイズ発生時に信号φ１、φ２がともにＯＦＦとなっている期間では、演算増幅器１１には負帰還がかからずオープンループとなってしまう事から、出力Ａｏｕｔに大きな出力変化が起こってしまう。この状態から次に信号φ１ないしφ２がＯＮすると帰還キャパシタＣｆｂに不要な電荷が流入してチャージアンプ出力のＳＮ比の劣化が生じる場合がある。

そこで、実施の形態２に適用されるチャージアンプ１０は、図１３に示すように、演算増幅器１１の負入力と出力の帰還経路に、抵抗値Ｒｆｂの抵抗素子１２を接続する構成とした。図１３において図３に示すチャージアンプ１０と同一部分については同一符号を付している。かかる構成を有するチャージアンプ１０において、スパイク状のノイズＮｉｎが発生したとしても、常に出力からの負帰還制御が抵抗素子１２を介して行われる状態となるので、出力Ａｏｕｔには大きな変化が発生しない。よって、出力ＡｏｕｔのＳＮ比の大きな劣化を回避する事ができる。ただし、Ｃｆｂ×Ｒｆｂ(時定数)がサンプリング周期より小さくなると抵抗素子１２による電荷のリークが無視できなくなる。よって、Ｃｆｂ×Ｒｆｂ（時定数）をリークの影響が無視できる大きさに設定するなどの注意が必要となる。

また、帰還経路に接続されるものは抵抗素子１２に限らず、トランジスタ、ダイオード等の能動素子やインピーダンス素子と能動素子を組み合わせた回路網を用いても良い。例えば、抵抗素子１２の代わりにトランジスタのＯＦＦ特性を利用したデバイスを使うことで、製造プロセスの削減に寄与できる。
また、本実施の形態においても、実施の形態１と同様に、補正キャパシタＣｌｃを設けたことで、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大して飽和レベルに達してしまうことを回避し、ノイズ耐性とリニアリティを改善することができる。

（実施の形態３）
次に、本発明の実施の形態３について説明する。本実施の形態３は、出力Ａｏｕｔを駆動電極ノードＳｉｎの立ち上りエッジの時はサンプリング容量Ｃｓｎにサンプリングし、駆動電極ノードＳｉｎの立ち下がりエッジの時はサンプリング容量Ｃｓｐにサンプリングする。

図１４は本実施の形態３に適用されるチャージアンプ１０及びアナログ／ディジタル変換器２０の構成を示す。図１４において図３に示すチャージアンプ１０と同一部分については同一符号を付している。アナログ／ディジタル変換器２０の負入力（Ｎ）に対してサンプリング容量Ｃｓｎが接続されると共に、信号φ１によって制御されるスイッチＳＷ４−３を介して演算増幅器１１の出力Ａｏｕｔが出力される。また、正入力（Ｐ）に対してサンプリング容量Ｃｓｐが接続されると共に、信号φ２によって制御されるスイッチＳＷ５−３を介して演算増幅器１１の出力Ａｏｕｔが出力される。

図１５に実施の形態３の動作説明のためのタイミングチャートを示す。図４と同一動作部分は説明を省略する。演算増幅器１１の出力Ａｏｕｔをサンプリング容量ＣｓｎとＣｓｐに振り分けるスイッチＳＷ４−３、ＳＷ５−３の制御に信号φ1、φ２ではなく、信号
φ1、φ２より短い期間に設定する事で捕捉スイッチＳＷ３(ＡＰＴ）の機能を代用することも可能である。

本例においても、タイミングＴ１〜Ｔ６で積分動作を行うが、タイミングＴ１、Ｔ３、Ｔ５ではサンプリング容量Ｃｓｎに負側のチャージアンプ出力が蓄積され、タイミングＴ２、Ｔ４、Ｔ６ではサンプリング容量Ｃｓｐに正側のチャージアンプ出力が蓄積される。検出シーケンスの最後でアナログ／ディジタル変換するときは、サンプリング容量ＣｓｎとＣｓｐの電位の差（Ｐ−Ｎ）を計測値とする。

これにより、チャージアンプ出力のダイナミックレンジを有効に使うことができ、アナログ信号として２倍の出力を得られることになる。したがって、わずかな回路素子の追加で更にＳＮ比の向上が可能となる。また、コンパレータ２１の比較対象が正極（Ｐ）と負極（Ｎ）の電圧になるため、低周波ノイズがコモンモードに変換されるため、積分の効果と差動の効果の両方によるノイズフィルタ効果が得られる。
また、本実施の形態においても、実施の形態１と同様に、補正キャパシタＣｌｃを設けたことで、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大して飽和レベルに達してしまうことを回避し、ノイズ耐性とリニアリティを改善することができる。

（実施の形態４）
次に、本発明の実施の形態４について説明する。本実施の形態４は、アナログ／ディジタル変換器２０として、１ビット出力のコンパレータ２４を用いてデルタシグマ型のアナログ／ディジタル変換器を実現したものである。

図１６は実施の形態４に係る静電容量検出回路のブロック図である。アナログ／ディジタル変換器２０は、１ビット出力のコンパレータ２４とディジタルフィルタ２５とで構成されたデルタシグマ型のアナログ／ディジタル変換器である。コンパレータ２４の出力を、デルタシグマ帰還容量Ｃｄｓを介して入力に帰還することでデルタシグマ変調を行うものである。デルタシグマ帰還容量Ｃｄｓの帰還タイミングはデルタシグマ帰還制御ロジック３０で制御される。

図１７に実施の形態４の動作説明のためのタイミングチャートを示す。なお、駆動信号を発生させ、ＡＰＴ、φ１、φ２の制御信号によりチャージアンプ１０にセンサ電極から電荷を取り込む動作は、実施の形態１と同様である。

リセットシーケンスにおいて、信号φ１、φ２によって切替スイッチＳＷ４−１、５−１、ＳＷ４−２、５−２をＯＮすることにより帰還キャパシタＣｆｂの電荷をリセットするところまでは実施の形態１と同様である。続いて行う最初の駆動信号の立ち上がり、立ち下がりの両エッジ（Ｔ１、Ｔ２）での積分動作において、信号Ｄｄｓが駆動信号と逆向きに変化することで初期電荷を帰還キャパシタＣｆｂに転送する。このとき、駆動電極ノードＳｉｎに発生させる駆動信号による電荷転送も同時に行われる。信号Ｄｄｓの変化によりデルタシグマ帰還容量Ｃｄｓを介して帰還キャパシタＣｆｂへ転送される信号Ｄｄｓの１つのエッジに対応する初期電荷Ｑｄｓは、Ｄｄｓの変化の大きさを駆動信号と同じＶＤＤとすると下記式（９）のように表わされる。
Ｑｄｓ＝ＶＤＤ×Ｃｄｓ ・・・（９）

図１７において、その電荷量に対応する出力Ａｏｕｔの出力波形を破線で示すが、通常、Ｑｄｓの大きさは電極間容量に対応する電荷（ＶＤＤ×Ｃｍ）より大きくなるように設定するので、駆動信号による転送電荷で矢印の方向に電荷が差し引かれる事で実線の波形となる。初期電荷はＴ１、Ｔ２の両エッジで帰還キャパシタＣｆｂへ転送するため、トータルで（２）式の２倍の電荷が帰還キャパシタＣｆｂへ初期電荷として転送される。

駆動信号によりタイミングＴ１〜Ｔ５までのエッジで電極間容量Ｃｍに対応する電荷が転送されるため、帰還キャパシタＣｆｂの初期電荷から差し引かれる形で転送されていくことになり、チャージアンプ出力が参照電位に近づくようになる。駆動信号エッジの立ち上り、立ち下がりの単位での電荷転送完了後に信号ＡＱが立ち上がることで、出力Ａｏｕｔと参照電位ＶＲとを比較した結果を示す比較結果信号（１ビット）をディジタルフィルタ２５に取り込みながらＦＩＲフィルタなどのディジタルフィルタリング処理で多ビットの出力Ｄｏｕｔ’に変換して出力する。コンパレータ２４の比較結果（０または１）をディジタルフィルタ２５が信号ＡＱでラッチした値を、図１７の出力Ａｏｕｔの下部に示している。

Ｔ６の駆動エッジでの電荷転送後、出力Ａｏｕｔが参照電位ＶＲより大きくなると、コンパレータ２４出力がＨｉｇｈになり信号ＡＱの立ち上りタイミングではディジタルフィルタ２５は［１］をラッチするとデルタシグマ帰還制御ロジック３０にその情報が送出され、信号Ｄｄｓが次の駆動信号のエッジのタイミングＴ７及びＴ８でデルタシグマ変調の帰還信号としてフィードバックされる。この時の信号Ｄｄｓによる電荷転送も初期電荷の転送と同様にＤｄｓの両エッジを使用して行われる。また、デルタシグマ帰還容量Ｃｄｓの大きさを変えることで出力ディジタル値のゲインを調整することが可能である。

この一連の動作のように初期電荷（ＶＤＤ×Ｃｄｓ×２）から駆動信号による電極間容Ｃｍの大きさに応じた電荷が差し引かれる形で電荷積分動作が行われ、コンパレータ２４出力結果をデルタシグマ帰還容量Ｃｄｓを介してその容量値に応じた電荷がフィードバックされることで簡単な構成でノイズ耐性の高いアナログ／ディジタル変換器を含む静電容量検出回路が構成できる。
また、本実施の形態においても、実施の形態１と同様に、補正キャパシタＣｌｃを設けたことで、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大して飽和レベルに達してしまうことを回避し、ノイズ耐性とリニアリティを改善することができる。

（実施の形態５）
次に、本発明の実施の形態５について説明する。本実施の形態５は、アナログ／ディジタル変換器２０として、１ビット出力のコンパレータ２４を用いてデルタシグマ型のアナログ／ディジタル変換器を実現したものである。基本的な構成及び動作は実施の形態４と同様であるので、ここでは主に実施の形態４との相違点について説明する。

図１８は実施の形態５に係る静電容量検出回路の構成図である。図１４、図１６に示す静電容量検出回路と同一部分には同一符号を付している。

コンパレータ２４の入力は出力Ａｏｕｔを駆動電極ノードＳｉｎの立ち上りエッジの時はサンプリング容量Ｃｓｎにサンプリングし、駆動電極ノードＳｉｎの立ち下がりエッジの時はサンプリング容量Ｃｓｐにサンプリングする構成となっている。したがって、駆動信号の立ち下がりエッジ後においてコンパレータ２４の負入力（Ｃｓｎの電位）に対して正入力（Ｃｓｐの電位）を比較し、その結果によりデルタシグマ変調を行う。

図１９のタイミングチャートにおいてはＴ６の駆動信号立ち下がりエッジ後にコンパレータ２４入力において負入力（Ｎ）＜正入力（Ｐ）になることで比較結果［１］がディジタルフィルタ２５に転送されると共に、デルタシグマ帰還制御ロジック３０、デルタシグマ帰還容量Ｃｄｓを介したデルタシグマ帰還動作が行われる。

この場合、実施の形態３と同様に、コンパレータ２４の比較対象がＰとＮの電圧になるため、低周波ノイズがコモンモードに変換されるため、積分の効果と差動の効果の両方の効果によるノイズフィルタ効果が得られ、簡単な構成でノイズ耐性の高いアナログ／ディジタル変換器を含む静電容量検出回路が構成できる。
また、本実施の形態においても、実施の形態１と同様に、補正キャパシタＣｌｃを設けたことで、切替スイッチＳＷ４−１、５−１、４−２、５−２が切り替わる度に帰還キャパシタＣｆｂの蓄積電荷が増大して飽和レベルに達してしまうことを回避し、ノイズ耐性とリニアリティを改善することができる。

なお、本発明は上記実施の形態に限定されず、種々変更して実施することが可能である。上記実施の形態において、添付図面に図示されているセンサ電極の大きさや形状などについては、これに限定されず、本発明の効果を発揮する範囲内で適宜変更することが可能である。その他、本発明の目的の範囲を逸脱しない限りにおいて適宜変更して実施することが可能である。

１ 静電容量検出回路
２ センサ電極
３ Ｘ電極群
４ Ｙ電極群
１０ チャージアンプ
１１ 演算増幅器
１２ 抵抗素子
２０ アナログ／ディジタル変換器
２１、２４、１２１ コンパレータ
２２ ラッチ回路
２３ トラック／ホールド回路 ２５ ディジタルフィルタ
３０ デルタシグマ帰還制御ロジック
１１０ 電荷積分回路
１１１ 差動増幅器
１１２ 帰還経路
Ｃｆｂ 帰還キャパシタ
Ｃｌｃ 補正キャパシタ
ＳＷ３ 捕捉スイッチ
ＳＷ４−１、ＳＷ５−１、ＳＷ４−２、ＳＷ５−２、ＳＷｆ１、ＳＷｆ２、ＳＷｒ１、ＳＷｒ２ 切替スイッチ（切替回路）
Ｃｍ 電極間容量
Ｃｐ ＧＮＤ容量
Ｃｓｎ、Ｃｓｐ サンプリング容量
Ｃｄｓ デルタシグマ帰還容量
ｇｍＡ 第１の電流出力回路
ｇｍＢ 第２の電流出力回路
ｇｍ１、ｇｍ２、ｇｍ１’、ｇｍ２’ 相互コンダクタンス素子

Claims (9)

1. センサ電極の電極間容量の検出電荷に応じた電荷が蓄積されるチャージアンプと、
   前記チャージアンプの出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器と、
   を備え、
   前記チャージアンプは、
   第１の帰還経路と第２の帰還経路とを有する演算増幅器と、
   前記第１の帰還経路に設けられ、前記電極間容量との間で転送される電荷を蓄積する第１のキャパシタと、
   前記第１の帰還経路において前記センサ電極の検出側電極から前記第１のキャパシタに電荷を供給する向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号に応じて、前記第１のキャパシタに電荷を供給する向きが交互に逆になるように前記切替スイッチを制御して前記検出電荷を前記第１のキャパシタで順次積分する切替回路と、
   前記第２の帰還経路に設けられた補正用の第２のキャパシタと
   を具備し、
   前記第２のキャパシタは、前記切替スイッチが切り替え動作を行うときに、前記切替スイッチの寄生容量に起因して前記第１のキャパシタに蓄積される電荷を相殺する電荷を前記第１のキャパシタに供給することを特徴とする静電容量検出回路。
2. 前記Ａ／Ｄ変換器は、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする請求項１に記載の静電容量検出回路。
3. 前記Ａ／Ｄ変換器は、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換することを特徴とする請求項１に記載の静電容量検出回路。
4. センサ電極の電極間容量の検出電荷に応じた電荷が蓄積されるチャージアンプと、
   前記チャージアンプの出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器と、
   を備え、
   前記チャージアンプは、
   第１の帰還経路と第２の帰還経路とを有する演算増幅器と、
   前記第１の帰還経路に設けられ、前記電極間容量との間で転送される電荷を蓄積する第１のキャパシタと、
   前記第１の帰還経路において前記センサ電極の検出側電極から前記第１のキャパシタに電荷を供給する向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号に応じて、前記第１のキャパシタに電荷を供給する向きが交互に逆になるように前記切替スイッチを制御して前記検出電荷を前記第１のキャパシタで順次積分する切替回路と、
   前記第２の帰還経路に設けられた補正用の第２のキャパシタと
   を具備し、
   前記Ａ／Ｄ変換器は、前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換し、
   前記チャージアンプの出力電位と参照電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する第３の帰還回路を備えたことを特徴とする静電容量検出回路。
5. センサ電極の電極間容量の検出電荷に応じた電荷が蓄積されるチャージアンプと、
   前記チャージアンプの出力をアナログ信号からディジタル信号に変換するＡ／Ｄ変換器と、
   を備え、
   前記チャージアンプは、
   第１の帰還経路と第２の帰還経路とを有する演算増幅器と、
   前記第１の帰還経路に設けられ、前記電極間容量との間で転送される電荷を蓄積する第１のキャパシタと、
   前記第１の帰還経路において前記センサ電極の検出側電極から前記第１のキャパシタに電荷を供給する向きを切り替える複数の切替スイッチを有し、前記センサ電極の駆動側電極に印加される駆動信号に応じて、前記第１のキャパシタに電荷を供給する向きが交互に逆になるように前記切替スイッチを制御して前記検出電荷を前記第１のキャパシタで順次積分する切替回路と、
   前記第２の帰還経路に設けられた補正用の第２のキャパシタと
   を具備し、
   前記Ａ／Ｄ変換器は、前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換し、
   前記駆動信号の立ち上りエッジに対応する前記チャージアンプの出力電位と、前記駆動信号の立ち下りエッジに対応する前記チャージアンプの出力電位との差分の電位からなるアナログ信号をディジタル信号に変換した出力に応じた信号を前記チャージアンプの入力に帰還する第３の帰還回路を備えたことを特徴とする静電容量検出回路。
6. 前記第２のキャパシタは、前記切替スイッチが切り替え動作を行うときに、前記切替スイッチの寄生容量に起因して前記第１のキャパシタに蓄積される電荷を相殺する電荷を前記第１のキャパシタに供給する
   請求項４又は請求項５に記載の静電容量検出回路。
7. 前記センサ電極の電極間容量に比例した検出電荷及び外来ノイズによる電荷を含む信号の前記チャージアンプへの流入期間を制御する捕捉スイッチを有し、この捕捉スイッチによってチャージアンプ出力となるアナログ信号を、アナログ／ディジタル変換のタイミングにあわせて捕捉することを特徴とする請求項１から請求項６のいずれかに記載の静電容量検出回路。
8. 前記演算増幅器の帰還経路に、抵抗素子、インピーダンス素子、能動素子又はインピーダンス素子及び能動素子を組み合わせた回路網のいずれかを前記帰還径路に対して並列に接続したことを特徴とする請求項１から請求項７のいずれかに記載の静電容量検出回路。
9. 請求項１から請求項８のいずれかに記載の静電容量検出回路を備えたことを特徴とする入力デバイス。