JP5395429B2 - シグマデルタ測定法を使用してキャパシタンスを検出するための方法およびシステム - Google Patents

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本願は、２００５年６月３日出願の米国仮特許出願第６０／６８７，０１２号、第６０／６８７，１６６号、第６０／６８７，１４８号、第６０／６８７，１６７号、第６０／６８７，０３９号、および第６０／６８７，０３７号、ならびに２００６年２月１６日出願の米国仮特許出願第６０／７７４，８４３号に対する優先権を主張し、これらを参照によりここに援用する。

本発明は、一般に、キャパシタンスの検知に関し、より詳細には、シグマデルタタイプの測定法を使用して、可測キャパシタンスを検出することが可能な装置、システムおよび方法に関する。

電荷、電流または電圧に反応する静電容量センサは、位置または近接度（あるいは移動、存在または同様の何らかの情報）の検出に使用することができ、コンピュータ、携帯情報端末（ＰＤＡ）、メディアプレーヤ、ビデオゲームプレーヤ、家電製品、携帯電話、公衆電話、ＰＯＳ端末、現金自動預入支払機、キオスクなどのための入力装置として一般に使用されている。キャパシタンス式の検知法は、ユーザ入力ボタン、スライド調節、スクロールリング、スクロールストリップや、ほかのタイプのセンサで使用されている。このような用途に使用される静電容量センサの１つのタイプにボタン型のセンサがあり、これは、入力の有無に関する情報を提供するために使用することができる。このような用途に使用される静電容量センサの別のタイプにタッチパッド型のセンサがあり、これは、１軸（一次元センサ）、２軸（二次元センサ）または、これ以上の次元の軸に対する位置、移動および／または類似の情報など、入力に関する情報を提供するために使用されうる。また、ボタン型のセンサとタッチパッド型のセンサの両方は、任意選択で、入力に関連する力、継続時間または容量結合の量を示す指標といった、追加の情報を提供するように構成されてもよい。キャパシタンス式の検知法に基づいた二次元のタッチパッド型のセンサの一例が、１９９９年３月９日にギレスピー（Gillespie）らに付与された米国特許第５，８８０，４１１号公報に記載されている。このようなセンサは、例えば、ハンドヘルド型コンピュータやノートブック型コンピュータなどの電子システムの入力装置に容易に見つけることができる。

ユーザは、通常、入力装置の上またはその中に位置する１つ以上のセンサの検知領域の近くに、１本以上の指、スタイラスおよび／または物体を置くか、あるいはこれを移動させることによって、キャパシタンス式の入力装置を操作する。これが、検知領域に印加されているキャリア信号にキャパシタンス効果を引き起こし、これが検知され、検知領域に対する１つ以上の刺激の位置情報（位置、近接度、移動、存在または類似の情報など）と相関されうる。今度は、この位置情報を使用して、ディスプレイ画面上のテキスト、グラフィック、カーソル、およびハイライト表示および／またはその他の標識の任意の組合せを、選択、移動、スクロールまたは操作することができる。また、この位置情報を使用して、音量を制御したり、輝度を調整したり、その他の目的を達するなどのために、インタフェースと対話することもできる。

静電容量センサは数年にわたって広く採用されているものの、センサの設計者は、センサの機能性と有効性を向上させる方法を模索し続けている。より詳細には、コストを増大させることなく、位置センサの設計と実装を単純化しようと絶えず努力が続けられている。更に、この種のセンサは、さまざまなタイプの電子装置で一層需要が高まっているため、非常に柔軟性が高い一方で、低コストで実装が容易なセンサの設計が求められるようになっている。より詳細には、さまざまな実装のために十分に柔軟であり、かつ高精度のキャパシタンス検知を提供するのに十分高度である一方、コスト効率の変わらないセンサ設計方式が求められている。

したがって、可測キャパシタンスを迅速、効果的かつ効率的に検出するためのシステムおよび方法を提供することが望ましい。更に、入手が容易な部品（標準的なＩＣ、マイクロコントローラおよび個別の部品など）を使用して容易に実装できる設計方式を生み出すことが望ましい。ほかの望ましい特徴および性質は、添付の図面と上記の技術分野と背景技術を併せて読めば、下記の詳細な説明と添付の特許請求の範囲から明らかとなるであろう。

外部の能動アナログ部品を必要とせずに、多くの標準的なマイクロコントローラ上で実装可能なシグマデルタ測定法を使用して、可測キャパシタンスを検出するための方法、システムおよび装置が記載される。各種の実施形態によれば、第１のスイッチを使用して可測キャパシタンスに電圧が印加される。可測キャパシタンスが、受動回路網と電荷を再分配することが可能にされる。受動回路網の電荷がしきい値よりも大きい場合、受動回路網の電荷が予め定められた量だけ変更され、このプロセスが繰り返される。電荷しきい値検出の結果は、電荷の量子化された測定値であり、これがフィルタされ、可測キャパシタンスの示度（measure）が得られる。このような検出方式は、入手が容易な部品を使用して容易に実装することができ、ボタン機能、スライダ機能、カーソル制御またはユーザーインターフェースナビゲーション機能またはほかの任意の機能を実装している静電容量センサに対する指、スタイラスまたはその他の物体の位置を検知するうえで特に有用でありうる。

以下、図面を参照して本発明のさまざまな態様を記載する。図面において同じ参照符号は類似する要素を参照している。以下の詳細な説明は、本来例示的なものに過ぎず、本発明または本発明の用途および利用を限定することを意図したものではない。更に、上記の技術分野、背景技術、発明の開示、あるいは以下の詳細な説明に明示または暗示した理論により拘束されることを意図するものではない。

各種の例示的な実施形態によれば、キャパシタンス検出および／または測定回路は、シグマデルタ変調法を使用して容易に作製することができる。一般に、「シグマデルタ」との文言は、アナログ−ディジタル変換方式に関し、電極またはその他の電気的ノードによって示されるキャパシタンスなどの電気的効果を定量化するために、電荷の加算（シグマ）と差分（デルタ）を取り入れたものである。シグマデルタキャパシタンス検知では、例えば、アナログ積分器は、通常、複数の電荷移動事象から、可測キャパシタンスから移動した電荷を蓄積する。また、積分された電荷を、既知のレベル付近に維持するために、可測キャパシタンスから受け取った電荷と逆の符号の追加の電荷が、予め決められた量で印加される。すなわち、フィルタ出力を所望のレベル付近に維持するために、量子化された量の電荷が、アナログ積分器から適切に減算される。積分器に印加される逆符号の電荷の量を相関させることによって、可測キャパシタンスによって移動した電荷量を確認することができる。次に、この容量値が、検知ノードの近くに、人の指、スタイラスまたはその他の物体が存在するかどうかを特定したり、他の目的のために使用されうる。このため、シグマデルタ方式は、電極に存在するキャパシタンスの量を決定するなどのために、多くの異なる方法で適用することができる。

更に、下記に記載する各種の実施形態は、従来のスイッチング機構（例えば、制御装置の信号ピン、離散型スイッチなど）、量子化器としてのティジタルゲートの入力（制御装置の信号ピンを使用しても実装することができる）、および受動素子（例えば、１つ以上のコンデンサ、抵抗など）のみを使用して容易に実装可能であり、コストを上昇させ、複雑化させる追加の能動電子部品を必要としない。この結果、詳細に後述するように、ここに記載する各種の方式は、入手が容易で、かつ適正な価格の部品を使用して、さまざまな環境において簡便でありながら高信頼で実装することができる。

次に図面を参照する。まず図１Ａを参照すると、可測キャパシタンス（Ｃ_ｘ）１０２を決定するための例示的な一次シグマデルタ変換器１００は、受動回路網１０９、量子化器１１０（１ビット量子化器が望ましい場合には、比較器またはティジタルゲートの入力であってもよい）、およびディジタル−アナログ変換器１１６（１つ以上の電圧へのスイッチであってもよい）のほか、可測キャパシタンス１０２とデルタ「基準」キャパシタンス（Ｃ_Ｄ）１２６が、適宜、積分キャパシタンス１０８に充電および放電することを可能にするスイッチ１０６，１２２を適切な個数有する。

この実施形態では、受動回路網１０９は、単純に積分キャパシタンス１０８として実装されている。積分キャパシタンス１０８（Ｃ_Ｉ）は、不完全な積分器として構成され、従来のコンデンサを備えて実装されて示されており、そのキャパシタンスは、通常、デルタキャパシタンス１２６の値または可測キャパシタンス１０２の予想値よりも大きく、多くの場合は著しく大きい（例えば、１桁以上大きいなど）。例えば、各種の実施形態では、可測キャパシタンス１０２とデルタキャパシタンス１２６はピコファラドのオーダーであり、積分キャパシタンス１０８はナノファラドのオーダーでありうるが、別の実施形態では、特定のキャパシタンスの値にさまざまに異なる値が採用されてもよい。実効デルタキャパシタンス１２６は、ディジタル−アナログ変換器の電圧１１８，１２０および充電電圧１０４と共に、可測キャパシタンスの値の範囲を決定する。図１の可測キャパシタンス１０２とデルタキャパシタンス１２６の役割を逆にすることも可能である。この場合、スイッチ１０６によって、デルタキャパシタンス１２６から積分キャパシタンス１０８に電荷が移動し、可測キャパシタンス１０２は、スイッチ１２２によって伝達され、データ１１４によって制御される帰還キャパシタンスである。この結果、データ出力１１４は、可測キャパシタンス１０２に反比例して、デルタキャパシタンス１２６に正比例するようになる。このような「逆（reciprical）キャパシタンス」センサは、存在する信号またはノイズが、相互的に決定またはフィルタされる実施形態では、正比例型の静電容量センサよりも有利となりうる。

可測キャパシタンス１０２は、あるキャパシタンスを有する任意の信号源、電極またはその他の電気的ノードの実効キャパシタンスであり、これがシグマデルタ変換器１００によって検出可能である。可測キャパシタンス１０２は、図１Ａでは可変コンデンサとして示されている。可測キャパシタンス１０２は、入力装置が、１本以上の指、スタイラスおよび／またはその他の刺激からの入力を受け取るように、多くの場合、検知ノードからシステムの局所的グラウンドまでの総実効キャパシタンス（total effective capacitance）を表す（「絶対静電容量」）。入力装置の総実効キャパシタンスは極めて複雑なことがあり、センサの設計と動作環境によって決定されるように、直列および並列のキャパシタンス、抵抗およびインダクタンスが含まれる。別の場合には、可測キャパシタンス１０２は、駆動ノードから検知ノードまでの総実効キャパシタンス（「トランスキャパシタンス（transcapacitance）」）を表してもよい。この総実効キャパシタンスも、極めて複雑なことがある。しかし、多くの場合、入力は、固定のバックグラウンドキャパシタンスと並列の小さな可変キャパシタンスとして単純にモデル化することができる。いずれの場合も、下記に詳しく述べるように、局所的システムアースに参照される充電電圧１０４が、最初は可測キャパシタンス１０２に印加され、次に、可測キャパシタンス１０２が、充電電圧１０４の印加から生じた電荷を、受動回路網１０９と再分配することが可能となる。

図１Ａに示す例示的なシグマデルタ変換器１００では、可測キャパシタンス１０２は充電電圧１０４に充電され、スイッチ１０６の位置に応えて、積分キャパシタンス１０８と電荷を再分配する。同様に、デルタキャパシタンス１２６が、適切な値（例えば、後述するローまたはハイの基準電圧１１８，１２０）で充電され、スイッチ１２２を介して積分キャパシタンス１０８に印加される。スイッチ１０６，１２２は、それぞれ、制御信号１０５，１２４に応えて適切な状態に設定される。このような信号は、スイッチ１０６，１２２を、適切な時間に適切な状態に設定するのに適した任意の電気信号、論理信号またはその他の信号である。各種の実施形態では、スイッチ１０６，１２２は、制御回路内に発生する内部制御信号に応えて適宜制御されるデジタル制御回路の入出力用信号ピンによって提供される。図１に示した単純な概念を示す実施形態では、制御信号１０５，１２４は、記号φ１およびφ２で示される。これらの制御信号は周期的であっても非周期的であってもよく、制御論理などによって生成される。各種の実施形態では、デルタキャパシタンス１２６は、連続して数回にわたり、充電されて積分キャパシタンス１０８に再分配されうる。このような実施形態によって、比較的小さなデルタキャパシタンス１２６が、非常に大きな実効キャパシタンスのような挙動を示すことが可能となる。すなわち、積分キャパシタンス１０８に印加された電荷の実際の変化（または「デルタ」）が、デルタキャパシタンス１２６の値のみならず、スイッチ１２２を介して印加される特定の制御論理と基準電圧の値によっても決定される。

積分キャパシタンス１０８に保持されている電荷は、任意の量子化器１１０またはその他のアナログ−ディジタル変換（ＡＤＣ）法を使用して、デジタルデータのストリーム１１４に適切に変換される。各種の実施形態では、単純な比較器またはデジタルゲートの入力は、積分キャパシタンス１０８からの入力電圧が、基準電圧（Ｖ_ｃｍｐ）１１２と比べ大きいか小さいかを示す１ビットのＡＤＣ出力を供給する。次に、１ビットのＡＤＣ出力が、図１Ａ〜Ｂに示す信号φ１のような制御信号によってラッチされる。図１Ａに示す単純な例示的な量子化器１１０は、積分キャパシタンスの電圧が基準電圧１１２よりも大きい場合、論理値「ハイ」または「１」の出力を供給するが、この取り決めは任意に選択される。このため、別の実施形態では、ここに記載する概念から逸脱することなく、この条件で論理値「ロー」または「０」出力が供給されてもよい。量子化器１１０からの出力は、その後の処理のためにデータストリーム１１４を維持するために、何らかの従来法を使用して（例えばデジタルラッチ回路１１１を使用するなど）サンプリングされうる。

出力データ１１４は、デジタル出力の組を表しており、これは、記憶されたり、（例えばデジタルフィルタ１１５によって）フィルタされたり、平均化されたり、間引きされたり（decimated）、あるいは何らかの方法で処理を受ける。別の実施形態では、従来法を使用して、複数のしきい値を使用するマルチビット分解能、カスケードＡＤＣステージなどが提供されてもよい。例えば、閾値（スレッショルド）が、複数の基準電圧（複数の比較電圧Ｖ_ｃｍｐなど）によって与えられてもよい。高分解能の出力が、一度にラッチされるか、あるいは一連の出力として（例えば逐次比較として）ラッチされうる。量子化器１１０および／またはラッチ１１１によって供給されるデジタルデータのストリーム１１４は、積分キャパシタンス１０８に印加する「デルタ」電荷（「ステップ」電荷とも呼ぶ）の適量を決定するためにも使用されうる。印加する電荷量を変えるために、複数のデルタキャパシタンスが使用されてもよく、これらは同じ容量であっても容量が異なってもよい。図１Ａに示す例示的な実施形態では、例えば、論理値ハイ（“１”）の出力１１４は、積分キャパシタンス１０８上の電圧が基準電圧１１２よりも大きいことを表しており、対応する「デルタ」電荷をデルタキャパシタンス１２６によって印加すべきことを示している。したがって、データ出力１１４は、「ロー」の基準電圧１１８と「ハイ」の基準電圧１２０、またはこれらの何らかの量子化値を選択するために使用され、デルタキャパシタンス１２６によって印加される電荷を制御する単純なティジタル−アナログ変換（ＤＡＣ）１１６が提供される。別の実施形態では、１つ以上のデータ出力１１４が、デルタキャパシタンス１２６の電荷（すなわち基準電荷）が、積分キャパシタンス１０８と再分配される（例えば、一部が移動されるなど）か、再分配されないかを制御しうる。このため、特定のデータ出力１１４に対して、デルタキャパシタンス１２６の電荷が再分配される回数が、０回、１回または複数回となりうる。再分配なし（０回の再分配）とは、電荷が移動しないため、ＤＡＣ１１６の出力電圧を、積分キャパシタンス１０８上の電圧と等しい値に設定することと同じこととなる。いずれの場合も、再分配される実効電荷は、データ出力１１４の値に対して無視できる程度にされる。このため、ＤＡＣ１１６、スイッチ１２２およびデルタキャパシタンス１２６のこの「帰還ループ」により、可測キャパシタンス１０２によって積分キャパシタンス１０８に印加される電荷を打ち消すために、積分キャパシタンス１０８に適切な「デルタ」電荷の値が供給される。更に、印加される基準電荷の量が、（デルタキャパシタンス１２６および基準電圧１１８，１２０の値に基づいて）わかる量であるため、受動回路網１０９の比較的一定の電荷測定を維持するために、積分キャパシタンス１０８に印加する帰還「デルタ」電荷の総量を、ティジタルデータのストリーム１１４から容易に決定することができる。すなわち、ティジタルデータのストリーム１１４は、積分キャパシタンス１０８に印加される「デルタ」電荷の数を適切に表しており、これは可測キャパシタンス１０２から受け取る電荷を表わすものである。可測キャパシタンス１０２から受け取った電荷量を、その電荷を発生させるために先に印加した電圧量と相関させる（フィルタする）ことにより、可測キャパシタンス１０２を容易に決定することができる。

図１Ａの図は、静電容量センサの回路の実際の実装ではなく、論理を例示的に表すことを意図したものであるため、各種の代替の実施形態では、図中の特定の機能を、結合、省略、拡張したり、あるいはほかの方法で実装してもよい。例えば、比較器、およびティジタル−アナログ変換機能１１０，１１６を、マイクロコントローラなどの１つ以上の入出力用信号ピンによって実装してもよく、図１Ａに示すような別個または別々の回路で実装する必要はない。量子化器１１０は、多くの場合、追加の能動回路を必要とせずに、容易に実装することができる。これは、多くの市販のＡＳＩＣまたはマイクロコントローラ製品が、特定の入力ピンで受け取った信号に対して、ＣＭＯＳティジタル入力、比較器またはシュミットトリガ機能などを提供しているか、あるいはＡＳＩＣまたはマイクロコントローラ内で、ＡＤＣまたはＤＡＣなどのピンまたは機能の多重化を可能にしているからである。しかし、一部の実施形態では、外部のマルチプレクサを使用してもよい。更に、このような実施形態では、一般に、得られたティジタルデータ１１４に対してフィルタリングまたはその他の操作を実行することが可能であり、このため、シグマデルタ法を用いることによって、キャパシタンス検知回路の設計を大幅に簡略化することができる。

図１Ａの特定のレイアウトは、ＤＡＣ１１６は反転させるが、積分キャパシタンス１０８と量子化器１１０は反転させない符号規則を採用している。デルタキャパシタンス１２６は、積分キャパシタンス１０８に対する「デルタ」または反転作用を、可測キャパシタンス１０２によって供給される電荷に提供しなければならないが、この「反転」は、どのような方法で適用されてもよい。すなわち、各種基準信号１０４，１１２，１１８，１２０の符号または大きさを調整するか、図１Ａに示す各種部品の構成を調整するか、この両方を行うことによって、任意の数の代替的であるが同等の実装を作製することができる。以下に、キャパシタンスの検知に適した実際の回路の例をいくつか記載する。

図１Ａに示す基本的な機能は、どのような方法で動作させてもよい。図１Ｂに示す１つの動作方法では、符号φ_１およびφ_２で示す重複しない２つの制御信号が、電荷移動プロセスを引き起こす。これにより、可測キャパシタンス１０２から積分キャパシタンス１０８に電荷が移動することが可能にされ、積分キャパシタンス１０８に保持されている電荷レベルを調整するために、デルタキャパシタンス１２６から逆符号の電荷が移動する。この電荷の移動は、図１Ｂに示すＶ_Ｘ、Ｖ_ＩおよびＶ_Ｄの一連の電圧ラインに反映されている（Ｖ_Ｘ、Ｖ_Ｉ、Ｖ_Ｄは、キャパシタンス１０２，１０８，１２６をそれぞれ指している）。図に示すように、データ値１１４がロー（“０”）のときはＶ_Ｄはハイ（図１Ａの“Ｖ_Ｈ”）に設定され、ハイのときはロー（図１Ａの“Ｖ_Ｌ”）のままである。スイッチ１２２が積分キャパシタンス１０８に結合すると、デルタキャパシタンス１２６から適切な電荷が積分キャパシタンス１０８に移動し、これにより、電圧Ｖ_Ｉが適宜変化する。最初の立ち上がり時間が過ぎると、電圧Ｖ_Ｉは、通常、比較器電圧Ｖ_ｃｍｐに近づく。これは、負帰還の結果、デルタキャパシタンス１２６によって、積分キャパシタンス１０８に電荷が追加されるか、あるいはここから電荷が減らされるからである。

可測キャパシタンスの値の範囲は、Ｖ_Ｘ、Ｖ_Ｌ、Ｖ_Ｈ、デルタキャパシタンス１２６の値、１測定サイクルにデルタキャパシタンス１２６がフィードバックされる回数（Ｎ）、および１測定サイクルに可測キャパシタンス１０２が受動回路網１０９と再分配される回数（Ｍ）によって決定される。測定サイクルは、受動回路網１０９の電荷が所定のしきい値と比較される間隔である。一次の場合、決定される可測キャパシタンス１０２の値は（Ｖ_ｃｍｐへの電圧Ｖ_Ｉの制御が維持されると仮定した場合）、Ｃ_Ｄ（Ｎ／Ｍ）（（Ｖ_Ｌ−Ｖ_ｃｍｐ）／（Ｖ_Ｘ−Ｖ_ｃｍｐ））と、Ｃ_Ｄ（Ｎ／Ｍ）（（Ｖ_Ｈ−Ｖ_ｃｍｐ）／（Ｖ_Ｘ−Ｖ_ｃｍｐ））の間の値となる。上記したように、多くの代替の実施形態では、図１Ａ〜Ｂの特定の符号規則およびその他の特定の動作パラメータが変更されてもよい。

次に、図２を参照する（ただし、図１に示す構造的な特徴も引き続き参照する）。シグマデルタキャパシタンス検知を最適に実装するための例示的な方法２００は、可測キャパシタンス１０２に電圧を印加するステップ（ステップ２０２）と、可測キャパシタンス１０２から、積分キャパシタンス１０８を含む受動回路網１０９に、電荷が移動することを可能にするステップ（ステップ２０４）と、次に、しきい値（ステップ２０６）に基づいて、受動回路網の電荷を調整するステップ（ステップ２１０）の広いステップを有する。正確なシグマデルタ測定を可能にするために、プロセス２００のさまざまステップの各々が、適切な繰り返し回数繰り返される（ステップ２１４）。

充電ステップ２０２では、適宜、任意の適切な手法を使用して、可測キャパシタンス１０２に既知の電圧が印加される。各種の実施形態では、課電圧１０４（例えば、ローまたはハイのデジタル出力、電源信号など）が、適宜、コントローラの信号ピンまたはその他のスイッチ１０６をオンにする（activate）ことによって印加される。特定の構成において変換器１００の各種スイッチを図示したが、これは単に構成の１タイプの例示に過ぎないことが理解されるべきである。また、各種の実施形態においてスイッチを「使用する」または「オンにする」という場合、この「使用する」または「オンにする」ことは、スイッチの選択的な閉動作、スイッチの選択的な開動作、あるいはほかの方法でのスイッチの作動の任意の組合せとして実装できることも理解すべきである。このため、特定の実装のレイアウトに応じて、スイッチの開閉の両方を任意に組み合わせることによって、スイッチを使用して電圧を印加することができる。更に、１つ以上のパルスにより（例えば、スイッチ１０６を繰り返し入れて切ることによって）、あるいはほかの方法によって、課電圧が、少なくとも１回、可測キャパシタンス１０２に印加されうる。

充電後、可測キャパシタンス１０２は、増幅器またはその他の能動素子を必要とせずに、電荷をほぼ積分し、蓄積することが可能な受動回路網１０９と、電荷を再分配することが可能にされる。単純な実施形態では、受動回路網１０９は、単純に積分キャパシタンス１０８であり、これは１つのコンデンサであってよい。別の実施形態では、受動回路網１０９は、任意の個数の抵抗、コンデンサおよび／またはその他の受動素子を適宜有してもよく、以下に、受動回路網の例を数多く記載する。可測キャパシタンス１０２が、受動回路網と電荷を再分配することを可能にするために必要な動作は、電荷が移動できるだけの十分な時間休止させる（可測キャパシタンスを充電しないなど）だけである。各種の実施形態では、休止時間が比較的短くても（積分キャパシタンス１０８が可測キャパシタンス１０２と直接接続されている場合など）、多少の遅延時間が生じてもよい（例えば、可測キャパシタンス１０２と積分キャパシタンス１０８の間に１つ以上の抵抗素子が設けられている受動回路網１０９を、電荷が移動するためなど）。別の実施形態では、電荷移動を可能にすることには、１つ以上のスイッチ（図１のスイッチ１０６など）を能動的に作動させるかまたは、適宜、その他の動作をとることが含まれうる。各種の実施形態では、ステップ２０２および／または２０４が２回以上繰り返されてから、その後の動作が行われてもよい。

可測キャパシタンス１０２は、フィルタキャパシタンスに静的に接続されうるが、キャパシタンス間での電荷の再分配は、充電ステップ２０２の終了時（可測キャパシタンスへの電圧の印加が停止したとき）に実質的に開始するとみなすことができる点に留意すべきである。更に、再分配された電荷が無視できる程度に、キャパシタンスの電圧同士が近くなると、キャパシタンス間での電荷の再分配が実質的に終了するとみなすことができる。また、電荷の再分配は、次に電圧を印加すると、印加されている（例えば１０４の充電）電圧が支配的となるため、実質的に終了しうる。このため、フィルタキャパシタンスが可測キャパシタンスに常に結合されている受動的な再分配系であっても、印加電圧源の低インピーダンスによって、印加電圧がなくなるまで、可測キャパシタンスの電荷が無視できる程度で再分配される

可測キャパシタンス１０２からの電荷が受動回路網１０９に実質上移動すると、受動回路網１０９の電荷が適切に測定され（ステップ２０６）、電荷量が適切なしき閾値を越えていると決定されると（ステップ２０８）変更される（ステップ２１０）。電荷測定は、どのような方法で行ってもよい。各種の実施形態では、受動回路網１０９上の電圧は、その電荷が、マイクロコントローラまたはその他の装置の入出力（Ｉ／Ｏ）ピンから取得されたことを表している。多くのこのような実施形態では、入力ピンと関連する回路が、アナログ−ディジタル（Ａ/Ｄ）変換を実行するか、または測定した電圧を１つ以上のスレッショルド電圧Ｖ_ＴＨと比較することもでき、ステップ２０６と２０８を効率的に実行できる。特定の閾値Ｖ_ＴＨ（例えば、図１で量子化器１１０に供給されるＶ_ｃｍｐが表わす基準電圧１１２）は実施形態によって大きく変わっても、経時により徐々に変化してもよい。単純な実施形態では、ＣＭＯＳティジタル入力が、比較器（１ビット量子化器）として機能し、基準電圧は、ティジタル入力のしきい値レベルと等しくなっている。量子化器１１０と受動回路網の接続は、直接の接続であっても、またはマルチプレクサまたはその他の交換網を介したものであってもよい。

シュミットトリガなど、入力がヒステリシスを有する場合には、測定した電圧を比較する前に、ヒステリシスが既知の状態に確実に設定されるようにし、すべての比較で閾値を同じに設定することが有用なことが多い。あるいは、ヒステリシスを既知の状態に設定して、比較ごとに閾値を確実に選択してもよい。これは、比較の前の入力を既知の値に設定して、そのヒステリシス状態を設定するだけで行うことができる。

受動回路網１０９の電荷が適切な閾値を超えると、上記したような従来のシグマデルタ法を使用して、可測キャパシタンス１０２からの再分配電荷に対向する「デルタ」電荷が、（例えば図１のデルタキャパシタンス１２６を介して）印加され、受動回路網１０９の電荷が変更される（ステップ２１０）。多くの実施形態では、電荷が閾値を超えなくても（ステップ２１１）、受動回路網１０９の電荷が変更されてもよい（ただし、ステップ２０８で印加される量とは異なる量が印加される）が、この特徴は全ての実施形態で必須というわけではない。複数の閾値が使用される場合、異なる量の電荷がフィードバックされてもよい。充電サイクルのステップの繰り返しでの異なる状態において、さまざまなキャパシタンス（可測キャパシタンス、デルタキャパシタンス、積分キャパシタンスなど）を通る電荷移動の向きが変わりうるが、ここでは、サイクルの正味の電荷移動を指している点に留意されたい。このように、可測キャパシタンス１０２が範囲内の場合、受動回路網１０９上の電荷が、受動回路網１０９の関連する電圧に必要な値に維持され、これは閾値（Ｖ_ＴＨ）とほぼ等しい。これは、（一時的に図１を参照すると）、量子化器１１０の出力が、正味の負帰還系においてデルタキャパシタンス１２６を介してフィードバックされるために、積分キャパシタンス１０８両端の電圧が、制御ループのため動作中はほぼ一定となるからである。

ステップ２０６で測定した量子化（例えばデジタル）値、および／またはそこから導出される任意の量（特定の期間内に格納される「ハイ」または「ロー」の値のカウントなど）は、量子化データとしてメモリに容易に記憶され、デジタル的にフィルタされるかあるいはほかの方法によって適宜処理されうる（ステップ２１２）。さまざまなフィルタを、シグマデルタ測定法と共に適宜実装することができ、これには、三角フィルタ、平均化フィルタ、およびカイゼルフィルタ等の従来のデジタル有限インパルス応答（ＦＩＲ）フィルタのほか、無限インパルス応答（ＩＩＲ）フィルタがある。

数多くの有用な特徴を実装するために、電圧の印加、電荷移動、電荷の変更などのステップが、個別および／または集合的に、任意の回数、繰り返されうる（ステップ２１４）。例えば、可測キャパシタンス１０２の量子化値を複数取得することによって、ノイズ効果の低減、信頼性のより高い測定値の提供などのために、測定値に対して、間引き、フィルタリング、平均化および／またはその他のティジタル処理を、制御回路内で容易に行うことができる。多くのこのような特徴について以下に記載する。

多くの実施形態の１つの利点として、従来のデジタルコントローラ（マイクロコントローラ、ティジタル信号処理装置、マイクロプロセッサ、プログラマブル論理アレイ、特定用途向け集積回路など）と共に、受動素子のみを使用して、多用途の静電容量センサを容易に実装することができるという点がある。これらの製品の多くは、米国アリゾナ州チャンドラー所在のマイクロチップ・テクノロジー（Microchip Technology）、テキサス州オースティン所在のフリースケール・セミコンダクタ（Freescale Semiconductor）、およびテキサス州ダラス所在のテキサスインスツルメンツ社（ＴＩ）などのさまざまな供給元から容易に入手可能である。ここに記載する制御回路の多くは、ここに記載するさまざまなシグマデルタ処理ルーチンの実行に使用するデータおよび命令の記憶に使用できるティジタルメモリ（例えばスタティックランダムアクセスメモリ、ダイナミックランダムアクセスメモリまたはフラッシュランダムアクセスメモリ）を備える。例えば、プロセス２００は、ここに記載するように、１つ以上の制御回路によって実行されるコンピュータ実行可能な命令を使用して、容易に実装することができる。

図３〜８は、コンデンサおよび／または抵抗から構成された一体型の制御回路と単純な受動回路網を使用して実装されたシグマデルタ静電容量センサの例示的な実施形態のいくつかを示す。これらの実施形態のいずれも、無数の方法で補足したり、変更して、いくつもの代替の実施形態を生み出すことができる。

次に図３Ａを参照すると、例示的な静電容量センサ３００は、少なくとも３本の入出力信号ピン（Ｉ／Ｏ）３０４，３０６，３０８と、電源およびグラウンド（または適宜ほかの基準値）へのスイッチとして動作する、コントローラ１０２内のそれぞれ関連する回路とを有するコントローラ３０２を適宜有する。図３Ａの例では、Ｉ／Ｏ_３（ピン３０８）は可測キャパシタンス１０２に結合され、ほかの２つのピンＩ／Ｏ_１（ピン３０４）とＩ／Ｏ_２（ピン３０６）は積分キャパシタンス１０８を有する受動回路網１０９に結合されている。積分キャパシタンス１０８は、可測キャパシタンス１０２を介して充電され、デルタキャパシタンス１２６を介して放電されるか、または、この逆が行われる。積分キャパシタンス１０８は、通常、可測キャパシタンス１０２の予想値よりもはるかに大きなキャパシタンスを示すように選択され、デルタキャパシタンス１２６は、測定可能な最大のキャパシタンスを設定するように選択される。この例でも、信号ピンおよび受動回路網１０９の部品の特定の構成と同様に、特定の容量値とその関係は、特定の実施形態に従って変更されてもよい。例えば、図３Ｂは、図３Ａに示した「並列」構成と同じように動作する３ピンの２コンデンサセンサ３５０の直列の構成を示す。

各種の実施形態では、コントローラ３０２内のハードウェア、ソフトウェアおよび／またはファームウェア論理は、入出力（Ｉ／Ｏ）ピン３０４，３０６，３０８に供給される制御信号、およびこれらが受け取る制御信号を制御することによって、シグマデルタ測定プロセスを適切に順序付け、制御する。例示的な動作では、コントローラ３０２は、ピン３０８上の電圧を測定することによって、積分キャパシタンス１０８の電荷を適切にサンプリングする。別の実装では、電圧が他のノードで測定されてもよい。この電圧は図１の量子化器１１０の入力に相当し、多くの実施形態では、コントローラ回路３０２内で利用可能なデジタル入力の閾値、オンボードＡＤＣまたはシュミットトリガ入力を使用して、定量化することができる。別の実施形態では、ピン３０８上の電圧を適切な基準値１１２（図１）と比較するためのアナログ比較器回路が設けられてもよい。データ表現の規則は実施形態によって変わってもよいが、（ピン３０８の）積分キャパシタンス１０８上の電圧がしきい値よりも大きい場合が、ある論理値（“１”など）に関連付けられ、しきい値よりも小さい場合が、別の論理値（“０”など）に関連付けられうる。これらの量子化データは、後続の処理のため適宜記憶される（上のステップ２１２を参照）。シュミットトリガ入力など、ヒステリシスを有する入力が量子化器１００として使用される場合には、ここに示した方法の状態０と状態１は、信号ピン３０８を既知の状態のヒステリシスとする点に留意されたい。

図３Ａのセンサ回路３００を動作させるための例示的な方法が図３Ｃ〜Ｄに示される。受動回路網１０９の動作を制御するために、図３Ｃ〜Ｄの「状態１」として示すように、まず、（バッテリ、ＶＤＤなどの電源電圧、またはその他の基準電圧からの）実質的に一定の充電電圧が、実質的に一定時間、可測キャパシタンス１０２に印加される。また、デルタキャパシタンス１２６に保持されている電荷を除去するために、同じ充電電圧に信号ピン３０６が駆動される。次に、「状態２」に示すように、ピン３０６，３０８を、中間のハイインピーダンスまたは「開放」状態にすることによって、可測キャパシタンス１０２に印加された電荷が、可測キャパシタンス１０２に隔離されうる。この中間状態は重複のないスイッチ状態を表しているが、この手法は、明らかに別の状態を使用しなくても行うこともできる。また、ほかの中間的な高インピーダンス状態によって、別の遷移が行われてもよい。次に、状態３において、課電圧の状態と対向する論理状態電圧をピン３０４に印加することによって（例えば、課電圧が「ハイ」の場合は「ロー」状態を印加するか、あるいはこの逆を行うことによって）、可測キャパシタンス１０２から受動回路網１０９に電荷が再分配される。

上記の手法では、回路３００が定常状態に近づくと、積分キャパシタンス１０８上の電圧（ピン３０４に参照される）はほぼ一定となり、ピン３０８のスレッショルド電圧（関連するＩ／ＯのＶ_ＴＨなど）とほぼ等しいはずである。信号ピン３０４にローが駆動されている場合は、信号ピン３０８における電圧も同様に、入力ピン３０８の閾値に相対的に近い値である。次に、状態４においてサンプリングされる量子化器（信号ピン３０８）の出力は、積分キャパシタンス１０８の電荷を示す示度となる。サンプリングされた量子化器の出力（信号ピン３０８の関連する入力から）に応じて、状態５により、積分キャパシタンス１０８の電荷が変更される。サンプリングされた量子化器（信号ピン３０８）の出力が閾値よりも大きい場合、状態５Ａによって、積分キャパシタンス１０８から電荷が除去され、そうではない場合には、電荷が除去されない（または除去される電荷が無視できる）（状態５Ｂ）。デルタ電荷が印加される（受動回路網１０９の積分キャパシタンス１０８の電荷を変更する）か、または印加が省略された後は、信号ピン３０８がハイインピーダンス状態にされ、その後ピン３０８をサンプリングするために、受動回路網１０９の電荷がトラップされうる（状態６）。量子化データが取得され、記憶されると、このデータが、フィルタ、間引き、またはその他の方法で適宜処理され、可測キャパシタンス１０２の値が決定される。量子化器（例えば信号ピン３０８）がヒステリシスを有する場合には、状態１によって入力がハイに設定されているため、ヒステリシスの下限の閾値によって出力が決定される。

積分キャパシタンス１０８が可測キャパシタンス１０２を介して放電され、デルタキャパシタンス１２６を介して充電される別の実施形態では、量子化器の閾値を下回った場合に電荷が変更される。別の変形例では、正電荷または負電荷が、可測キャパシタンス１０２およびデルタキャパシタンス１２６を介して（though）積分キャパシタンス１０８と再分配されても、電荷が再分配されなくても、しきい値の測定にほかのノード（例えば図３Ａのピン３０４）が使用されてもよい。

図４Ａ〜Ｂは、コントローラ３０２の２本の信号ピン３０４，３０６によってシグマデルタサンプリングを可能にする同様の実装を示す。図４Ａの実装４００では、受動回路網１０９は、可測キャパシタンス１０２と、信号ピン３０６とに接続する、分離抵抗４０２と直列の積分キャパシタンス１０８を適宜有する。また、図４Ａの実装は、信号ピン３０４，３０６に接続されたデルタキャパシタンス１２６も有する。また、図４Ａの実装（および別の実装）は、電源のノイズ除去を向上させるために、任意選択で、電源電圧と分離抵抗４０２の間に第２のキャパシタンス４０７を有していてもよい。第２のキャパシタンス４０７は、電源のノイズが図１Ａに１１０として一般化して示した量子化器のしきい値に結合するのと同じ比で、電源のノイズがノード４０３に結合するように選択される。電源ノイズの効果を低減させるための他のトポロジも可能であり、２つの例が図９Ａ〜Ｂに示される。図９Ａは、１つ以上の積分キャパシタンス１０８に接続された、キャパシタンス４０７Ａと並列であり、キャパシタンス４０７Ｂと直列の抵抗９０１を示す。図９Ｂは、１つ以上の積分キャパシタンス１０８に接続され、別の第２のキャパシタンスのない、分圧器を形成している２つの抵抗９０３，９０５を示す。図９Ａ〜Ｂに示す例のように、第２のキャパシタンス４０７Ａ，Ｂを使用したり、それに代わるものを利用することは、積分キャパシタンス１０８を複数有するシステムでは特に有用である。第２のキャパシタンス４０７Ａ，Ｂ、およびそれに代わるものに対して１つの積分キャパシタンス１０８しか図示していないが、複数の積分キャパシタンスが同じノードを共有してもよい。図４Ｂの４００の「直列」の変形例は、可測キャパシタンス１０２を積分キャパシタンス１０８から分離している分離抵抗４０２を有する受動回路網１０９を示している。

これらの実施形態のいずれにおいても、可測キャパシタンス１０２は、積分キャパシタンス１０８と分離抵抗４０２によって生成されるＲＣ時定数によって実質的にブロックされるのに十分短い充電パルスで充電される。また、充電パルスは、好ましくは、可測キャパシタンスと分離抵抗のＲＣ時定数よりも短い。これによって、可測キャパシタンス１０２の充電と、積分キャパシタンス１０８上の電圧の測定の両方を、同じピンを使用して行うことができるようになる。いずれの実施形態においても、信号ピン３０４またはピン３０６上で測定された電圧が、デルタキャパシタンス１２６からの電荷が積分キャパシタンス１０８と再分配されるかどうかを決定しうる。図４Ａの実施形態では、信号ピン３０６は、可測キャパシタンス１０２に充電電圧を印加するために使用され、信号ピン３０４は、デルタキャパシタンス１２６に充電電圧を印加するために使用される。図４Ｂの実施形態は異なっており、信号ピン３０６は、デルタキャパシタンス１２６に課電圧を印加して、積分キャパシタンス１０８の電荷を変更するために使用され、信号ピン３０４は、可測キャパシタンス１０２に充電電圧を印加するために使用される。図４Ｂの実施形態では、デルタキャパシタンス１２６からの再分配を行うことなく、可測キャパシタンス１０２から積分キャパシタンス１０８に電荷を複数回再分配するか、または可測キャパシタンス１０２から電荷を再分配することなく、デルタキャパシタンス１２６から積分キャパシタンス１０８に電荷を複数回再分配することが簡単である点に留意されたい。

これらの実装の多くでは、充電電圧の前に、先に「電流取消」電圧が印加されてもよい。「電流取消」電圧のタイミングは、状態０で分離抵抗４０２を介して除去される「寄生」電荷の量が、状態１で分離抵抗４０２を介して積分キャパシタンス１０８に追加される「寄生」電荷とほぼ等しくなり、可測キャパシタンス１０２が、受動回路網１０９との再分配の前に適切な充電電圧となるように制御される。これにより、可測キャパシタンスの充電タイミングの要件を変えることなく、受動回路網１０９の低インピーダンスと（分離抵抗４０２の低い値など）、全体としての受動回路網１０９の早い時定数が可能となる。

可測キャパシタンス１０２は、分離抵抗４０２を介して積分キャパシタンス１０８と電荷を再分配する。抵抗が生み出すＲＣ時間遅延のため、この実施形態は、図４を参照して記載した３ピンの実施形態よりも、電荷の再分配のために使う時間が長くなることがある。しかし、一部の実施形態では、センサの実装に使用するスイッチ／論理回路ピンの数を低減させることによって、共通のチップに追加の検知チャネルを設け、これにより効率向上を図ることが可能となる。

図４Ａ〜Ｂに示す例示的な回路は、任意の数の追加の機能を実装するために、さまざまに変更することができる。例えば、コントローラ３０２のタイミングの精度が比較的高い実施形態では、デルタキャパシタンス１２６の代りに、従来の抵抗を用い、単に所定時間、ピン３０４（図４Ｂではピン３０６）をオンにすることによって、積分キャパシタンス１０８に「デルタ」電荷を印加してもよい。更に、信号ピン３０６のＡＤＣ機能に存在するヒステリシスの影響を低減させるために、分離抵抗４０２は有用でありうる。

図４Ａに示す回路４００を動作させるための１つの手法が、図４Ｃの状態図と、図４Ｄのタイミング図に示される。これらの図を参照すると、可測キャパシタンス１０２のレベルを検出するプロセスは、任意選択で、信号ピン３０６を既知の（例えば論理値ロー）状態にして始まる（状態０）。分離抵抗４０２が、積分キャパシタンス１０８と共にＲＣ時定数を生成するため、各リードサイクルの前に、ピン３０６（図４Ｂではピン３０４）が、積分キャパシタンス１０８に蓄積されている電荷量に大きく影響することなく、短時間、既知の状態（例えばローの論理状態）とされる。積分キャパシタンス１０８の電荷をサンプリングする前に、たとえ短時間であっても、信号ピン３０６を既知の状態にすることによって、ピン３０６のヒステリシスの量がわかり、コントローラ３０２内で補償することができる。状態０と状態１のタイミングが制御されれば、これらの状態間に抵抗４０２を通って積分キャパシタンス１０８に流れる寄生電荷を最小化することができる。

次に、状態１に示すように、ピン３０４，３０６を既知の（ハイの）論理状態にすることによって、可測キャパシタンス１０２が充電され、デルタキャパシタンス１２６が除去される。その後、ピン３０６を高インピーダンス状態にすることによって、可測キャパシタンスに電荷がトラップされ（状態２）、続いて、分離抵抗４０２を介して可測キャパシタンス１０２から積分キャパシタンス１０８に電荷が再分配する（例えば充電または放電）ために十分な遅延時間が設けられる。電荷が可測キャパシタンス１０２から再分配されると、（前の状態６において）積分キャパシタンス１０８上で測定された電圧に基づいて、デルタキャパシタンス１２６からの「デルタ」電荷が印加されるか、印加が行われない。ここに示した例では、「デルタ」電荷の印加の有無を決定する際に使用された電圧レベルは、前のシグマデルタプロセスの繰返しで取得していた。別の実施形態では、「デルタ電荷」の印加と再分配の直前、あるいは検出プロセスのほかの時点で電圧が測定されてもよい（状態３など）。

図５に示すセンサ５００を使用すれば、信号ピンの使用本数を更に削減することができる。この場合、可測キャパシタンス１０２と、積分キャパシタンス１０８および分離抵抗４０２から構成される受動回路網１０９とが、コントローラ３０２の１つの信号ピン３０６に接続している。図４Ａの実装と同様に、図５Ａの実装も、電源のノイズ除去を向上させるために、電源電圧と分離抵抗４０２間に第２のキャパシタンス４０７を任意選択で有するか、あるいは図９Ａ〜Ｂに示す回路の１つなどの代りのものを有しうる。この実施形態においても、積分キャパシタンス１０８に蓄積された電荷への悪影響を低減させるかなくすために、可測キャパシタンス１０２は、分離抵抗４０２と積分キャパシタンス１０８によって生成されるＲＣ時定数よりも短い電圧パルスによって充電される。前述のように、可測キャパシタンス１０２が分離抵抗４０２を介して放電し、既知の時間、分離抵抗４０２に電流を流すために、ピン３０６に放電電圧をかけることによって、「デルタ」電荷が積分キャパシタンス１０８に印加される。センサ５００が上記のように分離抵抗４０２を有するため、ピン３０６のヒステリシスの補償は、サンプリング前にピンを既知の状態にすることより、同様に行うことができる。状態０と状態１の間に抵抗４０２を流れる寄生電流は、課電圧のタイミングの制御と「電流取消」電圧によって最小化することができる。

このような回路を動作させるための例示的な方法が、図５Ｂおよび５Ｃに示される。これらの図を参照すると、ピン３０６は、任意選択で、充電電圧の前に、「電流取消」電圧（グラウンドなど）を供給するように設定され、除去される寄生電荷の量が、充電パルスによって追加される寄生電荷の量にほぼ等しくなるように、「電流取消」電圧の長さが選択される。その後、（ネットワークのＲＣ時定数と比較して）比較的持続時間の短い電圧パルスを印加することによって、可測キャパシタンス１０２が充電され（状態１）、次に、分離抵抗４０２を介して積分キャパシタンス１０８と電荷を再分配することが可能にされうる（状態２）。電荷の再分配に十分な時間が経過したら、ピン３０６上の電圧をサンプリングすることで電荷が測定され（状態３）、測定した電圧に基づいて、適宜「デルタ」電荷が積分キャパシタンス１０８に印加されうる（印加されないこともある）（状態４）。ここでも、この実施形態では、積分キャパシタンス１０８の電荷の所望の変化を得るために、信号ピン３０６に適切な電圧を適切な時間印加することによって、「デルタ」電荷が単に印加される。

上に記載した一般的な構造、概念および手法は、さまざまに変更したり補ったりすることができ、異なるが似ている多くの実施形態において利用することができる。例えば、図６Ａ〜Ｂは、上記の手法を使用して、複数のチャネルのキャパシタンスを検知することができる回路の２つの例を示している。次に図６Ａを参照すると、例示的な２チャネル位置センサ６００が示されており、これは、それぞれが上の説明の可測キャパシタンス１０２に相当する２つの感知電極６０２，６０４を有する。指、スタイラスまたはその他の物体が電極６０２，６０４のいずれかに接近すると、そのノードのキャパシタンスが変化し、その変化は、物体の存在と相関させることができる。換言すると、電極６０２，６０４のいずれかの近くに物体が存在しているか、これらに物体が接触していることを、その電極チャネルのキャパシタンスを測定することによって決定することができる。

一般に、センサ６００の各チャネル（およびＢ）で使用される検知方式は、上の図４Ａに関して記載した２ピン式センサ４００に匹敵する。当然、代替の実施形態では、ここで記載または言及したほかの任意の方法が使用されてもよい。図６Ａの例示的な実施形態では、コントローラ３０２のピン３０６，３１０をそれぞれ介して、電極６０２，６０４に電圧が印加される。各電極６０２，６０４は、（それぞれ）分離抵抗４０２Ａ，４０２Ｂによって、積分キャパシタンス１０８Ａ，１０８Ｂと電荷を再分配することが可能にされる。次に、各積分キャパシタンス１０８Ａ〜Ｂに保持されている電荷レベルが、信号ピン３０６，３１０において電圧を量子化することによってサンプリングされ、その際、印加されている信号ピン３０４，３０８を操作して、関連する積分キャパシタンスの電荷を変えることにより、デルタキャパシタンス１２６Ａ〜Ｂからの必要な「デルタ」電荷が印加される。

更に、検知チャネルの対称性により、部品が共有される実施形態が可能となる。例えば、必要な積分キャパシタンス、デルタキャパシタンスおよび／または抵抗を、複数のセンサチャネル間で共有することができる。１つの例示的な実施形態が図６Ｂに示されている。このように共有部品を使用することによって、システム全体のコストおよびサイズを大幅に低減させることができる。実際、幅広い代替の実施形態にわたって、コントローラ３０２の信号ピンおよび／または受動回路網１０９内の任意の別個の部品を共有するために、さまざまな手法を実装することができる。

共通のコントローラ３０２に複数の検知チャネルを実装することによって、多くの能率向上を実現することができる。多くの場合、可測キャパシタンス用の感知電極、およびデルタキャパシタンス用のその他の電極を、標準的なプリント回路基板（ＰＣＢ）に容易に形成することができるため、製造面では、これらの素子の複製は比較的安価である。しかし、積分キャパシタンス１０８および分離抵抗４０２などの特定の部品は、個別の部品を使用するほうがよいほど、十分大きいことがある。同様に、デルタキャパシタンスの精度が重要な場合には、同様にデルタキャパシタンスが個別の部品として実装されてもよい。一部の実施形態では、１つ以上の分離抵抗４０２が、インクプロセスなどを使用してＰＣＢに形成され、その際、導電性インクは、ＰＣＢプロセスで使用される代表的な材料よりも抵抗が高い。分離抵抗４０２の正確な値は、通常は、システムの正確さまたは性能に直接影響を及ぼすことはないため、多くの実施形態ではこれで十分である。また、可測キャパシタンス１０２が比較的小さい場合には、積分キャパシタンス１０８も、ポリイミドのフレキシブルプリント回路等を用いるなどによって、ＰＣＢに製造してもよい。この結果、上記したさまざまな機能の多くは、従来の製造技術および構造を使用して、容易に実装することができる。更に、何らかの時分割多重化、周波数分割多重化、符号多重化またはその他の多重化法によって、必要な信号ピンの総数と受動回路網１０９内の部品点数を更に削減することができる。

感知電極６０２，６０４を、幾通りもの従来のパターンに配置することにより、多くのさまざまなタイプのセンサレイアウト（一次元、二次元、またはそれ以上の次元のタッチパッドアレイでみられる多次元レイアウトなど）を作製することが可能となる。別の実施形態として、複数の「ボタン」型のタッチセンサをさまざまなチャネルから容易に形成することも、あるいは、他のセンサレイアウトを幾通りも作成することもできる。

更に、ここに記載するさまざまなシグマデルタ検知手法を、マルチチャネル積分が容易であることと組み合わせると、保護信号を非常に効率的に印加できるようになる。複数のセンサチャネル６０２，６０４を、共通のコントローラ３０２に接続することにより、信号チャネルの検知中に、保護電極６０５に保護信号を印加することが可能となる。一般化すると、センサ電極６０２，６０４のそれぞれを、望ましくない電気信号（他の電極から、および外部のセンサ６００，６５０から意図せず受け取った他の信号など）から絶縁することが望ましい。センサ６００内のチャネルのそれぞれは、共通の参照電圧と論理電圧によって容易に実装することができるため、さまざまなセンサ電極６０２，６０４でみられる代表的な電圧値は、経時平均をとればほぼ等しくなると容易に仮定することができる。それ以外は不活性の期間に、さまざまな電極に低インピーダンス源から保護信号を印加することによって、スプリアス効果を低減させることができる。実際、１つの保護信号が、同程度の感知電極電圧の振幅を有する全てのセンサ電極に対して有効なことがある。

分圧器（または、より一般的にはインピーダンス分割器）の低インピーダンスレッグ（leg）が、高いインピーダンスレッグよりも優勢であるように、低インピーダンスの電圧源は、あるノードにおいて他の結合信号より優勢となる。つまり、電圧源の集合について、１つのテヴナン（Thevenin）インピーダンスとして近似することができ、最も低いインピーダンスが、他のすべての発生源の並列インピーダンスよりも相当低い場合、１つのテヴナン電圧が、その最も低いインピーダンス要素によって支配されると考えることができる。この例のために、基準電圧、信号ピン出力、スイッチまたはＩ／Ｏ出力の出力インピーダンスは、他の発生源が考慮する周波数の範囲で重要ではなくなるように、そのノードにおいて十分低いインピーダンスを有する。同様に、積分キャパシタンスの一方の近い側に接続されたノードは、積分キャパシタンスのもう一方の遠い側が低インピーダンス（例えば基準電圧など）で駆動されたときに、容量結合されたほかの発生源を支配するのに十分に高いキャパシタンス（および低いインピーダンス）を有する。すなわち、遠い方の端が低インピーダンス源で駆動されたときに、積分キャパシタンスは、近い方の端において、電圧をセットして、高インピーダンスの他の発生源からの電荷の大部分を吸収しうる。明らかに、ネットワーク内の優勢なインピーダンスは、考慮する期間（または周波数）によっても決まる。このように、長時間のスケール（再分配など）では、積分キャパシタンスと直列の抵抗は、優勢な低インピーダンス要素として積分キャパシタンスの状態を変更することはないが、短時間のスケール（充電など）では、ノードの可測キャパシタンスのインピーダンスが、その直列抵抗のため優勢になりうる。適切なノードにおいて、適切な速度でスイッチを作動させることによって、優勢な低インピーダンス要素を選択して、電荷を適切に導くことができる。

保護の手法は、任意選択であり、実施形態によって大きく変わりうるが、１つの方法として、充電期間の間、活性電極（電極６０２または６０４など）に印加している電圧とほぼ等しい保護電圧を、保護電極６０５に印加する方法がある。能動センサ電極から関連する積分キャパシタンス（例えば、センサ６００ではキャパシタンス１０８Ａまたは１０８Ｂ、センサ６５０ではキャパシタンス１０８）への電荷移動が完了する前に（図２のステップ２０４）、保護電極６０５に印加される電圧が、能動センサ電極および関連する積分キャパシタンス上の電圧とほぼ等しくなるように変更される（能動センサ電極と関連する積分キャパシタンスとは、通常、電荷の再分配が起こると、電圧が等しくなるように近づく）。図６Ｂに示すものなど、関連する量子化器（同じ部品の信号ピン、Ｉ／Ｏなど）のスレッショルド電圧を使用して、システム内の関連する積分キャパシタンス上の電圧の代わりとして、保護電圧を制御することができる。これは、帰還ループが制御されている場合は、量子化器のスレッショルド電圧が、関連する積分キャパシタンス上の電圧にほぼ等しいためである。あるいは、インピーダンス分割器の出力の感度が、量子化器の限界感度と同様に、電源に比例している（rationed to）場合、インピーダンス分割器を使用して、電源変動の感度を低減させることができる。このインピーダンス分割器の例が、図６Ａの抵抗６０６，６０８によって形成される分圧器で示されている。別の実装では、保護振幅（および保護電極から移動される電荷）が、電荷移動プロセスの繰り返しごとに変更されてもよい（電荷移動プロセスは、印加ステップ、可能にするステップおよび変更ステップを有する）。この保護電圧の振幅が、感知電極と同じく電圧振幅に平均化されうる。保護振幅の変更に、保護振幅をゼロにする場合や、定数値の場合が含まれるときには、追加の部品を必要としないパルス符号変調保護手法が可能となる。保護電極電圧と検知電極電圧間のオフセットが、保護の有用性に影響を及ぼすことはないが、これは、キャパシタンスを通る電荷移動では、電圧変化のみが重要であるためである。

センサ６００は、２つの抵抗６０６，６０８を使用するインピーダンス分割器を利用するが、これは、使用できるインピーダンス分割器のタイプの一例に過ぎないという点に留意すべきである。詳細には、代表的なインピーダンス分割器は、２つの受動インピーダンスを直列で有し、受動インピーダンスのそれぞれは、少なくとも２つのノードに接続している。これらのノードの１つは、２つのインピーダンスが結合する共通のノードである。この共通ノードは、インピーダンス分割器の出力となる。インピーダンス分割器の出力は、「非共有ノード」に印加される電圧および／または電流の時間に対する関数である。インピーダンス分割器の簡単な例として、２つのキャパシタンスまたは２つの抵抗（抵抗６０６，６０８など）を有する分圧器がある。しかし、複雑なインピーダンス分割器を使用することもできる。このような複雑なインピーダンス分割器は、マッチングされていないキャパシタンス、抵抗またはインダクタンスを直列または並列で有しうる。更に、個々のインピーダンスは、容量特性、抵抗特性および誘導特性の組合せを有しうる。

保護電圧は、関連する信号ピン６０４（図６Ａ）または３１０（図６Ｂ）に関連する機能を使用して、適宜印加されうる。図６Ａの実施形態では、例えば、電源（Ｖ_ＤＤ）からの分圧器が、抵抗６０６と６０８を使用して作成され、ピン６０２が、分圧回路の抵抗６０８のインとアウトを効率的に切り替えており、保護電極６０５に印加される２つの別個の電圧を作り出している。図６Ｂに示す実施形態は、同様に抵抗６０８とコンデンサ６１４を有する分割回路を示しており、（図５Ａに示した回路５００が、電荷を再分配するときに行うように）信号ピン３１０は、保護電極６０５に印加される保護電圧を、充電電圧に制御するか、あるいはスレッショルド電圧まで緩和させる。保護電圧を駆動しているインピーダンスは、最も保護を効率的に行うためには、保護電極への総センサ結合インピーダンスよりも低くなければならない。センサまたは基準チャネルをトラッキングする、バッファまたはオペレーショナルアンプ（オペアンプ）等の能動アナログ部品を含め、他のさまざまな保護手法を使用することもできる。図６Ａ〜Ｂは、一般に、上の図４Ａ〜Ｄに関して記載した実施形態に基づいているが、保護の概念は、幅広い範囲の静電容量センサに適用することができる。しかし、保護は任意選択の機能であり、すべての実施形態にあるというわけでない。

多くの代替の検知方式は、複数の検知チャネル間での個別の部品および／またはコントローラ１０２の論理ピンの共有を利用する。例えば、図６Ｂに示すセンサ６５０は簡単な方法を示しており、これにより、デルタキャパシタンス１２６と積分キャパシタンス１０８が、２つの感知電極６０２，６０４間で共有される。同様に、図７Ａに示すセンサ７００は簡単な方法を示しており、これにより、デルタキャパシタンス１２６を印加するための信号ピン３０８を、２つの検知チャネル（可測キャパシタンス１０２Ａ〜Ｂによって表す）間で共有することができる。この実施形態では、センサ７００は、図３Ｂに関連して上記したセンサ３５０と同様の方法で動作するが、共通の信号ピン３０８を介して供給されるデルタキャパシタンス１２６Ａ〜Ｂの側に電荷がフィードバックされる。一般に、この実施形態は、特定の積分キャパシタンス（１０８Ａまたは１０８Ｂなど）が、対応するデルタキャパシタンス（１２６Ａ，１２６Ｂ）の遷移に左右されるかどうかを決定するために位相を変える。詳細には、積分キャパシタンスのそれぞれが、その積分キャパシタンスのいずれの側が低インピーダンスで駆動されているかに基づいて、可測キャパシタンスまたはデルタキャパシタンスからの電荷を再分配するか、電荷を移動ブロックするかを、選択的に行いうる。このため、各デルタキャパシタンスは、可測キャパシタンスに影響を及ぼさずに遷移することが可能となり、信号ピン３０８を複数のセンサと共有することができ、ピン本数が低減される。トランスキャパシタンス型システムでは、駆動される感知電極（図８Ａの８０２など）が、複数のセンサと共有されうる。これらの概念は、更に部品を改良するか、複数の可測キャパシタンス１０２間での信号ピンの再利用を改善するために、いくつもの追加の検知チャネルにも同様に適用することができる。

図７Ｂは、センサ７００の例示的な状態シーケンスを示す状態図７５０を含む。図７Ａと図７Ｂを共に参照すると、第１の状態１は、ピン３０４，３１２を０に設定することによって可測キャパシタンスを放電し、ピン３０６，３１０に関連するＩ／Ｏピンを使用して、積分キャパシタンスにおいて電圧を測定（量子化）する。図示した例では、ピン３０４，３０６の状態図の遷移は、状態１の間にピン３０６における電圧がハイであると測定された（量子化データ１）ことを示し、ピン３１０，３１２の状態図の遷移は、状態１の間に３１０がローであると測定された（量子化データ０）ことを示す。これらの異なる状態遷移によって、それぞれの測定に応じて、状態５〜８の異なるデルタ電荷移動が得られる。状態８でのピン３０４，３１２の以前の測定と以前の状態に応じて、ハイからローのインピーダンスへの遷移が状態１で起こりえた点にも留意されたい。このような遷移によるピン３０６，３１０の電圧振幅によって、デルタキャパシタンス１２６Ａ〜Ｂのほかに、寄生容量からそれぞれの積分キャパシタンス１０８Ａ〜Ｂに一部の電荷が再分配される。これによって、可測キャパシタンスの決定においてオフセットが生じることがあるが、オフセットが小さく一定であれば除去することができ、ダイナミックレンジへの影響が最小限に留まる。

第２の状態２は、中程度のハイインピーダンス状態を含む。この状態では、信号ピン３０４，３０６，３１０，３１２が、すべて一時的に高インピーダンス状態に保持され、ピン３０８がデルタキャパシタンス１２６Ａ〜Ｂをローに駆動する。この結果、各種コンデンサを切り離す中間状態になり、これらのコンデンサに電荷が一時的にトラップされる。これにより、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことが確実となる。

第３の状態３は、デルタキャパシタンスに結合された積分キャパシタンスの電極１０８Ａ，１０８Ｂをハイの論理電圧にする。これにより、計測可能なキャパシタンス１０２Ａ〜Ｂ上の電圧が変わり、それぞれの積分キャパシタンス１０８Ａ〜Ｂと電荷が再分配される。同時に、信号ピン３０６，３０８を低インピーダンスで駆動することによって、デルタキャパシタンス１２６Ａ〜Ｂを介して結合される電荷移動がブロックされる。

第４の状態４では、デルタキャパシタンス１２６Ａ，１２６Ｂは、これらのコンデンサの両端が、ピン３０６，３０８，３１０によって同じハイの論理電圧に設定されるため、その電荷を消去する。

第５の状態５は、ピン３０６をハイインピーダンス状態にし、これにより、積分キャパシタンス１０８Ａに電荷が保持される。これは、可測キャパシタンス１０２Ａについて、以下の状態５で遷移する前の、信号ピン３０４の中程度のハイインピーダンス状態であり、積分キャパシタンス１０８Ａに意図せずに電荷がセットされるのを防ぐ。ピン３０６における電圧の、量子化データの測定が１である積分キャパシタンス１０８Ａに結合しているＩ／Ｏのみが、切り離された点に留意されたい。ピン３１０における電圧の、量子化データの測定が０であった積分キャパシタンス１０８Ｂに結合しているピン３１０は、ハイの論理電圧に保持されているが、これは、この積分キャパシタンスが、デルタキャパシタンス１２６Ｂによる電荷の変化を必要としなかったからである。

第６の状態６は、その後のステップ７において、デルタ電荷が、デルタキャパシタンス１２６Ａを介して積分キャパシタンス１０８Ａに移動できるように、信号ピン３０４をローの論理レベルに駆動する。ピン３１０は、ハイの論理レベルに保持されており、１２６Ｂと１０８Ｂ間でのこのデルタキャパシタンスの電荷移動がブロックされる点に留意されたい。既に説明したその後のステップ１においてではなく、このステップにおいて、ピン３０４のこのローの論理レベルの遷移によっても、寄生容量およびデルタキャパシタンスからの電荷の再分配が起こる点にも留意されたい。

第７の状態７は、ピン３０８上の電圧を遷移させて、積分キャパシタンス１０８Ａからデルタキャパシタンス１２６Ａを介して電荷を除去させるが、積分キャパシタンス１０８Ｂの電荷は実質的に影響を受けない。

最後の状態８は、ステップ７での電荷の変化を必要としなかった積分キャパシタンス（１０８Ｂなど）に対する第２の中程度のハイインピーダンス状態を有し、これらを、その後の工程での再分配に向けて準備させる。この場合も、各種のコンデンサを切り離して、そのコンデンサに一時的に電荷をトラップさせる。

最後の状態８が完了すると、方法はステップ１に戻り、状態１〜８が再び実行される。このシーケンスによって、ピン３０６，３０８における積分キャパシタンス１０８Ａ〜Ｂ上の電圧の測定から得た結果と、それぞれの可測キャパシタンス１０２Ａを決定するのに適した量子化データ（例えば０または１）が得られる点に留意すべきである。可測キャパシタンス１０２Ａとピン３０４，３０６のほか、可測キャパシタンス１０２Ｂとピン３１０，３１２のためのステップのシーケンスは、例示的なステップ１において、ピン３０６，３１０上の電圧の特定の測定（および量子化）のみを例示したものであり、測定サイクルの繰り返しにおけるその測定に応じて、いずれかの状態のシーケンスが、いずれかの可測キャパシタンスおよび積分キャパシタンスで行われてもよい。通常は、可測キャパシタンスの測定では、両方の状態シーケンスが関連するピンで行われ、両方のタイプの得られた量子化データ（例えば０および１）が、可測キャパシタンスを決定するために使用される結果の一部となりうる。

この実施形態は、いくつかの利点を図っている点に留意すべきである。例えば、共通のノード（すなわちピン３０８）が常に駆動されているため、寄生容量の影響が大幅に低減される。第２に、センサ７００は、並列サンプリングが可能なため（すなわち、複数のＩ／Ｏを同時に量子化する）ため、Ｉ／Ｏ状態をとらせ、複数のキャパシタンスをサンプリングするために必要なサイクル数を低減しうる。最後に、多くの可測キャパシタンスが検出された場合に、Ｉ／Ｏを大幅に削減できる。また、この実施形態は、積分キャパシタンスの電荷の測定中に、可測キャパシタンス（すなわちピン３０４，３１２）に結合されたノードを接地することによって、可測キャパシタンスによって結合される外部雑音、またはピン３０４，３１２に結合された他の関連する寄生容量に対する感度を低減させることができる。

上記の実施形態は、通常、可測キャパシタンスが局所的システムアースに対して測定される、いわゆる「絶対静電容量」センサにウェイトを置いているが、同様の概念を、ほかのタイプの静電容量センサに適用することができる。例えば、図８Ａは、いわゆる「駆動キャパシタンス（driven capacitance）」または「トランスキャパシタンス型」センサと共に動作するように設計されたセンサ８００の別の実施形態を示す。センサ８００は、積分キャパシタンス１０８がデルタキャパシタンス１２６および可測キャパシタンス１０２と直列であるため、「直列」センサである。図８Ａに示す実施形態では、可測キャパシタンス１０２は２つの別個の電極８０２，８０４によって形成され、このそれぞれは、コントローラ３０２の信号ピン３０４，３０６を使用して、所定の電圧に駆動される。「駆動」電極８０２に波形が印加されると、電極８０２，８０４間と、積分キャパシタンス１０８を含む受動回路網１０９に移動する電荷を検知するために、上記のシグマデルタ検知手法を使用して電極８０２と８０４間の容量結合が検出されうる。この結果、「駆動」電極と「検知」電極間の容量結合の変化を利用するセンサは、大きな変更を伴わずに、上記の概念を容易に実装することができる。前述したように、トランスキャパシタンス型の可測キャパシタンスは、任意の数のほかの導体および／または誘電体の影響を受けて、電極８０２，８０４の近くにある構成要素と複雑な総実効キャパシタンスを形成しうる。更に、デルタキャパシタンスに関して記載し、状態図７５０に示したものと同様の、充電サイクルの繰り返しの間に再分配ステップの位相シフトを実施して、トランスキャパシタンス型センサの「駆動」電極との電荷の再分配をブロックするか、またはこれを可能にすることもできる。

図８Ｂは、センサ８００の例示的な状態シーケンスを示す状態図８２５を含む。図８Ａと図８Ｂを共に参照すると、第１の状態１において、信号ピン３１０のＩ／Ｏ４の状態を変更することによって、デルタキャパシタンス１２６（Ｃｄ）を介して、デルタ電荷が、積分キャパシタンス１０８に追加されうる。状態１において、３１０の論理状態がこのようにローからハイの論理レベルに変化するか（あるいはローのまま保持されるか）は、前の状態７における、ピン３０８における積分キャパシタンス１０８上の電圧の以前に行った量子化の結果により、Ｆ（Ｖ_ＣＩ）の関数として決まる。一例として、関数Ｆ（Ｖ_ＣＩ）は、前のサイクルで、積分キャパシタンス１０８における電圧が、信号ピン３０８のＩ／Ｏ３のスレッショルド電圧Ｖ_ＴＨよりも高かった場合（すなわち、積分キャパシタンスの電荷がローであり、電圧降下が望ましいよりも小さかった場合）には、ピン３１０がローに保持される。逆に、積分キャパシタンス１０８における電圧が、スレッショルド電圧よりも低かった場合（すなわち、積分キャパシタンスの電荷がハイであり、電圧降下が望ましいよりも大きかった場合）には、デルタキャパシタンス１２６を介して積分キャパシタンス１０８から電荷を除去することによって、ピン３１０がハイに駆動され、３０８における電圧を上昇させる。電荷移動プロセスのそれぞれの繰り返しにおいて、Ｉ／Ｏ１がローからハイに遷移して、積分キャパシタンスに電荷を追加すると、可測キャパシタンスＣ_ｘ１０２を介しても電荷が電極８０２，８０４間で移動する。シグマデルタシステムの制御下で、可測キャパシタンス１０２を介して電荷を追加し、デルタキャパシタンス１２６を介して電荷を除去することによって、積分キャパシタンス１０８の電荷が、負帰還制御によりほぼ一定に保たれる。

このため、状態１は、ピン３０８の積分キャパシタンスのＩ／Ｏ３における以前の電圧測定に基づいてデルタキャパシタンス１２６を使用して、積分キャパシタンス１０８から電荷を除去する（すなわち１ａ）か、除去を行わない（すなわち１ｂ）。この測定は、代替の実施形態でさまざまな方法で実行する実施することができ、例えば、積分キャパシタンス上の電圧の測定に、ピン３０６が使用されうる。

状態２は、積分キャパシタンス１０８の両端（すなわち信号ピン３０６，３０８）が中程度のハイインピーダンス状態である。これにより、信号ピンの出力のタイミングの誤りによって、積分キャパシタンス１０８の電荷が変わらないように、積分キャパシタンス１０８に積分電荷がトラップされる。ピン３０４はローに保持され、ピン３１０は以前の状態に保持される。

状態３では、信号ピン３０８がローの論理状態（グラウンドなど）に設定される。ピン３０８上の電圧は、前の状態７で測定されており、信号ピン３０８およびＩ／Ｏ３に関連する入力のしきい値に近い値となっているはずである。３０８をローの論理状態にし、積分キャパシタンス１０８の一方の側で電圧を変えることによって、感知電極８０４における電圧も変わり、積分キャパシタンス１０８は、可測キャパシタンス１０２のほか、信号ピン３０６およびセンサ８０４においてこのノードに結合されたほかの寄生容量と電荷を再分配する。この例示的な場合には、可測キャパシタンス１０２と再分配される電荷は、次の工程でピン３０４のＩ／Ｏ１をハイにすることによって移動する電荷と向きが同じであるが、すべての実装でこのようになっている必要はない。８０４の電圧変化によって、寄生容量から積分キャパシタンス１０８に再分配される電荷は、本明細書に記載したほかの「絶対静電容量」センサと同様に生じるが、この例ではトランスキャパシタンス型センサとして機能する。この寄生電荷は積分キャパシタンス１０８に再分配され、この例では積分キャパシタンス１０８に電荷を追加し、ピン３０８での積分キャパシタンス１０８上の測定電圧を低減させる傾向がある。

第４の状態４では、ピン３０４のＩ／Ｏ１が論理値ローからハイの論理電圧に変化すると、電荷が、電極８０４から積分キャパシタンス１０８に再分配され、デルタキャパシタンス１２６の電荷が除去される。詳細には、この状態では、ピン３０４がハイにされ、ピン３１０がローとなる。これにより、可測キャパシタンス１０２（Ｃ_ｘ）を介して、電極８０４から積分キャパシタンス１０８に電荷が再分配されることが可能にされる。同時に、信号ピン３１０，３０８におけるデルタキャパシタンス１２６の両端の電圧がローにされる。ピン３０８のノードが低インピーダンスであるため、このステップでは、デルタキャパシタンス１２６を介して積分キャパシタンス１０８に電荷が移動されることはない。

第５の状態５は、別のハイインピーダンス状態であり、積分キャパシタンス１０８の両端が切り離される。

第６の状態６は、可測キャパシタンス（Ｃ_ｘ）１０２の感知電極８０４をハイの論理電圧にし、感知電極８０４を介して結合される電荷の再分配をブロックし、デルタキャパシタンス１２６との再分配を可能にする。Ｉ／Ｏ２の信号ピン３０６を低インピーダンスにすることで、積分キャパシタンス１０８が、以下の測定ステップの間にその電極に結合されるノイズから遮蔽される。また、積分キャパシタンス１０８を介し、信号ピン３０８およびデルタキャパシタンス１２６に結合されたノードと電荷の再分配が可能にされる。しかし、電極８０４をハイの論理電圧で駆動すると、３０８の信号ピンノードにおける電圧も変わる。この場合も、ピン３０８の任意の寄生容量を介して、積分キャパシタンス１０８と電荷が再分配される。この例では、信号ピン３１０が低インピーダンスにされるため、電荷がデルタキャパシタンス１２６とも再分配されるが、別の実施形態ではこのようである必要はない。状態３の可測キャパシタンスの再分配とは異なり、この寄生電荷は、積分キャパシタンスの電荷を変更するために、状態１において信号ピン３１０の電圧が変更されたときに、デルタキャパシタンス１２６を介して移動した電荷と逆向きである点に留意されたい。電圧変化および寄生容量とデルタキャパシタンスの大きさに比例して一部の電荷が再分配され、積分キャパシタンス１０８上の電圧を上昇させ、ピン３０８における測定電圧を低減させる傾向がある。ピン３１０がハイインピーダンス状態にされた場合は、大幅に（寄生容量のみまで）低減することができた。３０６をハイに駆動することで発生する３０８の電圧遷移が、ステップ４において電荷を減らすために使用された３１０の電圧遷移よりも小さい限り、トランスキャパシタンス型シグマデルタプロセスで、デルタキャパシタンス１２６によって正味の電荷を減らすことができる。

第７の状態７は、積分キャパシタンス１０８上の電圧を測定する。ピン３０８がハイインピーダンス状態のときは、信号ピン３０６によって感知電極に駆動された電圧に対する積分キャパシタンス１０８上の電圧（蓄積された電荷による）を、ピン３０８で測定することができる。この測定では、量子化した結果を提供するために、積分キャパシタンス１０８における電圧がスレッショルド電圧Ｖ_ＴＨと比較されうる。次に、得られた積分キャパシタンス１０８上の電圧の測定結果（すなわち、スレッショルド電圧Ｖ_ＴＨより高いかどうか）が、サイクルの次の繰り返しにおいて、状態１〜３でＦ（Ｖ_ＣＩ）において使用され、積分キャパシタンスの電荷がデルタキャパシタンス１２６によってどのように変更されるかが決定される。

このため、状態１〜７を繰り返し実行することで積分キャパシタンス１０８の電荷のシグマデルタ閉ループ制御が得られ、量子化した結果をフィルタした測定を使用して、電極８０２，８０４間のトランスキャパシタンスを測定することができる。測定したこのトランスキャパシタンスは、センサに対する物体の近接度検知や、ほかの任意の目的にも更に使用することができる。

ステップ３と６における駆動ノードと対向する積分キャパシタンス１０８の再分配ノードでの電圧変化によって、寄生容量による望まない電荷移動が生じ、可測キャパシタンス１０２またはデルタキャパシタンス１２６を介して、意図した向きとは逆の電荷の再分配が生じることがあるという点に留意されたい。これは、トランスキャパシタンス型センサの「絶対静電容量」動作である。電極８０２を駆動する信号ピン３０４およびデルタキャパシタンス１２６を駆動する信号ピン３１０によって使用される電圧振幅に対してこの電圧変化が小さいほど、寄生容量の影響が小さくなり、トランスキャパシタンス型シグマデルタ測定システムの機能がより理想的となる。

次に図８Ｃ，８Ｄを参照すると、トランスキャパシタンス型センサ８５０の第２の実施形態が示される。可測キャパシタンス１０２が、積分キャパシタンス１０８との接続においてデルタキャパシタンス１２６と並列にあるという点で、トランスキャパシタンス型センサ８５０は並列センサである。また、この実施形態では、スレッショルド電圧Ｖ_ＴＨに近い電圧Ｖ_Ｇが、抵抗８１２，８１４を有する分圧器で発生される。上記の実施形態と同様に、可測キャパシタンス１０２は２つの別個の電極８０２，８０４によって形成され、このそれぞれは、コントローラ３０２の信号ピン３０４，３０６を使用して、所定の電圧に駆動される。電極８０２に波形が印加されると、電極８０２，８０４間と、積分キャパシタンス１０８を含む受動回路網１０９に移動する電荷を検知するために、シグマデルタ検知手法を使用して電極８０２と８０４間の容量結合（可測キャパシタンス１０２によって示される）が検出されうる。

図８Ｄは、センサ８５０の例示的な状態シーケンスを示す状態図８７５を含む。図８Ｃと図８Ｄを共に参照すると、第１の状態１は、中程度のハイインピーダンス状態を含む。この状態では、信号ピン３０６，３０８Ａ，３０８Ｂが、すべて高インピーダンス状態に保持され、ピン３０４がローの論理電圧に、ピン３１０がハイの論理電圧にされる。この結果、さまざまなコンデンサを切り離す中間状態になり、これらのコンデンサに電荷が一時的にトラップされる。これにより、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことが保障される。

第２の状態２では、ノード８５１における積分キャパシタンス１０８上の電圧が、測定Ｉ／Ｏ（ＩＯ３など）のスレッショルド電圧Ｖ_ＴＨと実質的に等しい値に実装された発生電圧Ｖ_Ｇに設定される。詳細には、ピン３０８Ａはハイの論理電圧（Ｖ_ＤＤなど）を供給し、ピン３０８Ｂはローの論理電圧（ＧＮＤなど）を供給し、抵抗８１２，８１４は、ノード８５１で電圧Ｖ_Ｇを発生させる分圧器となる。１つの例示的な実施形態では、抵抗８１２と８１４は実質的に等しく、このため、発生電圧はほぼ１／２Ｖ_ＤＤであり、これはＣＭＯＳの入力しきい値と同等である。受動素子およびスイッチ（Ｉ／ＯまたはＤＡＣなど）を使用して発生電圧を印加するための方法は数多く存在し、これは一例に過ぎない。デジタル入力のスレッショルド電圧は、ハイの入力からローを区別する電圧である。当然、これは一例に過ぎず、別の実施形態では、ほかの値を使用することが望ましくてもよい。例えば、Ｉ／Ｏがシュミットトリガ入力を利用している場合、Ｖｄｄ／３の電圧が、論理値ハイに設定されたＩ／Ｏ３の入力しきい値に近い値となる。一部の実施形態では、分圧器が用いられないという点にも留意すべきである。その代わりに、一部の実施形態では、コントローラ３０２が、Ｖ_ＴＨに近い適切な電圧Ｖ_Ｇを発生させる能力を本質的に備えている。

ノード８５１を、スレッショルド電圧Ｖ_ＴＨに近い発生電圧Ｖｇで駆動することにより、ステップ２〜３の電極８０４の電圧振幅を低減できるという点にも留意すべきである。これは、シグマデルタ帰還ループが、積分キャパシタンス１０８の電荷を制御し、信号ピン３０６がノード８０４を駆動するときに（ステップ５,６,７）、ノード８５１上の電圧をスレッショルド電圧に近い値に保ち、ノード８５１に結合された入力（３０８Ａなど）を測定することができるためである。８０４および８５１の電圧を一定に保つことにより、寄生容量を固定電圧（ＧＮＤなど）にすることは、寄生容量を介して移動する電荷が最小化されないため、ほとんど影響がない。積分キャパシタンス１０８上の電圧の測定がピン３０６のＩ／Ｏ２によって行われた場合、ノード３０６を、同様の発生電圧Ｖｇで駆動して、寄生容量の影響を最小化することができるという点に留意されたい。

第３の状態３では、３０８Ａにおける積分キャパシタンス１０８上の電圧に関する以前の測定に応じて、デルタ電荷が積分キャパシタンス１０８に移動するか、電荷が電極８０４と積分キャパシタンス１０８間で再分配されるか、この両方が行われる。詳細には、ピン３１０が、３０８Ａにおいて積分キャパシタンス１０８上で以前に測定された電圧のＦ（Ｖ_ＣＩ）の関数として駆動される。一例として、関数Ｆ（Ｖ_ＣＩ）は、積分キャパシタンス１０８における電圧（ノード８５１においてなど）が、測定サイクルの以前の繰り返しでＩ／Ｏ３のスレッショルド電圧Ｖ_ＴＨよりも高かった場合（すなわち、積分キャパシタンスの電荷がローであり、電圧降下が望ましいよりも小さかった場合）には、ピン３１０がハイの論理電圧に保持されるように選択される。逆に、積分キャパシタンス１０８における電圧が、スレッショルド電圧よりも低かった場合（すなわち、積分キャパシタンスの電荷がハイであり、電圧降下が望ましいよりも大きかった場合）には、ピン３１０が論理値ローにされ、デルタキャパシタンス１２６を介して積分キャパシタンス１０８から電荷が除去される。いずれの場合も、Ｉ／Ｏ１がローの論理電圧からハイの論理電圧に遷移して、積分キャパシタンスに電荷を追加すると、可測キャパシタンスＣ_ｘ１０２を介しても電荷が電極８０２，８０４間で移動する。シグマデルタシステムの制御下で、可測キャパシタンスを介して電荷を追加し、デルタキャパシタンスを介して電荷を除去することによって、積分キャパシタンスの電荷が、負帰還制御によりほぼ一定に保たれる。

このため、状態３は、ピン３０８Ａにおける積分キャパシタンスのＩ／Ｏ３の以前の電圧測定に基づいて、電極８０４と積分キャパシタンス１０８間で電荷を再分配するか、あるいは積分キャパシタンス１０８から電荷を除去する

第４の状態４は、意図せずコンデンサに望まない電荷を課しかねない信号の重複が発生しないことを保障する別の中程度のハイインピーダンス状態を含む。第５の状態５は、信号ピン３０６のＩ／Ｏ２を介して、受け取り側の電極８０４をハイの論理電圧に再び設定する。第６の状態６は、電荷移動プロセスの次の繰り返しでの遷移に備えて、可測キャパシタンス（Ｃ_ｘ）１０２およびデルタキャパシタンス（Ｃ_Ｄ）１２６に電荷を設定する。詳細には、ピン３１０にハイの論理電圧が印加され、ピン３０６にもハイの論理電圧が印加され、デルタキャパシタンス１２６を放電させる。同時に、信号ピン３０４を介して電極８０２にローの論理電圧が印加されて、電極８０４に結合された可測キャパシタンスが再充電される。可測キャパシタンス１０２の電極８０４と、積分キャパシタンス１０８のデルタキャパシタンス１２６に結合された側とに、低インピーダンスの電圧を印加することによって、このステップの間に、デルタキャパシタンス１２６や可測キャパシタンス１０２を介して、積分キャパシタンス１０８に電荷が移動することはない。これにより、積分キャパシタンス１０８の値が、前のステップで移動した電荷を正確に表す値となり、感知電極８０４からのノイズによって妨害されずに測定できることが保障される。

第７の状態７は、積分キャパシタンス１０８における電圧を測定する。ピン３０８がハイインピーダンス状態の場合、（蓄積された電荷による）積分キャパシタンス１０８上の電圧（ノード８５１における電圧など）を、ピン３０８Ａまたはピン３０８Ｂで測定することができる。この測定では、量子化した結果を提供するために、積分キャパシタンス１０８における電圧がスレッショルド電圧Ｖ_ＴＨと比較されうる。次に、積分キャパシタンス１０８上の電圧で得られた測定結果（すなわち、スレッショルド電圧Ｖ_ＴＨより高いかどうか）が、次のサイクルにおいて、状態３〜５でＦ（Ｖ_ＣＩ）において使用され、積分キャパシタンスの電荷がデルタキャパシタンス１２６によってどのように変更されるかが決定される。

このため、状態１〜７を繰り返し実行することで積分キャパシタンス１０８の電荷のシグマデルタ閉ループ制御が得られ、量子化した結果をフィルタした測定を、電極８０２，８０４間のトランスキャパシタンスを測定するために使用することができる。測定したこのトランスキャパシタンスは、センサに対する物体の近接度検知にも使用することができる。

前述のように、図８に示したセンサの実施形態は、絶対静電容量やグラウンドを基準としたキャパシタンスではなく、トランスキャパシタンスを測定する。これらの実施形態は、測定したキャパシタンスに対する、バックグラウンド容量または寄生容量の悪影響を低減させ、このため、指紋隆線の検知および容量接触検知などの、寄生トレース（parasitic trace）容量がかなり存在する用途において特に有用である。

例えば、ノード８５１の発生電圧Ｖｇが、８５１に結合された信号ピン（Ｉ／Ｏの場合は３０８Ａ／Ｂなど）の入力スレッショルド電圧にほぼ相当する場合には、検知電極８０４の電圧振幅の量を、シグマデルタ帰還制御によって比較的低レベルに保つことができる。これにより、寄生容量に対する感度をかなり低減することができる。これは、ノード８５１に電圧が印加される（３０６はフローティングである）場合と、３０６に電圧が印加され、ノード８５１が信号ピン３０８Ａ／Ｂによって駆動されない場合の両方であり、ノード８５１の積分キャパシタンス１０８上の電圧が、定常動作中にスレッショルド電圧に比較的近い値にとどまるためである。同様に、ノード８５１における電圧が、３０８Ａ／Ｂの入力しきい値の一方の電圧に駆動される（信号ピン３０６にほかの値を印加するのではなく）ときに得られる電圧と同様の電圧が、信号ピン３０６に印加されるため、電極８０４の電圧振幅が比較的低く保たれる。８５１と３０６間の電圧差は、積分キャパシタンス両端の電圧（およびそこに存在する電荷）によって決まり、これは、シグマデルタ負帰還ループによって制御されるこの３０６とノード８５１上の電圧は、どのような方法によっても印加することができる。各種の実施形態では、ほぼ正確なスレッショルド電圧が、論理を使用してピン３０８Ａ〜Ｂから印加され、分圧器網の一部がオンまたはオフにされて、適切な電圧が得られる。別の実施形態では、ほぼ正確な電圧が、デジタル−アナログ変換器またはその他の何らかの方法によって印加されうる。

ここに示したさまざまな回路および手法に更に改良または変更が行われてもよい。追加の能動アナログ部品の使用の有無を問わず、上記の手法を使用して、高次のシグマデルタ変調器を実装することができる。

更に、さまざまな雑音源を、例えば、ノイズディザ法を用いることによって低減することができる。より詳細には、従来の一次シグマデルタ変換器は、特にノイズの「トーン」（すなわちノイズの反復パターン）の影響を受けやすいことが知られている。このトーンにより、特定の一定の入力に対して、雑音が多い出力が発生し（この結果、キャパシタンスの感度が低い（あるいは誤差の大きい）「デッドゾーン」が存在することになる）、これにより、入力条件のわずかな変化に対する反応が鈍くなる。トーンは、高度な（すなわち高次の）シグマデルタ法を用いるか、あるいはシグマデルタ変換器に低出力のノイズを少量注入することによって、防ぐことができる。ノイズを注入するための１つの方法に、ＡＤＣ基準電圧（図１の電圧１１２など）にノイズディザを適用する方法がある。このディザは、任意の種類のソフトウェアまたはその他の論理回路で生成されて、反応を向上させるために、各検知チャネルに同時に適用されうる。

上記したように、キャパシタンスを決定するための装置および方法は、特に近接センサ装置に適用可能である。次に図１０を参照すると、近接センサ装置１１に結合された例示的な電子システム１０のブロック図が示される。電子システム１０は、パーソナルコンピュータ、ポータブルコンピュータ、ワークステーション、携帯情報端末、ビデオゲームプレーヤ、通信装置（移動電話およびメッセージ通信装置など）、レコーダおよびプレーヤを含むメディア装置（テレビ、ケーブルボックス、ミュージックプレーヤおよびビデオプレーヤなど）や、ユーザからの入力を受け入れて、情報を処理可能なその他の装置のどのようなタイプのものでもよい。したがって、システム１０の各種の実施形態は、どのようなタイプのプロセッサ、メモリまたはディスプレイを備えてもよい。更に、システム１０の各種構成要素は、バス、ネットワークまたはその他の有線または無線の相互接続を介して通信しうる。近接センサ装置１１は、インタフェースまたは接続のどのようなタイプのものを介してシステム１０と接続され、このいくつかの例には、Ｉ２Ｃ、ＳＰＩ、ＰＳ／２、ユニバーサルシリアルバス（ＵＳＢ）、ブルートゥース、ＲＦ、ＩＲＤＡまたはほかのタイプの有線接続または無線接続があるが、これらに限定されない。

近接センサ装置１１は、コントローラ１９および検知領域１８を有する。近接センサ装置１１は、検知領域１８内の入力１４（１本以上の指、スタイラスおよび／またはその他の入力物によって供給されうる）の位置に反応し、入力１４によって生ずるキャパシタンスの変化を測定することによって、入力１４を検出することができる。ここで用いられる「検知領域」１８とは、近接センサ装置１１の、上部、周囲、上、および／またはその近くなどの任意の空間を広く含むことを意図しており、この領域では、センサが物体の位置を検出することが可能である。従来の実施形態では、検知領域１８は、信号対雑音比によって入力の検出ができなくなる距離まで、センサの表面から１つ以上の方向へ空間に延びている。この距離は、ミリメートル未満、ミリメートル、センチメートルまたはそれ以上のオーダーであってよく、所望のセンサの電極寸法、センサの設計および／またはセンサ性能（精度または分解能など）によって大きく変わりうる。したがって、特定の検知領域１８の平坦度および曲率、大きさ、形状、および正確な位置は、実施形態によって大きく変わる。

動作時に、近接センサ装置１１は、検知領域１８の中で１本以上の指、スタイラスおよび／またはその他の物体による影響を受ける複数の感知電極に関連する可測キャパシタンスを測定することによって、入力１４の位置を適切に検出する。そして、近接センサ装置１１は、コントローラ１９を使用して、近接センサ装置１１は、位置の電気的または電子的な指標（indicia）を、電子システム１０に供給する。システム１０は、上記したように、この指標を適切に処理して、ユーザからの入力を受け取り、任意の適切な目的のために適切な応答を発生させる。

近接センサ装置１１は、任意の数の検知領域１８に対応するために、別個のアレイか、あるいは静電容量センサ電極のほかの任意の構成を使用しうる。また、近接センサ装置は、提供される情報のタイプが異なってもよく、例えば、スカラーとして「一次元」位置情報（検知領域に沿ってなど）、値の組合せとしての「二次元」位置情報（例えば、水平軸／垂直軸、角度／径方向、あるいは二次元に広がるほかの任意の軸）、値の配列としての近接度の「二次元」像などがある。

コントローラ１９は、時として近接センサプロセッサまたはタッチセンサコントローラと呼ばれ、一般に、上記のさまざまな手法を使用して、キャパシタンスを測定するために使用されるプロセスに指示を与える。ここでは、コントローラ１９も、電子システム１０と通信している。コントローラ１９は、近接センサ装置１１を実装するために、さまざまな追加のプロセスを実行してもよい。例えば、コントローラ１９は、個々の可測キャパシタンスを選択するかまたはこれに接続したり、可測キャパシタンスの値に基づいて、位置または移動情報を計算したり、しきい値に達したときに位置または移動を報告したり、有効なタップ／ストローク／文字／ボタン／ジェスチャシーケンスを解釈および待機してから、これを電子システム１０に報告するかこれをユーザに示したり、あるいは多くの異なるプロセスを行いうる。

本明細書においては、「コントローラ」との文言を、記載した動作を実行するために適合された１つ以上の処理要素を有するものと定義する。このため、コントローラ１９は、１つ以上の集積回路、ファームウェアコードおよび／またはソフトウェアコードの全部または一部を含みうる。

再び、本願において使用される文言として、「電子システム」との文言は、近接センサ装置１１と通信する装置であればどのようなものも広く指す。このため、電子システム１０は、タッチセンサ装置が実装されるか、またはこれと結合される任意の１つ以上の装置を有しうる。近接センサ装置１１は、任意の適切な手法を使用して、電子システム１０の一部として実装されても、または電子システム１０に結合されてもよい。このため、例として、電子システム１０は、コンピューティング装置、メディアプレーヤ、通信装置またはその他の入力装置（別のタッチセンサ装置またはキーパッドなど）のどのようなタイプのものを有していてもよいが、これらに限定されない。場合によっては、電子システム１０は、それ自体が大きなシステムの周辺装置である。例えば、電子システム１０は、リモートコントロールまたはディスプレイ装置など、適切な有線または無線の手法を使用して、コンピュータまたはメディアシステムと通信するデータ入力または出力装置であってもよい（テレビ用のリモートコントロールなど）。電子システム１０のさまざまな構成要素（プロセッサ、メモリなど）は、システム全体の一部として、タッチセンサ装置の一部として、またはこれらの組み合わせとして実装されうる点にも留意すべきである。更に、電子システム１０は、近接センサ装置１１のホストまたはスレーブであってもよい。

また、「近接センサ装置」との文言は、従来の近接センサ装置だけではなく、１本以上の指、ポインタ、スタイラスおよび／またはその他の物体の位置を検出することができる同等の装置の広い範囲も含むことを意図することを理解すべきである。このような装置としては、タッチスクリーン、タッチパッド、タッチタブレット、生物測定認証装置、手描きまたは文字認識装置などが挙げられるが、これらに限定されることはない。同様に、ここで用いられる「位置」または「物体位置」との文言は、絶対位置情報および比較位置情報のほか、速度、加速度などのほかのタイプの空間ドメイン情報も含むことを意図しており、これには、１つ以上の方向における移動の測定値が含まれる。位置情報のさまざまな型式には、ジェスチャ認識などの場合のように、時間履歴の成分が含まれていてもよい。したがって、近接センサ装置は、単なる物体の有無以外も適宜検出してもよく、幅広い範囲の等価物を含むことができる。

本発明の機構は、さまざまな型式のプログラム製品として配布することができる点も理解すべきである。例えば、本発明の機構は、コンピュータ可読信号保持媒体にある近接センサプログラムとして実装および配布することができる。更に、本発明の実施形態は、配布を行うために使用される信号保持媒体の特定のタイプを問わず、等しく当てはまる。信号保持媒体の例には、メモリーカード、光学ディスクおよび磁気ディスク、ハードディスクドライブなどの記録可能媒体、ティジタルおよびアナログの通信リンクなどの伝送媒体がある。

ここに記載した構造および手法に対して、その基本的な教示から逸脱することなく、さまざまな他の変更および改良を行うことができる。したがって、可測キャパシタンスを検出および／または定量化するためのシステム、装置およびプロセスが数多く提供される。上記の詳細な説明において少なくとも１つの代表的な実施形態を示したが、膨大な数の変形例が存在することを理解されたい。例えば、ここに記載される手法のさまざまなステップは、任意の時間的順序において実施されてもよく、ここに提示および／または権利を請求する順序に限定されることはない。また、ここに記載した代表的な実施形態は例に過ぎず、いかなる形であれ本発明の範囲、利用可能性または構成を限定することを意図するものではないことも理解されたい。このため、添付の特許請求の範囲とその法的均等物に記載されている本発明の範囲から逸脱することなく、各種要素の機能および構成をさまざまに変更することができる。

例示的な一次シグマデルタ検知手法を示すブロック図。 図１Ａの実施形態のための例示的なタイミング図。 例示的なシグマデルタキャパシタンス手法検知のフローチャート。 受動回路網とコントローラの３本のティジタル入出力ピンで実装された例示的なシグマデルタキャパシタンス検出回路を示す図。 受動回路網とコントローラの３本のティジタル入出力ピンで実装された例示的なシグマデルタキャパシタンス検出回路を示す図。 例示的なタイミングチャート。 図３Ａの例示的な実施形態のための例示的なタイミング図。 受動回路網とコントローラの２本のティジタル入出力ピンで実装された例示的なシグマデルタキャパシタンス検出回路を示す図。 受動回路網とコントローラの２本のティジタル入出力ピンで実装された例示的なシグマデルタキャパシタンス検出回路を示す図。 例示的なタイミングチャート。 図４Ａの実施形態のための例示的なタイミング図。 受動回路網とコントローラの１本のティジタル入出力ピンで実装された例示的なシグマデルタキャパシタンス検出回路を示す図。 例示的なタイミングチャート。 図５Ａの実施形態のための例示的なタイミング図。 受動回路網とティジタルコントローラの入出力ピンを有する複数の検知チャネルを実装する代替の例示的なシグマデルタキャパシタンス検出回路を示す図。 受動回路網とティジタルコントローラの入出力ピンを有する複数の検知チャネルを実装する代替の例示的なシグマデルタキャパシタンス検出回路を示す図。 検知チャネル間で再分配されるデルタキャパシタンスを有する例示的な多電極センサを示す図。 関連する状態シーケンス図。 シグマデルタ法によって実装された例示的な直列のトランスキャパシタンス型センサを示す図。 関連する状態シーケンス図。 シグマデルタ法によって実装された例示的な並列のトランスキャパシタンス型センサを示す図。 関連する状態シーケンス図。 キャパシタンス検出システムにおいて電源ノイズの効果を低減させるための例示的なトポロジの回路図。 キャパシタンス検出システムにおいて電源ノイズの効果を低減させるための例示的なトポロジの回路図。 電子システムを有する近接センサ装置の模式図。

Claims (7)

1. キャパシタンスの値を測定するためのデバイスであって、
   第１キャパシタンスに結合された第１のスイッチと、
   前記第１キャパシタンスに結合される積分キャパシタンスであって、前記第１キャパシタンスから受け取った電荷を蓄積するように構成された積分キャパシタンスと、
   前記積分キャパシタンスに結合された電荷変更回路と、
   (i)前記第１のスイッチを使用して前記第１キャパシタンスに電圧を複数回印加し、前記積分キャパシタンスに前記第１キャパシタンスから受け取った電荷を複数回蓄積し、(ii)前記積分キャパシタンスの電圧が量子化器のしきい値を越えると、前記電荷変更回路を使用して、前記量子化器によって出力された量子化された値から少なくとも部分的に決定されたデルタ電荷を前記積分キャパシタンスに印加することにより、前記積分キャパシタンスの電荷を複数回変更する
   ことによって、前記キャパシタンスの値を測定するように構成されたコントローラであって、前記量子化器がマルチビット分解能を提供する、コントローラと
   を備えるデバイス。
2. キャパシタンス値を決定するためのデバイスであって、
   第１キャパシタンスに結合された第１のスイッチと、
   前記第１キャパシタンスに結合される受動回路網であって、前記第１キャパシタンスから受け取った電荷を蓄積するように構成された積分キャパシタンスを含む受動回路網と、
   前記受動回路網に結合された電荷変更回路と、
   (i)前記第１のスイッチを使用して前記第１キャパシタンスに所定の電圧を複数回印加し、前記積分キャパシタンスに電荷を蓄積するために前記第１キャパシタンスと前記受動回路網との間で電荷を複数回分配し、(ii)少なくとも一つのしきい値を持つ量子化器を用いて前記受動回路網の電圧を測定して量子化された値を生成し、(iii)前記電荷変更回路を使用して前記量子化器の出力に基づくデルタ電荷を前記前記積分キャパシタンスに印加することにより前記積分キャパシタンスの前記電荷を複数回変更し、(iv)前記量子器の出力をデジタル的にフィルタリングすることによって前記キャパシタンス値を決定して、
   前記キャパシタンス値を決定するように構成されたコントローラであって、前記量子化器がマルチビット分解能を提供する、コントローラと
   を備えるデバイス。
3. 近接センサにおける複数の可測キャパシタンスを測定するためのデバイスにおいて、
   前記複数の可測キャパシタンスに結合される受動回路網であって、前記複数の可測キャパシタンスから受け取った電荷を蓄積するように構成された積分キャパシタンスを含む受動回路網と、
   前記受動回路網に結合された電荷変更回路と、
   複数のデジタル出力を有し、前記複数の可測キャパシタンスのそれぞれは前記複数のデジタル出力の関連するデジタル出力に結合されているコントローラであって、前記複数の可測キャパシタンス中の各可測キャパシタンスについて、(i)前記関連するデジタル出力を使用して前記可測キャパシタンスに所定の電圧を複数回印加し、前記積分キャパシタンスに電荷を蓄積するために前記可測キャパシタンスと前記受動回路網との間で電荷を複数回分配し、(ii)アナログデジタルコンバータを用いて前記受動回路網の電圧を測定して量子化された値を生成し、(iii)前記電荷変更回路を使用して前記アナログデジタルコンバータの出力に基づくデルタ電荷を前記前記積分キャパシタンスに印加することにより前記積分キャパシタンスの前記電荷を複数回変更し、(iv)前記アナログデジタルコンバータの出力をデジタル的にフィルタリングすることによって前記可測キャパシタンスの値を決定して、
   前記複数の可測キャパシタンスのそれぞれのキャパシタンスを測定するように構成され、前記アナログデジタルコンバータがマルチビット分解能を提供する、コントローラと
   を備えるデバイス。
4. 前記量子化器は比較器を含む、請求項１、２または３記載のデバイス。
5. 前記電荷変更回路は抵抗器を含み、前記コントローラは電荷変更スイッチをある期間動作させることによって前記積分キャパシタンスに前記デルタ電荷を印加して前記積分キャパシタンスの電荷が前記抵抗器を通過できるように構成されている、請求項１、２または３記載のデバイス。
6. 前記コントローラは、
   前記量子化器と、
   前記量子化器の前記しきい値を示す基準電圧に適用されるノイズディザを生成する論理回路と、
   を有する、請求項１又は２に記載のデバイス。
7. 前記コントローラは、
   前記アナログデジタルコンバータと、
   前記アナログデジタルコンバータのしきい値を示す基準電圧に適用されるノイズディザを生成する論理回路と、
   を有する、請求項３に記載のデバイス。

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