JP2002196723A

JP2002196723A - 平面表示装置

Info

Publication number: JP2002196723A
Application number: JP2000390965A
Authority: JP
Inventors: Minoru Sasaki; 佐々木　　実
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2000-12-22
Filing date: 2000-12-22
Publication date: 2002-07-12

Abstract

(57)【要約】【課題】電力消費およびコストを著しく増大させること
なく画素電極と隣接配線との間の寄生結合による影響を
低減する。【解決手段】平面表示装置は複数の画素電極ＰＥ、複数
の走査線Ｙ、複数の信号線Ｘ、複数の薄膜トランジスタ
１、および駆動部ＸＤ，ＹＤを含むアレイ基板ＡＲと、
複数の画素電極ＰＥに対向する対向電極ＣＥを含む対向
基板ＣＴと、複数の画素電極ＰＥおよび対向電極ＣＥ間
に保持される液晶層ＬＱとを備える。特に、駆動部は１
水平走査期間を分割した複数の分割期間のそれぞれにお
いて繰返し所定の傾きで変化する複数の基準電圧のうち
の少なくとも１つを各分割期間において入力ビデオデー
タに基づいて選択的に所定のタイミングでサンプリング
し複数の信号線Ｘにそれぞれ供給する信号線駆動回路Ｘ
Ｄを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の表示画素が
マトリクス状に配置される平面表示装置に関し、特に各
表示画素がスイッチング素子を介して駆動されるアクテ
ィブマトリクス型平面表示装置に関する。

【０００２】

【従来の技術】液晶表示装置に代表される平面表示装置
は、薄型、軽量かつ低消費電力という特性からパソコ
ン、ＴＶ、ゲーム機等の機器で幅広く使用されている。

【０００３】典型的な液晶表示装置は、例えば図２０に
示すような液晶表示パネルＰＮＬを備える。液晶表示パ
ネルＰＮＬはマトリクス状に配置される複数の表示画素
ＰＸ、複数の表示画素ＰＸの行に沿って形成される複数
の走査線Ｙ、複数の表示画素ＰＸの列に沿って形成され
る複数の信号線Ｘ、これら信号線Ｘおよび走査線Ｙの交
差位置にそれぞれ隣接して配置され各々対応走査線Ｙか
らの水平走査パルスに応答して対応信号線Ｘからのビデ
オ信号を対応表示画素ＰＸに供給する複数の薄膜トラン
ジスタ（ＴＦＴ）１を有する。これら走査線Ｙは走査線
駆動回路ＹＤから供給される走査パルスにより駆動さ
れ、これら信号線Ｘは信号線駆動回路ＸＤから供給され
るビデオ信号により駆動される。各表示画素ＰＸは対向
電極ＣＥ、液晶層およびこの液晶層を介して対向電極Ｃ
Ｅに対向する画素電極ＰＥを有する。そして画素電極Ｐ
Ｅと対向電極ＣＥとで液晶容量ＣＬが構成され、複数の
走査線Ｙと平行に配置される補助容量線と画素電極ＰＥ
とで液晶容量ＣＬと並列な補助容量Ｃｓが構成されてい
る。各薄膜トランジスタ１は対応走査線Ｙに供給される
走査パルスに応答して導通し、対応信号線Ｘの電位を対
応画素電極ＰＥに印加する。液晶容量ＣＬおよび補助容
量Ｃｓはこの画素電極ＰＥおよび対向電極ＣＥ間の電圧
を保持して液晶層の光透過率を制御する。信号線駆動回
路ＸＤがアナログサンプルホールド方式である場合、図
２１に示すようにＤＡ変換器３に接続される信号線駆動
回路ＸＤは例えばシフトレジスタ２および複数のアナロ
グスイッチＳＷで構成される。外部から入力されるデジ
タルビデオ信号ＤＡＴＡはまずＤＡ変換器３によりアナ
ログビデオ信号に変換され、ビデオ信号線ＶＢＳに供給
される。複数のアナログスイッチＳＷはシフトレジスタ
２の出力端ＤＯ１，ＤＯ２…ＤＯｎから順次出力される
走査パルスにそれぞれ応答してビデオ信号線ＶＢＳ上の
ビデオ信号を順次サンプリングして複数の信号線Ｘにそ
れぞれ供給する。

【０００４】

【発明が解決しようとする課題】上述のアナログサンプ
ルホールド方式では、ＤＡ変換器３は負荷の十分大きい
ビデオ信号線を駆動するため低消費電力が困難である。
また、高精度で高速にアナログビデオ信号の伝送を可能
にする周波数特性を得るビデオ信号線ＶＢＳを形成する
には、その配線抵抗を十分低減することが必要である
が、これも配線パターンの制約等から難しい。さらに、
画像品質は画素電極ＰＥとこの画素電極ＰＥに隣接する
信号線Ｘとの寄生容量の影響により劣化する。すなわ
ち、各画素電極ＰＥは２本の信号線Ｘと２本の走査線Ｙ
により囲われ、この画素電極ＰＥは薄膜トランジスタ１
が非導通となったときに電気的にフローティング状態と
なる。このため、画素電極ＰＥの電位は画素電極ＰＥに
容量結合した隣接信号線Ｘの電位変動の影響を受け不所
望に変動してしまう。この影響を低減するために画素電
極ＰＥおよび信号線Ｘの間隔を広く設定することも可能
であるが、これでは表示に寄与する画素電極ＰＥの相対
的な面積を低下させてしまうため画面の明るさを不足さ
せる原因となる。

【０００５】本発明の目的は上述した課題を解消するも
ので、電力消費およびコストを著しく増大させることな
く画素電極と隣接配線との間の寄生結合による影響を低
減できる平面表示装置を提供することにある。

【０００６】

【課題を解決するための手段】本発明によれば、略マト
リクス状に配置される複数の画素電極、複数の画素電極
の行に沿って配置される複数の走査線と、複数の画素電
極の列に沿って配置される複数の信号線と、複数の走査
線および複数の信号線の交差位置近傍に配置され、各々
対応走査線を介して駆動されることにより対応信号線の
電位を対応画素電極に印加する複数のスイッチング素子
とを含むアレイ部と、複数の走査線を順次１水平走査期
間ずつ駆動しこの水平走査期間において複数の信号線を
駆動する駆動部と、複数の画素電極に対向する対向電極
と、複数の画素電極および対向電極間の電位差に対応し
て光変調を行う光変調層とを備え、駆動部は１水平走査
期間を分割した複数の分割期間のそれぞれにおいて繰返
し所定の傾きで変化する複数の基準電圧のうちの少なく
とも１つを各分割期間において入力ビデオデータに基づ
いて選択的に所定のタイミングでサンプリングし複数の
信号線にそれぞれ供給する信号線駆動回路を有する平面
表示装置が提供される。

【０００７】この平面表示装置では、信号線駆動回路が
１水平走査期間を分割した複数の分割期間のそれぞれに
おいて繰返し所定の傾きで変化する複数の基準電圧のう
ちの少なくとも１つを各分割期間において入力ビデオデ
ータに基づいて選択的に所定のタイミングでサンプリン
グし複数の信号線にそれぞれ供給する。この場合、信号
線駆動回路が独立した高精度のＤＡ変換器を必要としな
い。さらに、基準電圧供給配線数を表示可能な階調数に
対して大幅に低減できる。これにより、各配線の面積を
広げて配線抵抗を少なくし、アナログ信号電圧の高速伝
送が可能となる。また、１水平走査期間の完了時に各信
号線に得られた電位が対応画素電極に保持されるため、
複数の基準電圧を１水平走査期間の前半および後半の一
方において正極性に設定し、前半および後半の他方にお
いて負極性に設定することができる。この場合、対向電
極電位に対する信号線電位のレベル変化の平均を１水平
走査期間単位でゼロにすることができる。このため、画
素電極および信号線間のクロストークによる画質劣化を
防止できる。

【０００８】

【発明の実施の形態】以下、本発明の第１実施形態に係
る液晶表示装置について図１〜図９を参照して説明す
る。

【０００９】図１はこの液晶表示装置の全体構成を示
す。この液晶表示装置は液晶表示パネルＰＮＬおよび外
部制御部ＣＮＴを備える。液晶表示パネルＰＮＬは液晶
層ＬＱがアレイ基板ＡＲおよび対向基板ＣＴ間に保持さ
れる構造を持つ。アレイ基板ＡＲは略マトリクス状に配
置される複数の画素電極ＰＥ、複数の画素電極ＰＥの行
に沿って形成される複数の走査線Ｙ（＝Ｙ１〜Ｙｍ）、
複数の画素電極ＰＥの列に沿って形成される複数の信号
線Ｘ（＝Ｘ１〜Ｘｎ）、これら信号線Ｘおよび走査線Ｙ
の交差位置にそれぞれ隣接して配置され各々対応走査線
Ｙからの走査パルスに応答して対応信号線Ｘからのビデ
オ信号を対応画素電極ＰＥに供給する複数の薄膜トラン
ジスタ（ＴＦＴ）１を有する。

【００１０】さらに、アレイ基板ＡＲはこれら画素電極
ＰＥのマトリクスアレイが配置された表示部ＤＳの外側
に走査線駆動回路ＹＤおよび信号線駆動回路ＸＤを有す
るガラス板である。複数の走査線Ｙは走査線駆動回路Ｙ
Ｄから供給される走査パルスによりそれぞれ駆動され、
複数の信号線Ｘは信号線駆動回路ＸＤから供給されるビ
デオ信号によりそれぞれ駆動される。対向基板ＣＴは画
素電極ＰＥのマトリクスアレイに対向する対向電極ＣＥ
を有するガラス板である。表示画素ＰＸが各画素電極Ｐ
Ｅと対向電極ＣＥとの間に液晶層ＬＱを挟持して構成さ
れ、３列の表示画素ＰＸ単位で赤、緑、青色フィルタを
含む。また、画素電極ＰＥと対向電極ＣＥとで液晶容量
ＣＬが構成され、複数の走査線Ｙと平行に配置される補
助容量線ＹＡと画素電極ＰＥとで液晶容量ＣＬと並列な
補助容量Ｃｓが構成されている。各薄膜トランジスタ１
は対応走査線Ｙからの走査パルスに応答して導通し、対
応信号線Ｘの電位を対応画素電極ＰＥに印加する。表示
画素ＰＸの光透過率は画素電極ＰＥおよび対向電極ＣＥ
間電圧により制御される。

【００１１】また、外部制御部ＣＮＴは走査線駆動回路
ＹＤおよび信号線駆動回路ＸＤを制御するためにタイミ
ング発生回路ＣＧ、基準電圧発生回路ＲＧ、およびデー
タ処理回路ＰＲを有する。データ処理回路ＰＲはデジタ
ルビデオ信号ＤＡＴＡを発生する。タイミング発生回路
ＣＧはこのデジタルビデオ信号ＤＡＴＡに同期した水平
走査開始信号ＳＴＨ、水平走査クロック信号ＣＰＨ、垂
直走査開始信号ＳＴＶ、垂直走査クロック信号ＣＰＶ、
ロード信号ＬＴ等の制御信号を発生する。水平走査開始
信号ＳＴＨは１水平走査期間（１Ｈ）毎に発生されるパ
ルスであり、水平走査クロック信号ＣＰＨは各水平走査
期間において行方向に並ぶ表示画素ＰＸの数ｎの１／３
に対応して発生されるパルスであり、垂直走査開始信号
ＳＴＶは１垂直走査期間毎に発生されるパルスであり、
垂直走査クロック信号ＣＰＶは各垂直走査期間において
列方向に並ぶ表示画素ＰＸの数ｍに対応して発生される
パルスであり、ロード信号ＬＴは１水平走査期間の終了
毎に発生されるパルスである。基準電圧発生回路ＲＧは
デジタルビデオ信号ＤＡＴＡに対応する階調電圧として
用いられる複数の基準電圧Ｖ１〜Ｖ８を階調同期データ
Ｃ１〜Ｃ３と共に発生する。走査線駆動回路ＹＤは垂直
走査クロック信号ＣＰＶに同期して垂直走査開始信号Ｓ
ＴＶをシフトするシフトレジスタ、このシフトレジスタ
の出力を水平走査パルスとしてレベル変換する出力バッ
ファ、および走査パルス用電源部を有し、垂直走査開始
信号ＳＴＶのシフト位置に基づいて複数の走査線Ｙに順
次水平走査パルスを供給する。信号線駆動回路ＸＤはデ
ジタルビデオ信号に対応する信号電圧をそれぞれ複数の
信号線Ｘに供給する複数の出力ユニットＸＤ１〜ＸＤｎ
および水平走査クロック信号ＣＰＨに同期して水平走査
開始信号ＳＴＨをシフトするシフトレジスタＳＲを有
し、水平走査開始信号ＳＴＨのシフト位置に基づいてこ
れら出力ユニットＸＤ１〜ＸＤｎを３個ずつイネーブル
する。

【００１２】図２は信号線駆動回路ＸＤの一部を概略的
に示す。出力ユニットＸＤ１〜ＸＤｎの各々は図２に示
すようにレジスタ回路ＲＥＧ、ラッチ回路ＬＡＴＣＨ、
比較回路ＣＯＭＰ、デコーダ回路ＤＥＣ、およびアナロ
グスイッチ回路ＡＳＷで構成される。デジタルビデオ信
号ＤＡＴＡは例えば６４階調のカラー画像を表す６ビッ
トの赤色、緑色および青色ビデオデータＤＲ５〜ＤＲ
０、ＤＧ５〜ＤＧ０、ＤＢ５〜ＤＢ０で構成される。赤
色ビデオデータＤＲ５〜ＤＲ０は出力ユニットＸＤ１，
ＸＤ４，ＸＤ７…のレジスタ回路ＲＥＧに共通に供給さ
れ、緑色ビデオデータＤＧ５〜ＤＧ０は出力ユニットＸ
Ｄ２，ＸＤ５，ＸＤ８…のレジスタ回路ＲＥＧに共通に
供給され、青色ビデオデータＤＢ５〜ＤＢ０は出力ユニ
ットＸＤ３，ＸＤ６，ＸＤ９…のレジスタ回路ＲＥＧに
共通に供給される。シフトレジスタＳＲはカスケード接
続された複数のフリップフロップＦＦ１〜ＦＦｎ／３で
構成される。水平走査クロック信号ＣＰＨはこれらフリ
ップフロップＦＦ１〜ＦＦｎ／３に共通に供給され、水
平走査開始信号ＳＴＨは初段のフリップフロップＦＦ１
に供給される。フリップフロップＦＦ１〜ＦＦｎ／３の
各々は水平走査クロック信号ＣＰＨに応答してシフトさ
れる水平走査開始信号ＳＴＨを保持したときに３つの隣
接出力ユニットＸＤ１〜ＸＤ３，ＸＤ４〜ＸＤ６，ＸＤ
７〜ＸＤ９，…のレジスタ回路ＲＥＧにイネーブル信号
を出力する。

【００１３】３つの隣接出力ユニットＸＤ１〜ＸＤ３，
ＸＤ４〜ＸＤ６，ＸＤ７〜ＸＤ９，…のレジスタ回路Ｒ
ＥＧはフリップフロップＦＦ１〜ＦＦｎ／３から順次出
力されるイネーブル信号に応答してそれぞれ赤色、緑色
および青色ビデオデータＤＲ５〜ＤＲ０、ＤＧ５〜ＤＧ
０、ＤＢ５〜ＤＢ０を同時に取込む。出力ユニットＸＤ
１〜ＸＤｎの全レジスタ回路ＲＥＧが１水平走査期間に
おいてこの取込みを完了すると、ロード信号ＬＴがこれ
に続く水平ブランキング期間において出力ユニットＸＤ
１〜ＸＤｎのラッチ回路ＬＡＴＣＨに供給される。

【００１４】出力ユニットＸＤ１〜ＸＤｎの各々におい
て、ラッチ回路ＬＡＴＣＨはレジスタ回路ＲＥＧに保持
された対応ビデオデータＤＲ０〜ＤＲ５，ＤＧ０〜ＤＧ
５，またはＤＢ０〜ＤＢ５をロード信号ＬＴの立上がり
に応答してラッチし出力ビデオデータＤＬ５〜ＤＬ０と
して出力する。このビデオデータＤＬ５〜ＤＬ０の上位
３ビットは比較回路ＣＯＭＰに供給され、下位３ビット
はデコーダ回路ＤＥＣに供給される。比較回路ＣＯＭＰ
はこの上位３ビットＤＬ５〜ＤＬ３を基準電圧発生回路
ＲＧの階調同期データＣ３〜Ｃ１と比較し、これらが一
致した場合にイネーブル信号ＣＯ１をデコーダ回路ＤＥ
Ｃに供給する。デコーダ回路ＤＥＣはこのイネーブル信
号ＣＯ１によりアクティブにされ、ビデオデータＤＬ２
〜ＤＬ０をデコードしたデコード信号Ｏ１〜Ｏ８をこれ
らの反転デコード信号Ｏ１バー〜Ｏ８バーと共に選択的
にアナログスイッチ回路ＡＳＷに供給する。

【００１５】図３は出力ユニットＸＤ１〜ＸＤｎに共通
なアナログスイッチ回路ＡＳＷの構造を示す。このアナ
ログスイッチ回路ＡＳＷは基準電圧Ｖ１〜Ｖ８の供給配
線および対応信号線Ｘ間にそれぞれ接続される８個のス
イッチ部ＳＷ１〜ＳＷ８を有する。これらスイッチ部Ｓ
Ｗ１〜ＳＷ８の各々は互いに並列な１対のＰチャネルお
よびＮチャネル薄膜トランジスタからなるＣＭＯＳ構造
を有する。デコード信号Ｏ１〜Ｏ８はスイッチ部ＳＷ１
〜ＳＷ８のＮチャネル薄膜トランジスタのゲートにそれ
ぞれ供給され、反転デコード信号Ｏ１バー〜Ｏ８バーは
スイッチ部ＳＷ１〜ＳＷ８のＰチャネル薄膜トランジス
タのゲートにそれぞれ供給される。例えば、ラッチ回路
ＬＡＴＣＨの出力ビデオデータＤＬ５〜ＤＬ０が”０１
０１００”であるとして、基準電圧発生回路ＲＧの階調
同期データＣｌ＝”０”，Ｃ２＝”１”，Ｃ３＝”０”
であれば、デコーダ回路ＤＥＣがスイッチ部ＳＷ４だけ
を導通させるようデコード信号Ｏ４を高レベルに立ち上
げ反転デコード信号Ｏ４バーを低レベルに立ち下げる。
これにより、基準電圧Ｖ４がサンプリングされて信号線
Ｘに供給される。

【００１６】図４は基準電圧発生回路ＲＧの構成を示
す。この基準電圧発生回路ＲＧは基準電圧Ｖ１〜Ｖ８を
発生する電圧発生部ＧＮと、この電圧発生部ＧＮを制御
する電圧制御部ＧＣとを備える。電圧制御部ＧＣは４ビ
ットカウンタ回路ＣＮＴＲおよびデコーダ回路ＤＥＣＲ
で構成され、電圧発生部ＧＮはスイッチ回路ＳＷＲ１〜
ＳＷＲ１０、分圧回路ＤＶ１、ＤＶ２抵抗ＲＲ１〜ＲＲ
８、抵抗Ｒ１〜Ｒ８、バッファアンプＡ１〜Ａ９で構成
される。スイッチ回路ＳＷＲ１〜ＳＷＲ１０の各々は第
１および第２スイッチ素子で構成される。分圧回路ＤＶ
１は互いに直列に接続された抵抗ＲＲ１〜ＲＲ８で構成
され、分圧回路ＤＶ２は互いに直列に接続された抵抗Ｒ
１〜Ｒ８で構成される。正極性電源端子ＶＰ１およびＶ
Ｐ２はそれぞれスイッチ回路ＳＷＲ１０の第１および第
２スイッチ素子を介して分圧回路ＤＶ１の両端に接続さ
れ、負極性電源端子ＶＮ１およびＶＮ２はそれぞれスイ
ッチ回路ＳＷＲ９の第２スイッチ素子を介して分圧回路
ＤＶ１の両端に接続される。抵抗ＲＲ１の両端はスイッ
チ回路ＳＷＲ１の第１および第２スイッチ素子をそれぞ
れ介してバッファアンプＡ１およびＡ９の入力端に接続
される。抵抗ＲＲ２〜ＲＲ８の両端も同様にスイッチ回
路ＳＷＲ２〜ＳＷＲ８の第１および第２スイッチ素子を
それぞれ介してバッファアンプＡ１およびＡ９の入力端
に接続される。バッファアンプＡ１およびＡ２の出力端
はそれぞれ分圧回路ＤＶ２の両端に接続される。バッフ
ァアンプＡ２〜Ａ８の入力端は抵抗Ｒ１およびＲ２間、
抵抗Ｒ２およびＲ３間、抵抗Ｒ３およびＲ４間、抵抗Ｒ
４およびＲ５間、抵抗Ｒ５およびＲ６間、抵抗Ｒ６およ
びＲ７間、並びに抵抗Ｒ７およびＲ８間の接続点にそれ
ぞれ接続される。バッファアンプＡ２〜Ａ８の出力端は
バッファアンプＡ９の出力電圧Ｖ９を基準レベルする基
準電圧Ｖ１〜Ｖ８を出力する。

【００１７】４ビットカウンタ回路ＣＮＴＲはロード信
号ＬＴに同期したリセット信号ＲＥＳＥＴの供給に伴っ
てクロックＣＰをカウントし、このカウント値を階調同
期データＣ４〜Ｃ１として出力する。デコーダ回路ＤＥ
ＣＲは４ビットカウンタ回路ＣＮＴＲから得られる階調
同期データＣ４〜Ｃ１の下位３ビットＣ３〜Ｃ１をデコ
ードしてオン信号Ｓ１〜Ｓ８を順次発生する。これらオ
ン信号Ｓ１〜Ｓ８は第１および第２スイッチ素子を同時
に導通させるためにスイッチ回路ＳＷＲ１〜ＳＷＲ８に
それぞれ供給される。４ビットカウンタ回路ＣＮＴＲの
階調同期データＣ４〜Ｃ１の上位１ビットＣ４はスイッ
チ回路ＳＷＲ１０にオン信号Ｓ１０として直接供給され
ると共にインバータ回路を介してＳＷＲ９にオン信号Ｓ
９として供給される。これにより、スイッチ回路ＳＷＲ
１０およびＳＷＲ９の一方の第１および第２スイッチ素
子がデータＣ４に基づいて同時に導通する。

【００１８】例えばオン信号Ｓ９が４ビットカウンタ回
路ＣＮＴＲの出力タイミング信号Ｃ４の立ち上がりに伴
ってスイッチ回路ＳＷＲ９を導通させると、負極性電源
端子ＶＮ１およびＶＮ２の電圧が分圧回路ＤＶ１の両端
に設定される。また、オン信号Ｓ１０が４ビットカウン
タ回路ＣＮＴＲの出力タイミング信号Ｃ４の立ち下がり
に伴ってスイッチ回路ＳＷＲ１０を導通させると、正極
性電源端子ＶＰ１およびＶＰ２の電圧が分圧回路ＤＶ１
の両端に設定される。この分圧回路ＤＶ１の両端電圧は
抵抗ＲＲ１〜ＲＲ８により分圧される。デコーダ回路Ｄ
ＥＣＲは４ビットカウンタ回路ＣＮＴＲの階調同期デー
タＣ３〜Ｃ１の変化に伴って順次オン信号Ｓ１〜Ｓ８を
出力する。スイッチ回路ＳＷＲ１〜ＳＷＲ８はこれらオ
ン信号Ｓ１〜Ｓ８にそれぞれ応答して導通する。これに
より、抵抗ＲＲ１〜ＲＲ８の両端電圧がバッファアンプ
Ａ１およびＡ２を介して分圧回路ＤＶ２の両端に順次印
加される。この分圧回路ＤＶ１の両端電圧は抵抗Ｒ１〜
Ｒ８により分圧される。バッファアンプＡ２〜Ａ８はこ
の分圧により得られた電圧を基準電圧Ｖ２〜Ｖ８として
発生し、これら基準電圧Ｖ２〜Ｖ８をバッファアンプＡ
１から得られた基準電圧Ｖ１と共に図２および図３に示
すアナログスイッチ回路ＡＳＷに供給する。

【００１９】図５は基準電圧Ｖ１〜Ｖ８の切替タイミン
グを示す。ここでは、基準電圧Ｖ１を例にして説明す
る。４ビットカウンタ回路ＣＮＴＲが水平ブランキング
期間ＨＢＬにリセットされると、負極性電源端子ＶＮ１
およびＶＮ２の電圧がスイッチ回路ＳＷＲ９を介して分
圧回路ＤＶ１の両端に印加され、電圧Ｖｒ１（＝ＶＮ
１）がスイッチ回路ＳＷＲ１を介してバッファアンプＡ
１に供給される。バッファアンプＡ１はこの電圧Ｖｒ１
を基準電圧Ｖ１として出力する。カウンタ回路ＣＮＴＲ
がクロックＣＰをカウントすると、カウンタ回路ＣＮＴ
Ｒの階調同期データＣ３〜Ｃ１がさらに変化する。これ
により、スイッチ回路ＳＷＲ２〜ＳＷＲ８が順次導通
し、基準電圧Ｖｌが図５に示すように１水平走査期間
（１Ｈ）の前半でＶｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，Ｖ
ｒ５，Ｖｒ６，Ｖｒ７，Ｖｒ８という順に変化する。カ
ウンタ回路ＣＮＴＲがさらにクロックＣＰをカウントす
ると、スイッチ回路ＳＷＲ１０がスイッチ回路ＳＷＲ９
に代って導通し、正極性電源端子ＶＰ１およびＶＰ２の
電圧が分圧回路ＤＶ１の両端に印加され、電圧Ｖｒ１
（＝ＶＰ１）がスイッチ回路ＳＷＲ１を介してバッファ
アンプＡ１に供給される。バッファアンプＡ１はこの電
圧Ｖｒ１を基準電圧Ｖ１として出力する。

【００２０】カウンタ回路ＣＮＴＲがさらにクロックＣ
Ｐをカウントすると、カウンタ回路ＣＮＴＲの階調同期
データＣ３〜Ｃ１がさらに変化する。これにより、スイ
ッチ回路ＳＷＲ２〜ＳＷＲ８が順次導通し、基準電圧Ｖ
ｌが図５に示すように対向電極ＣＥに印加されるコモン
電圧ＶＣに対して逆極性となるようにして１水平走査期
間（１Ｈ）の後半でＶｒ１，Ｖｒ２，Ｖｒ３，Ｖｒ４，
Ｖｒ５，Ｖｒ６，Ｖｒ７，Ｖｒ８という順に変化する。
こうして電圧Ｖ１が１水平走査期間（１Ｈ）の前半にお
いてコモン電圧ＶＣより低い負極性に維持され、この水
平走査期間の後半においてコモン電圧ＶＣよりも高い正
極性に維持される。水平ライン反転駆動であれば、この
極性関係がさらに各水平走査期間毎に反転される。すな
わち、電圧Ｖ１は次の水平走査期間の前半にコモン電圧
ＶＣよりも高い正極性に維持され、この水平走査期間の
後半でコモン電圧ＶＣよりも低い負極性に維持される。
これにより、１水平走査期間の１／２毎に反転され、さ
らに１水平走査期間毎に反転される電界が液晶層ＬＱ内
の液晶分子に印加される。

【００２１】図６は信号線Ｘに供給される電圧波形およ
び供給タイミングを示す。ここでは、ビデオデータＤＬ
５〜ＤＬ０が例えば”１００１００”であるとする。カ
ウンタ回路ＣＮＴＲはリセット後の時刻ｔ１でタイミン
グデータＣ３＝”１”，Ｃ２＝”０”，Ｃ１＝”０”を
出力する。これに伴い、デコーダ回路ＤＥＣはデコード
信号Ｏ４を高レベルに立ち上げ反転デコード信号Ｏ４バ
ーを低レベルに立ち下げることによりスイッチ部ＳＷ４
を導通させる。これにより基準電圧Ｖ４がスイッチ部Ｓ
Ｗ４によりサンプリングされて信号線Ｘに供給される。
このとき、基準電圧発生回路ＲＧでは、スイッチ回路Ｓ
ＷＲ４が導通してＶ１＝Ｖｒ４，Ｖ９＝Ｖｒ５となる。
抵抗Ｒ１〜Ｒ８の抵抗値が全て同一であれば、１水平走
査期間の前半の基準電圧Ｖ４をＶＸＡとして、ＶＸＡ＝
４（Ｖｒ５−Ｖｒ４）／８で表される。

【００２２】この後、カウンタ回路ＣＮＴＲが時刻ｔ２
でタイミングデータＣ３＝”１”，Ｃ２＝”０”，Ｃ１
＝”０”を再び出力する。これに伴い、デコーダ回路Ｄ
ＥＣはデコード信号Ｏ４を高レベルに立ち上げ反転デコ
ード信号Ｏ４バーを低レベルに立ち下げることによりス
イッチ部ＳＷ４を導通させる。これにより基準電圧Ｖ４
がスイッチ部ＳＷ４によりサンプリングされて信号線Ｘ
に供給される。このとき基準電圧発生回路ＲＧでは、ス
イッチ回路ＳＷＲ４が導通してＶ１＝Ｖｒ４，Ｖ９＝Ｖ
ｒ５となる。抵抗Ｒ１〜Ｒ８の抵抗値が全て同一であれ
ば、１水平走査期間の後半の基準電圧Ｖ４をＶＸＢとし
て、ＶＸＢ＝４（Ｖｒ５−Ｖｒ４）／８で表される。こ
こで、電圧ＶＸＢおよびＶＸＡは対向電極ＣＥのコモン
電圧ＶＣに対して互いに逆極性である。

【００２３】他方、走査線駆動回路ＹＤは走査パルスを
走査線Ｙ１〜Ｙｍに１水平走査期間ずつ順次供給する。
すなわち、走査線Ｙ１〜Ｙｍの各々は１水平走査期間だ
け走査パルスにより高レベルに設定され、走査線Ｙ１〜
Ｙｍの残りが順次走査パルスにより高レベルに設定され
る水平走査期間において低レベルに維持される。例えば
走査線Ｙ１が走査パルスの立ち上がりにより駆動される
と、この走査線Ｙ１に接続された全ての薄膜トランジス
タ１が導通し、信号線Ｘ１〜Ｘｎの電位がこれら薄膜ト
ランジスタ１を介して第１行の画素電極ＰＥにそれぞれ
印加される。これら第１行の画素電極ＰＥはこれら薄膜
トランジスタ１が走査パルスの立ち下がりにより非導通
になることにより電気的なフローティング状態となり、
この状態となる直前に印加された信号線電位を保持す
る。上述の例のように、ビデオデータＤＬ５〜ＤＬ０が
例えば”１００１００”であるとし、信号線Ｘが１水平
走査期間の前半および後半に負極性電圧ＶＸＡおよび正
極性電圧ＶＸＢにより駆動される場合、正極性電圧ＶＸ
Ｂが水平走査期間の終了タイミングである走査パルスの
立ち下がりに伴って画素電極ＰＥに保持される。すなわ
ち、負極性電圧ＶＸＡは水平走査期間の前半で信号線Ｘ
に印加されるため、画素電極ＰＥに保持されない。ちな
みに、正極性電圧ＶＸＡおよび負極性電圧ＶＸＢを１フ
レームで水平走査期間の前半および後半にそれぞれ割当
て、次のフレームで正極性電圧ＶＸＡおよび負極性電圧
ＶＸＢを水平走査期間の後半および前半にそれぞれ割り
当てるようなフレーム反転駆動をさらに採用することも
できる。

【００２４】ここで、１水平走査期間の前半および後半
に分けて信号線Ｘを極性反転駆動する理由についてさら
に説明する。図７は薄膜トランジスタ１が非導通状態で
あるときに画素電極ＰＥと隣接信号線Ｘとの間に生じる
寄生結合を示す。画素電極ＰＥは信号線Ｘ１との容量結
合により寄生容量ＣＸ１を構成し、信号線Ｘ２との容量
結合により寄生容量ＣＸ２を構成する。また、表示動作
のため、画素電極ＰＥは対向電極ＣＥとの容量結合によ
り液晶容量ＣＬを構成し、補助容量線ＹＡとの容量結合
により補助容量Ｃｓを構成する。画素電極ＰＥの電位は
寄生容量ＣＸ１により信号線Ｘ１の電位変動に伴って変
動する。信号線Ｘ１の電位変動量をΔＶＸ１とし、この
電位変動量ΔＶＸ１に対する画素電極ＰＥの電位変動量
をΔＶＥ１とすると、電位変動量ΔＶＥ１と電位変動量
ΔＶＸ１とは式（１）に示す関係となる。

【００２５】 ΔＶＥ１＝｛ＣＸ１／（ＣＬ＋Ｃｓ＋ＣＸ１）｝×ΔＶＸ１…（１）同様に、画素電極ＰＥの電位は寄生容量ＣＸ２により信
号線Ｘ２の電位変動に伴って変動する。信号線Ｘ２の電
位変動量をΔＶＸ２とし、この電位変動量ΔＶＸ２に対
する画素電極ＰＥの電位変動量をΔＶＥ２とすると、電
位変動量ΔＶＥ２と電位変動量ΔＶＸ２とは式（２）に
示す関係となる。

【００２６】 ΔＶＥ２＝｛ＣＸ２／（ＣＬ＋Ｃｓ＋ＣＸ２）｝×ΔＶＸ２…（２）ここで、例えばＣＬ＋Ｃｓ＝０．９ｐＦ、ＣＸ１＝ＣＸ
２＝０．１ｐＦであれば、ΔＶＥ１＝０．１×ΔＶＸ
１，ΔＶＥ２＝０．１×ΔＶＸ２となる。

【００２７】例えば信号線Ｘ１の駆動電圧は１水平走査
期間の前半で対向電極ＣＥのコモン電圧ＶＣよりも低い
負極性電圧ＶＸＡであり、この水平走査期間の後半で対
向電極ＣＥのコモン電圧ＶＣよりも高い正極性電圧ＶＸ
Ｂに設定される。ここで、ＶＣ−ＶＸＡ＝ＶＸＢ−ＶＣ
であれば、信号線Ｘ１の電位変化を１水平走査期間の前
半で積分した値とこの水平走査期間の後半で積分した値
との差がこの水平走査期間についてゼロとなる。上述の
例では、これを達成するためにＶＣ−ＶＮ１＝ＶＰ１−
ＶＣ、ＶＣ−ＶＮ２＝ＶＰ２−ＶＣが成立するように設
定される。この構成では、画素電極ＰＥと信号線Ｘ１と
の容量結合による画素電極ＰＥの電位変動が実効的に無
くなる。また、画素電極ＰＥと信号線Ｘ２との容量結合
による画素電極ＰＥの電位変動についても上述した理由
により実効的に無くなる。

【００２８】このような場合、補助容量Ｃｓを小さい値
にすることができる。さらに画素電極ＰＥの電位変動量
が画素電極ＰＥおよび信号線Ｘ１の間隔に依存するとい
う問題が無くなるため、この間隔を短くすることにより
表示画素ＰＸの開口率を大きく設定することができる。
この結果、液晶表示パネルＰＮＬの最大輝度が高まり、
表示画像の見やすさが向上する。尚、各画素電極ＰＥに
接続された薄膜トランジスタ１のゲートおよびドレイン
間容量とゲートおよびソース間容量を小さくできる場合
には、補助容量Ｃｓを得るための補助容量線ＹＡを省略
してもよい。

【００２９】図８は図２に示すフリップフロップＦＦ
１、レジスタ回路ＲＥＧ、ラッチ回路ＬＡＴＣＨ、比較
回路ＣＯＭＰ、デコーダ回路ＤＥＣの具体的構成例を示
す。これら回路ＦＦ１，ＲＥＧ，ＬＡＴＣＨ，ＣＯＭ
Ｐ，ＤＥＣは、いずれもＰチャネルおよびＮチャネルポ
リシリコン薄膜トランジスタを組み合せたＣＭＯＳ回路
で構成され、画素用薄膜トランジスタ１と共にアレイ基
板ＡＲ上に形成される。

【００３０】図９は図１に示す液晶表示パネルＰＮＬが
ＸＧＡ形式である場合の構成例を示す。ＸＧＡ形式で
は、複数の表示画素ＰＸが７６８行×（１０２４×３）
列のマトリクスアレイを構成する。図１に示す構成で１
０２４×３本の信号線Ｘを順次駆動する場合、信号線駆
動回路ＸＤが６５ＭＨｚという周波数の水平走査クロッ
ク信号ＣＰＨに同期して高速に動作する必要がある。こ
のような信号線駆動回路ＸＤをアレイ基板ＡＲに形成さ
れるポリシリコン薄膜トランジスタで構成することは困
難である。このため、図９に示す液晶表示パネルＰＮＬ
は１０２４×３本の信号線Ｘを６分割して駆動するよう
に構成される。すなわち、信号線駆動回路ＸＤは５１２
本の信号線Ｘを順次駆動する動作を並列的に行う６個の
駆動ブロックＸＢで構成される。各駆動ブロックＸＢは
図２に示すようなシフトレジスタＳＲと、このシフトレ
ジスタＳＲの制御により信号線Ｘをそれぞれ駆動する複
数の出力ユニットＸＤ１，ＸＤ２，ＸＤ３…とで構成さ
れる。この場合、水平走査クロック信号ＣＰＨは約１１
ＭＨｚの周波数で十分であるため、アレイ基板ＡＲに形
成されるポリシリコン薄膜トランジスタで信号線駆動回
路ＸＤを構成することが可能である。尚、この液晶表示
パネルＰＮＬは外部制御部ＣＮＴからの水平走査開始信
号ＳＴＨ、水平走査クロック信号ＣＰＨ、垂直走査開始
信号ＳＴＶ、垂直走査クロック信号ＣＰＶ、ロード信号
ＬＴ等の制御信号、デジタルビデオ信号ＤＡＴＡ、基準
電圧Ｖ１〜Ｖ８、階調同期データＣ１〜Ｃ３を入出力ポ
ートＩ／Ｏ１，Ｉ／Ｏ２，およびＩ／Ｏ３を介して受取
る。基準電圧Ｖ１〜Ｖ８については、配線経路による電
圧変動を無くすために入出力ポートＩ／Ｏ１，Ｉ／Ｏ
２，およびＩ／Ｏ３のうちの１つに供給され、アレイ基
板ＡＲ上で６個の駆動ブロックＸＢに分配されることが
好ましい。

【００３１】図１０は図２に示す比較回路ＣＯＭＰの変
形例を示す。この変形例では、ラッチ回路ＬＡＴＣＨＯ
が階調同期データＣ３〜Ｃ１とビデオデータＤＬ５〜Ｄ
Ｌ３とが一致するまでデコーダ回路ＤＥＣをアクティブ
にするために比較回路ＣＯＭＰに付加される。すなわ
ち、ラッチ回路ＬＡＴＣＨＯはロード信号ＬＴに同期し
たリセット信号ＲＥＳＥＴの１／２周期で図１１に示す
水平ブランキング期間ＨＢＬにタイミング発生回路ＣＧ
から発生される制御信号ＨＬの立上がりに伴ってイネー
ブル信号ＣＯ１を高レベルにセットし、比較回路ＣＯＭ
Ｐが階調同期データＣ３〜Ｃ１とビデオデータＤＬ５〜
ＤＬ３との一致を検出したときにイネーブル信号ＣＯ１
を低レベルにリセットする。また、制御信号ＨＬは１水
平走査期間の１／２となるタイミングでも立上がるた
め、ラッチ回路ＬＡＴＣＨＯはこのタイミングでイネー
ブル信号ＣＯ１を再び高レベルにセットし、比較回路Ｃ
ＯＭＰがデータの一致を検出したタイミングでイネーブ
ル信号ＣＯ１を再び低レベルにリセットする。この構成
では、信号線Ｘがイネーブル信号ＣＯ１が高レベルであ
る間にアナログスイッチ回路ＡＳＷを介して絶えず供給
される基準電圧により駆動される。アナログスイッチ回
路ＡＳＷは、イネーブル信号ＣＯ１がデータの一致検出
に伴って低レベルになることで非導通にされるため、信
号線Ｘはこのタイミングで得られた電位を保持する。こ
のため、信号線Ｘの急激な電位変化が起こらず、基準電
圧発生回路ＲＧへ与える影響を低減し、基準電圧Ｖ８〜
Ｖ１の配線抵抗および配線容量の制約も緩和できる。こ
の場合でも、信号線Ｘの電位変化を１水平走査期間の前
半で積分した値とこの水平走査期間の後半で積分した値
との差がこの水平走査期間についてゼロとなる。尚、上
述の例では、６ビットのビデオデータＤＬ５〜ＤＬ０が
比較回路ＣＯＭＰに供給される上位３ビットとデコーダ
回路ＤＥＣに供給される下位３ビットに分けられたが、
上位２ビットおよび下位４ビットという分割形式とし、
基準電圧供給配線を増やす一方で基準電圧切替回数を減
らすことも可能である。

【００３２】第１実施形態の液晶表示装置では、基準電
圧発生回路ＲＧが各々所定の増分で８段階に変化する基
準電圧Ｖ１〜Ｖ８をこの変化タイミングに同期する階調
同期データＣ１〜Ｃ３と共に発生し、信号線駆動回路Ｘ
Ｄがビデオデータの下位３ビットと階調同期データとが
一致するタイミングでビデオデータの上位３ビットに対
応する基準電圧Ｖ１〜Ｖ８の１つを選択することにより
得られる階調電圧で信号線Ｘを駆動する。この場合、信
号線駆動回路ＸＤが独立した高精度のＤＡ変換器を必要
としない。さらに、６ビットのビデオ信号で表される６
４階調分の基準電圧をそれぞれ供給する配線の数を６４
本から８本に低減できる。これにより、各配線の面積を
広げて配線抵抗を少なくし、アナログ信号電圧の高速伝
送が可能となる。また、１水平走査期間が前半と後半と
に２分割され、基準電圧Ｖ１〜Ｖ８の極性がこれら前半
および後半相互で対向電極ＣＥのコモン電圧ＶＣに対し
て信号線Ｘの駆動電圧を極性反転するよう切り替えられ
る。信号線駆動回路ＸＤのアナログスイッチＡＳＷはこ
のように極性反転される基準電圧Ｖ１〜Ｖ８をビデオ信
号に対応して１水平走査期間の前半および後半にサンプ
リングして信号線Ｘに供給するため、コモン電圧ＶＣに
対する信号線電圧のレベル変化の平均を１水平走査期間
単位で実質的に略ゼロにすることができる。このため、
表示画素ＰＸおよび信号線Ｘ間のクロストークによる画
質劣化を防止できる。

【００３３】以下、本発明の第２実施形態に係る液晶表
示装置について図１２〜図１７を参照して説明する。こ
の液晶表示装置は次に述べる構成を除いて第１実施形態
と同様に構成される。図１２〜図１７では、第１実施形
態と同様な部分を同一参照符号で表し、その説明を簡略
化あるいは省略する。

【００３４】第２実施形態の液晶表示装置では、図１に
示す基準電圧発生回路ＲＧがデジタルビデオ信号ＤＡＴ
Ａに対応する階調電圧として用いられコモン電圧ＶＣに
対して負極性となる基準電圧ＮＶ１〜ＮＶ８、並びにデ
ジタルビデオ信号ＤＡＴＡに対応する階調電圧として用
いられコモン電圧ＶＣに対して正極性となる基準電圧Ｐ
Ｖ１〜ＰＶ８を発生する。階調同期データＣ１〜Ｃ３は
例えば１水平走査期間毎に反転される切替信号Ｓ０、こ
の切替信号Ｓ０に同期した極性信号Ｐ１、およびこの極
性信号の反転信号Ｐ０と共に発生される。信号線駆動回
路ＸＤの出力ユニットＸＤ１〜ＸＤｎは各々図１２に示
すように構成される。すなわち、出力ユニットＸＤ１お
よびＸＤ２の各々では、セレクタ回路ＳＥＬおよび切替
スイッチ部ＰＳＷがそれぞれレジスタ回路ＲＥＧ、ラッ
チ回路ＬＡＴＣＨ、比較回路ＣＯＭＰ、デコーダ回路Ｄ
ＥＣ、およびアナログスイッチ回路ＡＳＷに加えて設け
られる。ここで、図１２に示す出力ユニットＸＤ１のコ
ンポーネントＲＥＧ、ＬＡＴＣＨ、ＣＯＭＰ、ＤＥＣ、
ＳＥＬ、ＰＳＷを奇数列とし、出力ユニットＸＤ２のコ
ンポーネントＲＥＧ、ＬＡＴＣＨ、ＣＯＭＰ、ＤＥＣ、
ＳＥＬ、ＰＳＷを偶数列とする。

【００３５】出力ユニットＸＤ１およびＸＤ２では、奇
数列デコーダ回路ＤＥＣのデコード信号Ｏ１〜Ｏ８が奇
数列セレクタ回路ＳＥＬおよび偶数列セレクタ回路ＳＥ
Ｌに供給され、偶数列デコーダ回路ＤＥＣのデコード信
号Ｏ１〜Ｏ８が同様に奇数列セレクタ回路ＳＥＬおよび
偶数列セレクタ回路ＳＥＬに供給される。これらセレク
タ回路ＳＥＬはタイミング発生回路ＣＧから供給される
切替信号Ｓ０に基づいて奇数列デコーダ回路ＤＥＣのデ
コード信号Ｏ１〜Ｏ８および偶数列デコーダ回路ＤＥＣ
のデコード信号Ｏ１〜Ｏ８の一方を選択する。具体的に
は、切替信号Ｓ０が低レベルである場合、奇数列デコー
ダ回路ＤＥＣのデコード信号Ｏ１〜Ｏ８が奇数列セレク
タ回路ＳＥＬの非反転出力端ｇ１〜ｇ８を介して奇数列
アナログスイッチ回路ＡＳＷに供給され、偶数列デコー
ダ回路ＤＥＣのデコード信号Ｏ１〜Ｏ８が偶数列セレク
タ回路ＳＥＬの反転出力端ｈ１〜ｈ８を介して偶数列ア
ナログスイッチ回路ＡＳＷに供給される。他方、切替信
号Ｓ０が高レベルである場合、奇数列デコーダ回路ＤＥ
Ｃのデコード信号Ｏ１〜Ｏ８が偶数列セレクタ回路ＳＥ
Ｌの反転出力端ｈ１〜ｈ８を介して偶数列アナログスイ
ッチ回路ＡＳＷに供給され、偶数列デコーダ回路ＤＥＣ
のデコード信号Ｏ１〜Ｏ８が奇数列セレクタ回路ＳＥＬ
の出力端ｇ１〜ｇ８を介して奇数列アナログスイッチ回
路ＡＳＷに供給される。奇数列アナログスイッチ回路Ａ
ＳＷは基準電圧発生回路ＲＧから供給される負極性基準
電圧ＮＶ１〜ＮＶ８を奇数列セレクタ回路ＳＥＬから供
給されるデコード信号Ｏ１〜Ｏ８にそれぞれ応答してサ
ンプリングし、偶数列アナログスイッチ回路ＡＳＷは基
準電圧発生回路ＲＧから供給される正極性基準電圧ＰＶ
１〜ＰＶ８を偶数列セレクタ回路ＳＥＬから供給される
反転デコード信号Ｏ１バー〜Ｏ８バーにそれぞれ応答し
てサンプリングする。

【００３６】奇数列切替スイッチ部ＰＳＷは切替信号Ｓ
０の反転信号により導通制御されるＰチャネル薄膜トラ
ンジスタＴＰおよびＮチャネル薄膜トランジスタＴＮに
より構成され、偶数列切替スイッチ部ＰＳＷは切替信号
Ｓ０により導通制御されるＰチャネル薄膜トランジスタ
ＴＰおよびＮチャネル薄膜トランジスタＴＮにより構成
される。切替信号Ｓ０が低レベルである場合、奇数列ア
ナログスイッチ回路ＡＳＷの出力電圧が奇数列切替スイ
ッチ部ＰＳＷの薄膜トランジスタＴＮを介して信号線Ｘ
１に供給され、偶数列アナログスイッチ回路ＡＳＷの出
力電圧が偶数列切替スイッチ部ＰＳＷの薄膜トランジス
タＴＰを介して信号線Ｘ２に供給される。また、切替信
号Ｓ０が高レベルである場合、奇数列アナログスイッチ
回路ＡＳＷの出力電圧が偶数列切替スイッチ部ＰＳＷの
薄膜トランジスタＴＮを介して信号線Ｘ２に供給され、
偶数列アナログスイッチ回路ＡＳＷの出力電圧が奇数列
切替スイッチ部ＰＳＷの薄膜トランジスタＴＰを介して
信号線Ｘ１に供給される。

【００３７】尚、他の出力ユニットＸＤ３およびＸＤ
４、ＸＤ５およびＸＤ６、…についても上述した出力ユ
ニットＸＤ１およびＸＤ２と同様の相互関係を持つよう
に構成される。

【００３８】図１３は出力ユニットＸＤ１，ＸＤ３，Ｘ
Ｄ５，…に共通な奇数列アナログスイッチ回路ＡＳＷの
構造を示す。奇数列アナログスイッチ回路ＡＳＷは各々
Ｎチャネル薄膜トランジスタのみで構成される８個のス
イッチ部ＳＷ１〜ＳＷ８を有する。奇数列セレクタ回路
ＳＥＬの非反転出力端ｇ１〜ｇ８からのデコード信号Ｏ
１〜Ｏ８は負極性基準電圧ＮＶ１〜ＮＶ８を選択的に出
力するためにスイッチ部ＳＷ１〜ＳＷ８のＮチャネル薄
膜トランジスタのゲートにそれぞれ供給される。例え
ば、各ラッチ回路ＬＡＴＣＨの出力ビデオデータＤＬ５
〜ＤＬ０が”０１０１００”であり、基準電圧発生回路
ＲＧの階調同期データＣｌ＝”０”，Ｃ２＝”１”，Ｃ
３＝”０”であり、さらに切替信号Ｓ０が低レベルであ
れば、スイッチ部ＳＷ４のＮチャネル薄膜トランジスタ
だけが奇数列デコーダ回路ＤＥＣによって高レベルに立
ち上げられるデコード信号Ｏ４により導通して基準電圧
ＮＶ４をサンプリングする。この基準電圧ＮＶ４は奇数
列スイッチ部ＰＳＷを介して信号線Ｘ１に供給される。
もし、切替信号Ｓ０が高レベルであれば、スイッチ部Ｓ
Ｗ４のＮチャネル薄膜トランジスタだけが偶数列デコー
ダ回路ＤＥＣによって高レベルに立ち上げられるデコー
ド信号Ｏ４により導通して基準電圧ＮＶ４をサンプリン
グする。この基準電圧ＮＶ４は偶数列スイッチ部ＰＳＷ
を介して信号線Ｘ２に供給される。

【００３９】他方、出力ユニットＸＤ２，ＸＤ４，ＸＤ
６，…に共通な偶数列アナログスイッチ回路ＡＳＷは、
８個のスイッチ部ＳＷ１〜ＳＷ８の各々がＰチャネル薄
膜トランジスタのみで構成されることを除いて図１３と
同様に構成される。偶数列セレクタ回路ＳＥＬの反転出
力端ｈ１〜ｈ８からのデコード信号Ｏ１バー〜Ｏ８バー
は正極性基準電圧ＰＶ１〜ＰＶ８を選択的にサンプリン
グするためにスイッチ部ＳＷ１〜ＳＷ８のＰチャネル薄
膜トランジスタのゲートにそれぞれ供給される。例え
ば、各ラッチ回路ＬＡＴＣＨの出力ビデオデータＤＬ５
〜ＤＬ０が”０１０１００”であり、基準電圧発生回路
ＲＧの階調同期データＣｌ＝”０”，Ｃ２＝”１”，Ｃ
３＝”０”であり、さらに切替信号Ｓ０が低レベルであ
れば、スイッチ部ＳＷ４のＰチャネル薄膜トランジスタ
だけが偶数列デコーダ回路ＤＥＣによって高レベルに立
ち上げられ偶数列セレクタ回路ＳＥＬでさらに立ち下げ
られたデコード信号Ｏ４バーにより導通して基準電圧Ｐ
Ｖ４をサンプリングする。この基準電圧ＰＶ４は偶数列
スイッチ部ＰＳＷを介して信号線Ｘ２に供給される。も
し、切替信号Ｓ０が高レベルであれば、スイッチ部ＳＷ
４のＰチャネル薄膜トランジスタだけが奇数列デコーダ
回路ＤＥＣによって高レベルに立ち上げられ偶数列セレ
クタＳＥＬでさらに立ち下げられたデコード信号Ｏ４バ
ーにより導通して基準電圧ＰＶ４をサンプリングする。
この基準電圧ＰＶ４は奇数列スイッチ部ＰＳＷを介して
信号線Ｘ１に供給される。

【００４０】図１４は基準電圧発生回路ＲＧの構成を示
す。この基準電圧発生回路ＲＧは、負極性基準電圧ＮＶ
１〜ＮＶ８および正極性基準電圧ＰＶ１〜ＰＶ８をそれ
ぞれ発生する１対の電圧発生部ＧＮと、これら１対の電
圧発生部ＧＮを制御する電圧制御部ＧＣとを備える。電
圧制御部ＧＣは４ビットカウンタ回路ＣＮＴＲおよびデ
コーダ回路ＤＥＣＲで構成される。一対の電圧発生部Ｇ
Ｎは各々スイッチ回路ＳＷＲ１〜ＳＷＲ１０、分圧回路
ＤＶ１、ＤＶ２抵抗ＲＲ１〜ＲＲ８、抵抗Ｒ１〜Ｒ８、
バッファアンプＡ１〜Ａ９で構成される。正極性用の電
圧発生部ＧＮは正極性電源端子ＶＰ１およびＶＰ２間の
電圧を受取ることを除いて負極性用の電圧発生部ＧＮと
構造的に同様であるため、負極性用の電圧発生部ＧＮだ
けが図１４に示される。

【００４１】この負極性用の電圧発生部ＧＮにおいて、
スイッチ回路ＳＷＲ１〜ＳＷＲ１０の各々は第１および
第２スイッチ素子で構成される。分圧回路ＤＶ１は互い
に直列に接続された抵抗ＲＲ１〜ＲＲ８で構成され、分
圧回路ＤＶ２は互いに直列に接続された抵抗Ｒ１〜Ｒ８
で構成される。負極性電源端子ＶＮ１およびＶＮ２はそ
れぞれ分圧回路ＤＶ１の両端に接続される。抵抗ＲＲ１
の両端はスイッチ回路ＳＷＲ１の第１および第２スイッ
チ素子をそれぞれ介してバッファアンプＡ１およびＡ９
の入力端に接続される。抵抗ＲＲ２〜ＲＲ８の両端も同
様にスイッチ回路ＳＷＲ２〜ＳＷＲ８の第１および第２
スイッチ素子をそれぞれ介してバッファアンプＡ１およ
びＡ９の入力端に接続される。バッファアンプＡ１およ
びＡ２の出力端はそれぞれ分圧回路ＤＶ２の両端に接続
される。バッファアンプＡ２〜Ａ８の入力端は抵抗Ｒ１
およびＲ２間、抵抗Ｒ２およびＲ３間、抵抗Ｒ３および
Ｒ４間、抵抗Ｒ４およびＲ５間、抵抗Ｒ５およびＲ６
間、抵抗Ｒ６およびＲ７間、並びに抵抗Ｒ７およびＲ８
間の接続点にそれぞれ接続される。バッファアンプＡ２
〜Ａ８の出力端はバッファアンプＡ９の出力電圧Ｖ９を
基準レベルする基準電圧ＮＶ１〜ＮＶ８を出力する。

【００４２】４ビットカウンタ回路ＣＮＴＲはロード信
号ＬＴに同期したリセット信号ＲＥＳＥＴに同期するよ
うにしてリセット信号ＲＥＳＥＴの１／２周期の信号Ｈ
Ｌの供給に伴ってクロックＣＰをカウントし、このカウ
ント値を階調同期データＣ４〜Ｃ１として出力する。デ
コーダ回路ＤＥＣＲは４ビットカウンタ回路ＣＮＴＲか
ら得られる階調同期データＣ４〜Ｃ１の下位３ビットＣ
３〜Ｃ１をデコードしてオン信号Ｓ１〜Ｓ８を順次発生
する。これらオン信号Ｓ１〜Ｓ８は第１および第２スイ
ッチ素子を同時に導通させるためにスイッチ回路ＳＷＲ
１〜ＳＷＲ８にそれぞれ供給される。４ビットカウンタ
回路ＣＮＴＲの階調同期データＣ４〜Ｃ１の上位１ビッ
トＣ４は切替信号Ｓ０および反転信号Ｐ０として直接出
力されると共に、インバータ回路を介して極性信号Ｐ１
として出力される。

【００４３】負極性電源端子ＶＮ１およびＶＮ２間の電
圧は分圧回路ＤＶ１の両端に設定され、抵抗ＲＲ１〜Ｒ
Ｒ８により分圧される。デコーダ回路ＤＥＣＲは４ビッ
トカウンタ回路ＣＮＴＲの階調同期データＣ３〜Ｃ１の
変化に伴って順次オン信号Ｓ１〜Ｓ８を出力する。スイ
ッチ回路ＳＷＲ１〜ＳＷＲ８はこれらオン信号Ｓ１〜Ｓ
８にそれぞれ応答して導通する。これにより、抵抗ＲＲ
１〜ＲＲ８の両端電圧がバッファアンプＡ１およびＡ２
を介して分圧回路ＤＶ２の両端に順次印加される。この
分圧回路ＤＶ１の両端電圧は抵抗Ｒ１〜Ｒ８により分圧
される。バッファアンプＡ２〜Ａ８はこの分圧により得
られた電圧を負極性基準電圧ＮＶ２〜ＮＶ８として発生
し、これら基準電圧ＮＶ２〜ＮＶ８をバッファアンプＡ
１から得られた負極性基準電圧ＮＶ１と共に図１２に示
す奇数列アナログスイッチ回路ＡＳＷに供給する。尚、
正極性用の電圧発生部ＧＮでは、バッファアンプＡ１〜
Ａ８から得られた電圧が正極性基準電圧ＰＶ１〜ＰＶ８
として出力され、図１２に示す偶数列アナログスイッチ
回路ＡＳＷに供給される。

【００４４】図１５は負極性基準電圧ＮＶ１〜ＮＶ８の
切替タイミングを示す。ここでは、負極性基準電圧ＮＶ
１を例にして説明する。４ビットカウンタ回路ＣＮＴＲ
が水平ブランキング期間ＨＢＬにリセットされると、負
極性用の電圧発生部ＧＮにおいて、電圧Ｖｒ１（＝ＮＶ
１）がスイッチ回路ＳＷＲ１を介してバッファアンプＡ
１に供給される。バッファアンプＡ１はこの電圧ＶＲ１
を負極性基準電圧ＮＶ１として出力する。カウンタ回路
ＣＮＴＲがクロックＣＰをカウントすると、カウンタ回
路ＣＮＴＲの階調同期データＣ３〜Ｃ１がさらに変化す
る。これにより、スイッチ回路ＳＷＲ２〜ＳＷＲ８が順
次導通し、負極性基準電圧ＮＶｌが図１５に示すように
１水平走査期間（１Ｈ）の前半でＶＲ１，ＶＲ２，ＶＲ
３，ＶＲ４，ＶＲ５，ＶＲ６，ＶＲ７，ＶＲ８という順
に変化する。カウンタ回路ＣＮＴＲがさらにクロックＣ
Ｐをカウントすると、階調同期データＣ４が立上がる。
すなわち、切替信号Ｓ０および反転信号Ｐ０が高レベル
となる一方で、極性信号Ｐ１が低レベルとなる。これに
続くカウンタ回路ＣＮＴＲの階調同期データＣ３〜Ｃ１
の変化により、スイッチ回路ＳＷＲ１〜ＳＷＲ８が再び
順次導通し、負極性基準電圧ＮＶｌが図１５に示すよう
に１水平走査期間（１Ｈ）の後半でもＶＲ１，ＶＲ２，
ＶＲ３，ＶＲ４，ＶＲ５，ＶＲ６，ＶＲ７，ＶＲ８とい
う順に変化する。

【００４５】図１６は正極性基準電圧ＰＶ１〜ＰＶ８の
切替タイミングを示す。ここでは、正極性基準電圧ＰＶ
１を例にして説明する。４ビットカウンタ回路ＣＮＴＲ
が水平ブランキング期間ＨＢＬにリセットされると、正
極性用の電圧発生部ＧＮにおいて、電圧ＶＲ１（＝ＰＶ
１）がスイッチ回路ＳＷＲ１を介してバッファアンプＡ
１に供給される。バッファアンプＡ１はこの電圧ＶＲ１
を正極性基準電圧ＰＶ１として出力する。カウンタ回路
ＣＮＴＲがクロックＣＰをカウントすると、カウンタ回
路ＣＮＴＲの階調同期データＣ３〜Ｃ１がさらに変化す
る。これにより、スイッチ回路ＳＷＲ２〜ＳＷＲ８が順
次導通し、正極性基準電圧ＰＶｌが図１６に示すように
１水平走査期間（１Ｈ）の前半でＶＲ１，ＶＲ２，ＶＲ
３，ＶＲ４，ＶＲ５，ＶＲ６，ＶＲ７，ＶＲ８という順
に変化する。カウンタ回路ＣＮＴＲがさらにクロックＣ
Ｐをカウントすると、階調同期データＣ４が立上がる。
すなわち、切替信号Ｓ０および反転信号Ｐ０が高レベル
となる一方で、極性信号Ｐ１が低レベルとなる。これに
続くカウンタ回路ＣＮＴＲの階調同期データＣ３〜Ｃ１
の変化により、スイッチ回路ＳＷＲ１〜ＳＷＲ８が再び
順次導通し、正極性基準電圧ＰＶｌが図１６に示すよう
に１水平走査期間（１Ｈ）の後半でもＶＲ１，ＶＲ２，
ＶＲ３，ＶＲ４，ＶＲ５，ＶＲ６，ＶＲ７，ＶＲ８とい
う順に変化する。

【００４６】すなわち、基準電圧ＮＶ１は１水平走査期
間（１Ｈ）においてコモン電圧ＶＣより低い負極性に維
持され、基準電圧ＰＶ１は１水平走査期間（１Ｈ）にお
いてコモン電圧ＶＣより高い正極性負極性に維持され
る。さらに、負極性基準電圧ＮＶ１および正極性基準電
圧ＰＶ１の各々は１水平走査期間の前半および後半にお
いて上述のように変化する。これら基準電圧ＮＶ１およ
びＰＶ１はコモン電圧ＶＣに対してＰＶ１−ＶＣ＝ＮＶ
１−ＮＶ１という関係に設定される。

【００４７】図１７は信号線Ｘ１およびＸ２に供給され
る電圧波形および供給タイミングを示す。ここでは、奇
数列デコーダ回路ＤＥＣのビデオデータＤＬ５〜ＤＬ０
が例えば”１１０１００”であるとする。カウンタ回路
ＣＮＴＲはリセット後の時刻ｔ１でタイミングデータＣ
３＝”１”，Ｃ２＝”１”，Ｃ１＝”０”を出力する。
これに伴い、デコーダ回路ＤＥＣはデコード信号Ｏ４を
高レベルに立ち上げる。切替信号Ｓ０（＝Ｃ４）が低レ
ベルであると、奇数列デコード信号Ｏ４は奇数列セレク
タ回路ＳＥＬの非反転出力端ｇ４を介して奇数列アナロ
グスイッチ回路ＡＳＷに供給され、このアナログスイッ
チ回路ＡＳＷのスイッチ部ＳＷ４を導通させる。これに
より負極性基準電圧ＮＶ４がサンプリングされ、さらに
極性信号Ｐ１の立上がりにより導通する奇数列スイッチ
部ＰＳＷの薄膜トランジスタＴＮを介して信号線Ｘ１に
供給される。このとき、基準電圧発生回路ＲＧの負極性
用電圧発生部ＧＮでは、スイッチ回路ＳＷＲ４が導通し
てＮＶ１＝ＶＲ４，ＮＶ９＝ＶＲ５となる。抵抗Ｒ１〜
Ｒ８の抵抗値が全て同一であれば、１水平走査期間の前
半の負極性基準電圧ＮＶ４をＶＸＡとして、ＶＸＡ＝４
（ＶＲ５−ＶＲ４）／８で表される。

【００４８】この後、カウンタ回路ＣＮＴＲが時刻ｔ２
でタイミングデータＣ３＝”１”，Ｃ２＝”１”，Ｃ１
＝”０”を再び出力する。これに伴い、奇数列デコーダ
回路ＤＥＣはデコード信号Ｏ４を高レベルに立ち上げ
る。切替信号Ｓ０（＝Ｃ４）が１水平走査期間の後半で
高レベルとなるため、偶数列セレクタ回路ＳＥＬの反転
出力端ｈ４を介して偶数列アナログスイッチ回路ＡＳＷ
に供給され、このアナログスイッチ回路ＡＳＷのスイッ
チ部ＳＷ４を導通させる。これにより正極性基準電圧Ｐ
Ｖ４がサンプリングされ、さらに極性信号Ｐ１の立ち下
がりにより導通する奇数列スイッチ部ＰＳＷの薄膜トラ
ンジスタＴＰを介して信号線Ｘ１に供給される。このと
き基準電圧発生回路ＲＧの正極性用電圧発生部ＧＮで
は、スイッチ回路ＳＷＲ４が導通してＰＶ１＝ＶＲ４，
ＰＶ９＝ＶＲ５となる。抵抗Ｒ１〜Ｒ８の抵抗値が全て
同一であれば、１水平走査期間の後半の基準電圧ＰＶ４
をＶＸＢとして、ＶＸＢ＝４（ＶＲ５−ＶＲ４）／８で
表される。ここで、ＶＸＢ−ＶＣ＝ＶＣ−ＶＸＡが成立
する。電圧ＶＸＢおよびＶＸＡは対向電極ＣＥのコモン
電圧ＶＣに対して互いに逆極性である。

【００４９】他方、走査線駆動回路ＹＤは走査パルスを
走査線Ｙ１〜Ｙｍに１水平走査期間ずつ順次供給する。
すなわち、走査線Ｙ１〜Ｙｍの各々は１水平走査期間だ
け走査パルスにより高レベルに設定され、走査線Ｙ１〜
Ｙｍの残りが順次走査パルスにより高レベルに設定され
る水平走査期間において低レベルに維持される。例えば
走査線Ｙ１が走査パルスの立ち上がりにより駆動される
と、この走査線Ｙ１に接続された全ての薄膜トランジス
タ１が導通し、信号線Ｘ１〜Ｘｎの電位がこれら薄膜ト
ランジスタ１を介して第１行の画素電極ＰＥにそれぞれ
印加される。これら第１行の画素電極ＰＥはこれら薄膜
トランジスタ１が走査パルスの立ち下がりにより非導通
になることにより電気的なフローティング状態となり、
この状態となる直前に印加された信号線電位を保持す
る。上述の例のように、ビデオデータＤＬ５〜ＤＬ０が
例えば”１１０１００”であるとし、信号線Ｘ１が１水
平走査期間の前半および後半に負極性電圧ＶＸＡ（＝Ｎ
Ｖ４）および正極性電圧ＶＸＢ（＝ＰＶ４）により駆動
される場合、正極性電圧ＶＸＢ（＝ＰＶ４）が水平走査
期間の終了タイミングである走査パルスの立ち下がりに
伴って画素電極ＰＥに保持される。また、信号線Ｘ２が
１水平走査期間の前半および後半に正極性電圧ＶＸＡ
（＝ＰＶ４）および負極性電圧ＶＸＢ（＝ＮＶ４）によ
り駆動される場合、負極性電圧ＶＸＢ（＝ＮＶ４）が水
平走査期間の終了タイミングである走査パルスの立ち下
がりに伴って画素電極ＰＥに保持される。すなわち、電
圧ＶＸＡは水平走査期間の前半で信号線Ｘ１およびＸ２
に印加されるため、画素電極ＰＥに保持されない。こう
して、いわゆるＶライン反転駆動が行われる。

【００５０】第２実施形態でも、信号線Ｘが１水平走査
期間の前半および後半に分けてを極性反転駆動するされ
るため、画素電極ＰＥと信号線Ｘ１との容量結合による
画素電極ＰＥの電位変動が実効的に無くなり、画素電極
ＰＥと信号線Ｘ２との容量結合による画素電極ＰＥの電
位変動についても実効的に無くなる。

【００５１】従って、第１実施形態と同様に補助容量Ｃ
ｓを小さい値にすることができる。さらに画素電極ＰＥ
の電位変動量が画素電極ＰＥおよび信号線Ｘ１の間隔に
依存するという問題が無くなるため、この間隔を短くす
ることにより表示画素ＰＸの開口率を大きく設定するこ
とができる。この結果、液晶表示パネルＰＮＬの最大輝
度が高まり、表示画像の見やすさが向上する。尚、各画
素電極ＰＥに接続された薄膜トランジスタ１のゲートお
よびドレイン間容量とゲートおよびソース間容量を小さ
くできる場合には、補助容量Ｃｓを得るための補助容量
線ＹＡを省略してもよい。

【００５２】また、第２実施形態は、第１実施形態と同
様に図９に示すような構成とすることができる。

【００５３】図１８は図１２に示す信号線駆動回路ＸＤ
の変形例を示す。この変形例では、ラッチ回路ＲＳが比
較回路およびデコーダ回路ＤＥＣ間に付加され、比較回
路ＣＯＭＰが階調同期データＣ３〜Ｃ１とビデオデータ
ＤＬ５〜ＤＬ３とが一致するまでデコーダ回路ＤＥＣを
アクティブにするために用いられる。すなわち、ラッチ
回路ＲＳは水平ブランキング期間ＨＢＬに信号ＨＬの立
ち上がりに伴ってイネーブル信号ＣＯ１を高レベルにセ
ットし、比較回路ＣＯＭＰが階調同期データＣ３〜Ｃ１
とビデオデータＤＬ５〜ＤＬ３との一致を検出したとき
にイネーブル信号ＣＯ１を低レベルにリセットする。信
号ＨＬは１水平走査期間の１／２のタイミングでも立上
がるため、このタイミングでイネーブル信号ＣＯ１を再
び高レベルにセットし、比較回路ＣＯＭＰが階調同期デ
ータＣ３〜Ｃ１とビデオデータＤＬ５〜ＤＬ３との一致
を検出したときにイネーブル信号ＣＯ１を再び低レベル
にリセットする。信号線Ｘ１〜Ｘｎは、イネーブル信号
ＣＯ１が高レベルである間にアナログスイッチ回路ＡＳ
Ｗを介して絶えず供給される基準電圧により駆動され
る。これらアナログスイッチ回路ＡＳＷは、イネーブル
信号ＣＯ１がデータの一致検出に伴って低レベルになる
ことにより非導通にされるため、信号線Ｘ１〜Ｘｎはこ
のタイミングで得られた電位をそれぞれ保持する。従っ
て、図１９に示すように、急激な電位変化がこれら信号
線Ｘ１〜Ｘｎで起こらないため、基準電圧発生回路ＲＧ
へ与える影響も少なく、基準電圧供給用の配線抵抗およ
び配線容量による制約も緩和される。この場合でも、信
号線Ｘの電位変化を１水平走査期間の前半で積分した値
とこの水平走査期間の後半で積分した値との差がこの水
平走査期間についてゼロとなる。尚、上述の例では、６
ビットのビデオデータＤＬ５〜ＤＬ０が比較回路ＣＯＭ
Ｐに供給される上位３ビットとデコーダ回路ＤＥＣに供
給される下位３ビットに分けられたが、上位２ビットお
よび下位４ビットという分割形式とし、基準電圧供給配
線を増やす一方で基準電圧切替回数を減らすことも可能
である。

【００５４】

【発明の効果】以上のように本発明によれば、電力消費
およびコストを著しく増大させることなく画素電極と隣
接信号線との間の容量結合による影響を低減できる平面
表示装置を提供することができる。

【図面の簡単な説明】

【図１】本発明の第１実施形態に係る液晶表示装置の全
体構成を示す図である。

【図２】図１に示す信号線駆動回路の一部を概略的に示
すブロック図である。

【図３】図２に示すアナログスイッチ回路の構造を示す
回路図である。

【図４】図１に示す基準電圧発生回路の構成を示す回路
図である。

【図５】図２に示す基準電圧の切替タイミングを示す波
形図である。

【図６】図２に示す信号線に供給される電圧波形および
供給タイミングを示すタイムチャートである。

【図７】図１に示す薄膜トランジスタが非導通状態であ
るときに画素電極と隣接信号線との間に生じる容量結合
を示す図である。

【図８】図２に示すフリップフロップ、レジスタ回路、
ラッチ回路、比較回路、およびデコーダ回路の具体的構
成例を示す回路図である。

【図９】図１に示す液晶表示パネルがＸＧＡ形式である
場合の構成例を示す図である。

【図１０】図２に示す比較回路の変形例を示す図であ
る。

【図１１】図１０に示す変形例において信号線に供給さ
れる電圧波形および供給タイミングを示すタイムチャー
トである。

【図１２】本発明の第２実施形態に係る液晶表示装置に
組込まれる信号線駆動回路の一部を概略的に示すブロッ
ク図である。

【図１３】図１２に示す奇数列アナログスイッチ回路の
構造を示す回路図である。

【図１４】図１２に示す信号線駆動回路に供給される基
準電圧を発生する基準電圧発生回路の構成を示す回路図
である。

【図１５】図１２に示す負極性基準電圧の切替タイミン
グを示す波形図である。

【図１６】図１２に示す正極性基準電圧の切替タイミン
グを示す波形図である。

【図１７】図１２に示す信号線に供給される電圧波形お
よび供給タイミングを示すタイムチャートである。

【図１８】図１２に示す信号線駆動回路の変形例を示す
図である。

【図１９】図１８に示す変形例において信号線に供給さ
れる電圧波形および供給タイミングを示すタイムチャー
トである。

【図２０】従来の典型的な液晶表示装置の液晶表示パネ
ルの構成を示す図である。

【図２１】図２０に示す信号線駆動回路の構成を示す回
路図である。

【符号の説明】

１…スイッチング素子ＰＥ…画素電極ＣＥ…対向電極Ｙ…走査線Ｘ…信号線ＹＤ…走査線駆動回路ＸＤ…信号線駆動回路ＡＲ…アレイ基板ＣＴ…対向基板ＬＱ…液晶層

フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 ６２３Ｇ０９Ｇ 3/20 ６２３ＶＦターム(参考） 2H093 NA16 NA32 NA33 NA34 NA43 NA53 NA64 NC16 NC21 NC23 NC25 NC26 NC27 NC34 ND06 ND17 ND60 NH18 5C006 AA01 AA02 AA11 AA22 AC11 AC21 AF42 BB16 BC03 BC11 BC16 BF03 BF06 BF11 BF14 BF24 BF25 BF26 BF27 BF28 BF43 FA47 FA51 5C080 AA10 BB05 CC03 DD10 FF11 JJ02 JJ03 JJ04 JJ05 JJ06 KK02 KK43

Claims

【特許請求の範囲】

【請求項１】略マトリクス状に配置される複数の画素
電極、前記複数の画素電極の行に沿って配置される複数
の走査線と、前記複数の画素電極の列に沿って配置され
る複数の信号線と、前記複数の走査線および前記複数の
信号線の交差位置近傍に配置され、各々対応走査線を介
して駆動されることにより対応信号線の電位を対応画素
電極に印加する複数のスイッチング素子とを含むアレイ
部と、前記複数の走査線を順次１水平走査期間ずつ駆動
しこの水平走査期間において前記複数の信号線を駆動す
る駆動部と、前記複数の画素電極に対向する対向電極
と、前記複数の画素電極および前記対向電極間の電位差
に対応して光変調を行う光変調層とを備え、前記駆動部は前記１水平走査期間を分割した複数の分割
期間のそれぞれにおいて繰返し所定の傾きで変化する複
数の基準電圧のうちの少なくとも１つを各分割期間にお
いて入力ビデオデータに基づいて選択的に所定のタイミ
ングでサンプリングし前記複数の信号線にそれぞれ供給
する信号線駆動回路を有することを特徴とする平面表示
装置。
【請求項２】前記複数の基準電圧は前記１水平走査期
間の前半および後半の一方において正極性に設定され、
前記前半および後半の他方において負極性に設定される
ことを特徴とする請求項１に記載の平面表示装置。
【請求項３】前記複数の基準電圧はさらに各水平走査
期間毎に極性反転されることを特徴とする請求項３に記
載の平面表示装置。
【請求項４】前記信号線駆動回路は各信号線について
前記複数の基準電圧を選択的にサンプリングするアナロ
グスイッチ回路と、対応ビデオデータの上位部分に基づ
いて前記アナログスイッチ回路のサンプリングタイミン
グを決定し、このビデオデータの下位部分に基づいて前
記複数の基準電圧の１つを決定するサンプリング制御部
とを有することを特徴とする請求項１に記載の平面表示
装置。
【請求項５】前記アナログスイッチ回路は前記複数の
基準電圧をそれぞれサンプリングする複数のアナログス
イッチにより構成され、前記ビデオデータの下位部分に
基づいて前記複数のアナログスイッチを選択するデコー
ド回路と、前記デコード回路の動作タイミングを制御す
るために前記ビデオデータの上位部分と前記複数の基準
電圧の変化段階を表す階調同期データとを比較する比較
回路とを含むことを特徴とする請求項４に記載の平面表
示装置。
【請求項６】前記比較回路は前記ビデオデータの上位
部分と前記階調同期データの一致検出に伴って前記デコ
ード回路をイネーブルするよう構成されることを特徴と
する請求項５に記載の平面表示装置。
【請求項７】前記比較回路は前記ビデオデータの上位
部分と前記階調同期データの一致検出に先だって前記デ
コード回路をイネーブルするよう構成されることを特徴
とする請求項５に記載の平面表示装置。
【請求項８】前記所定の傾きは各基準電圧を前記１水
平走査期間の前半および後半の一方で最小値から最大値
へ変化させ、前記前半および後半の他方で最大値から最
小値へ変化させるように設定されることを特徴とする請
求項１に記載の平面表示装置。
【請求項９】前記複数の基準電圧は前記対向電極の電
位に対して予め正極性および負極性の一方に設定される
複数の第１基準電圧および前記対向電極の電位に対して
予め正極性および負極性の他方に複数の第２基準電圧を
含み、前記信号線駆動回路は各信号線について前記複数
の第１基準電圧を選択的にサンプリングする第１アナロ
グスイッチ回路と、前記複数の第２基準電圧を選択的に
サンプリングする第２アナログスイッチ回路と、前記第
１および第２アナログスイッチ回路の一方を選択する選
択回路と、この選択回路によって選択されたアナログス
イッチ回路のサンプリングタイミングを対応ビデオデー
タの上位部分に基づいて決定し、このビデオデータの下
位部分に基づいてこのアナログスイッチ回路によってサ
ンプリング可能な前記複数の基準電圧の１つを決定する
サンプリング制御部とを備えることを特徴とする請求項
１に記載の平面表示装置。
【請求項１０】前記第１および第２アナログスイッチ
回路は２本の隣接信号線毎に共用されることを特徴とす
る請求項９に記載の平面表示装置。
【請求項１１】前記選択回路の選択は前記１水平走査
期間の１／２毎に切り替えられることを特徴とする請求
項９に記載の平面表示装置。
【請求項１２】前記選択回路の選択はさらに各水平走
査期間毎に切り替えられることを特徴とする請求項１１
に記載の平面表示装置。
【請求項１３】前記選択回路の選択はさらに各フレー
ム期間毎に切り替えられることを特徴とする請求項１２
に記載の平面表示装置。
【請求項１４】前記複数の第１基準電圧が正極性であ
り、前記第２基準電圧が負極性である場合、前記第１ア
ナログスイッチ回路は前記複数の第１基準電圧をそれぞ
れサンプリングする複数のＮチャネル薄膜トランジスタ
で構成され、前記第２アナログスイッチ回路は前記複数
の第２基準電圧をそれぞれサンプリングする複数のＰチ
ャネル薄膜トランジスタで構成されることを特徴とする
請求項９に記載の平面表示装置。