KR100702367B1 - 반도체 장치 - Google Patents
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Abstract
본 발명의 반도체 장치는, 제 1 배선 및 상기 제 1 배선과는 다른 층에 알루미늄 또는 알루미늄 합금으로 형성되며 알루미늄을 포함하지 않는 금속을 통해 상기 제 1 배선에 접속된 제 2 배선을 구비하며, 상기 제 2 배선에는 개구부가 형성되어 있다. 그 결과, 상기 제 2 배선의 단부에서 알루미늄 소실이 억제될 수 있다.
일렉트로마이그레이션
Description
도 1 은 본 발명의 제 1 실시예를 나타내는 도면;
도 2 는 본 발명의 제 1 실시예의 일렉트로마이그레이션을 나타내는 도면;
도 3 은 본 발명의 제 1 실시예의 일렉트로마이그레이션을 나타내는 도면;
도 4 는 본 발명의 제 1 실시예의 변형예를 나타내는 도면;
도 5 는 본 발명의 제 2 실시예를 나타내는 도면;
도 6 은 본 발명의 제 3 실시예를 나타내는 도면;
도 7 은 본 발명의 제 4 실시예를 나타내는 도면; 및
도 8 은 본 발명의 제 4 실시예의 다른 실시예를 나타내는 도면이다.
* 도면의 주요부분에 대한 부호의 설명 *
101 : 반도체 기판 102 : 제 1 배선층
104 : 제 2 배선층 105 : 질화티타늄
106 : 알루미늄 합금 107 : 매입층
본 발명은 반도체 장치에 관한 것으로, 보다 상세하게는, 알루미늄 또는 알 루미늄 합금 배선 구조의 신뢰성에 관한 것이다.
평탄화 기술에 필수적인 배선 구조의 반도체 프로세싱에서 콘택홀을 형성하기 위해, 예를 들어, 텅스텐 등의 고융점 금속을 매입하는 기술이 최근에 채용되고 있다. 하층배선 상에 형성된 층간절연막에 비어홀을 형성한 후 고융점 금속 밀봉층으로서, 예를 들어, 질화 티타늄막이 형성된다. 그 다음에, 고융점 금속인 질화티타늄 박막이 상기 비어홀 내에 형성된다. 그 후, 에치백 기술 등이 사용되어 비어홀 내에만 텅스텐이 남는다. 그 다음에, 이 텅스텐에 접속되는 상층배선의 알루미늄 합금이 층간절연막상에 형성된다. 알루미늄 합금과 매입된 텅스텐에서 의 일렉트로마이그레이션에 대해, 예를 들어, 논문 "Electromigration in two-level interconnect structures with Al alloy lines and W studs (1992 American Institute of Physics. VOL. 72. No. 1, July 1992)" 에 소개되어 있다.
텅스텐 매입층을 사용하는 다층배선구조에서는, 알루미늄 합금 배선이 고전위측에 접속되는 경우, 전자들이 하층배선으로부터 비어홀을 통해 알루미늄 합금 배선으로 이동한다. 그 결과, 알루미늄 원자들의 이동개시위치가 비어홀 둘레에 집중되고, 고전위측인 상층배선의 단부에서 알루미늄이 소실 (消失) 되어 공극 (空隙; void) 이 발생된다.
그러므로, 발명의 목적은 고전위측 배선의 단부에서 알루미늄의 소실을 억제할 수 있는 배선구조를 제공하는 것이다.
상술된 목적을 달성하기 위해, 본 발명의 반도체 장치는, 제 1 배선 및 상기 제 1 배선과는 다른 층에 알루미늄 또는 알루미늄 합금으로 형성되며 알루미늄을 포함하지 않는 금속을 통해 상기 제 1 배선에 접속된 제 2 배선을 구비하며, 상기 제 2 배선에는 개구부가 형성되어 있다.
제 1 실시예
도 1 은 본 발명의 제 1 실시예를 나타내는 도면으로, 도 1(a) 는 평면도이고, 도 1(b) 는 도 1(a) 의 A-A' 라인을 따른 단면도이다. 도 1 에서, 제 1 배선층 (102) 이 반도체 기판 (101) 상에 형성되어 있다. 상기 제 1 배선층 (102) 은 예를 들어, 알루미늄 합금을 사용한다. 그 다음에, 제 2 배선층 (104) 이 절연막 (도시되지 않음) 을 통해 상기 제 1 배선층 (102) 상에 형성되어 있다. 상기 제 2 배선층 (104) 은 예를 들어, 질화티타늄 (105) 과 알루미늄 합금 (106) 의 적층구조로 형성되어 있다. 상기 제 2 배선층 (104) 은 텅스텐 등의 고융점 금속으로 이루어지는 매입층 (107) 에 의해 상기 제 1 배선층 (102) 에 접속되어 있다.
상기 매입층 (107) 은 제 1 배선층 (102) 과 제 2 배선층 (104) 사이에 형성된, 개구부를 포함하는 절연막 (도시되지 않음) 의 전체 표면상에 텅스텐을 CVD 법으로 형성하고, 개구부 내부를 제외하고 텅스텐을 제거함으로써 얻어질 수 있다.
제 2 배선층 (104) 은 개구부 내에 매입층 (107) 을 형성하는 절연막 상에 질화티타늄 (105) 등의 배리어 금속을 형성한다. 그 후, 알루미늄 합금이 스퍼터링 기술에 의해 질화티타늄 (105) 상에 형성된다. 상기 알루미늄 합금 (106) 은 100 내지 300 ℃ 의 통상적인 형성온도에서 형성된다. 이 때, 알루미늄 합금의 그레인 사이즈는 1 ㎛ 내지 2 ㎛ 의 범위이다.
그 다음에, 제 1 배선층 (102) 은 저전위측에 접속되고, 제 2 배선층 (104) 은 고전위측에 접속된다. 그러므로, 배선에 전류가 흐를 때는 제 1 배선층 (102) 으로부터 매입층 (107) 을 통해 제 2 배선층 (104) 으로 원자들이 흐른다.
본 실시예에서는, 개구부 (108) 가 알루미늄 합금 (106) 에 형성되어 있다. 제 2 배선층 (104) 의 폭은 상기 개구부 (108) 를 형성함으로써 폭 d 의 부분으로 분할된다. 이들 폭 d 는 예를 들어, 1 ㎛ 의 값으로 설정되며, 알루미늄 합금의 그레인 사이즈 보다 작다. 개구부 (108) 는 매입층 (107) 의 단부로부터 50 ㎛ 이내의 거리에 형성되어 있고 도면에 "L" 로 표시되어 있다.
L 을 50 ㎛ 이내로 하는 이유를 도 2 및 도 3 을 참조하여 다음에 설명한다.
도 2(a) 는 평면도이고, 도 2(b) 는 도 2(a) 의 A-A' 라인을 따른 단면도이다. 도 2 의 구조는 제 2 배선층 (204) 에 개구부가 형성되어 있지 않은 것을 제외하고 도 1 의 구조와 동일하며, 동일한 구성요소에는 동일 부호를 부여하며 상세한 설명은 생략한다.
도 3 은 도 2 의 구조의 제 1 배선층 (102) 이 저전위측에 접속되고 제 2 배선층 (204) 이 고전위측에 접속되는 경우의 전자 이동 및 알루미늄 소실을 설명하는 도면이다.
도 3 에 도시된 바와 같이 전위가 인가되면, 제 1 배선층 (102) 으로부터 매입층 (107) 을 통해 제 2 배선층 (204) 으로 전자들이 흐른다. 이 때, 알루미늄 원자도 전자들의 흐름에 동반하여 이동한다. 도 2 및 도 3 에 도시된 구조에서 는, 제 1 배선층과 제 2 배선층 사이에 텅스텐 매입층 (107) 과 질화티타늄의 배리어 금속 (205) 이 존재한다. 이 때문에, 알루미늄 원자들이 전자들의 이동에 동반하여 이동함에도 불구하고 알루미늄의 공급원이 없고 따라서 알루미늄 배선 (206) 에서 그 단부로부터 알루미늄이 소실된다.
알루미늄 합금이 제 1 배선층으로 사용되고, 매입층 (107) 과 질화티타늄의 배리어 금속 (205) 이 사용되지 않고, 또한 제 1 배선층 (102) 및 제 2 배선층용 알루미늄 합금층 (206) 이 직접 접속되어 있는 경우에는, 알루미늄 원자들이 제 1 배선층으로부터 공급되므로 제 2 배선층에서 알루미늄 소실이 일어나지 않는다.
이와 같은 알루미늄 원자들의 이동은 알루미늄의 그레인 사이즈에 의존한다, 즉, 배선폭이 그레인 사이즈 보다 작으면 알루미늄 이동이 발생하지 않는다는 것이 일반적으로 알려져 있다.
또한, 알루미늄 합금 배선의 양단부가 예를 들어, 알루미늄을 포함하지 않는 고융점 금속으로 접속되어 있는 경우, 알루미늄 합금 배선 내에서는 알루미늄 원자의 공급도 배출도 일어나지 않는다. 이 때문에, 배선내에 알루미늄 밀도차가 발생한다. 그러므로 알루미늄 원자가 희박한 부분에는 보이드가 생기고 밀집한 부분에는 스트레스가 증대한다. 그러므로, 이러한 스트레스를 완화하고자 하는 힘 (알루미늄 원자를 이동시키는 일렉트로마이그레이션에 의한 힘과는 반대의 힘) 이 밀집한 부분에 생긴다. 이것은 백플로우 효과로 불리며, 이 힘과 알루미늄 원자들을 이동시키는 힘이 균형된 상태로 되면 이들 보이드의 성장이 정지될 수 있다. 알루미늄 합금의 경우, 백플로우 현상을 발생시켜 보이드의 성장을 막기 위해서는, 매입층 (107) 의 단부로부터 50 ㎛ 이내의 거리에 알루미늄 원자들의 이동을 저지하는 영역, 즉, 알루미늄의 그레인 사이즈 보다 좁은 영역을 형성하는 것이 바람직하다.
제 1 실시예에서는, 도 1(c) 에 도시된 바와 같이, 제 2 배선층 (104) 으로 이동하는 전자들은, 109 와 110 으로 나타낸 바와 같이, 개구부 (108) 옆의 좁은 영역으로 분할되어 이동한다. 이들 좁은 영역을 알루미늄의 그레인 사이즈 보다 좁게 함으로써 이들 좁은 영역에서의 알루미늄 원자의 이동이 저지될 수 있다. 그러므로, 개구부를 매입층 (107) 의 단부로부터 50 ㎛ 이내에 형성함으로써 백플로우 효과에 의해 제 2 배선층 (104) 에서의 보이드의 발생이 억제될 수 있다.
본 실시예에서는, 제 2 배선층 (104) 을 패터닝하는 것과 동시에 개구부 (108) 를 형성할 수 있으므로 공정수의 증가를 방지할 수 있다.
도 4 에 도시된 바와 같이, 개구부 (108) 는 제 2 배선층 (104) 을 완전히 관통하지 않는 그루브 (groove) 일 수 있다. 이러한 그루브 형상의 개구부 (408) 는 제 2 배선층 (104) 을 통상과 같이 패터닝한 후 다시 개구부 (408) 에 대응하는 영역을 소정 깊이로 에칭하여 형성될 수 있다. 이 경우, 알루미늄 합금 (106) 의 저면에 알루미늄 합금이 남아있기 때문에 배선 전체에 대해 단면적이 유지될 수 있고, 그러므로, 배선 저항의 증가를 억제할 수 있다.
제 2 실시예
도 5 는 본 발명의 제 2 실시예를 나타내는 도면으로, 도 5(a) 는 평면도이고 도 5(b) 는 도 5(a) 의 A-A' 라인을 따른 단면도이다. 도 5 에서 제 1 실시예 와 동일한 구성은 동일 부호로 나타내고 상세한 설명은 생략한다.
제 2 실시예는 복수의 개구부 (508) 가 제 2 배선층 (504) 의 폭을 가로질러 형성되어 있다는 점에서 제 1 실시예와 다르다. 제 2 배선층 (504) 은 질화티타늄 등의 배리어 금속층 (505) 과 알루미늄 합금 (506) 으로 이루어지는 적층 구조를 갖는다.
제 2 배선층 (504) 의 폭이 개구부에 의해 실질적으로 폭 d 의 2 부분과 폭 w 의 한 부분으로 분할된다. 이 때, 각각의 분할된 배선폭 d 와 w 는 1 ㎛ 이하인 것이 바람직하다. 예를 들어, 배선의 폭이 5 ㎛ 이면, 개구부 (508) 의 폭이 1 ㎛ 으로 되고 폭 d 와 폭 w 가 1 ㎛ 로 된다.
도 5(c) 에 도시된 바와 같이, 제 1 배선층 (102) 이 저전위측에 접속되고 제 2 배선층 (504) 이 고전위측에 접속되면, 부호 509, 510 및 511 로 나타낸 바와 같이 제 1 배선층 (102) 으로부터 매입층 (107) 을 통해 전자들이 이동한다. 전자들의 이동 경로에 개구부 (508) 가 형성되어 있기 때문에, 전자들은 개구부를 회피하여 이동한다.
그러므로, 각각의 분할된 폭을 1 ㎛, 즉, 폭을 알루미늄의 그레인 사이즈 보다 좁게 함으로써, 알루미늄 분자들의 이동이 억제될 수 있다.
게다가, 매입층의 단부로부터 50 ㎛ 이내의 거리 L 에 개구부 (508) 들을 형성함으로써 상술된 백플로우 효과가 얻어질 수 있고 따라서, 일렉트로마이그레이션에 대한 내성 (耐性) 이 향상될 수 있다.
제 2 실시예에서는, 알루미늄 합금 배선의 폭이 실질적으로 복수의 개구부에 의해 좁아져서, 필요 이상으로 개구부를 크게 하는 것없이 일렉트로마이그레이션에 대한 내성이 향상될 수 있다.
제 1 실시예에서와 같이, 제 2 실시예에서도 제 2 배선층을 이루는 알루미늄 합금 전체를 관통하지 않는 그루브로 개구부를 형성할 수 있다.
제 3 실시예
도 6 은 본 발명의 제 3 실시예를 나타내는 도면으로, 도 6(a) 는 평면도이고 도 6(b) 는 도 6(a) 의 A-A' 라인을 따른 단면도이다. 도 6 에서 제 1 실시예와 동일한 구성은 동일 부호로 나타내고 상세한 설명은 생략한다.
제 3 실시예는 개구부 (608 및 609) 가 제 2 배선층 (604) 을 따른 길이 방향으로 형성되어 있는 점에서 제 1 실시예와 다르다. 개구부 (608) 과 (609) 사이의 간격 L2 는 50 ㎛ 이하인 것이 바람직하며, 상기 간격은 상술된 백플로우 효과을 얻기 위해 요구된다. 제 2 배선층 (604) 은 질화티타늄 등의 배리어 금속층 (605) 과 알루미늄 합금 (606) 을 적층하여 형성된다.
제 3 실시예의 백플로우 효과를 도 6(c)를 참조하여 설명한다. 제 1 배선층 (102) 이 저전위측에 접속되고 제 2 배선층 (604) 이 고전위측에 접속된 경우, 전자들이 제 1 배선층 (102) 으로부터 매입층 (107) 을 통해 제 2 배선층 (604) 으로 이동한다. 제 2 배선층 (604) 에서는, 전자들이, 개구부 (608 및 609) 의 존재 때문에, 부호 610 과 611 로 나타낸 바와 같이 개구부 (608 과 609) 에 의해 좁아진 부분을 통과한다. 제 2 배선층 (604) 에서 개구부 (608 과 609) 에 의해 좁아진 부분의 폭이 1 ㎛ 이하이므로, 알루미늄 원자들이 이들 좁아진 부분을 통과하 기 어렵다. 그러므로, 백플로우 현상이 매입층 (107) 과 개구부 (608) 사이, 및 개구부 (608) 과 (609) 사이에 일어난다. 그 결과, 제 2 배선층 전체의 일렉트로마이그레이션에 대한 내성이 향상된다.
본 실시예에서도, 제 2 실시예에 설명된 구조와 같이 배선의 폭을 가로질러복수의 개구부를 형성할 수 있다, 즉, 배선의 폭을 가로지르고 또한 배선을 따른 길이 방향으로 복수의 개구부를 형성할 수 있다.
제 4 실시예
도 7 은 본 발명의 제 4 실시예를 나타내는 도면으로, 도 7(a) 는 평면도이고 도 7(b) 는 도 7(a) 의 A-A' 라인을 따른 단면도이다. 도 7 에서 제 1 실시예와 동일한 구성은 동일 부호로 나타내고 상세한 설명은 생략한다.
제 4 실시예는 슬릿 형상의 개구부 (708) 가 제 2 배선층 (704) 을 따른 길이방향으로 형성되어 있다는 점에서 제 1 실시예와 다르다. 제 2 배선층 (704) 은 질화티타늄 등의 배리어 금속층 (705) 과 알루미늄 (706) 을 적층하여 형성된다.
본 실시예에서는, 매입층 (107) 과 개구부 (708) 의 단부 사이의 간격 L 이 50 ㎛ 이하이고 제 2 배선층 (704) 에서 슬릿 형상 개구부 (708) 에 의해 분할된 영역 각각의 폭이 1 ㎛ 이하인 것이 바람직하다. 배선을 따른 길이방향으로 개구부 (708) 의 길이는 개구부 (708) 가 형성되어 있는 배선의 길이에 따라 적절하게 설정될 수 있다.
본 실시예에 따르면, 도 7(c) 에 도시된 바와 같이, 제 1 배선층 (102) 이 저전위측에 접속되고 제 2 배선층 (704) 이 고전위측에 접속된 경우, 전자들은, 부호 710 과 711 로 나타낸 바와 같이, 제 1 배선층 (102) 으로부터 매입층 (107) 을통해 이동한다, 즉, 개구부 (708) 가 전자들의 이동 경로에 형성되어 있기 때문에, 전자들은 개구부를 회피하여 이동한다.
그러므로, 배선이 분할된 각각의 폭을 1 ㎛ 이하, 즉, 알루미늄의 그레인 사이즈 보다 좁게 함으로써 알루미늄 원자들의 이동을 억제할 수 있다.
매입층의 단부로부터 50 ㎛ 이내의 거리 L 에 개구부 (708) 를 형성함으로써 백플로우 효과가 얻어지고 일렉트로마이그레이션에 대한 내성이 향상된다.
또한, 질화티타늄 등의 배리어 금속층 (805) 과 알루미늄 합금 (806) 이 적층된 제 2 배선층의 폭이 넓은 경우는, 도 8 에 도시된 바와 같이, 복수의 슬릿 형상 개구부 (808) 를 형성할 수 있다. 이 경우, 개구부에 의해 분할되는 영역의 폭 d 와 w 를 1 ㎛ 이하로 하고 매입층 (107) 의 단부로부터 개구부의 단부까지의 간격 L 을 50 ㎛ 이하로 하는 것이 바람직하다.
예를 들어, 슬릿 형상 개구부 (808) 의 폭은 1 ㎛ 이고 폭 d 와 w 각각은 1 ㎛ 이다.
제 4 실시예에서는, 개구부가 제 2 배선층을 관통하도록 형성되어 있지만, 상기 개구부는 제 2 배선층을 이루는 알루미늄 합근의 깊이 방향으로 거의 중간까지만 제거된 그루브로 형성될 수도 있다.
본 발명에 따르면, 알루미늄 합금으로 이루어지는 배선에 있어서, 상기 알루 미늄 합금으로 이루어지는 배선의 폭을 실질적으로 좁게 하는 개구부를 형성하고 있기 때문에, 일렉트로마이그레이션에 의한 배선의 불량을 저감하고, 배선 수명을 연장할 수 있다.
Claims (18)
- 제 1 배선; 및상기 제 1 배선과는 다른 층에 알루미늄 또는 알루미늄 합금으로 형성되며 알루미늄을 포함하지 않는 금속을 통해 상기 제 1 배선에 접속된 제 2 배선을 구비하며,상기 제 2 배선에 개구부가 형성되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 금속은 고융점 금속인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 2 배선의 일부가 상기 개구부에 의해 상기 제 2 배선을 형성하는 알루미늄의 그레인 사이즈보다 실질적으로 좁은 폭을 갖는 복수의 영역으로 분할되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 개구부의 단부로부터 상기 제 2 배선의 폭방향 단부까지의 거리가 1 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 금속으로부터 상기 개구부까지의 거리가 50 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 제 1 배선은 저전위측에 접속되고, 상기 제 2 배선은 고전위측에 접속되는 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,상기 개구부가 상기 제 2 배선의 길이 방향을 따라 슬릿 형상으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,복수의 개구부가 상기 제 2 배선의 폭방향으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 항에 있어서,복수의 개구부가 상기 제 2 배선의 길이방향으로 형성된 것을 특징으로 하는 반도체 장치.
- 제 9 항에 있어서,상기 복수의 개구부는 서로 50 ㎛ 이하의 간격을 두고 있는 것을 특징으로 하는 반도체 장치.
- 제 1 배선;상기 제 1 배선을 피복하는 절연막;상기 절연막에 형성된 개구부;상기 개구부에 매입되며 상기 제 1 배선에 접속되는 고융점 금속; 및상기 절연막 상에 형성되며 상기 고융점 금속과 접속되는 알루미늄 또는 알루미늄 합금으로 이루어지는 제 2 배선을 구비하며,상기 제 2 배선은, 상기 고융점 금속과 접속되는 부분으로부터 50 ㎛ 이하의 영역에 상기 제 2 배선의 그레인 사이즈 보다 좁은 부분을 갖는 것을 특징으로 하는 반도체 장치.
- 제 11 항에 있어서,상기 제 2 배선의 그레인 사이즈 보다 좁은 부분은 1 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제 12 항에 있어서,상기 제 2 배선에 개구부가 형성되고, 상기 2 배선이 상기 개구부에 의해 분할되고, 상기 제 2 배선의 각각의 분할된 부분의 폭은 실질적으로 1 ㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제 13 항에 있어서,50 ㎛ 이하의 간격을 갖는 복수의 개구부가 형성된 것을 특징으로 하는 반도체 장치.
- 제 1 배선; 및알루미늄과 다른 금속으로 이루어지는 도전층을 통해 상기 제 1 배선에 접속되는, 알루미늄 또는 알루미늄 합금으로 이루어지는 제 2 배선을 구비하며,상기 제 2 배선의 폭을 실질적으로 좁히는 개구부가 상기 제 2 배선에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,상기 제 1 배선은 저전위측에 접속되고, 상기 제 2 배선은 고전위측에 접속되는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,알루미늄과 다른 금속으로 이루어지는 상기 도전층은 고융점 금속으로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제 15 항에 있어서,상기 복수의 개구부는 서로 50 ㎛ 이하의 간격으로 형성되는 것을 특징으로 하는 반도체 장치.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11102602A JP2000294639A (ja) | 1999-04-09 | 1999-04-09 | 半導体装置 |
| JP99-102602 | 1999-04-09 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000071420A KR20000071420A (ko) | 2000-11-25 |
| KR100702367B1 true KR100702367B1 (ko) | 2007-04-02 |
Family
ID=14331794
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000011291A KR100702367B1 (ko) | 1999-04-09 | 2000-03-07 | 반도체 장치 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6346749B1 (ko) |
| EP (1) | EP1043773A1 (ko) |
| JP (1) | JP2000294639A (ko) |
| KR (1) | KR100702367B1 (ko) |
| TW (1) | TW442911B (ko) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6828223B2 (en) * | 2001-12-14 | 2004-12-07 | Taiwan Semiconductor Manufacturing Co. | Localized slots for stress relieve in copper |
| US20030122258A1 (en) * | 2001-12-28 | 2003-07-03 | Sudhakar Bobba | Current crowding reduction technique using slots |
| US6818996B2 (en) * | 2002-12-20 | 2004-11-16 | Lsi Logic Corporation | Multi-level redistribution layer traces for reducing current crowding in flipchip solder bumps |
| US20050082677A1 (en) * | 2003-10-15 | 2005-04-21 | Su-Chen Fan | Interconnect structure for integrated circuits |
| US7388279B2 (en) * | 2003-11-12 | 2008-06-17 | Interconnect Portfolio, Llc | Tapered dielectric and conductor structures and applications thereof |
| US7466021B2 (en) * | 2003-11-17 | 2008-12-16 | Interconnect Portfolio, Llp | Memory packages having stair step interconnection layers |
| US9318378B2 (en) * | 2004-08-21 | 2016-04-19 | Globalfoundries Singapore Pte. Ltd. | Slot designs in wide metal lines |
| EP2100176B1 (en) * | 2006-12-05 | 2019-09-04 | Wispry, Inc. | Substrates with slotted metals and related methods |
| JP2008205122A (ja) | 2007-02-19 | 2008-09-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8089160B2 (en) * | 2007-12-12 | 2012-01-03 | International Business Machines Corporation | IC interconnect for high current |
| US8432031B1 (en) * | 2009-12-22 | 2013-04-30 | Western Digital Technologies, Inc. | Semiconductor die including a current routing line having non-metallic slots |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274039A (ja) * | 1988-09-09 | 1990-03-14 | Texas Instr Japan Ltd | 電子回路装置 |
| EP0499063B1 (en) * | 1991-01-22 | 2005-09-28 | Nec Corporation | Resin sealed semiconductor integrated circuit comprising a wiring layer |
| JPH0669208A (ja) * | 1991-03-12 | 1994-03-11 | Oki Electric Ind Co Ltd | 半導体装置 |
| JP3004083B2 (ja) * | 1991-06-21 | 2000-01-31 | 沖電気工業株式会社 | 半導体装置及びその製造装置 |
| US5382831A (en) | 1992-12-14 | 1995-01-17 | Digital Equipment Corporation | Integrated circuit metal film interconnect having enhanced resistance to electromigration |
| US5461260A (en) | 1994-08-01 | 1995-10-24 | Motorola Inc. | Semiconductor device interconnect layout structure for reducing premature electromigration failure due to high localized current density |
| US5472911A (en) * | 1994-09-02 | 1995-12-05 | Motorola, Inc. | Method for controlling electromigration and electrically conductive interconnect structure therefor |
| US5612627A (en) * | 1994-12-01 | 1997-03-18 | Advanced Micro Devices, Inc. | Method for evaluating the effect of a barrier layer on electromigration for plug and non-plug interconnect systems |
| US5712510A (en) * | 1995-08-04 | 1998-01-27 | Advanced Micro Devices, Inc. | Reduced electromigration interconnection line |
| US5689139A (en) | 1995-09-11 | 1997-11-18 | Advanced Micro Devices, Inc. | Enhanced electromigration lifetime of metal interconnection lines |
| CN1474452A (zh) * | 1996-04-19 | 2004-02-11 | 松下电器产业株式会社 | 半导体器件 |
| KR100215847B1 (ko) * | 1996-05-16 | 1999-08-16 | 구본준 | 반도체 장치의 금속 배선 및 그의 형성 방법 |
| JP3347019B2 (ja) | 1997-06-10 | 2002-11-20 | 株式会社東芝 | 半導体装置 |
| JP3500308B2 (ja) * | 1997-08-13 | 2004-02-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 集積回路 |
-
1999
- 1999-04-09 JP JP11102602A patent/JP2000294639A/ja active Pending
- 1999-10-21 US US09/421,877 patent/US6346749B1/en not_active Expired - Fee Related
-
2000
- 2000-03-02 EP EP00104391A patent/EP1043773A1/en not_active Withdrawn
- 2000-03-02 TW TW089103700A patent/TW442911B/zh active
- 2000-03-07 KR KR1020000011291A patent/KR100702367B1/ko not_active IP Right Cessation
-
2001
- 2001-12-10 US US10/006,095 patent/US6677236B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP1043773A1 (en) | 2000-10-11 |
| US6677236B2 (en) | 2004-01-13 |
| TW442911B (en) | 2001-06-23 |
| JP2000294639A (ja) | 2000-10-20 |
| US20020041035A1 (en) | 2002-04-11 |
| US6346749B1 (en) | 2002-02-12 |
| KR20000071420A (ko) | 2000-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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