KR100667603B1 - 박막 트랜지스터 - Google Patents

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Abstract

본 발명은 박막 트랜지스터 집적 회로에 관한 것으로, TFT 장치들은 반전 구조들을 갖는 전계 효과 트랜지스터들이다. 트랜지스터들이 형성되기 전에 상호 접속 레벨들이 생성된다. 이 구조는 공정에서 부가된 유연성을 갖게 한다. 반전 구조는, 단결정 반도체 능동 재료로 디바이스 제조를 시작해야 하는 것에 의한 전통적인 반도체 전계 효과 장치 제조에서의 제약사항을 제거하게 한다. 반전 구조에서, 능동 재료, 바람직하게는 유기 반도체는 제조 시퀀스에서 마지막에 형성된다.
박막 트랜지스터, 반전 구조, 상호 접속, 전계 효과 트랜지스터

Description

박막 트랜지스터{Thin film transistors}
도 1 내지 도 17은 본 발명에 따른 반전 IC의 일 실시예를 산출하는데 유용한 공정 단계들의 개략도.
도 18은 반전 IC의 제 2 실시예의 개략도.
* 도면의 주요부분에 대한 부호의 설명 *
11 : IC 기판 12 : 제 1 레벨 금속
13 : 리소그래픽 마스크 14 : 금속 러너
15 : 제 1 레벨간 유전체 17 : 개구
본 발명은 박막 트랜지스터(TFT)들에 관한 것으로, 특히, 상호 접속을 용이하게 하기 위한 새로운 설계를 갖는 TFT 집적 회로들에 관한 것이다.
반도체 집적 회로(IC)들은 상업적인 전자장치에서 통용된다. 전자 논리용 IC들 및 메모리 장치들은 거의 항상 실리콘계 장치들이며, 포토닉(photonic) 응용용 IC들은 전형적으로 Ⅲ-Ⅴ 및 Ⅱ-Ⅵ계 장치들이다. MOS 및 바이폴라 트랜지스터들 모두는, 반도체 기판에 불순물 영역들을 형성하고 하부의 반도체 영역들과의 상호 작용 또는 접촉을 위하여 반도체의 표면 상에 폴리실리콘 또는 금속 전극들을 형성함으로써 제조된다. 평면(planar) 및 메사(mesa) 기판 구조들 모두가 이용된다. 이 장치들의 제조에 있어서, 반도체 기판의 중요한 성질, 및 기판층들 및 기판과의 전기적 콘택트들의 형성은, 제조 시퀀스가 반도체 기판을 처리하는 것으로 시작된다는 것을 규정한다. 이어서, 공정에 있어서, 소스들, 드레인들 및 게이트들의 어레이들 또는 이미터들, 베이스들 및 콜렉터들이 형성된 후에, 트랜지스터들의 어레이들을 형성하기 위하여 이들 소자들에 콘택트들이 만들어진다. 제조의 최종 단계는 트랜지스터들의 어레이들을 상호 접속시키는 것이다. 따라서, 전형적인 반도체 IC는 능동 반도체 기판으로 시작하여 많은 층들을 이용하여 만들어진다. 예를 들어, 전형적인 실리콘 MOS 트랜지스터의 제조에 있어서, 이 층들은 필드 산화물(field oxide), 게이트 유전체, 게이트 금속층, 제 1 레벨간 유전층, 제 1 레벨 금속 상호 접속층, 제 2 레벨간 유전층, 제 2 레벨 금속층, 및 절연 캐핑층을 포함할 수도 있다. 현재 반도체 IC 제조의 필수적인 시퀀스에 있어서, 금속 상호 접속층들은 마지막으로 형성된다. 이러한 시퀀스는 중요한 제조 단계들이 공정 초기에 수행되는 동안에는 유리하다. 이러한 요인은 제조 시퀀스 초기에 가장 높은 처리 고장 발생률을 발생시킴으로써 장치 비용을 감소시킨다.
그러나, 이 시퀀스에서의 심각한 결점은, 이들 초기의 중요한 단계들에 의해 형성된 소자들이 그 장치를 완성하기 위한 이후 단계들에서 사용되는 처리 조건들에 대해 취약하다는 것이다. 이것은 특히 반도체 기판, 기판의 불순물 영역들, 및 반도체 장치 소자들과 절연층 및 콘택트층간의 계면들에 대해 특히 그렇다. 장치의 이 부분들은 열에 특히 민감하다. 따라서, 예를 들어, 금속 상호 접속층들 및 레벨간 유전체들을 침착하기 위해 사용되는 기술들은 열처리에 대한 주의 깊은 제약사항들과 함께 발전되고 있다. 따라서, 규정 시간을 초과하여 전개되는 전형적인 IC 제조 공정은 이러한 공지된 열민감성으로 인해 심각하게 제한을 받는다.
IC 장치의 밀도가 증가함에 따라, 상호 접속 문제들이 더욱 두드러지고 있다. 개별 트랜지스터 설계가 현재 IC 기술을 지배하고 있지만, 미래의 IC 제조에서의 중요한 단계들이 금속화 및 상호 접속 동작들을 포함할 것이기 때문에 장치 밀도는 더욱 커지고 있다. 그러한 경우, 최소 비용의 공정들은, 제일 먼저 상호 접속들을 형성할 수 있는 것들이 될 것이다. 더욱이, 높은 트랜지스터 성능을 필요로 하지 않는 비교적 저가의 IC 기술들에서도, 상호 접속 기술 및 견고한 상호 접속 방법들은 중요한 설계 문제가 될 것이다.
최근, IC 기술들은 유기 반도체 트랜지스터들을 사용하는 것이 제안되고 있다. 이러한 회로들의 주된 매력은 예상되는 공정의 편의성 및 플렉시블(flexible) 기판과의 호환성에서 비롯된다. 이러한 이점들은, 스마트 카드, 전자 태그 및 디스플레이와 같은 응용들에 적합한 저가의 IC 기술로 바뀌는 것이 예상된다.
TFT 장치들은 F. Garnier et al., Science, Vol.265, pp.1684-1686; H. Koezuka et al., Applied Physics Letters, Vol.62(15), pp.1794-1796; H. Fuchigami et al., Applied Physics Letters, Vol.63(10), pp.1372-1374; G. Horowitz et al., J. Applied Physics, Vol.70(1), pp.469-475; 및 G. Horowitz et al., Synthetic Metals, Vol.42-43, pp.1127-1130에 기술되어 있다. 이들 참고문헌들에 기술된 장치들은 일찍이 개발된 비정질 실리콘 TFT 구조들과 대비하여 능동 재료들인 중합체(polymer)들 또는 저중합체(oligomer)들에 기반을 두고 있다. 장치들은 전형적인 전계 효과 트랜지스터(FET)들이다.
중합체 능동 장치들은 처리의 간결성 및 결과적인 저비용의 면에서 반도체 TFT들에 비해 중요한 이점들을 갖는다. 또한, 이 장치들은 상호 접속 기판들에 대해 널리 사용되고 있는 중합체 기판들과 호환성을 갖는다. 중합체 TFT들은 어느 정도 유연하고, 중합체 TFT IC들은 플렉시블 인쇄 회로 보드 위에 직접 탑재될 수 있다. 그것들은 또한 호환 가능한 열팽창 계수들을 가지므로, 땜납 접착, 도전성 에폭시 접착, 및 다른 상호 접속들은 반도체 IC/중합체 상호 접속 기판 조합들에 의한 것 보다 덜 변형된다. MIS FET 장치들이 광범위한 상업적인 응용들에 들어서고 있으며, p형 및 n형 유기 능동 재료들 모두를 이용하는 TFT 장치들 또한 공지되어 있다. 예를 들면, S. Miyauchi et al.의 미국특허 제5,315,129호와, Synthetic Metals, 41-43(1991), pp.1155-1158을 참조하면, n형 실리콘 위에 p형 폴리사이오핀(polythiophene)층을 포함하는 접합 FET를 기술하고 있다.
중합체계 TFT 장치들에서의 최근 발전은 1996년 5월 10일자 공개된 미국특허 제5,596,208호, 1997년 4월 29일자 공개된 미국특허 제5,625,199호 및 1996년 11월 12일자 공개된 미국특허 제5,574,291호에 기술되어 있으며, 그 모두가, 특히 유용한 재료들을 기술하고 있는 것으로서 본원에 참고 문헌으로 포함된다. 이들 특허들에 기술된 바와 같이, n형 및 p형 능동 중합체 재료들 모두의 발전에 의해, 상보형 IC들이, 특히 미국특허 제5,625,199호에 상세히 설명된 바와 같이, 쉽게 구현될 수 있다.
용어를 정의하기 위하여, 유기 반도체는, 다른 원소들과 조합하여 상당량의 탄소를 함유하거나 또는 탄소 원소의 동소체를 포함하고, 실온(20℃)에서 적어도 10-3㎠/V.s의 전하 캐리어 이동도를 나타내는 재료들의 범주를 규정하는 것이다. TFT들의 관심사인 유기 반도체들은 전형적으로 20℃에서 1 S/cm 이하의 도전율을 갖는다.
새로운 TFT 장치들이 비록 과거의 반도체 IC 기술로부터 현저한 이탈을 나타내더라도, 이 장치들의 구성들 및 총체적인 제조 방법은 실리콘 IC 제조를 위해 사용되는 것에 근접하게 뒤따른다. 예를 들어, 비록 이들 TFT 장치들에서의 기판이 실행도 또는 제조 수율의 관점에서 전통적인 IC 구조들에서 보다는 결정적인 소자이기는 하지만, 이들 IC 장치들은 트랜지스터 어레이로 능동 장치들을 형성한 다음, 상호 접속들을 형성함으로써 일관되게 제조된다.
본 발명자는, 능동 트랜지스터들을 형성하기 전에 상호 접속들이 형성되는 집적 회로 제조에 대한 근본적인 새로운 방법을 개발하였다. 이러한 시퀀스에 의해 발생되는 IC 장치들은 기판 옆에 매립된 상호 접속부들 및 최상부 위의 능동 소자들을 갖는 반전된 구조를 갖는다. 이러한 방법은 트랜지스터 제조 시퀀스의 분석, 및 유기 반도체 능동 재료들의 사용에 의해 전통적인 반도체 IC 제조에서 나타나는 결정적인 제약사항들을 제거하는 실현을 수반한다. 특히, 앞서 언급된 열적 문제들이 제거되어, 상호 접속 레벨들을 제조하기 위한 공정 조건들의 광범위한 선택을 가능하게 한다. 또한, 상호 접속 방법, 성능 및 수율이 새로운 저비용의 TFT 기술로 우세하게 된다면, 본 발명은 TFT IC 제조의 상호 접속 단계가 시퀀스에서 일찍 발생되도록 할 수 있어, 그에 따라 더욱 높은 수율과 더욱 낮은 비용을 가져올 수 있다.
도 1을 참조하면, IC 기판의 일부분이 11로 도시되어 있다. 간결하게 하기 위해 단일 반전 TFT가 설명될 것이지만, 그 단일 장치는 크게 집적된 장치들의 어레이를 나타낸다는 것을 이해해야 할 것이다. 또한, 도면에 도시된 외형들은 축척된 것이 아니다.
기판은 바람직하게는 유리 또는 중합체와 같은 절연 재료이다. 기판은 단단하거나 또는 유연할 수 있으며, 에폭시 또는 세라믹으로 된 표준 인쇄 회로 기판으로 구성될 수도 있다. 대안적으로, 기판은 그 위에 SiO2의 절연층이 성장되거나 침착되는 실리콘일 수도 있다. 제 1 레벨 금속은 12로 도시된다. 이 반전 구조에서, 이 레벨은 제 1 레벨로서 설명되는데, 이는 제일 먼저 형성되기 때문이지만, 본 기술분야의 당업자에 의해 인식될 수 있는 바와 같이, 이 레벨은 전통적인 구조에서의 제 2 레벨 금속화에 대응한다. 금속은 임의의 다양한 도전 재료들일 수도 있다. 표준 IC 기술에서의 일반적인 선택은 알루미늄이다. 그러나, 본원에 기술된 구조들의 특성으로 인해, 도전 재료의 선택은, 특히, 대개 중합체 잉크를 포함하는 금속 및 폴리아날린과 같은 도전성 중합체들 및 구리와 같은 비-종래적 선택들뿐만 아니라, 표준 재료들, 즉, 알루미늄, TiPdAu, TiPtAu, TaN, TiN 등을 포함한 일반적으로 고려되는 것보다 더욱 크게 보편화된 것으로부터 이루어질 수 있다. 중합체 도전체들의 사용은 유연성의 정도가 요망되는 응용에서 좋은 반응을 보일 수도 있다. 이 단계에서 전통적인 IC 공정에 대조적인 바와 같이, 공정 중 이 단계에서의 구조는 열적으로 민감한 성분들을 갖지 않기 때문에, 침착 기술들의 선택은 또한 더욱 넓어진다. 따라서, 이 침착 단계, 및 2 레벨 또는 멀티 레벨 금속화 상호 접속부들을 형성하기 위해 사용되는 후속 침착 및 에칭 단계들은, 편리성 및 효율적인 가격이 있다면 중요한 기판의 가열을 포함할 수도 있다. 따라서, 금속층이 사라지거나 또는 스퍼터링될 수 있다. 금속층의 두께는 광범위하게 변화될 수 있지만, 통상적으로는 0.05 내지 2㎛의 범위 내에 있게 된다.
도 2에 도시된 다음 단계는 통상의 포토리소그래픽 마스크인 리소그래픽 마스크(13)를 사용하여 제 1 레벨 금속화를 패터닝하는 것이지만, 전자빔 또는 x-선 리소그래피를 이용하여 형성될 수도 있다. 아래에 기술되는 다른 마스킹 단계들도 역시 이들 대안의 리소그래피 기술들을 이용할 수도 있다. 이어서, 제 1 금속층은 도 3에 도시하는 바와 같이 금속 러너들(metal runners)(14)의 패턴을 생성하기 위해 표준 에칭(예를 들어, 플라즈마 또는 RIE 에칭)에 의해 패터닝된다.
이용 가능한 도전 재료들의 광범위한 선택에 의해, 상호 접속 밀도가 크지 않은 응용들에서 스크린 인쇄, 스탠실, 잉크젯 인쇄 또는 유사한 기술을 이용하여 직접적으로 회로를 인쇄하는 것이 이용될 수도 있다.
도 4를 참조하면, 제 1 레벨간 유전체(15)는 도시된 바와 같이 제 1 레벨 금속 패턴 상에 형성된다. 본 발명에 따른 구조들에서의 레벨간 유전체들은, 예를 들어, 스핀 온 글래스(SOG, spin on glass), 또는 CVD에 의해 침착되는 Si3N4 또는 SiO2와 같은 다양한 절연 재료들로 이루어질 수도 있다. 본원에서 기술되는 TFT 구조들에 있어서, 공정의 단순성 및 비용의 관점 모두에서 효율적일 수 있는 중합체 재료들을 이용하는 것은 변형에 견딜 수 있는, 즉, 다소 유연한 IC 구조들을 생산하기에 바람직한 것으로 기대된다. 따라서, 그러한 응용들의 경우, 폴리이미드 또는 유사한 유기 중합체 절연 재료 절연체들을 이용하는 것이 추천된다. 적합한 재료는 명칭 RN-812로 닛산 화학 회사(Nissan Chemical Company)가 공급하는 폴리이미드이다. 이 재료는 0.1 내지 1㎛ 두께를 갖는 층들에서 쉽게 생성될 수 있으며, 이 두께는 바람직한 절연 특성들을 갖는다. 유기 절연체들에 대한 응용 기술은 통상 스핀 코 또는 용액 캐스팅이다. 일부 무기 절연체들, 특히, 스핀 온 글래스는 또한 편리한 응용의 특성을 공유한다. 일부 응용에서, 미세 패턴 치수들이 요구되지 않는 경우에, 유전체층은 레벨간 윈도우들을 이미 포함하는 패터닝된 층으로서 적용될 수도 있다.
다음에, 도 5에 도시되는 바와 같이, 패터닝된 마스크(16)가 필요하다면 레벨간 유전체는 마스크되며, 레지스트 내의 개구(17)에 의해 노출되는 유전체층(15)의 일부분은 제 1 및 제 2 레벨들을 상호 접속하기 위하여 윈도우를 형성하도록 에칭된다. 마스크 개구는 제 1 레벨 상호 접속 패턴에서 금속 러너(14)에 정렬된다. 간결성을 위해 단일 레벨간 상호 접속이 도시되지만, 통상의 IC는 다수의 그러한 레벨간 상호 접속들을 가진다. 이들 레벨간 상호 접속들은 표준이며, 레벨간 윈도우들을 형성하기 위한 기술들은 공지되어 있다. 예를 들어, 유전체층이 SiO2라면, 윈도우들은 플라즈마 에칭 또는 RIE에 의해 형성될 수도 있다. 결과적인 구조는 유전체층(15)에 형성된 레벨간 윈도우(18)를 가지며, 도 6에 도시되어 있다.
제 2 레벨 금속(19)은 도 7에 도시된 바와 같이 제 1 레벨간 유전체(15) 위에 침착된다. 제 2 레벨 금속은 제 1 레벨 금속과 같거나 또는 다를 수도 있다. 제 2 레벨 금속은 도 8 및 도 9에 도시되는 바와 같이 마스크(21)를 이용하여 제 1 레벨과 유사한 방식으로 패터닝된다. 제 2 레벨 금속화 상호 접속들에서의 러너들(22) 중 하나는 제 1 레벨 금속화(14)에 의해 도시되는 바와 같이 레벨간 윈도우(18)에 위치된다.
다음 단계는 도 10에 도시된 바와 같이 제 2 레벨간 유전체(23)를 형성하는 것이다. 이 층은 층(15)과 유사한 방식으로 형성될 수도 있으며, 레벨간 유전체(23)에는 또한 다음에 형성될 게이트 레벨과 제 2 레벨 사이의 레벨간 상호 접속들에 대한 스루 홀들 또는 윈도우들(도시되지 않음)이 제공한다.
통상적으로 전통적 구조에서 제 1 레벨 금속인 폴리실리콘의 게이트 레벨 금속은 본 발명의 시퀀스에서 늦게 형성되며, 광범위한 다양한 금속들로 이루어질 수도 있다. 게이트 레벨 금속이 종래의 주입 구동 단계들을 견디기 위해 상대적으로 내화성이 있어야 한다는 일반적인 요건은 본 발명의 공정에서 제거되며, 따라서, 게이트 재료는 많은 재료들 중에서 선택될 수 있고, 심지어는 알루미늄 또는 구리까지도 선택될 수 있다. 그러나, 본 기술은 SiO2에 의해 절연된 실리콘 게이트들에 대해 넓은 경험을 갖는다. TaN 또는 TiN으로 절연된 탄탈 게이트들 역시 사용하기 좋다. 도 11에 도시되는 바와 같이 게이트 금속층(24)은 제 2 레벨간 유전체층(22) 위에, 게이트들을 제 1 레벨 금속에 상호 접속하는 윈도우들(도시되지 않음)에 침착된다. 다음에, 게이트 금속층은 게이트 구조들(25)을 형성하기 위해 종래의 리소그래피에 의해 패터닝된다. 도전 중합체들도 역시 게이트 금속용으로 적합하며, 특히, 본원에 기술된 구조들에서는 다른 원소들과 호환이 가능하다.
다음에, 게이트 유전체(26)가 도 13에 도시된 바와 같이 구조 위에 형성된다. 게이트 유전체는 상기 나타낸 바와 같이 종래의 산화물 또는 질화물로 이루어질 수도 있거나, 또는 스핀-온 기술들에 의해 적절하게 형성될 수 있는 폴리이미드와 같은 유기 절연체 또는 SOG일 수도 있다. 본원에서 성공적으로 사용된 그러한 재료의 예는, 명칭 SE-1180으로 닛산 화학 회사가 공급하는 프리-이미드된(pre-imidized) 폴리이미드이다. 이 재료는 4000RPM으로 스핀되고 2 시간 동안 120℃에서 경화되어, 70㎚의 두께로 코팅된다. 바람직하게는, 게이트 재료는 폴리실리콘일 수도 있고, 폴리실리콘 위의 표면층으로서 성장된 게이트 유전체의 경우 게이트 유전체층(26)은 도 11에 도시되어 있는 바와 같이 제 2 레벨간 유전체 전체를 덮지는 않는다.
다음에, 소스/드레인 콘택트층(27)이 도 14에 도시된 구조 위에 침착되고, 그 다음 도 16에 도시된 소스 전극(29) 및 드레인 전극(30)을 규정하기 위하여 도 15에 도시된 종래의 리소그래픽 마스크(28)를 사용하여 패터닝된다. 대안적으로, 소스 및 드레인은 공지된 부가적인 기술을 이용하여 형성될 수 있다. 소스 및 드레인 전극 재료들은 폴리실리콘이거나 또는 임의의 다수의 금속 도전체들일 수도 있고, 또는 폴리아닐린과 같은 유기 도전체들일 수도 있다. 디스플레이 응용들의 경우, 전극들은 인듐 주석 산화물일 수도 있다. 본 발명의 결과가 된 작업에서, 소스 및 드레인 전극들은 금이었다.
종래의 FET 공정의 제 1 단계인 본 발명의 공정에서의 최종 필수 단계가 도 17에 도시되며, 이는 전계 효과가 실현되는 능동 반도체 본체(31)의 형성이며, 그 FET 채널은 소스(29) 및 드레인(30) 사이에서 확장된다. 본 발명에서, 능동 재료는 바람직하게 유기 반도체이지만, 비정질 실리콘, 폴리실리콘, CdSe, TiO2, ZnO, Cu2S와 같은 무기 TFT 재료일 수도 있다. 무기 재료를 사용하는 일례로서, 도핑되지 않은 α-Si가 플라즈마-증가 화학 증착(PE-CVD) 또는 RF 스퍼터링에 의해 침착될 수 있다.
현재 광범위한 종류의 유기 반도체들이 TFT 장치들용으로 개발되고 있다.
이들 중에는 다음과 같은 것들이 있다.
ⅰ. 페릴렌 테트라카르복실 다이안하이드라이드(PTCDA, perylene tetracarboxylic dianhydride), PTCDA의 이미드 유도체;
ⅱ. 나프탈렌 테트라카르복실 다이안하이드라이드(NTCDA, napthalene tetracarboxylic dianhydride);
ⅲ. 플루오르네이티드 구리 탈로시아닌(fluorinated copper pthalocyanine);
ⅳ. α-섹시사이오핀(α-sexithiophene);
ⅴ. 중합체 매트릭스들 내의 p,p'-다이아미노비스페닐(p,p'-diaminobisphenyls in polymer matrices);
ⅵ. 테트라신 또는 펜타신, 또는 그 종단 치환 유도체(tetracene or pentacene, or end substituted derivatives thereof);
ⅶ. 2-카본 및 5-카본을 통해 연결되며, ≥4 및 ≤8의 저중합체 등급을 갖는 사이오핀의 저중합체(oligomers of thiophene);
ⅷ. 2-카본 및 5-카본을 통해 연결되며, 말단 그룹으로서의 사이오핀 및 3-6 사이오핀 링들을 갖는 사이에닐렌 및 비닐렌의 다른 여-저중합체(co-oligomers);
ⅸ. 벤조[1,2-b:4,5-b'] 다이사이오핀의 선형 이량체들(dimers) 및 삼량체들(trimers);
ⅹ. 종단 사이오핀의 4-카본 또는 5-카본 상에 치환분(예컨대, 1-20 카본을 갖는 알킬 치환분)을 갖는 ⅴ, ⅵ 및 ⅶ의 저중합체들;
xi. a-헥사사이에넬(a-hexathienelene);
xii. 레지오레귤러 폴리(사이오핀)들.
p형 및 n형 재료들 모두는 상기 리스트에 포함되며, 상보형 IC들에 대한 필요에 따라 조합될 수 있다.
상술한 단계들의 시퀀스에 의해 기술되며 생성된 TFT 구조는 본 발명이 적용될 수 있는 TFT의 한 형태에 불과하다. 대안적인 형태가 도 18에 도시되어 있다. 이 장치는 p-n 접합을 함께 형성하는 n형(또는 p형) 층(41) 및 n형(또는 p형) 층(42)을 갖는 J-FET의 수정된 형태이다. 게이트(43)는 소스(45)와 드레인(46) 사이의 채널의 핀치 오프(pinch-off)를 제어한다. 제 1 레벨 금속은 47로 도시되며, 제 2 레벨 금속(48)은 본질적으로 도 17의 FET와 관련하여 기술된 것과 동일하다.
전술한 바와 같이, 간결성을 위해서, 게이트 레벨 또는 소스 및 드레인 전극 레벨 및 상호 접속 레벨들 사이의 상호접속들의 상호 접속 레벨들은 도시되어 있지 않지만 표준이다. 예를 들면, 도 18의 제 1 레벨 금속 러너(47)와 게이트(43) 사이의 상호 접속은, 층(42)을 통하여, 그리고 존재한다면 캐핑 절연층을 통하여 윈도우를 거쳐 이루어진다. 게이트(43)와의 콘택트는 (도면의 평면에 대해 수직인 차원의) 층(43)의 연장을 통해, 또는 캐핑 절연층의 개구를 통해 직접적으로 만들어질 수도 있다. 도 17의 장치의 경우에, 게이트들 및 제 2 레벨 금속 러너들(또는 단일 금속화 레벨 IC에서의 제 1 레벨 러너) 사이의 레벨간 상호 접속들은 제 2 레벨간 유전체에서 윈도우를 통해 이루어질 수 있다.
도 17 및 도 18에 도시된 장치들은 전계 효과 트랜지스터들의 일반적인 범주를 나타내며, 어떠한 형태의 FET 장치에도 적용될 수 있는 본 발명의 원리를 설명한다. 즉, 상호 접속 레벨들이 먼저 형성되고 트랜지스터가 최종적으로 형성된다.
전술한 바와 같이, 도면들에서의 외형들은 반드시 축척될 필요는 없다. 능동 장치들, 즉, TFT들의 치수는 미세 라인 기술을 이용하여 매우 작게 이루어질 수 있다. 특히, 소스-드레인 간격은 5㎚ 이하일 수 있다. 이 작은 치수들에서, 단일 중합체 체인, 또는 약간의 유기 분자들이 소스-드레인 거리를 채운다. 그러한 IC 기술에 의해, 극히 높은 집적 밀도를 달성하는 것이 가능하다. 유기/중합체 반도체들의 분자 성질은 그러한 트랜지스터들의 크기를 그러한 작은 치수로 작아지게 할 수 있고, 또한 개별 트랜지스터들 사이에서 효과적인 분리를 가능하게 한다. 일부 상호 접속들, 예를 들어, 레벨 2 금속 상에서의 파워 및 접지의 상호 접속들은 도면에 나타낸 것보다 훨씬 클 수도 있다.
도 1 내지 도 17에 관련하여 기술되고 상기 주어진 예는 2레벨의 상호 접속을 갖는 장치에 관한 것이다. 본 발명은 하나 또는 심지어는 3개 레벨의 상호 접속을 갖는 IC들에도 동등하게 적용될 수 있다. 본 발명의 일반적인 특징은 상호 접속 레벨 상에 전계 효과 트랜지스터를 형성하기 전에 적어도 하나의 상호 접속 레벨을 형성하는 것에 의해, 트랜지스터들의 적어도 몇몇 소스들 또는 드레인들 또는 게이트들은 상호 접속 레벨을 통해 상호 접속된다.
이 기술분야에 숙련된 자들은 본 발명의 다양한 부가적인 수정들을 생각할 수 있을 것이다. 기본적으로 본 발명의 원리들에 기초하는 본 명세서의 특정 개시들로부터의 모든 변형들 및 진보된 기술에 의한 그 등가물들은 상술되고 청구범위에 기재된 본 발명의 범위 내에 포함되는 것으로 고려된다.

Claims (12)

  1. 집적 회로(IC) 장치에 있어서:
    a. 절연 재료를 포함하는 상부 표면을 갖는 기판,
    b. 상기 기판 상의 적어도 하나의 도전성 상호 접속 회로,
    c. 상기 적어도 하나의 상호 접속 회로를 덮는 절연층, 및
    d. 상기 절연층 상에 형성된 복수의 전계 효과 트랜지스터들로서, ⅰ) 상기 절연층 상에서 이격되어 위치되는 소스 및 드레인 전극들, ⅱ) 상기 소스 및 드레인 전극들 사이에 있고, p형 유기 반도체의 층 및 n형 유기 반도체의 층을 포함하여 상기 p형 층과 n형 층 사이에 p-n 접합을 형성하는 반도체 본체, ⅲ) 상기 반도체 본체 상에 형성되는 게이트 유전층, 및 ⅳ) 상기 게이트 유전층 상에 형성되는 게이트 전극을 포함하는, 상기 복수의 전계 효과 트랜지스터들을 포함하고,
    상기 소스들, 드레인들 및 게이트들 중 적어도 일부는 상기 상호 접속 회로에 의해 상호 접속되는, 집적 회로 장치.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 절연층은 유기 중합체인, 집적 회로 장치.
  6. 제 5 항에 있어서,
    상기 도전성 회로는 유기 중합체를 포함하는, 집적 회로 장치.
  7. 제 1 항에 있어서,
    상기 소스 및 상기 드레인 전극들은 5㎚ 미만의 거리만큼 떨어져 있는, 집적 회로 장치.
  8. 집적 회로의 제조 방법에 있어서:
    a. 절연 기판 상에 전기적 도전층을 형성하는 단계,
    b. 상호 접속 회로를 형성하기 위해 상기 전기적 도전층을 리소그래피적으로 패터닝하는 단계,
    c. 상기 상호 접속 회로 상에 절연층을 침착하는 단계,
    d. 상기 절연층의 다른 부분들을 노출시킨 상태에서, 그 제 1 부분을 마스킹하는 단계,
    e. 상기 상호 접속 회로의 부분들과 정렬되는 복수의 개구들을 형성하기 위해 상기 절연층의 노출된 부분들을 에칭하는 단계,
    f. 상기 절연층 상에 복수의 전계 효과 트랜지스터들을 형성하는 단계로서, ⅰ) 상기 절연층 상에 이격되어 위치되는 소스 및 드레인 전극들을 형성하는 단계, ⅱ) p형 유기 반도체의 층 및 n형 유기 반도체의 층을 형성하여 상기 p형 층과 n형 층 사이에 p-n 접합을 제공함으로써 상기 소스 및 드레인 전극들 사이에 반도체 본체를 형성하는 단계, ⅲ) 상기 반도체 본체 상에 게이트 유전층을 형성하는 단계, 및 ⅵ) 상기 게이트 유전층 상에 게이트 전극을 형성하는 단계를 포함하는, 상기 복수의 전계 효과 트랜지스터들을 형성하는 단계, 및
    g. 상기 복수의 전계 효과 트랜지스터들을 상기 상호 접속 회로에 상호 접속하는 단계를 포함하는, 집적 회로 제조 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 유기 반도체는,
    ⅰ. 페릴렌 테트라카르복실 다이안하이드라이드(PTCDA, perylene tetracarboxylic dianhydride), PTCDA의 이미드 유도체;
    ⅱ. 나프탈렌 테트라카르복실 다이안하이드라이드(NTCDA, napthalene tetracarboxylic dianhydride);
    ⅲ. 플루오르화 구리 탈로시아닌(fluorinated copper pthalocyanine);
    ⅳ. α-섹시사이오핀(α-sexithiophene);
    ⅴ. 중합체 매트릭스들 내의 p,p'-다이아미노비스페닐(p,p'-diaminobisphenyls in polymer matrices);
    ⅵ. 테트라신 또는 펜타신, 또는 그 종단 치환 유도체들(tetracene or pentacene, or end substituted derivatives thereof);
    ⅶ. 2-카본 및 5-카본을 통해 연결되며, ≥4 및 ≤8의 저중합체 등급을 갖는 사이오핀의 저중합체들;
    ⅷ. 2-카본 및 5-카본을 통해 연결되며, 말단 그룹들로서의 사이오핀들 및 3-6 사이오핀 링들을 갖는 사이에닐렌 및 비닐렌의 다른 여-저중합체들(co-oligomers);
    ⅸ. 벤조[1,2-b:4,5-b'] 다이사이오핀의 선형 이량체들(dimers) 및 삼량체들(trimers);
    ⅹ. 종단 사이오핀들의 4-카본 또는 5-카본 상에 치환분들(예를 들어, 1-20 카본들을 갖는 알킬 치환분들)을 갖는 ⅴ, ⅵ 및 ⅶ의 저중합체들;
    xi. a-헥사사이에넬(a-hexathienelene);
    xii. 레지오레귤러 폴리(사이오핀)들(regioregular poly(thiophene)s)로 본질적으로 구성한 그룹으로부터 선택된 재료인, 집적 회로 제조 방법.
  11. 제 10 항에 있어서,
    상기 절연층은 유기 중합체를 포함하는, 집적 회로 제조 방법.
  12. 제 11 항에 있어서,
    상기 상호 접속 회로는 유기 중합체를 포함하는, 집적 회로 제조 방법.
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