KR100648433B1 - 인화붕소계 반도체 발광소자, 그 제조방법 및 발광다이오드 - Google Patents

인화붕소계 반도체 발광소자, 그 제조방법 및 발광다이오드 Download PDF

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쇼와 덴코 가부시키가이샤
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Abstract

도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 구비하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 오믹전극이 형성되어 이루어진 인화붕소계 반도체 발광소자로서, p형 상부 클래딩층이, 상기 n형 발광층과의 중간에 형성된, 인화붕소계 반도체로 이루어진 비정질층을 개재해서 형성되어져 있는 것을 특징으로 한다. 이 인화붕소계 반도체 발광소자는, 순방향전압 혹은 한계치가 낮고, 내역방향전압에 뛰어나다.

Description

인화붕소계 반도체 발광소자, 그 제조방법 및 발광 다이오드{BORON PHOSPHIDE SEMICONDUCTOR LIGHT-EMITTING DEVICE, METHOD FOR MANUFACTURING SAME, AND LIGHT-EMITTING DIODE}
본 발명은, 인화붕소계 반도체 발광소자 및 그 제조방법에 관한 것이다. 보다 상세하게는, 본 발명은, 순방향전압 혹은 한계값이 낮고, 내역방향전압이 우수하며, 발광강도가 높고, 장기통전에 의한 발광강도의 저하도 적은 인화붕소계 반도체 발광소자에 관한 것이다. 또한, 본 발명은, 그 인화붕소계 반도체 발광소자의 제조방법 및 그 인화붕소계 반도체 발광소자로 이루어진 발광 다이오드에 관한 것이다.
종래부터, III족 질화물 반도체는, 발광 다이오드(영어 약칭 : LED) 혹은 레이저 다이오드(영어 약칭 : LD) 등의 질화물 반도체 소자를 구성하기 위해서 이용되고 있다. 예를 들면, 아카사키 이사미 편저, 「III족 질화물 반도체」, 1999년 12월 8일, 초판, (주) 바이후칸, 13장 및 14장(이하 「비특허문헌1」이라고 한다.) 참조. 결정 기판상에 적층된 III족 질화물 반도체층의 적층구조체로 제작되어 있는 종래의 일반적인 화합물 반도체 LED의 단면구조를 도 1에 예시한다. 실용화에 이르러 있는 III족 질화물 반도체 LED에 있어서, 기판(101)에는, 사파이어(α- Al2O3 단결정)나 탄화규소(화학식 : SiC) 단결정만 이용되고 있다. 기판(101)표면상에는, 발광층(103)으로의 발광 및 캐리어의 「제한」을 기하기 위한 하부 클래딩층(102)이 형성되어져 있다. 하부 클래딩층(102)은, 발광층(103)을 구성하는 재료보다 금지대가 넓은 III족 질화물 반도체, 예를 들면, n형 질화알루미늄·갈륨(화학식 : AlXGa1-XN : 0≤X≤1)으로 구성되는 것이 통례로 되어 있다. 예를 들면, 비특허문헌1 참조. 하부 클래딩층(102)상에는 발광층(103)이 적층된다. 발광층(103)은, 소정의 발광파장이 얻어지도록 구성원소의 조성비를 조정한 III족 질화물 반도체층으로 구성되어 있다. 예를 들면, 적절히 선택된 인듐(원소기호 : In)의 조성비를 가지는 n형 질화갈륨·인듐(화학식 : GaXIn1-XN : 0≤X≤1)이 일반적인 발광층(103)의 구성재료로 되어 있다. 예를 들면, 일본 특허공고 소55 - 3834호 공보 참조. 발광층(103)상에는, 「제한」작용을 발휘시키기 위한, 하부 클래딩층(102)과는 반대인 전도형의 III족 질화물 반도체로 이루어진 상부 클래딩층(106)이 형성되어져 있다.
발광 스펙트럼의 반값폭이 좁고, 단색성에 뛰어난 발광을 얻기 위해서, 발광층(103)을 양자우물구조로 하는 것은 이미 알려져 있다. 예를 들면, 일본 특허공개 2000 - 133884호 공보 참조. 양자우물구조에 있어서, 우물(well)층(103a)은 n형 GaXIn1-XN(0≤X≤1)으로 구성하는 것이 일반화되고 있다. 또한, 우물층(103a)내에 발광 및 캐리어를 「제한」하기 위해 우물층(103a)에 접합하여 형성되는 장벽(barrier)층(103b)은, 우물층(103a)보다 금지폭이 큰 III족 질화물 반도체로 구성 되어 있다. 예를 들면, AlXGa1-XN (0≤X≤1)으로 구성하는 것이 좋은 예이다. 일본 특허공개 2000 - 133884호 공보 참조. 발광층(103)을 구성하는 양자우물구조에는, 수량적으로 유일한 우물층(103a)을 포함하는 단일양자우물(영어 약칭 : SQW)구조가 있다. 또한, 우물층(103a)과 장벽층(103b)의 접합쌍을 주기적으로 반복해서 적층시킨 복수의 우물층(103a)을 구비한 다중양자우물(영어 약칭 : MQW)구조가 알려져 있다. 덧붙여서, 도 1에는, 발광층(103)은 우물층(103a)과 장벽층(103b)의 접합쌍을 3주기로 반복해서 적층하여 구성한 MQW 구조의 발광층(103)을 예시하고 있다.
상기와 같은 종래의 LED 용도의 적층구조체(11)는, 기판(101)측에 n형 전도층(구체적으로는, 하부 클래딩층(102))을, 표면측에 상부 클래딩층(106)을 이루는 p형 전도층을 형성하고 있는 배치상의 구성으로부터, p-사이드업형이라고 칭해지고 있다. III족 질화물 반도체 LED에 있어서 극히 일반적으로 되어 있는 p-사이드업형의 LED(10)는, p형 상부 클래딩층(106)의 표면에 직접 접촉시켜서 p형 오믹전극(107)을 형성하여 구성되어 있다. 접촉저항이 낮은 p형 오믹전극(107)을 형성하기 위해서는, p형 상부 클래딩층(106)을 도전성이 양호한 p형 전도층으로 구성할 필요가 있다. p형 상부 클래딩층(106)은 종래부터 마그네슘(원소기호 : Mg)을 첨가(doping)한 GaN층으로 구성하는 것이 일반적이다. 비특허문헌1 참조. 그러나, 기상성장수단에 의해 형성되는 Mg 첨가 GaN층은, 애즈 그로운(as-grown) 상태에서는 고저항이며, 이 때문에, p형 층으로 형성하기 위해 기상 성장후에 있어서, 열처리 혹은 진공중에서의 전자선 조사처리를 하게 하는 등의 번잡한 조작이 요구되어 있다. 예를 들면, 일본 특허공개 소53 - 20882호 공보, 및 아카사키 이사미 편저, 「III-V족 화합물 반도체」, 1994년 5월 20일, 초판, (주) 바이후칸, 13장 참조. 또한, 상부 클래딩층(106)의 표면에 형성된 금지대 폭이 작은 비화질화갈륨(화학식 : GaAsN) 혼정층(混晶層)을 형성하고, 동층에 접촉시켜서 오믹전극을 설치하는 기술도 개시되어 있다. 예를 들면, 일본 특허공개 평11 - 40890호 공보 참조.
또한, III-V족 화합물 반도체의 하나로서, 단량체의 인화붕소(화학식 : BP)가 알려져 있다. 피 폽퍼(P.POPPER) 저, "Boron Phosphide, a III-V Compound of Zinc-Blende Structure",(영국), 네이쳐(nature), 1957년 5월 25일, 4569호, p.1075 참조. 인화붕소는, 발광을 발생시키는 방사 재결합의 효율이 비교적 낮은 간접천이형 반도체이다. 케이 지가(K.Seeger)저, 야마모토 케이이치외 번역) 「물리학총서 61, 반도체의 물리학(하)」, 제 1쇄, (주)요시오카 쇼텐, 1991년 6월 25일, p.507 참조. 그 때문에, 종래부터 인화붕소 결정층은, 반도체 발광소자 혹은 수광소자의 활성층이 아니라, 다른 기능층으로서 이용되어 왔다. 예를 들면, n형 전도를 나타내는 인화붕소 결정층(n형 인화붕소 결정층)은, 헤테로 바이폴라 트랜지스터(HBT)의 n형 이미터(emitter)층이나, pn 접합형 규소(Si) 태양전지의 태양광을 투광시키기 위한 창(window)층 등으로서 이용되고 있다. 타카오 타케나카(Takao Takenaka)저, "Diffusion Layers Formed in Si Substrates during the Epitaxial Growth of BP and Application to Devices", (미국), 저널 오브 일렉트로케미컬 소사이어티(Journal of Electrochemical Society), 1978년 4월, 제 125권, 제 4호, p.633-637 참조.
III-V족 화합물 반도체의 일종인 단량체의 인화붕소(화학식 : BP)에서는, 마그네슘(Mg)의 도핑에 의해, p형 결정층이 얻어진다고 되어 있다. 예를 들면, 일본 특허공개 평2 - 288388호 공보 참조. 또한, p형 인화붕소 결정층을 이용해서 발광소자를 형성하는 때에는, p형 오믹전극은 금·아연(Au·Zn)합금으로 구성되어 있다. 예를 들면, 일본 특허공개 평10 - 242569호 공보 참조. 종래 기술에 의한 p형 인화붕소 결정층은, 예를 들면, 유기금속화학적 기상퇴적법(MOCVD) 수단에 의해, 850℃∼1150℃의 고온으로 형성되어 있다. 예를 들면, 일본 특허공개 평2 - 288388호 공보 참조. 한편으로, 상기와 같은 양자우물구조의 우물층을 이루는 n형 GaXIn1-XN (0≤X≤1)의 실용적인 기상성장 온도는 600℃∼850℃로 저온으로 되어 있다(예를 들면, 일본 특허공개 평6 - 260680호 공보 참조). 애초 박층인 우물층의 GaXIn1-XN (O≤X≤1)으로부터의 인듐(In)의 휘산을 억제하고, 목표로 하는 인듐 조성의 우물층을 안정되게 제공하기 위해서이다.
예를 들면, 순방향전압(Vf) 또는 한계치(Vth)전압의 저감된 발광소자를 얻기 위해서는, 낮은 접촉저항의 오믹전극을 형성하는 기술도 중요하다. p-사이드업형의 발광소자에 있어서는, 특히, p형 오믹전극을 어떻게 저저항의 p형 전도층에 접촉시켜 형성할지가 중요하게 되어 있다. 이것에는, 저저항의 p형 전도층으로 이루기 위해서 번잡한 조작을 필요로 하는 종래의 III족 질화물 반도체층에 대체하여, 상기의 마그네슘(Mg)을 첨가한 p형 인화붕소 반도체 결정층으로부터 p형 상부 클래딩층을 형성하는 수단도 하나의 방법으로 생각될 수 있다. 일례로서 예시하면, 박막층 을 적층시켜서 이루어진 양자우물구조의 발광층상에, 마그네슘(Mg)을 첨가해서 이루어진 p형 인화붕소 결정층을 상부 클래딩층으로서 형성하고, 또한, 상부 클래딩층에 접촉시켜서 p형 오믹전극을 형성하여 p-사이드업형 발광소자를 형성하는 방법이 있다.
그러나, 상기의 종래의 기술예에 보여지는 바와 같이, 양자우물구조의 발광층을 구성하는 우물층과 p형 인화붕소층에서는, 바람직한 기상성장 온도가 대폭 상이하여 있다. 이 때문에, 고온으로 p형 인화붕소층을 기상성장시킬 때에, 우물층을 이루는 인듐 함유 질화물 반도체층의 인듐 조성비에 변동을 유인하는 결과를 초래하고 있다. 인듐 조성비의 변동은, 일반적으로 인듐 조성비의 감소로서 나타나, 우물층내에 있어서의 양자준위를 불안정하게 변화시키는 요인이 되고 있다. 이것에 의해, 소망의 파장의 단색성에 뛰어난 발광을 발생시키는 인화붕소계 반도체 발광소자를 안정되게 얻는 것에 지장을 초래하고 있다. 또한, 장벽층, 예를 들면, GaN으로 이루어진 장벽층과 우물층 사이에서의 접합 장벽차가 작아지기 때문에, 빛 및 캐리어의 「제한」 효과가 충분히 발휘되지 않고, 따라서, 고강도의 발광을 발생시키는 인화붕소계 반도체 발광소자를 제공하는 것에 지장이 되고 있다.
그런데, 단량체 인화붕소로는, 전자에 비교해서 정공(hole)의 유효질량이 작기 때문에, n형보다 p형 전도층이 얻어지기 쉽다고 되어 있다. 일본 특허공개 평2 - 288388호 공보 참조. 이것과는 반대로, AlxGayInzN(0≤x, y, z≤1, x＋y＋z＝1) 등의 III족 질화물 반도체에서는, n형 전도층이 보다 손쉽게 형성되어, 저저항의 p 형 전도층을 as-grown 상태로 얻는 것이 곤란한 경향에 있다. 따라서, 예를 들면, n형 III족 질화물 반도체층상에, as-grown 상태로 저저항의 p형 전도층이 되는 인화붕소 결정층을 형성하면, 간편하게 pn 접합구조가 얻어진다고 생각된다.
그러나, 이하에 상술하는 바와 같이, 종래 기술에 있어서는, III족 질화물 반도체층 등의 하지상에, 저저항의 p형 인화붕소 결정층을 안정되게 형성하는 것이 곤란했다. p형의 전도를 나타내는 인화붕소 결정층(p형 인화붕소 결정층)의 형성 방법으로서는, 예를 들면, 디보란(분자식 : B2H6)과 포스핀(분자식 : PH3)을 원료로 하는 하이드라이드 기상성장(hydride VPE)법이 알려져 있다. 쇼오노 카쯔후사저,「반도체기술(상)」, 9쇄, (재)동경대학출판국, 1992년 6월 25일, p.76-77 참조. 하이드라이드법에서는, 기상성장영역에 공급하는 붕소원료에 대한 인 원료의 농도비율, 소위 V／III 비율을 저비율로 설정하면, p형 인화붕소 결정층이 형성된다고 되어 있다. 동상참조. 그러나, 이와 같은 기술에서는, V／III 비율을 저비율로 설정할 필요가 있기 때문에, 반도체의 성질을 나타내지 않는 고저항의 BnP(7≤n≤10)와 같은 붕소다량체가 생성되어져버려, 저저항의 p형 인화붕소 결정층을 안정되게 얻기 어려운 것으로 되고 있다. 동상참조.
이와 같이 종래 기술에 있어서는, 하지에 의하지 않고, 저저항의 p형 인화붕소 결정층을 안정되게 형성하는 것이 곤란한 경향에 있다. 또한, 종래 기술에 있어서는, p형 인화붕소 결정층을 형성하는 하지로서 이용되고 있었던 것은 주로 규소(Si, 실리콘)단결정이며(동상참조), 규소단결정 이외의 하지결정상, 예를 들면, n 형 III족 질화물 반도체층상에, 저저항의 p형 인화붕소 결정층을 안정되게 형성하는 기술은 전혀 보고되어 있지 않다.
III족 질화물 반도체의 박막층으로 구성되는 양자우물구조로 이루어지는 발광층상에, 형성이 용이한 p형 인화붕소 반도체층을 단순하게 형성한 결과, 전기적 특성 혹은 발광 특성이 양호하다고 하는 인화붕소계 반도체 발광소자가 안정되게 얻어지는 현상은 아니다. 이것은, 오로지 III족 질화물 반도체로 이루어진 양자우물구조의 n형 발광층과 p형 인화붕소 반도체층으로 이루어진 pn 접합구조의 형성에 있어서, 그것을 바람직하게 형성하는 기술이 명확하게 되어 있지 않기 때문이다. 특히, 양자우물구조를 구성하는 장벽층 및 우물층 모두, 수십 나노미터(단위 : ㎚) 혹은 수 ㎚정도의 층두께인 박막층이기 때문에, 이들 박막층의 열적 변질을 억제하면서, p형 인화붕소 반도체층을 상부 클래딩층으로서 접합시키는 기술이 요구되고 있다.
상기 과제를 해결하기 위해서, 본 발명은 다음 구성으로 이루어진다.
(1) 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 구비하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 전극이 형성되어 이루어진 인화붕소계 반도체 발광소자에 있어서, p형 상부 클래딩층이, 상기 n형 발광층과의 중간에 형성된 인화붕소계 반도체로 이루어진 비정질층을 개재해서 형성되어져 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
(2) 비정질층이, n형 발광층에 접하는 제 1의 비정질층과, 상기 제 1의 비정질층보다 높은 캐리어 농도의 p형 인화붕소계 반도체로 이루어져 p형 상부 클래딩층에 접하는 제 2의 비정질층을 포함하는 다층구조를 가지는 것을 특징으로 하는, 상기(1)에 기재된 인화붕소계 반도체 발광소자.
(3) 제 1의 비정질층이, n형 발광층보다 저온에서 성장된 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는, 상기(2)에 기재된 인화붕소계 반도체 발광소자.
(4) 제 1의 비정질층이, 층두께를 2㎚이상이고 50㎚이하로 하는, 언도프의 인화붕소로 구성되어 있는 것을 특징으로 하는, 상기(2) 또는 (3)에 기재된 인화붕소계 반도체 발광소자.
(5) 제 2의 비정질층이, 상기 제 1의 비정질층보다 고온에서 성장된 p형 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는, 상기(2)에 기재된 인화붕소계 반도체 발광소자.
(6) 제 2의 비정질층이, 실온에서의 억셉터 농도를 2×1019㎝-3이상, 4×1O20㎝-3이하로 하고, 실온에서의 캐리어 농도를 5×1O18㎝-3이상, 1×1O20㎝-3이하로 하며 또한 층두께를 2㎚이상이고 450㎚이하로 하는, 언도프로 비정질의 p형 인화붕소로 구성되어 있는 것을 특징으로 하는, 상기(2)에 기재된 인화붕소계 반도체 발광소자.
(7) p형 상부 클래딩층이, 전위밀도를, 상기 n형 발광층을 이루는 III족 질화물 반도체의 전위밀도이하로 하는 p형 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는, 상기(1)에 기재된 인화붕소계 반도체 발광소자.
(8) p형 상부 클래딩층이, 실온에서의 억셉터 농도를 2×1019㎝-3이상, 4×1O20㎝-3이하로 하고, 실온에서의 캐리어 농도를 5×1O18㎝-3이상, 1×1O20㎝-3이하로 하며 또한 실온에서의 저항율을 O.1Ω·㎝이하로 하는, 언도프로 다결정의 p형 인화붕소로 구성되어 있는 것을 특징으로 하는, 상기(1)에 기재된 인화붕소계 반도체 발광소자.
(9) p형 상부 클래딩층에 형성되는 p형 전극이, p형 상부 클래딩층을 이루는 p형 인화붕소계 반도체와 비오믹접촉성을 이루는 재료로 구성된, p형 상부 클래딩층의 표면에 접촉하는 바닥면 전극과, 상기 바닥면 전극에 전기적으로 접촉하고, 또한 p형 상부 클래딩층의 표면과도 접촉하도록 연장시킨, p형 인화붕소계 반도체에 오믹접촉하는 p형 오믹전극으로 구성되어 있는 것을 특징으로 하는, 상기(1)에 기재된 인화붕소계 반도체 발광소자.
(10) p형 오믹전극이, 상기 바닥면 전극이 형성되어 있지 않은 p형 상부 클래딩층의 표면상에 띠형상전극으로서 연장시켜 형성되어져 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(11) 바닥면 전극이, 금·주석(Au·Sn)합금 또는 금·규소(Au·Si)합금으로 구성되어 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(12) 바닥면 전극이, 티타늄(Ti)으로 구성되어 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(13) p형 오믹전극이, 금·베릴륨(Au·Be)합금 또는 금·아연(Au·Zn)합금으로 구성되어 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(14) p형 오믹전극이, 니켈(Ni) 또는 그 화합물로 구성되어 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(15) p형 오믹전극과 바닥면 전극의 중간에, 천이금속으로 이루어진 중간층이 형성되어져 있는 것을 특징으로 하는, 상기(9)에 기재된 인화붕소계 반도체 발광소자.
(16) 중간층이 몰리브덴(Mo) 또는 백금(Pt)으로 구성되어 있는 것을 특징으로 하는, 상기(15)에 기재된 인화붕소계 반도체 발광소자.
(17) 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 형성하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 오믹전극을 형성하는 인화붕소계 반도체 발광소자의 제조방법에 있어서, n형 발광층상에, 기상성장수단에 의해 형성한 인화붕소계 반도체로 이루어진 비정질층을 개재해서 p형 인화붕소계 반도체층으로 이루어진 p형 상부 클래딩층을 기상성장수단에 의해 형성하는 것을 특징으로 하는, 인화붕소계 반도체 발광소자의 제조방법.
(18) 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 형성하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 오믹전극을 형성하는 인화붕소계 반도체 발광소자의 제조방법에 있어서, n형 발광층상에, 기상성장수단에 의해 형성된 인화붕소계 반도체로 이루어진 제 1의 비정질층을 형성하고, 제 1의 비정질층에 접합해서 제 1의 비정질층보다 높은 캐리어 농도의 비정질의 p형 인화붕소계 반도체로 이루어진 제 2의 비정질층을 기상성장수단에 의해 형성하며, 제 2의 비정질층에 접합시켜서 p형 인화붕소계 반도체층으로 이루어진 p형 상부 클래딩층을 기상성장수단에 의해 형성하는 것을 특징으로 하는, 인화붕소계 반도체 발광소자의 제조방법.
(19) 제 1의 비정질층을, 기상성장영역에 공급하는 붕소원으로 하는 붕소함유 화합물과 인원으로 하는 인 함유 화합물의 농도비율(소위, V／III 비율)을 0.2이상이고 50이하로 하고, 250℃를 넘고, 750℃미만의 온도로 유지한 상기 n형 발광층상에 기상성장수단에 의해 형성하는 것을 특징으로 하는, 상기(l8)에 기재된 인화붕소계 반도체 발광소자의 제조방법.
(20) 제 2의 비정질층을, 1000℃이상이고 1200℃이하의 온도로 유지된 제 1의 비정질층상에, 제 1의 비정질층을 기상성장시킬 때의 V／III 비율을 초과하는 V／III 비율로 기상성장시키는 것을 특징으로 하는, 상기(18)에 기재된 인화붕소계 반도체 발광소자의 제조방법.
(21) p형 상부 클래딩층을, 750℃이상이고 1200℃이하의 온도로, V／III 비율을 600이상이고 2000이하로 해서 기상성장시키는 것을 특징으로 하는, 상기(17) 또는 (18)에 기재된 인화붕소계 반도체 발광소자의 제조방법.
(22) 제 1의 비정질층 및 제 2의 비정질층 및 p형 상부 클래딩층을, 모두, 인화붕소(BP)로 구성하는 것을 특징으로 하는 상기(18)에 기재된 인화붕소계 반도체 발광소자의 제조방법.
(23) 상기(1) 내지 (16)중 어느 한 항에 기재된 인화붕소계 반도체 발광소자로 이루어진 발광 다이오드.
도 1은, 종래의 LED의 단면구조를 나타내는 모식도이다.
도 2는, 실시예1에 기재된 LED의 단면구조를 나타내는 모식도이다.
도 3은, 실시예2에 기재된 LED의 단면구조를 나타내는 모식도이다.
도 4는, 도 3에 기재된 LED의 모식평면도이다.
도 5는, 실시예3에 기재된 LED의 단면구조를 나타내는 모식도이다.
도 6은, 도 5에 기재된 LED의 모식평면도이다.
본 발명에 따른 인화붕소계 반도체 발광소자를 제작하기 위한 적층구조체는, 규소(Si) 단결정(실리콘), 질화갈륨(GaN)이나 인화갈륨(GaP) 등의 III-V족 화합물 반도체 단결정, 사파이어(Al2O3 단결정) 등의 산화물 단결정을 기판으로서 형성한다. p-사이드업형의 적층구조체를 도전성의 단결정 기판상에 형성할 경우에는, n형 전도성의 기판을 사용하는 것이 바람직하다. 예를 들면, 인(P)첨가 n형 규소 단결정 기판을 이용할 수 있다.
단결정 기판의 표면상에는, n형 하부 클래딩층을 형성한다. n형 하부 클래딩층은, 예를 들면, 유기금속 화학적 기상퇴적(MOCVD)법 등의 기상성장수단에 의해 퇴적한다. p-사이드업형의 발광소자에 있어서는, 단결정 기판과 발광층의 중간에 배치하는 하부 클래딩층은 n형 전도를 나타내는, 실온에서의 저항율(＝비저항)을 1옴·센티미터(Ω·㎝)이하로 하는 저저항의 도전층으로 형성하는 것이 바람직하다. n형 하부 클래딩층은 n형 화합물 반도체로 이루어지고, 예를 들면, n형 질화갈륨 등의 III-V족 화합물 반도체로 구성된다. 특히, 저항율을 O.1Ω·㎝미만으로 하는 저저항의 n형 인화붕소는 n형 하부 클래딩층을 구성하는 것에 바람직하게 이용할 수 있다.
하부 클래딩층상에는, 발광층을 형성한다. 발광층은, n형 III족 질화물 반도체로 이루어진다. 발광층은, 기상성장수단을 이용해서 적층할 수 있다. 발광층은, 소정의 발광파장에 상응하는 금지대 폭을 가지는 반도체 재료로 구성된다. 예를 들면, 청색대역의 빛을 방사하는 발광층은, 직접천이형의 질화갈륨·인듐(조성식 GaXIn1-XN : 0＜X＜1)이나 질화 인화갈륨(조성식 GaNYP1-Y : O＜Y＜1) 등으로 구성할 수 있다. 인듐(In) 조성비(＝1－X) 또는 인(P) 조성비(＝1－Y)를 적절히 선택하면, 자외로부터 근자외대역 및 녹색대역의 발광을 발생시키는 발광층도 구성할 수 있다. 섬유아연석 결정형(Wurtzite)의 예를 들면, 질화갈륨계 혼정에서는, 가전자대의 밴드의 축퇴구조로 보아, p형보다 n형 전도층이 보다 간이하게 얻어진다. 따라서, n형 GaXIn1-XN(0≤X≤1) 등의 III족 질화물 반도체는 n형 발광층을 구성하기 위한 재료로서 활용할 수 있다.
발광층은, 바람직하게는, 우물층과 장벽층을 구비한 양자우물구조의 발광층이다. 양자우물구조로 하면, 발광 스펙트럼의 반값폭이 좁고, 단색성에 뛰어난 발광을 얻을 수 있다. 양자우물구조는, 수량적으로 유일한 우물층을 포함하는 단일양자우물(SQW)구조여도 좋고, 우물층과 장벽층의 접합쌍을 주기적으로 반복해서 적층 시킨 복수의 우물층을 구비한 다중양자우물(MQW)구조여도 좋다.
n형 발광층상에는, n형 하부 클래딩층과는 반대인 전도형의 p형 상부 클래딩층을 형성한다. p형 상부 클래딩층은, 상기의 가전자대 밴드 구조로부터 저저항의 p형 도전층을 간편하게 얻기 어려운 III족 질화물 반도체를 대신해서, p형 인화붕소계 반도체로 구성된다. 바람직하게는, 단량체의 인화붕소(BP)로 구성된다. 특히, 다결정의 인화붕소로 구성된다.
p형의 인화붕소계 반도체로 이루어진 상부 클래딩층을, 본 발명에서는, 발광층상의 인화붕소계 반도체로 이루어진 비정질층을 개재해서 형성하는 것으로 한다.
인화붕소계 반도체란, 붕소(원소기호 : B)와 인(원소기호 : P)을 함유하는 입방정 섬아연광 결정형의 III-V족 화합물 반도체이다. 예를 들면, BαAlβGaγIn1-α-β-γP1-δAsδ(0<α≤1, 0≤β<1, 0≤γ<1, 0<α+β+γ≤1, 0≤δ<1), 또한 예를 들면, BαAlβGaγIn1-α-β-γP1-δNδ(0<α≤1, 0≤β<1, O≤γ<1, 0<α+β+γ≤1, 0≤δ<1)이 있다. 보다 구체적으로는, 단량체의 인화붕소(BP), 인화붕소·갈륨·인듐(조성식 BαGaγIn1-α-γP : 0<α≤1, 0≤γ<1), 또한, 질화 인화붕소(조성식 BP1-δNδ : 0≤δく1)나 비화 인화붕소(조성식 BαP1-δAsδ) 등의 복수의 V족 원소를 함유하는 혼정이다. 특히, 단량체의 인화붕소(BP)는 인화붕소계 반도체 혼정의 기본적인 구성요소이며, 광금지대 폭의 BP를 기재로 하면, 금지대 폭이 넓은 인화붕소계 혼정를 형성할 수 있다.
인화붕소로 이루어진 비정질층은, 예를 들면, 삼염화붕소(분자식 : BCl3)나 삼염화인(분자식 : PCl3)을 출발원료로 하는 할로겐(halogen)법(「일본 결정성장 학회지」, Vol.24, No.2(1997), 150페이지 참조)에 따라 기상성장시켜진다. 또한, 보란(분자식 : BH3) 또는 디보란(분자식 : B2H6)과 포스핀(분자식 : PH3) 등을 원료로 하는 하이드라이드법(J.Crystal Growth, 24／25(1974), 193 ∼ 196페이지 참조), 및 분자선 에피택셜법(J.Solid State Chem., 133(1997), 269 ∼ 272페이지 참조)으로 기상성장시켜진다. 또한, 유기붕소 화합물과 인의 수소 화합물을 원료로 하는 유기금속 화학적 기상퇴적(MOCVD)법(Inst.Phys.Conf.Ser.,No.129(IOP Publishing Ltd.(UK, 1993), 157 ∼ 162페이지 참조)에 의해 기상성장시켜진다.
특히, MOCVD법은 트리에틸붕소(분자식 : (C2H5)3B) 등의 역분해성의 물질을 붕소원으로 하고 있기 때문에, 저온에서 비정질층을 기상성장시키는 것에 유리한 성장수단이 된다. 예를 들면, 트리에틸붕소／포스핀(분자식 : PH3)／수소(H2)반응계 상압(대략 대기압) 혹은 감압 MOCVD법에 의해, 250℃이상이고 1200℃이하로 해서 성장시킨다. 12OO℃를 초과하는 고온에서는, B13P2 등의 다량체의 인화붕소결정(J.Am.Ceramic Soc.,47(1)(1964), 44 ∼ 46페이지 참조)이 형성되기 쉬워져, 단량체의 인화붕소로 이루어진 비정질을 안정되게 형성할 수 없다. 750℃를 초과하는 고온에서는 붕소와 인을 함유하는 다결정층이 형성되기 쉬운 경향에 있지만, 이와 같은 고온영역의 성장에서는, 붕소원에 대하여 인원의 공급량, 소위, V／III 비율을 낮게 하면 비정질층을 형성할 수 있다. 예를 들면, 상기의 반응계를 이용하는 MOCVD법에 있어서, V／III 비율(＝(C2H5)3B／PH3 공급농도비율)을 0.2이상이고 50이하의 범위의 저비율로 하면, 비교적 고온영역에 있어서도 비정질층을 안정되게 형성할 수 있다.
인화붕소계 반도체로 이루어진 비정질층은, 발광층을 양자우물구조로 할 경우는, 발광층을 이루는 양자우물구조의 가장 표면측의 종단(최종단)의 우물층 또는 장벽층의 어느 층상에도 형성할 수 있지만, 최종단의 장벽층에 접합시켜서 형성하는 적층구성이 가장 바람직하다. 우물층에 접합시켜서 형성된 최종단의 장벽층은, 우물층의 피막층으로서, 비정질의 인화붕소계 반도체층의 기상성장시에 있어서의 예를 들면, 승화(昇華)에 의한 우물층의 소실을 억지하는 것에 효과적으로 작용한 다. 장벽층 또는 우물층을 이루는 III족 질화물 반도체층의 기상성장 온도이하의 저온에 있어서, 비정질의 인화붕소계 반도체층을 형성하는 방법은, 예를 들면, 인듐(In) 등의 응축에 의한 우물층의 열적 변성을 방지하는 효과를 가진다. 특히, 우물층의 경우보다 저온에서 기상성장시키는 것으로 하면, 우물층과 아울러 장벽층의 열적 변성을 보다 회피함에도 유효한 방법이 된다. 그러나, 장벽층 및 우물층보다 저온에서의 기상성장이 바람직하다고는 하나, 비정질의 인화붕소계 반도체층을 형성하기 위해서는 상기한 바와 같이 250℃미만의 저온은, 구성원소의 원료의 열분해의 효율이 낮으므로 바람직하지 않다.
또한, 비정질층의 층두께는, 예를 들면, 투과형 전자현미경(TEM)관찰에 의해 실측할 수 있고, 형성된 층이 비정질인가의 여부는, 전자선회절 혹은 X선회절의 회절상에 의해 판정할 수 있다. 비정질층의 전자선회절상은 할로(halo)인 것으로 된다. 또한, 비정질층을 구성하는 붕소와 인의 화학량론적인 조성 비율은, 예를 들면, 오제(Auger) 전자분광법 등에 근거하는 붕소원소와 인원소의 정량분석값으로부터 구해진다.
비정질층은, 단층구조여도 좋지만, 2층 또는 그 이상의 다층구조이여도 좋다. 다층구조의 경우, 이하, 발광층에 접하는 비정질층을 제 1의 비정질층, 상부 클래딩층에 접하는 비정질층을 제 2의 비정질층이라고 부른다.
발광층과 균일하게 밀착하는 제 1의 비정질층을 형성하기 위해서는, V／III비율을 상기의 범위내에 있어서 비교적 고비율로 설정하는 것이 적합하다. 예를 들면, V／III 비율을 45로 해서 형성한다. V／III 비율을 비교적 고비율로 해서 형성 된 비정질의 인화붕소층은 캐리어(정공) 농도를 5×1O17㎝-3이하로 하는 저항이 높은 층이 된다. 바꾸어 말하면, 발광층과의 밀착성에 우수한 제 1의 비정질층은, 화학량론적인 조성으로 붕소와 인을 함유하는 고저항층으로 바람직하게 구성할 수 있다.
제 1의 비정질층은, 제 2의 비정질층에 대해서 「흡착 사이트」를 제공하고, 균일한 기상성장을 촉진시키는 작용을 가진다. 제 2의 비정질층의 균일한 기상성장을 촉진하기 위해서는, 제 1의 비정질층은, 발광층의 표면을 충분히 균등하게 피복하는 것에 충분한 약 1㎚이상, 보다 바람직하게는 2㎚이상 50㎚이하의 층두께로 하는 것이 바람직하다. 한편, 제 1의 비정질층은, 상기와 같이 비교적 저항이 높은 층이기 때문에, 발광소자를 구동시키는 동작전류를 바람직하게 유통시키기 위해서, 제 1의 비정질층의 층두께는 50㎚이하로 하는 것이 바람직하다. 또한, 제 1의 비정질층의 층두께는 5㎚∼20㎚의 층두께로 하는 것이 바람직하다. 제 1의 비정질층의 층두께는, 성장영역으로의 붕소원료의 공급시간을 조정해서 제어한다.
상기의 제 1의 비정질층상에 또한, 상기의 비정질층보다 고온에서 기상성장된 인화붕소계 반도체로 이루어진 제 2의 비정질층을 형성하는 구성으로 하면, 그 위에 as-grown 상태로 저저항의 p형 인화붕소계 반도체 단결정층을 간편하게 얻는 것에 공헌할 수 있다. 이와 같은 실온에서 저저항의 p형 인화붕소계 반도체 단결정층을 형성하는 제 2의 비정질층은, 인원자 등의 제 V족 원소에 대하여 화학량 론적으로 붕소 등의 제 III족 원소를 풍부하게 함유하는 인화붕소계 반도체층으로부터 바람직하게 형성할 수 있다. 당량적으로 붕소를 풍부하게 함유하는 제 2의 비정질층은, 그 하방의 제 1의 비정질층을 형성한 온도보다 고온에서 유리하게 형성할 수 있다. 예를 들면, 발광층상에 350℃∼650℃의 범위의 온도에서 제 1의 비정질층을 형성한 후, 1000℃∼1200℃의 범위의 온도에서, 저저항의 p형 인화붕소계 반도체 결정층을 as-grown으로 형성하기 위한 하지층이 되는 제 2의 비정질층을 형성하는 방법이 있다. 기상성장수단을 변경하여, 이들 쌍방의 비정질층을 형성하는 방법도 있지만, 발광층상에 형성하는 제 1의 비정질층의 형성에 계속하여, p형 인화붕소계 반도체 결정층을 얻기 위한 하지가 되는 제 2의 비정질층을 형성하는 방법이 간이하고 편리하다. p형 인화붕소계 반도체 결정층의 하지가 되는 제 2의 비정질층을 비교적 고온에서 형성할 때에는, 발광층에 접합시켜서 형성된 제 1의 비정질층은, 발광층의 열분해를 억제할 수 있는 보호층으로서의 작용을 발휘한다.
제 1의 비정질층상에는, p형 인화붕소계 반도체로 이루어진 제 2의 비정질층을 적층시킨다. 제 1의 비정질층의 작용에 의해, 발광층과의 밀착성이 증강된 제 2의 비정질층은, p형 인화붕소 결정층을 형성하는 작용을 가진다. 인화붕소로 이루어진 제 2의 비정질층도 상기와 같은 기상성장수단을 가지고 형성할 수 있다. 효과적으로 p형 상부 클래딩층을 형성하기 위해서, 제 2의 비정질층은, 붕소를 화학량론적으로 인보다 풍부하게 함유하는 p형 전도를 나타내는 비정질의 인화붕소층으로 구성하는 것이 바람직하다. 기상성장시의 V／III 비율을 보다 작게 하면, 붕소를 보다 풍부하게 함유하는 비정질의 인화붕소층을 형성할 수 있다. 또한, 화학당량적으로 붕소를 풍부하게 함유할수록, 캐리어(정공) 농도는 증가한다. 제 2의 비정질 층의 캐리어 농도는, 5×1O18㎝-3이상이고 1×1O20㎝-3이하로 하는 것이 바람직하다. 대응하여, 실온의 억셉터 농도는 2×1O19㎝-3이상이고 4×1O20㎝-3이하로 하는 것이 바람직하다. 도너(donor)성분이 과잉하게 존재하기 때문에, 억셉터 성분이 전기적으로 보상되어, 정공농도가 상기의 범위의 값보다 작게 되어 있는 제 2의 비정질층은 대체로 고저항층이고, 예를 들면, 순방향전압(Vf)이 낮은 LED를 얻는 어려움을 초래한다. 반대로, 상기의 범위의 값보다 클 경우, 제 2의 비정질층의 내부에 과잉하게 존재하는 억셉터 성분이 발광층으로 확산, 침입하고, 발광층의 n형 캐리어(전자)를 전기적으로 보상하며, 발광층의 저항을 증가시키는 문제를 발생시킨다.
또한, 제 1의 비정질층과 아울러, 제 2의 비정질층도 불순물을 고의로 첨가하지 않는, 소위, 언도프(undope)의 인화붕소층으로 구성되는 것이 바람직하다. 인화붕소의 비정질층을 기상성장시키는 경우에, 불순물이 비정질층으로부터 발광층으로 확산되어, 발광층의 저항에 변동을 미치게 하는 것을 피하기 위해서이다. p형 상부 클래딩층을 이루는 p형 전도를 나타내는 다결정의 인화붕소층을 형성하기 위한 하지층이 되는 제 2의 비정질층의 층두께는 2㎚이상이고 450㎚이하로 하는 것이 바람직하다. 2㎚미만의 극박막에서는, 제 1의 비정질층의 표면을 남김없이 충분하고 균등하게 피복하는 것에 이르지 않고, 따라서, 층두께나 캐리어 농도의 면내 균일성에 뛰어난 p형 상부 클래딩층을 얻는 것에 이르지 않는다. 450㎚를 초과하는 층두께로 하면 붕소를 풍부하게 함유하는 비정질층으로 했기 때문에, 평탄한 표면의 비정질층을 얻는 것에 부적합하게 된다.
제 1의 비정질층과 제 2의 비정질층에서는, 바람직한 성막온도가 상이하다. 이것은 양층의 기능의 차이에 의한 것이다. 이하, 각층의 형성 공정에 대해서 자세히 서술한다.
하지결정의 표면에 접합해서 형성되는 제 1의 비정질층은, 하지결정과 p형 인화붕소 결정층 사이의 격자 미스매치(mismatch)를 완화하기 위해서 형성되는 층이다. 이러한 층을 형성함으로써, 하지결정과의 밀착성에 뛰어나고, 또한 미스피트 전위를 거의 포함하지 않는 p형 인화붕소 결정층을 형성할 수 있다.
이러한 기능을 가지는 제 1의 비정질층은, 붕소함유 화합물(붕소원료)과 인 함유 화합물(인원료)을 기상성장영역에 공급하고, 250℃초과 750℃미만의 온도에서 기상성장시킴으로써 형성할 수 있다. 제 1의 비정질층을 250℃초과 750℃미만의 온도로에서 기상성장시키기 위해서는, 하지결정을 기상성장영역에 배치한 후, 하지결정을 250℃초과 750℃미만의 온도로 가열해서, 제 1의 비정질층을 기상성장시키면 좋다. 또한, 성막온도(하지결정의 온도)가 250℃이하에서는, 붕소원료 및 인원료의 열분해가 충분히 진행되지 않고, 붕소와 인을 함유하는 층이 성막되지 않을 우려가 있으며, 750℃이상에서는, 형성되는 층이 다결정구조 혹은 단결정구조가 되어, 비정질층이 성막되지 않을 우려가 있다.
제 1의 비정질층은, V／III 비율을 저비율로 해서 기상성장시키면, 효율 좋게 형성할 수 있다. 구체적으로는, 상기의 성막온도에서 제 1의 비정질층을 안정되게 형성하기 위해서는, V／III 비율을 바람직하게는 0.2이상 50이하, 보다 바람직하게는 2이상 50이하로 한다. 예를 들면, 성막법으로서 할로겐 기상성장법을 채용 하고, 원료로서 삼취화붕소(화학식 : BBr3) 및 삼염화인(화학식 : PCl3)을 사용할 경우, V／III 비율은 10정도로 하는 것이 바람직하다. V/III 비율을 지나치게 낮게 하면, 구형의 붕소결정체가 집합한 표면평탄성이 결여된 층이 형성될 경우가 있어, 뒤에 형성되는 p형 인화붕소 결정층의 표면평탄성의 저하를 초래할 우려가 있다. 한편, V／III 비율을 50초과의 고비율로 하면, 다결정층이 형성될 경우가 있어, 안정되게 제 1의 비정질층을 형성할 수 없을 우려가 있다.
본 발명에 있어서, 제 1의 비정질층은, 붕소원자와 인원자중, 붕소원자를 화학량론적으로 풍부하게 함유하는 p형 전도층으로 하는 것이 바람직한데, 이것은 이하의 이유에 의한다. 후술하는 바와 같이, p형 인화붕소 결정층을 안정되게 얻기 위해서, 제 2의 비정질층은 p형 전도층인 것이 바람직하다. 그리고, 제 2의 비정질층은 제 1의 비정질층의 성질을 계승해서 성장하기 때문에, p형 전도층인 제 2의 비정질층을 얻기 위해서는, 제 1의 비정질층을 p형 전도층으로 하는 것이 바람직하기 때문이다.
제 1의 비정질층의 층두께는, 2㎚이상 50㎚이하로 하는 것이 바람직하다. 제 1의 비정질층의 층두께가 2㎚미만에서는, 하지결정의 피퇴적면의 표면을 충분히 또한 균등하게 피복할 수 없을 우려가 있다. 그 결과, 열팽창율의 차이 등에 의한 변형을 균등하게 완화하는 것에 이르지 않고, 하지결정으로부터의 p형 인화붕소 결정층의 박리를 초래할 우려가 있다. 제 1의 비정질층의 층두께가 2㎚이상이면, 하지결정의 표면을 균일하게 피복할 수 있고, 이와 같은 문제는 생기지 않는다. 또한, 제 1의 비정질층은, 제 1의 비정질층을 형성할 때의 하지결정의 열분해를 억제하는 표면보호층으로서의 기능도 가지지만, 층두께를 2㎚이상으로 두껍게 함으로써, 이러한 기능이 안정되게 발현된다. 이것은 특히, 하지결정으로서, V족원소의 휘산 등에 의해 열분해가 생기기 쉬운 III족 질화물 반도체 등을 사용할 경우나, 제 1의 비정질층의 성막온도를 고온으로 할 경우에 중요하다. 또한, 제 1의 비정질층의 층두께를 두껍게 할 수록, 하지결정의 표면보호층으로서의 기능이 효과적으로 발현되는 것은 말할 필요도 없다. 또한, 층두께가 50㎚초과에서는, 제 1의 비정질층의 내부에 단결정립이 생성되거나, 다결정층이 생성될 우려가 있기 때문에 바람직하지는 않다.
제 2의 비정질층은, p형 인화붕소 결정층을 형성하기 위한 피퇴적층으로서 기능하는 층이며, 이 층을 형성함으로써, p형 인화붕소 결정층을 손쉽게 또는 안정되게 형성할 수 있다. 또한, 제 2의 비정질층은, 제 2의 비정질층의 기상성장시에 있어서의 제 1의 비정질층의 열분해를 억제하는 보호층으로서의 작용도 나타낸다.
제 2의 비정질층은, 제 1의 비정질층과 마찬가지로 붕소함유 화합물(붕소원료)과 인함유 화합물(인 원료)을 기상성장영역에 공급하여, 기상성장시킴으로써 형성할 수 있다. 제 2의 비정질층의 기상성장법으로서는, 제 1의 비정질층 형성시에 채용한 것과 동일한 기상성장법을 채용해도 좋고, 다른 기상성장법을 채용해도 좋지만, 생산효율 등의 관점으로부터는 전자가 바람직하다. 또한, 다른 기상성장법을 채용할 경우에는, 예를 들면, 디보란(B2H6)/포스핀(PH3)/수소(H2)계 하이드라이드법 으로 제 1의 비정질층을 성장시킨 후, MOCVD기상성장법으로 제 2의 비정질층을 형성하는 등, 적절한 조합을 선정하면 좋다.
본 발명에서는, 제 2의 비정질층을 붕소원자와 인원자 중, 붕소원자를 화학량론적으로 풍부하게 하는 조성에 의해 구성하는 것이 바람직하다. 이러한 제 2의 비정질층을 형성함으로써, 또한, p형 인화붕소 결정층을 안정되게 형성할 수 있다. 화학량론적인 조성에서는, 붕소원자수와 인원자수의 비율이 1 : 1일 때에 등량이지만, 예를 들면, 인화붕소로 이루어진 제 2의 비정질층을 형성할 경우, 붕소원자수가 인원자수에 비교해서, 0.5∼1.0%정도 많아지도록 성막하는 것이 바람직하다.
제 2의 비정질층의 성막온도는, 1000℃이상 1200℃이하로 하는 것이 바람직하다. 이러한 온도에서 성막함으로써, 화학량론적으로 붕소를 풍부하게 하는 제 2의 비정질층을 안정되게 형성할 수 있다. 또한, 하지결정상에는 제 1의 비정질층이 이미 형성되어 있으므로, 제 1의 비정질층이 표면보호층으로서 기능하고, 1000℃이상의 고온에서 제 2의 비정질층을 성막해도, 하지결정의 열분해는 억제된다.
제 2의 비정질층을 성막할 때의 바람직한 V／III 비율은, 제 1의 비정질층과 마찬가지로 2이상 50이하이지만, 제 2의 비정질층의 바람직한 성막온도는 제 1의 비정질층보다 고온이기 때문에, 제 1의 비정질층 형성시보다 큰 V／III 비율로 성막을 행하는 것이 바람직하다. 제 1의 비정질층 형성시보다 큰 V／III 비율로 성막을 행하기 위해서는, 예를 들면, 붕소원료(III족 원료)의 기상성장영역으로의 공급량을 제 1의 비정질층 형성시와 동등하게 하면서, 인원료(V족 원료)의 공급량을 증가시켜, 보다 큰 V／III 비율로 해서, 제 2의 비정질층을 성막하면 좋다. 제 2의 비정질층을 성막할 때에, 상기 범위내에서 V/III 비율을 높게 설정할수록, 표면평탄성에 뛰어난 제 2의 비정질층을 형성할 수 있어 바람직하다. 또한, V／III 비율을 높게 설정할수록, 제 2의 비정질층을 기상성장시킬 때에, 제 1의 비정질층을 구성하는 붕소 및 인 등의 휘산을 억지하는 효과도 얻어진다.
제 1의 비정질층과 마찬가지로, 제 2의 비정질층의 바람직한 층두께는 2㎚이상 50㎚이하이다. 특히, 하지결정을 n형 III족 질화물 반도체로 하고, pn 접합형 발광부를 가지는 화합물 반도체 발광소자의 pn 접합구조를 구성함에 있어서는, 제 1 및 제 2의 비정질층의 층두께의 합계를 100㎚이하로 하는 것이 바람직하다. 제 1, 제 2의 비정질층 중 적어도 제 2의 비정질층이, 붕소를 화학량론적으로 풍부하게 함유하는 조성을 가지기 때문에, 제 1, 제 2의 비정질층의 존재에 의한 소자동작 전류의 발광부로의 유통의 방해가 어느 정도 억제되지만, 제 1, 제 2의 비정질층이 π형의 p형층일 경우 등에는, 이들의 층두께의 합계를 100㎚초과로 하면, 제 1, 제 2의 비정질층의 존재에 의한 소자동작 전류의 발광부로의 유통의 방해가 커져버리기 때문이다.
제 2의 비정질층상에는, p형 인화붕소로 이루어진 p형 상부 클래딩층을 형성한다. 상부 클래딩층도 제 1 및 제 2의 비정질층과 마찬가지로 상기의 기상성장수단에 의해 형성할 수 있다. 상부 클래딩층을 이루는 p형 인화붕소층은, 양호한 오믹특성의 p형 전극을 형성하기 위해서, 저항율을 작게 하는 저저항의 도전층으로 구성되는 것이 바람직하다. 특히, 실온에서의 저항율을 O.1Ω·㎝이하로 하는, 다결정이고 언도프의 p형 인화붕소로 구성하는 것을 바람직하다고 한다. 이와 같은 저저항의 p형 도전층으로 이루어진 상부 클래딩층은, p형 오믹전극 형성용인 콘택트층으로서 이용할 수 있다. 저항율을 O.1Ω·㎝이하로 하는 p형 상부 클래딩층은, 실온에서의 억셉터 농도를 2×1O19㎝-3이상, 4×1O20㎝-3이하로 하고, 실온에서의 캐리어 농도를 5×1O18㎝-3이상, 1×1O20㎝-3이하로 하는 제 2의 비정질의 인화붕소층을 하지층으로서 형성하는 것이 전제이다. p형 상부 클래딩층을 형성하는 다결정층은, 하지층을 이루는 비정질의 인화붕소층의 p형 전도성을 계승해서 성장한다.
붕소를 풍부하게 함유하고, 인을 부족하게 하고 있는 제 2의 비정질층의 양론적인 과부족상태는, 상부 클래딩층을 이루는 다결정의 인화붕소층에 그대로 파급된다. 이 때문에, 제 2의 비정질층의 전기적 성질이 그대로 반영되어, 상부 클래딩층은 p형 전도를 나타내는 다결정층으로 구성되는 것이 된다. p형 도전층이고, 또한, 상기와 같은 저저항율의 p형 인화붕소를 형성하며, 제 2의 비정질층과 동일한 V／III 비율로 저저항의 p형 인화붕소를 형성하기 위해서는, 제 2의 비정질층의 경우 이상의 고온에서, 단, 1200℃ 이하의 고온에서 형성하는 것이 득책이다. 또한, 제 2의 비정질층과 동일한 V／III 비율을 상기의 바람직한 범위에서 저비율로 할수록, as-grwon에서 저항율이 낮은 p형 다결정층을 얻는 것에 우위이다. 상부 클래딩층을 구성하는 다결정의 p형 인화붕소층의 실온에서의 캐리어 농도는 5×1O18㎝-3로부터 1×1O20㎝-3로 하는 것이 바람직하다. 5×1O18㎝-3미만의 낮은 캐리어 농도에서는, 실온의 이동도가 향상한다고는 하나, O.1Ω·㎝이하의 저저항율의 p형 전도층 을 얻는 것에 이르지 않는다. 1×1O20㎝-3을 초과하는 고캐리어 농도에서는, 발광층으로부터의 발광이 흡수되는 정도가 늘어나고, 고발광강도의 LED를 얻는 것에 부적합하게 된다. 또한, 실온에서의 억셉터 농도는 2×1Ol9㎝-3이상, 4×1O20㎝-3이하로 하는 것이 바람직하다. 억셉터 농도가 4×1O20㎝-3을 초과하는 다량이면, 난잡한 표면의 인화붕소 다결정층이 귀결되기 때문에, 후술하는 오믹전극을 설치하는 것에 지장을 초래하기 때문에 바람직하지 못하다.
LED 혹은 면발광형 LD 등의 발광층으로부터의 발광을 연직상방의 외부로 꺼내는 p-사이드업형 발광소자에 있어서, p형 상부 클래딩층은 발광층으로부터의 발광을 고효율로 외부에 투과할 수 있는 다결정이고 언도프의 p형 인화붕소로 구성하는 것이 바람직하다. 발광을 외부로 투과하는 능력(투과율로 나타낼 수 있다)은, p형 상부 클래딩층의 층두께의 증가와 아울러 지수함수적으로 감소한다. 따라서, 상기의 바람직한 캐리어 농도를 가지는 p형 상부 클래딩층의 층두께는 최대여도 5×1O-4㎝(＝5㎛)이하로 하면, 투과율에 뛰어난 p형 상부 클래딩층을 형성할 수 있다. p형 상부 클래딩층을 다결정층으로 구성하면, 발광층의 구성재료와의 격자 미스매치에 기인하는 변형을 흡수하는 것에 효과적으로 되고, 두꺼운 다결정층을 사용해도 발광층으로 인가되는 변형을 저감할 수 있다. 이 때문에, 변형의 인가에 의한 발광층으로부터의 발광파장의 불안정한 변동을 방지하는 것에 효과를 올릴 수 있다. 또한, 면형상 LED에 있어서, p형 상부 클래딩층은 하방의 발광층에 광범위하게 소자를 구동하기 위한 순방향전류를 유통시킬 필요가 있으므로, p형 상부 클래딩층의 층두께는, 50㎚이상으로 하는 것이 바람직하다.
예를 들면, 캐리어 농도를 2×1O19㎝-3으로 하고, 층두께를 1㎛로 하는 다결정의 p형 인화붕소층을 이용하면, 파장 450㎚의 청색광에 대하여, 40%의 투과율을 초과하는 창층을 겸용하는 상부 클래딩층을 형성할 수 있다. O.1Ω·㎝이하의 저항율을 유지하면서, 캐리어 농도가 보다 낮고, 층두께도 보다 얇은 다결정의 p형 인화붕소층을 이용하면, 더욱 투과율이 높은 p형 상부 클래딩층을 구성할 수 있다. p-사이드업형의 질화물 반도체 LED에서는, 상부 클래딩층을 이루는 p형 III족 질화물 반도체층의 저항율이 높고, 순방향전류를 발광층의 전면에 균등하게 확산하는 작용을 충분히 발휘할 수 없다. 이 때문에, 종래의 III족 질화물 반도체 LED에 있어서는, p형 클래딩층상에 순방향전류를 평면적으로 확산시키기 위한 니켈(원소기호 : Ni) 등의 투광성 전극을 부설하는 것이 일반적으로 되어 있다. 그러나, 이와 같은 금속막 혹은 금속산화물에 의해 발광이 흡수되기 때문에, 발광의 투과율은 40%미만에 머무르고 있다. 본 발명의 구성에 의하면, 순방향전류를 확산시키기 위한 투과성 전극을 굳이 부설할 필요도 없이 발광의 외부로의 투과율에 뛰어난 p형 상부 클래딩층을 구성할 수 있고, 간편하게 발광소자를 제공할 수 있는 이점이 있다.
인화붕소계 반도체로 이루어진 비정질층을 개재시키면, 저저항의 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층을 형성할 수 있음에 더해서, 전위밀도 가 작은 양질의 인화붕소계 반도체로 이루어진 p형 상부 클래딩층을 형성하는 것에 효과를 올릴 수 있다. 격자정합성이 결여되는 결정 기판상에 형성된 발광층에 있어서, 발광층의 내부를 관통하는 전위의 밀도는 대강, 약 1O10㎝-2을 넘는 큰 것으로 되어 있다. 본 발명에 따른 발광층에 접합시켜서 설치하는 인화붕소계 반도체로 이루어진 비정질층은, 이 고밀도로 존재하는 전위의 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로의 침입을, 발광층과의 접합계면에서 저지하는 기능을 가진다. 이 때문에, 인화붕소계 반도체로 이루어진 비정질층을 개재시킴으로써, as-grown에서 p형의 전도를 나타내고, 또한 전위밀도를 1×1O3㎝-3이하로 하는 결정성에 뛰어난 저저항의 인화붕소계 반도체로 이루어진 p형 상부 클래딩층이 형성된다. 이와 같은 저전위밀도이고 또한, 저저항의 p형 인화붕소계 반도체층은, 전위를 통해서 소자구동 전류의 국소적인 누설로 인한 내압불량을 방지하는 것에 기여할 수 있는 p형 클래딩층을 구성하는 것에 우위로 이용될 수 있다.
p형 인화붕소계 반도체로 이루어진 상부 p형 클래딩층의 성막온도로서는, 1000℃이상 1200℃이하가 바람직하다. 성막온도가 1200℃초과에서는, B13P2등의 다량체가 생성될 우려가 있기 때문에, 바람직하지 않다.
또한, 이 공정에 있어서, V／III 비율은, 제 1 및 제 2의 비정질층의 기상성장시의 V／III 비율을 초과해서 크게 하는 것이 바람직하고, 구체적으로는 600이상 2000이하로 하는 것이 바람직하다.
화학량론적으로 붕소를 풍부하게 한 제 2의 비정질층상에는, p형 전도를 부 여하는 불순물(p형 불순물)을 고의로 첨가하지 않더라도 언도프 상태로 p형 인화붕소 결정층을 형성할 수 있다. 예를 들면, 트리에틸붕소((C2H5)3B)／포스핀(PH3)／수소(H2)계 MOCVD법에 의해 1025℃에서 성막을 행하면, 캐리어(정공) 농도 2×1O19㎝-3정도, 저항율 5×1O-2Ω·㎝정도의 저저항의 p형 인화붕소 결정층을 언도프로 형성할 수 있다.
이와 같이 본 발명에서는 언도프로 p형 인화붕소 결정층을 간이하게 형성할 수 있어 바람직하지만, 규소(Si) 등의 p형 불순물을 첨가해서, p형 인화붕소 결정층을 형성하는 것도 지장을 주지 않는다. 규소불순물은, 붕소를 인에 비교해서 풍부하게 함유하는 인화붕소 결정층에서는 p형 불순물으로서 현저하게 작용하기 때문에, 이것을 도핑함으로써 저저항의 인화붕소 결정층을 형성할 수 있다. 규소의 도핑원으로서는, 실란(분자식 : SiH4), 디실란(분자식 : Si2H6), 사염화규소(분자식 : SiCl4) 등의 할로겐화 규소화합물이 예시되고, Si2H6－H2 혼합가스 등의 혼합 가스를 사용할 수도 있다.
또한, 규소불순물은, 인을 풍부하게 하는 인화붕소 결정층에서는 n형 불순물로서 작용하고, 억셉터(acceptor)를 전기적으로 보상(compensation)하기 때문에, 인을 풍부하게 하는 인화붕소층에서는 이것을 도핑하는 것은 역효과이며, 고저항의 인화붕소층이 형성되게 된다.
p형 상부 클래딩층의 표면에는, p형 전극을 설치한다. p형 전극은, 바람직하 게는, 바닥면 전극과 p형 오믹전극으로 구성된다. 바닥면 전극은, p형 상부 클래딩층의 표면에 접촉시킨다.
p형 상부 클래딩층은, as-grown상태로 이미 저저항이기 때문에, 소자를 구동하기 위한 전류(소자구동전류)는, 상부 클래딩층으로부터 바로 아래의 영역에 있는 발광층에 한정적으로 유통되어 버린다. 소자구동전류의 이 단락적인 유통을 회피하기 위해서, 상부 클래딩층의 표면에 접촉하는 바닥면 전극을, p형 상부 클래딩층을 이루는 p형 인화붕소계 반도체에 대하여 오믹접촉성을 나타내지 않는, 비오믹성의 재료로 구성한다. p형 전극의 바닥면 전극을 구성하는 바람직한 재료로서, 예를 들면, 제 IV족 원소를 함유하는 금·주석(Au·Sn)합금, 또는 금·규소(Au·Si)합금을 예시할 수 있다. 주석(Sn)은, 인화붕소를 구성하는 붕소(B) 및 인(P)보다 원자반경이 크다. 따라서, 알로이(alloy)처리 등에 있어서, p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층의 내부로 쓸모없이 열확산하는 것을 피할 수 있어, p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층의 결정성을 양호하게 유지하는 것에 유효하게 된다.
금·규소(Au·Si)합금은, 인화붕소계 반도체에서 보다 확산되기 어려운 원소인 규소를 함유하기 때문에, 규소의 열확산으로 인한 p형 인화붕소계 반도체 결정층의 난잡화를 보다 좋게 억제할 수 있다. 한편으로, 진공증착수단 등의 수단에 의해 그것을 형성할 때에, 금·주석합금의 경우에 비교해서 보다 고온의 환경을 필요로 한다. 따라서, p형 인화붕소계 반도체층, 나아가서는, 발광층의 열적인 변성을 보다 좋게 방지할 수 있는 바닥면 전극을 형성하기 위해서는, 금·주석합금이 보다 바람직하다. 또한, 열확산에 의해, p형 인화붕소계 반도체 결정층, 나아가서는, 발광층이 결정적으로 난잡하게 되는 것을 방지하는 의도에서는, 금·규소합금막으로부터 바닥면 전극을 바람직하게 형성할 수 있다. 어떤 합금막을 이용해도, p형 전극의 바닥면 전극을 비오믹성 재료로 구성함에 따라, 소자동작 전류가, 저저항의 p형 상부 클래딩층을 경유해서 바로 아래의 발광층에 단락적으로 유통되는 것을 피할 수 있다.
또한, 바닥면 전극을 형성하는 재료로서, 니켈(Ni), 티타늄(Ti), 바나듐(V) 등의 천이금속도 사용할 수 있다. 특히, 티타늄(Ti)은, p형 상부 클래딩층을 이루는 p형 인화붕소층과 순방향전류에 대하여, 높은 쇼트키 장벽을 형성하고, 밀착성도 크기 때문에 바닥면 전극을 구성하는 것에 바람직하게 이용할 수 있다.
바닥면 전극에 전기적으로 접촉시켜서, p형 인화붕소계 반도체에 오믹접촉을 이루는 재료로 이루어진 p형 오믹전극을 설치하면, 바닥면 전극에 의해서 유통이 저해된 소자동작 전류를 p형 상부 클래딩층의 광범위에 걸쳐 확산하는 것에 효과적으로 된다.
예를 들어 설명하자면, p형 클래딩층을 경유해서 외부로 발광을 꺼내는 방식의 LED에 있어서는, p형 전극의 투영영역에 있는 발광층으로부터의 발광은, p형 전극에 의해 차광되기 때문에, 외부에 효율적으로 꺼내는 것이 어렵다. 바닥면 전극상에, p형 상부 클래딩층과 오믹접촉하는 재료로 이루어진 오믹성 전극을 형성하면, p형 전극의 투영영역 이외의 소자동작 전류를 발광층의 광범위에 평면적으로 유통할 수 있다. p형 인화붕소계 반도체에 오믹접촉하는 전극은 예를 들면, 제 II 족 원소를 함유하는 금·베릴륨(Au·Be), 금·아연(Au·Zn)합금 등으로 구성할 수 있다. 특히, 금·베릴륨합금으로는, 바닥면 전극과의 밀착성에 뛰어나고, 또한, 접촉저항이 낮은 오믹전극을 형성할 수 있다. 이와 같이 비오믹성 재료로 이루어진 바닥면 전극과 오믹성 재료를 적층시켜서 이루어진 p형 전극은, p형 인화붕소계 반도체에 대해서 접촉저항이 높은 비오믹 재료로 구성된 바닥면 전극에 의해, 유통이 저해된 소자동작 전류를, p형 전극의 투영영역 이외의, 차광되지 않는, 소위, 외부에 개방된 발광영역에 유통시키는 작용을 가진다. 개방된 발광영역의 광범위에 걸쳐 소자구동전류를 균등하게 유통시키기 위해서, p형 오믹전극은, 형상적으로도 또한 간격적으로도 개방된 발광영역에 있어서 균등한 전위분포가 형성되도록 배치하는 것이 바람직하다. 이와 같이 p형 오믹성 전극을 배치하는 수단은, 발광영역면으로부터 균일한 강도의 발광을 발생시키는 고발광 강도의 LED를 형성하는 것에 공헌할 수 있다.
이 오믹전극은, 바닥면 전극의 부설영역 이외의 p형 상부 클래딩층의 표면과 접촉하도록 연장시켜 설치하는 것이 바람직하다. 예를 들면, 발광소자의 평면형상을 중심으로 해서 대칭으로 연장시킨 선상의 전극으로 오믹전극을 구성한다. 또한, 예를 들면, 평면형상의 중심으로부터 동심원상으로, 또한 서로 전기적으로 도통시킨 원환상의 전극으로 오믹전극을 구성할 수 있다. 이들의 재료로 이루어진 소정 형상의 오믹전극으로 가공하기 위해서는, 공지의 포토리소그래피 기법에 의한 패터닝 기술이나 선택 에칭 기술을 이용할 수 있다.
바닥면 전극과 오믹전극의 중간에, 천이금속이나 백금(Pt)으로 이루어진 중 간층을 형성하면, 상기 바닥면 전극의 쇼트키 접촉성(비오믹 접촉성)의 기능을 유지할 수 있다. 천이금속으로 구성되는 중간층은, 오믹전극을 구성하는 재료성분의 바닥면 전극으로의 확산, 침입을 억제해서 바닥면 전극의 쇼트키 접촉기능을 유지시키는 역할을 발휘한다. 중간층은, 바닥면 전극 및 오믹전극간에 있어서의 각각의 전극구성 성분의 상호확산을 가장 효과적으로 방지할 수 있는 몰리브덴(Mo) 또는 니켈(Ni) 또는 백금(Pt)으로 구성하는 것이 바람직하다고 한다. 또한, 중간층을 이루는 천이금속의 두께는, 5㎚이상이고 200㎚이하로 하는 것이 적합하다. 5㎚미만의 박막에서는, 전극 구성성분의 상호확산을 충분히 억지하는 것에 이르지 않고, 바닥면 전극의 전극을 비쇼트키성 접촉성, 예를 들면 오믹성 접촉으로 되어버릴 경우가 생긴다. 한편으로, 중간층을 200㎚를 초과하는 두꺼운 막으로 형성하면, 그것에 접촉해서 설치되는 오믹전극과 p형 상부 클래딩층의 간격이 확장된다. 이 때문에, 바닥면 전극의 주위에서 오믹전극과 p형 상부 클래딩층의 사이에 간극이 생기고, 소자구동 전류의 입력저항을 증가시켜 부적합하게 된다.
n형의 III족 질화물 반도체로 이루어진 발광층과, 발광층상에 p형 인화붕소계 반도체로 이루어진 상부 클래딩층과, p형 상부 클래딩층에 접촉시켜서 p형 전극이 형성되어 이루어진 인화붕소계 반도체 발광소자에 있어서, n형 III족 질화물 반도체로 이루어진 발광층에 접합시켜서 설치된 인화붕소계 반도체로 이루어진 비정질층은, 발광층이 열적으로 열화되는 것을 방지하는 작용을 가진다.
또한, n형 III족 질화물 반도체로 이루어진 발광층에 접합시켜서 설치된 인화붕소계 반도체로 이루어진 비정질층은, 발광층으로부터의 전위의 전파를 방지하 는 작용을 가진다.
제 1의 비정질층보다 고온에서 기상성장시킨 인화붕소계 반도체로 이루어진 제 2의 비정질층은, as-grown상태로 저저항의 p형 인화붕소계 반도체로 이루어진 상부 클래딩층을 형성하는 하지층으로서 작용한다.
p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층상에 형성되는 p형 전극에 있어서, p형 상부 클래딩층을 이루는 p형 인화붕소계 반도체와 비오믹 접촉성을 이루는 재료로 구성된 바닥면전극은, 소자구동 전류를 유통시킬 때의 저항체로서, 외부로 발광을 꺼내는 것이 곤란한 p형 전극의 투영영역에 있는 발광층으로 소자구동 전류가 단락적으로 유통되는 것을 방지하는 작용을 가진다.
상기의 바닥면 전극과 함께 p형 전극을 이루는, p형 인화붕소계 반도체에 오믹접촉하는 p형 오믹전극은, 소자구동 전류를, 외부에 개방된 발광영역에 우선적으로 유통시키는 작용을 가진다.
인화붕소계 반도체로 이루어진 제 1의 비정질층은, 인화붕소계 반도체로 이루어진 제 2의 비정질층을 접합시켜서 형성할 때에, 제 2의 비정질층의 기상성장을 촉진하는 「흡착 사이트」를 제공하는 하지층으로서 작용하고, 예를 들면, 발광층과의 밀착성에 뛰어난 제 2의 비정질층을 형성하는 작용을 가진다. 또한, 언도프의 인화붕소계 반도체로 이루어진 제 1 및 제 2의 비정질층은, 불순물의 확산, 침입에 의한 발광층의 전도형 반전 등을 피하는 작용을 가진다.
화학량론적으로 붕소를 인에 대하여 풍부하게 함유하는 제 2의 비정질층은, 그 화학당량적으로 불균형한 조성을, 상부 클래딩층을 이루는 다결정의 인화붕소층 에 전승해서, p형 상부 클래딩층을 형성하는 것에 적합한 다결정의 인화붕소층을 형성하는 작용을 가진다.
인화붕소계 반도체로 이루어진 p형 상부 클래딩층에 접촉시켜서 설치되는, 바닥면 전극을 비오믹 접촉성의 재료로 한 p형 전극은, 바로 아래의 영역으로의 소자동작 전류의 유통을 억지하고, 발광을 외부로 손쉽게 꺼낼 수 있는 발광층에, 소자동작 전류를 우선적으로 공급하는 작용을 가진다. 특히, p형 상부 클래딩층의 표면에 접촉시키면서 연장시켜 형성된 오믹전극은, 소자동작 전류를 p형 상부 클래딩층을 통해서 발광층의 광범위에 확산시키는 작용을 가진다.
실시예1
인화붕소계 반도체 발광소자의 예로서, p형 인화붕소로 이루어진 상부 클래딩층과 n형 질화갈륨으로 이루어진 발광층의 pn 접합구조를 가지는 pn 접합형 2중이종(double hetero) 접합구조의 발광 다이오드(LED)를 제조했다. 제조한 LED의 단면구조를 도 2에 모식적으로 나타낸다.
단결정 기판(101)로서는, 인(P)도프 n형{111}－규소단결정을 이용했다. 처음에, 단결정 기판(101)의 {111}표면에, 트리에틸붕소((C2H5)3B)／포스핀(PH3)／수소(H2)계 상압(대략 대기압) MOCVD법에 의해, 925℃에서 언도프의 n형 인화붕소층으로 이루어진 하부 클래딩층(102)을 기상성장시켰다. 하부 클래딩층(102)을 이루는 n형 인화붕소층은, 기상성장영역으로 공급하는 원료의 농도비율, 즉, V／III 비율(＝PH3 ／(C2H5)3B 비율)을 약 1.3×103으로서 형성했다. 또한, 그 층두께는 300㎚로 하고 캐리어 농도는 1×1019㎝-3으로 했다. 이상과 같이 해서 형성된 하부 클래딩층(102)의 실온에서의 금지대폭은 약 3eV였다.
다음에, 하부 클래딩층(102)상에, 트리메틸갈륨((CH3)3Ga)／암모니아(NH3)／수소(H2)계 상압(대략 대기압) MOCVD법에 의해, 850℃에서 층두께 10㎚의 발광층(103)을 형성했다. 발광층(103)은, 인듐(In) 조성비(＝1－X)를 서로 달리하는 복수의 상으로 이루어진 다상(multi-phase)구조의 n형 질화갈륨인듐(GaXIn1－XN)결정에 의해 구성되었다. 투과형 전자현미경(TEM)을 이용한 원소정량분석에서, 형성된 발광층(103)의 평균적인 인듐 조성비(＝1－X)는 0.12(12%)로 구해졌다.
기상성장영역으로의 트리메틸갈륨의 공급을 정지하고 발광층(103)의 기상성장을 종료시킨 후, 암모니아(NH3)와 수소의 혼합 분위기내에서 단결정 기판(101)을 450℃까지 강온(降溫)시켰다. 그러한 후, 발광층(103)상에, (C2H5)3B／PH3/H2계 상압 MOCVD법에 의해, 450℃에서 언도프의 인화붕소층으로 이루어진 제 1의 비정질층(104)을 형성했다. 제 1의 비정질층(104)은, 붕소를 화학량론적으로 풍부하게 하기 위해서, V／III(＝PH3／(C2H5)3B) 비율을 10으로 해서 기상성장시켰다. 또한, 그 층두께는 15㎚로 했다.
기상성장영역으로의 (C2H5)3B의 공급을 정지해서 제 1의 비정질층(104)의 형 성을 종료시킨 후, 계속해서 기상성장영역에 PH3과 H2를 유통시키면서, 단결정 기판(101)을 1025℃까지 승온(昇溫)시켰다.
다음에, 제 1의 비정질층(104)상에, (C2H5)3B／PH3／H2계 상압 MOCVD법에 의해, 1025℃에서 언도프의 인화붕소층으로 이루어진 제 2의 비정질층(105)을 형성했다. 제 2의 비정질층(105)의 기상성장시의 V／III 비율은 15로 하고, 제 2의 비정질층(105)을 화학량론적으로 붕소를 인에 대하여 풍부하게 함유하는 p형 전도층으로 했다. 또한, 그 층두께는 10㎚로 했다.
제 2의 비정질층(105)의 기상성장을 종료한 후, 기상성장영역으로의 (C2H5)3B의 공급량을 일정하게 유지하면서, PH3의 공급량만 V／III 비율이 1290이 되도록 증가시켰다. 계속해서, 제 2의 비정질층(105)상에, (C2H5)3B／PH3／H2계 상압 MOCVD법에 의해, 1025℃로 언도프에 의해 p형 인화붕소 결정층으로 이루어진 상부 클래딩층(106)을 형성했다. 상부 클래딩층(106)의 층두께는 600㎚로 했다. 1000℃초과의 고온하에서, 상기와 같이 V／III 비율을 낮게 하여 기상성장시켰기 때문에, 형성된 상부 클래딩층(106)은, 화학량론적으로 붕소를 풍부하게 함유하는 것이 되었다. 또한, 이 층의 통상의 홀(Hall)효과법으로 측정되는 실온에서의 캐리어(정공) 농도는 2×1O19㎝-3, 저항율은 5×1O-2Ω·㎝이며, 저저항의 상부 클래딩층(p형 인화붕소 결정층)이 얻어졌다.
기상성장영역으로의 (C2H5)3B의 공급을 정지하고, 상부 클래딩층(106)의 성장 을 종료한 후, PH3과 H2의 혼합 분위기중에서, 단결정 기판(101)을 약 600℃까지 강온시켰다.
이상과 같이 해서, 단결정 기판(101)상에 하부 클래딩층(102)과, 발광층(103)과, 제 1의 비정질층(104)과, 제 2의 비정질층(105)과, p형 인화붕소 결정층으로 이루어진 상부 클래딩층(106)을 순차 적층하여 이루어진 적층체(20)를 형성했다.
얻어진 적층체(20)에 대해서 분석을 행한 바, 제 1 및 제 2의 비정질층(104, 105)의 제한시야 전자선 회절상은 모두 할로의 패턴이며, 이들의 층이 비정질층인 것이 확인되었다. 이것에 대하여, 상부 클래딩층(106)의 제한시야 전자선 회절상은, {111}－결정층의 패턴이며, 상부 클래딩층이 p형 인화붕소 결정층인 것이 판명되었다.
또한, p형 인화붕소 결정층으로 이루어진 상부 클래딩층(106)의 명시야 TEM상에는, <111>－결정 방위에 대하여 평행 방향으로 쌍정(雙晶) 혹은 적층결함의 존재가 인정되었지만, 미스피트 전위는 거의 보이지 않았다.
또한, 전계방사형 AES분석에 의한 붕소(B)와 인(P)이온의 강도비율로부터, 제 1 및 제 2의 비정질층(104, 105) 및 p형 인화붕소 결정층으로 이루어진 상부 클래딩층(106)의 붕소 원자농도는, 인 원자농도에 대하여 약 0.5%과잉인 것이 판명되었다.
다음에, 적층체(20)를 형성한 단결정 기판(101)을 실온근방의 온도로 냉각하 여 기상성장영역에서 꺼낸 후, 적층체(20)의 표면을 이루는 p형 인화붕소 결정층으로 이루어진 상부 클래딩층(106)상의 대략 중앙부에, 금·베릴륨(Au 99질량%·Be 1질량%)합금으로 이루어진 평면시 원형상의 p형 오믹(Ohmic)전극(107)을 배치했다. 또한, 단결정 기판(101)의 이면 모든 면에는, 알루미늄·안티몬(Al·Sb)합금으로 이루어진 n형 오믹전극(108)을 형성했다. 이상과 같이 해서, 평면시 한 변 약 300㎛의 정방형상의 pn 접합형 DH 구조의 LED를 제조했다.
p형 및 n형 오믹전극(107, 108) 사이에 순방향(forward)으로 20㎃의 직류 전류를 유통했을 때의 발광 특성은, 이하와 같았다.
(1) 발광색 : 청자
(2) 발광 중심파장: 약 440㎚
(3) 휘도(칩 상태): 약 6mcd
(4) 순방향전압 : 약 3.5V
또한, p형 및 n형 오믹전극(107, 108) 사이에 역방향으로 10㎂의 직류 전류를 유통했을 때의 역방향전압은 10V였다.
또한, 근시야 발광상으로부터, 발광층(103)의 대략 모든 면으로부터 발광이 발생되어 있는 것이 확인되었다. 이것은, 본 실시예에서는 상부 클래딩층(106)을 저저항의 p형 인화붕소 결정층에 의해 구성할 수 있었기 때문에, 상부 클래딩층(106)을 개재해서, 동작 전류를 발광층(103)의 광범위로 확산할 수 있었기 때문이라 생각할 수 있다. 또한, 본 실시예에서는, III족 질화물 반도체(질화갈륨·인듐)로 이루어진 발광층상에, 제 1 및 제 2의 비정질층(104, l05)을 개재해서 p형 인화 붕소 결정층으로 이루어진 상부 클래딩층(106)을 형성하는 적층구성으로 했기 때문에, 국소적인 내압불량(local breakdown)이 적은 정류특성에 뛰어난 LED가 제공되었다.
실시예2
도 3에 pn 접합형 더블 헤테로(DH) 접합구조의 LED(12)를 제작하는 것에 사용한 적층구조체(13)의 단면구조를 모식적으로 나타낸다. 도 4에 도 3의 LED의 평면구조를 모식적으로 나타낸다.
단결정 기판(101)에는, (0001)－사파이어(α－Al2O3 단결정)를 사용했다. 단결정 기판(101)의 (0001)－표면상에는, 상압(대략 대기압) 유기금속 기상 에피택시(MOVPE)수단을 이용해서, n형 질화갈륨(GaN)으로 이루어진 하부 클래딩층(102)을 퇴적시켰다. 하부 클래딩층(102)은, 트리메틸갈륨(분자식 : (CH3)3Ga)을 갈륨(Ga)원으로 하고, 또한, 암모니아(분자식 : NH3)를 질소원으로 해, 1050℃에서 퇴적했다. 하부 클래딩층(102)을 이루는 n형 GaN층의 캐리어 농도는 규소(Si)의 도핑에 의해 4×1O18㎝-3으로 조정하고, 층두께는 2800㎚로 했다. 하부 클래딩층(102)의 성장을 상기 갈륨원의 공급을 정지해서 종료시킨 후, 질소원(＝NH3)과 수소의 혼합 분위기중에서 단결정 기판(101)의 온도를 750℃로 강온시켰다.
그러한 후, 상기의 갈륨원과 함께 인듐(In)원의 트리메틸인듐(분자식 : (CH3)3In)을 사용해서, n형 하부 클래딩층(102)상에 n형 질화갈륨·인듐(Ga0.90In 0.10N)으로 이루어진 우물층(103a－1)을 형성했다. 우물층(103a－1)을 구성하는 상기의 질화갈륨·인듐층은, 인듐조성을 상이하는 복수의 상(phase)으로 구성되는 다상구조층으로 되어 있고, 그 평균적인 인듐조성은 0.10(＝10%)이었다. 우물층(103a－1)의 층두께는 10㎚로 했다. 우물층(103a－1)에는, 상기의 (CH3)3Ga／NH3／H2 반응계 상압 MOCVD수단에 의해, 750℃에서 n형 질화갈륨(GaN)으로 이루어진 장벽층(103b－1)을 접합시켜서 형성했다. 장벽층(103b－1)의 층두께는, 20㎚로 했다. 장벽층(103b－1)에는, 상기의 다상구조의 Ga0.90In0.10N으로 이루어진 우물층(103a－2)을 다시 형성했다. 이 우물층(103a－2)의 층두께는, 양자우물구조의 발광층(103)을 구성하는 종단의 장벽층(103b－2)과의 접합에 의해, 보다 장파장의 발광을 발생시키는 것에 적합하게 되는 전도대 및 가전자대의 굴절된 밴드구조를 형성하기 위해서, 앞의 우물층(103a－1)보다 얇은 8㎚로 했다. 다음에, 우물층(103a－2)에 접합시켜서, 막두께를 앞의 장벽층(103b－1)과 동일한 20㎚로 하는 양자우물구조의 발광층의 종단을 이루는 장벽층(103b－2)을 형성했다.
우물층과 장벽층을 교대로 2주기에 걸쳐 중층시켜서, 양자우물구조의 발광층(103)을 형성한 후, 질소원(＝NH3)과 수소의 혼합 분위기중에서 단결정 기판(101)의 온도를 450℃로 강온시켰다. 다음에, 상기의 장벽층 및 우물층을 기상성장시킨 온도보다 저온에서, 양자우물구조의 발광층(103)의 종단을 이루는 장벽층(103b－2)에 접합시켜서, 언도프의 인화붕소(BP)로 이루어진 제 1의 비정질층(104)을 형성했다. 인화붕소로 이루어진 제 1의 비정질층(104)은, 트리에틸붕소(분자식 : (C2H5)3B)／포스핀(분자식 : PH3)／H2 반응계 상압 MOCVD수단에 의해 형성되었다. 제 1의 비정질층(104)의 층두께는 15㎚로 했다. 제 1의 비정질층(104)을 형성한 후, 인 원(＝PH3)과 수소의 혼합 분위기중에서 단결정 기판(101)의 온도를 450℃에서 1025℃로 승온시켰다.
다음에, 상기와 동일한 (C2H5)3B／PH3／H2 반응계 상압 MOCVD수단과 기상성장 장치를 사용하여, 제 1의 비정질층(104)에 접합시켜서, 제 1의 비정질층(104)보다 고온에서 제 2의 비정질층(105)을 형성했다. 제 2의 비정질층(105)을 기상시킬 때의 V／III 비율(＝PH3／(C2H5)3B)은 16으로 설정함에 따라, 제 2의 비정질층(105)은 붕소(B)를 인(P)에 대하여 화학량론적으로 풍부하게 함유하는 p형 전도층이 되었다. 이 고온에서 기상성장시킨 제 2의 비정질층(105)의 층두께는 15㎚로 했다.
계속해서, 1025℃에서, 상기와 동일한 (C2H5)3B／PH3／H2 반응계 상압 MOCVD수단과 기상성장장치를 사용하여, 제 2의 비정질층(105)에 접합시켜서, 언도프로 p형 인화붕소 단결정층을 상부 클래딩층(106)으로서 형성했다. 상부 클래딩층(106)을 이루는 언도프로 p형 인화붕소 단결정층의 층두께는 580㎚로 했다.
상부 클래딩층(106)의 기상성장을 끝내고, 적층구조체(13)의 형성을 한 후, 적층구조체(13)를 실온근방의 온도로 냉각했다. 그 후, p형 상부 클래딩층(106) 및 발광층(103)에 대해서, 전기적 혹은 결정구조적으로 평가했다. p형 상부 클래딩층 (106)은, 일반의 전해C－V(용량－전압)법에 의해 계측된 캐리어 농도를 2×1O19㎝-3으로 하는, as-grown상태로 이미 저저항의 p형 도전층이었다. 일반적인 단면TEM기법을 이용해서 계측된 전위밀도는 평균하여, 1×1O3／㎝2미만이었다. 전위밀도를 1×1O2／㎝2이하로 하는 영역도 부분적으로 존재하고 있었다. 한편, 발광층(103)을 구성하는 장벽층(103b－1,2) 및 우물층(103a－1,2)의 내부의 전위밀도는 약 2×1010㎝-2이었다. 또한, 양자우물구조의 발광층을 이루는 장벽층 및 우물층의 층두께에 변화는 없고, 특히, 비정질층과 헤테로(이종)접합을 이루는 최종단의 장벽층의 내부에는, 고온에서의 GaN의 분해에 기인하는 미소한 공동의 발생도 확인되지 않았다. 특히, 본 실시예에서는, 양자우물구조의 최종단을 이루는 장벽층에 접합하는 제 1의 비정질층과, 그 제 1의 비정질층에 접합시켜서 보다 고온에서 성장시킨 제 2의 비정질층, 및 그것을 하지층으로 해서 형성된 p형 인화붕소로 이루어진 상부 클래딩층의 어느 것이나 언도프층으로부터 형성되었기 때문에, 도핑한 불순물의 확산에 의한 장벽층과 우물층의 접합계면의 난잡화도 억제되어 있었다.
적층구조체(13)의 표층을 이루는 p형 상부 클래딩층(106)의 중앙부에는, p형 전극(204)을 배치했다. p형 전극(204)의 바닥면 전극(204a)은, p형 인화붕소 단결정에 대해서 비오믹성의 접촉을 하는 금·주석(Au 98질량%·Sn 2질량%)합금으로 구성했다. 바닥면 전극(204a)의 평면형상은 원형으로 하고, 지름은 130㎛로 했다. 바닥면 전극(204a)상에는, 금·베릴륨(Au 99질량%·Be 1질량%)으로 이루어진 p형 오 믹전극(204b)을 형성했다. p형 오믹전극(204b)은, 도 4에 나타내는 바와 같이, 서로 직교 하는 폭을 60㎛로 하는 두 개의 띠형상의 전극으로 구성했다. 띠형상의 전극(204b)이 직각으로 교차하는 교차점과, 원형인 바닥면전극(204a)의 평면형상의 중심점은 일치시켰다. 또한, 띠형상전극(204b)은, LED(12)의 외부로 개방된 발광영역(205)에 연장시켜 형성했다. 또한, 결선(본딩)용의 대좌(pad)전극으로 하기 위해서, 바닥면 전극(204a) 및 바닥면 전극(204a)상에 있는 띠형상전극(204b)상에는, 두께 약 1.7㎛의 금(Au)의 진공증착막(204c)을 피착시켰다. 일방의 n형 전극(108)은, 메탄(분자식 : CH4)／아르곤(원소기호 : Ar)／H2 혼합가스를 사용하는 플라즈마 에칭법에 의해, 도 4에 나타내는 바와 같이, 불필요한 부분을 제거하고, 하부 클래딩층(102)을 노출시킨 후, 그 노출시킨 표면에 도 3 및 도 4에 나타내는 바와 같이 배치했다.
상기의 구성으로 이루어진 p형 전극(204)을 구비한 한 변을 300㎛의 평면형상을 정방형으로 하는 LED(12)에 순방향으로 소자구동 전류를 유통하여 발광특성을 확인했다. LED(13)로부터는 중심의 파장을 442㎚로 하는 청색대광이 방사되었다. 발광 스펙트럼의 반값폭은 120밀리 일렉트론 볼트(meV)였다. 일반적인 적분구를 이용해서 측정되는 수지몰드 이전의 칩(chip)상태에서의 휘도는 7밀리 칸델라(mcd)였다. 또한, p형 전극(204)을 전위밀도가 특히 작은 p형 인화붕소로 이루어진 상부 클래딩층(106)에 접촉시켜서 형성하는 구성으로 했기 때문에, 종래예에 보여지는 바와 같은 전위를 통해서, 소자구동 전류가 단락적으로 양자우물구조의 발광층 (103)으로 유통해버림으로 인한 미소한 발광휘점의 발생은 확인되지 않았다. 근시야 발광패턴으로 해도, 발광강도는 외부에 개방된 발광영역(205)의 대략 모든 면에서 균일하게 되었다.
또한, 저전위밀도의 p형 인화붕소로 이루어진 상부 클래딩층(106)에 접촉시켜서 p형 전극(204)을 설치하는 구성으로 했기 때문에, 국소적인 내압불량(local breakdown)도 확인되지 않았다. 이 때문에, 순방향전류를 20㎃로 했을 때의 순방향전압(소위, Vf)을 약 3V로 하고 역방향전류를 10㎂로 했을 때의 역방향전압(Vr)은 8V이상으로 하는 양호한 정류 특성의 LED(12)가 제공되었다.
실시예3
도 5에 본 실시예에 기재된 LED(30)의 단면구조를 모식적으로 나타낸다. 또한, 도 6에 LED(30)의 평면모식도를 나타내지만, 도 5의 단면도는 도 6에 나타내는 파선 A－A'에 따른 단면을 나타낸 것이다. 단결정 기판(301)에는, 인(P)도프에서 n형 (111)－Si단결정을 사용했다. 단결정 기판(301)의 (111)－표면상에는, 상압(대략 대기압) 유기금속 기상성장(MOCVD)수단을 이용하여, 언도프로 n형 인화붕소 단량체(BP)로 이루어진 하부 클래딩층(302)을 퇴적시켰다. n형 하부 클래딩층(302)은, 트리에틸붕소(분자식 : (C2H5)3B)／포스핀(분자식: PH3)／수소(H2) 반응계에 의해 950℃에서 형성되었다. n형 하부 클래딩층(302)의 층두께는, 파장 430㎚ ∼ 460㎚의 청색대광에 대해서 40%이상의 반사율을 얻기 위해서, 240㎚으로 했다. n형 하부 클래딩층(302)의 기상성장을 상기의 붕소원의 공급을 중단한 후, 포스핀(PH3)과 수소(H2)의 혼합 분위기중에서 Si단결정 기판(301)의 온도를 825℃로 강온했다.
그러한 후, 트리메틸갈륨(분자식 : (CH3)3Ga)／트리메틸인듐(분자식 : (CH3)3In)／암모니아(분자식: NH3)／H2 반응계 상압 MOCVD수단에 의해, n형 질화갈륨·인듐(GaXIn1-XN : 0≤X≤1)층을 발광층(303)으로 하여 n형 하부 클래딩층(302)에 접합시켜서 형성했다. n형 발광층(303)을 이루는 질화갈륨·인듐층은, 인듐 조성비(＝1－X)를 상이한 복수의 상(phase)으로 이루어진 다상구조(multi-phase)의 GaXIn1-XN층으로 구성했다. 인듐의 평균적인 조성비는 0.06(＝6%)이었다. 이 n형 Ga0.94In0.06N층으로 이루어진 발광층(303)의 층두께는 50㎚로 했다. (CH3)3Ga 및 (CH3)3In의 공급을 정지해서, n형 Ga0.94In0.06N층의 기상성장을 종료시켰다.
NH3와 H2와의 혼합분위기중에서, 단결정 기판(301)의 온도를 1000℃에 승온한 후, 발광층(303)상에, 상기의 (C2H5)3B／PH3／H2 반응계 상압 MOCVD수단에 의해, 언도프의 인화붕소층으로 이루어진 제 1의 비정질층(304)을 형성했다. 제 1의 비정질층(304)은, V／III 비율(＝PH3／(C2H5)3B)을 21로 해서 기상성장시켰다. 이 조건하에서 기상성장시킨 인화붕소 비정질층의 억셉터 농도는, 일반의 전해C(용량)-V(전압)법에 의하면, 6 ×1018㎝-3이었다. 또한, 일반의 홀(Hal1)효과 측정법에 의하면, 실온에서의 캐리어(정공) 농도는, 4×1017㎝-3이었다. 제 1의 비정질층(304)의 층두께는 12㎚로 했다.
붕소원으로서 사용한 (C2H5)3B의 공급을 일단 정지해서 제 1의 비정질층(304)의 기상성장을 종료시킨 후, 인원의 PH3과 H2를 유통하면서, 단결정 기판(301)의 온도를 1050℃로 상승시켰다. 다음에, 제 1의 비정질층(304)상에, 언도프의 인화붕소로 이루어진 제 2의 비정질층(305)을 (C2H5)3B／PH3／H2 반응계 상압 MOCVD수단에 의해 형성했다. 제 2의 비정질층(305)은, 제 1의 비정질층(304)보다 높은 캐리어(정공) 농도로 하기 위해서, V／III비율은 40으로 하여 성장시켰다. 이 조건하에서 기상성장시킨 언도프의 인화붕소 비정질층의 억셉터 농도는, 일반의 전해C(용량)-V(전압)법에 의하면, 1×1O20㎝-3이었다. 또한, 일반의 홀(Hall)효과 측정법에 의하면, 실온에서의 캐리어(정공) 농도는, 2×1O19㎝-3이었다. 언도프의 제 2의 비정질층(305)의 층두께는 12㎚로 했다.
계속해서, (C2H5)3B／PH3／H2 반응계 상압 MOCVD수단에 의해, 1025℃에서, 제 2의 비정질층(305)상에 언도프의 p형 인화붕소로 이루어진 상부 클래딩층(306)을 형성했다. p형 인화붕소로 이루어진 상부 클래딩층(306)을 기상성장시킬 때의 V/I II 비율은, 제 1의 비정질층(304)보다 높고, 제 2의 비정질층(305)과 동일한 40으로 했다. 언도프의 p형 인화붕소로 이루어진 상부 클래딩층의 억셉터 농도는, 일반의 전해C(용량)-V(전압)법에 의해 2×1O20㎝-3으로 측정되었다. 또한, 일반의 홀(Hall)효과 측정법에 의하면, 실온에서의 캐리어(정공) 농도는, 3×1O19㎝-3이며, 저항율은 5×10-2Ω·㎝였다. p형 인화붕소로 이루어진 상부 클래딩층(306)의 층두께는 580㎚로 했다. 붕소원의 (C2H5)3B의 공급을 정지해서 언도프의 p형 인화붕소로 이루어진 상부 클래딩층(306)의 기상성장을 종료한 후, PH3과 H2의 혼합분위기중에서 약 650℃까지 냉각했다. 계속해서, 실온까지 수소기류중에서 냉각했다.
냉각후, 인화붕소 비정질층(304, 305) 및 p형 인화붕소로 이루어진 상부 클래딩층(306)의 결정구조를 해석했다. 인화붕소 비정질층(304, 305)으로부터는, 명료한 X선 회절피크는 출현하지 않고, 또한, 전자선 회절패턴도 할로였다. p형 인화붕소로 이루어진 상부 클래딩층(306)으로부터의 X선 반사회절패턴에는, 주된 회절피크로서, 섬아연광 결정형의 인화붕소의 (111)결정면으로부터의 (111)－회절피크에 더해, (311)－및 (110)－회절피크 등의 부차적인 피크도 출현했다. 또한, 전자선 회절패턴상에는, 인화붕소의 111－결정면에 대응하는 회절점(spot)이 111－회절환상에 많이 출현했다. 이것으로부터, p형 인화붕소로 이루어진 상부 클래딩층(306)은 다결정층이라는 것이 나타내어졌다. 또한, 단면TEM기법에 의한 내부관찰에서는, p형 인화붕소로 이루어진 상부 클래딩층(306)은, <110>결정방위에 관해서 배향을 약간 상이하는 주상(柱狀)의 (111)－결정이 집합한 다결정층이라고 확인되었다. p형 인화붕소로 이루어진 상부 클래딩층(306)의 표면까지 다결정인채로, 단결정층은 형성되어 있지 않았다. 한편, 하부 클래딩층(302)을 이루는 n형 인화붕소층 의 표층부는 (111)－결정면으로 이루어진 단결정층이 되어 있었다.
다결정의 인화붕소로 이루어진 상부 클래딩층(306)은, 저저항이었기 때문에, 종래와 같은 저저항층으로 이루기 위한 번잡한 열처리를 시공하지 않고, 그 표면의 중앙부에는, 티타늄(Ti)으로 이루어진 바닥면 전극(307a)을 형성했다. 티타늄(원소기호 : Ti)은 일반적인 전자빔(beam) 증착법으로 형성하고, 층두께는 60㎚로 했다. 직경을 130㎛로 하는 평면형상을 원형으로 하는 바닥면 전극(307a)에는, 그것에 접촉시켜서 백금(원소기호 : Pt)으로 이루어진 중간층(307b)을 형성했다. 중간층(307b)을 이루는 백금층은 Ti과 마찬가지로 전자빔 증착법으로 형성하고, 그 층두께는 30㎚로 했다. 또한, 중간층(307b)에 접촉시켜서, 금·베릴륨(Au·Be)합금으로 이루어진 p형 오믹전극(307c)을 설치했다. p형 오믹전극(307c)은, 바닥면 전극(307a)의 주변에 있어서 다결정의 p형 인화붕소로 이루어진 상부 클래딩층(306)의 표면에 접촉하고, 또한, p형 인화붕소로 이루어진 상부 클래딩층(306)의 표면에 도 6에 나타내는 바와 같이, 소자의 외연부에 프레임상으로 또한 선상으로 배치되었다. 프레임상 전극(307c-1)과 선상전극(307c-2)을 구성하는 Au·Be전극의 선폭은 60㎛로 했다. p형 전극(307)은 Ti 바닥면 전극(307a)／Pt 중간층(307b)／Au·Be 오믹전극(307c)의 3층구조로 구성되었다.
n형 (111)－규소(Si)단결정 기판(301)의 이면의 대략 모든 면에는, 알루미늄·안티몬(Al·Sb)합금으로 이루어진 오믹성의 n형 전극(308)을 형성했다. pn 접합형 DH 구조의 LED(30)를 구성했다. 양 오믹전극(307, 308) 사이에 순방향으로 20밀리암페어(㎃)의 동작전류를 유통한 바, LED(30)로부터는 파장을 약 440㎚로 하는 청자대광이 발생시켜졌다. 일반적인 적분구를 이용해서 측정되는 칩(chip)상태에서의 휘도는 8밀리 칸델라(mcd)였다. 또한, 쇼트키 접촉성의 바닥면 전극(307a)을 배치해서, p형 전극(307)의 바로 아래의 발광층(303)으로의 단락적인 유통이 저해된 소자동작전은, p형 오믹전극(307c)에 의해서, p형 상부 클래딩층(306)의 모든 면으로 확산시켜졌기 때문에, p형 클래딩층(306)의 대략 모든 면으로부터 균일한 강도의 발광이 나타내어졌다. 특히, 다결정의 인화붕소층으로 구성되고, 발광층(303)에 인가되는 변형을 완화했기 때문에, 소자구동 전류의 장기 통전에 의한 발광강도의 변화가 확인되지 않았다. 순방향전류를 20㎃로 했을 때의 순방향전압(소위, Vf)을 약 3V로 하고, 역방향전류를 10㎂로 했을 때의 역방향전압(Vr)은 8V이상으로 하는 양호한 정류특성이 발현되었다.
본 발명에 의하면, 인화붕소계 반도체로 이루어진 비정질층을 개재해서 성장시킨 저저항의 p형 인화붕소계 반도체층으로 p형 상부 클래딩층을 구성하는 것으로 했으므로, 높은 강도의 발광을, 또한 장기에 걸쳐 고강도의 발광을 발생시키는, 정류특성에 뛰어난 인화붕소계 반도체 발광소자를 얻을 수 있다. 본 발명의 인화붕소계 반도체 발광소자는, 발광 다이오드 등으로서 유용하다.

Claims (23)

  1. 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 구비하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 전극이 형성되어 이루어진 인화붕소계 반도체 발광소자에 있어서, p형 상부 클래딩층이, 상기 n형 발광층과의 중간에 형성된, 인화붕소계 반도체로 이루어진 비정질층을 개재해서 형성되어져 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  2. 제 1항에 있어서, 비정질층이, n형 발광층에 접하는 제 1의 비정질층과, 상기 제 1의 비정질층보다 높은 캐리어 농도의 p형 인화붕소계 반도체로 이루어져 p형 상부 클래딩층에 접하는 제 2의 비정질층을 포함하는 다층구조를 가지는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  3. 제 2항에 있어서, 제 1의 비정질층이, n형 발광층보다 저온에서 성장된 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  4. 제 2항 또는 제 3항에 있어서, 제 1의 비정질층이, 층두께를 2㎚이상이고 50 ㎚이하로 하는, 언도프의 인화붕소로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  5. 제 2항에 있어서, 제 2의 비정질층이, 상기 제 1의 비정질층보다 고온에서 성장된 p형 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  6. 제 2항에 있어서, 제 2의 비정질층이, 실온에서의 억셉터 농도를 2×1019㎝-3이상, 4×1020㎝-3이하로 하고, 실온에서의 캐리어 농도를 5×1018㎝-3이상, 1×1020㎝-3이하로 하며, 또한 층두께를 2㎚이상이고 450㎚이하로 하는, 언도프로 비정질의 p형 인화붕소로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  7. 제 1항에 있어서, p형 상부 클래딩층이, 전위밀도를, 상기 n형 발광층을 이루는 III족 질화물 반도체의 전위밀도이하로 하는 p형 인화붕소계 반도체로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  8. 제 1항에 있어서, p형 상부 클래딩층이, 실온에서의 억셉터 농도를 2×1019㎝-3이상, 4×1020㎝-3이하로 하고, 실온에서의 캐리어 농도를 5×1018㎝-3이상, 1× 1020㎝-3이하로 하며, 또한 실온에서의 저항율을 O.1Ω·㎝이하로 하는, 언도프로 다결정의 p형 인화붕소로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  9. 제 1항에 있어서, p형 상부 클래딩층에 설치되는 p형 전극이, p형 상부 클래딩층을 이루는 p형 인화붕소계 반도체와 비오믹 접촉성을 이루는 재료로 구성된, p형 상부 클래딩층의 표면에 접촉하는 바닥면 전극과, 상기 바닥면 전극에 전기적으로 접촉하고, 또한 p형 상부 클래딩층의 표면과도 접촉하도록 연장시킨, p형 인화붕소계 반도체에 오믹접촉하는 p형 오믹전극으로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  10. 제 9항에 있어서, p형 오믹전극이, 상기 바닥면 전극이 형성되어 있지 않은 p형 상부 클래딩층의 표면상에 띠형상전극으로서 연장시켜 형성되어져 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  11. 제 9항에 있어서, 바닥면 전극이, 금·주석(Au·Sn)합금 또는 금·규소(Au·Si)합금으로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  12. 제 9항에 있어서, 바닥면 전극이, 티타늄(Ti)으로 구성되어 있는 것을 특징 으로 하는 인화붕소계 반도체 발광소자.
  13. 제 9항에 있어서 p형 오믹전극이, 금·베릴륨(Au·Be)합금 또는 금·아연(Au·Zn)합금으로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  14. 제 9항에 있어서, p형 오믹전극이, 니켈(Ni) 또는 그 화합물로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  15. 제 9항에 있어서, p형 오믹전극과 바닥면 전극의 중간에, 천이금속으로 이루어진 중간층이 형성되어져 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  16. 제 15항에 있어서, 중간층이 몰리브덴(Mo) 또는 백금(Pt)으로 구성되어 있는 것을 특징으로 하는 인화붕소계 반도체 발광소자.
  17. 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 형성하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 오믹전극을 형성하는 인화붕소계 반도체 발광소자의 제조방법에 있어서, n형 발광층상에, 기상성장수단에 의해 형성된, 인화붕소계 반도체로 이루어진 비정질층을 개재해서 p형 인화붕소계 반도체층으로 이루어진 p형 상부 클래딩층을 기상성장수단에 의해 형성하는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  18. 도전성 또는 고저항의 단결정 기판의 표면상에, 순차, n형 화합물 반도체로 이루어진 n형 하부 클래딩층과, n형 III족 질화물 반도체로 이루어진 n형 발광층과, 상기 발광층상에 형성된 p형 인화붕소계 반도체로 이루어진 p형 상부 클래딩층으로 구성되는 이종접합구조의 발광부를 형성하고, 상기 p형 상부 클래딩층에 접촉시켜서 p형 오믹전극을 형성하는 인화붕소계 반도체 발광소자의 제조방법에 있어서, n형 발광층상에, 기상성장수단에 의해 형성된, 인화붕소계 반도체로 이루어진 제 1의 비정질층을 형성하고, 제 1의 비정질층에 접합해서 제 1의 비정질층보다 높은 캐리어 농도의 비정질의 p형 인화붕소계 반도체로 이루어진 제 2의 비정질층을 기상성장수단에 의해 형성하며, 제 2의 비정질층에 접합시켜서 p형 인화붕소계 반도체층으로 이루어진 p형 상부 클래딩층을 기상성장수단에 의해 형성하는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  19. 제 18항에 있어서, 제 1의 비정질층을, 기상성장영역에 공급하는 붕소원으로 하는 붕소함유 화합물과 인원으로 하는 인함유 화합물의 공급농도비율(소위, V／III 비율)을 0.2이상이고 50이하로 해서, 250℃를 초과하고, 750℃미만의 온도로 유지한 상기 n형 발광층상에 기상성장수단에 의해 형성하는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  20. 제 18항에 있어서, 제 2의 비정질층을, 1000℃이상이고 1200℃이하의 온도로 유지된 제 1의 비정질층상에, 제 1의 비정질층을 기상성장시킬 때의 V／III 비율을 초과하고, 또한, 50이하의 V／III 비율로 기상성장시키는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  21. 제 17항 또는 제 18항에 있어서, p형 상부 클래딩층을, 750℃이상이고 1200℃이하의 온도에서, V／III 비율을 600이상이고 2000이하로 해서 기상성장시키는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  22. 제 18항에 있어서, 제 1의 비정질층 및 제 2의 비정질층 및 p형 상부 클래딩층을, 모두, 인화붕소(BP)로 구성하는 것을 특징으로 하는 인화붕소계 반도체 발광소자의 제조방법.
  23. 제 1항 내지 제 3항 및 제 5항 내지 제 16항중 어느 한 항에 기재된 인화붕소계 반도체 발광소자로 이루어지는 것을 특징으로 하는 발광 다이오드.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2004049451A2 (en) * 2002-11-28 2004-06-10 Showa Denko K.K. Boron phosphide-based compound semiconductor device, production method thereof and light-emitting diode
US7508010B2 (en) 2002-12-02 2009-03-24 Showa Denko K.K. Boron phoshide-based compound semiconductor device, production method thereof and light-emitting diode
CN102709409B (zh) * 2012-05-31 2015-06-03 东莞洲磊电子有限公司 一种四元系led芯片的切割方法
EP2886515A1 (en) 2013-12-23 2015-06-24 Université Pierre et Marie Curie (Paris 6) Production of boron phosphide by reduction of boron phosphate with an alkaline metal
US9287459B2 (en) * 2014-02-14 2016-03-15 Epistar Corporation Light-emitting device
JP2018515416A (ja) 2015-05-20 2018-06-14 ユニヴェルシテ ピエール エ マリ キュリ（パリ ６） Ｂｐ、ｂ１２ｐ２およびそれらの混合物の、特にナノ粉末としての製造のためのメカノケミカル方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001168395A (ja) * 1999-12-09 2001-06-22 Showa Denko Kk Ｉｉｉ−ｖ族化合物半導体発光ダイオード
US6541799B2 (en) * 2001-02-20 2003-04-01 Showa Denko K.K. Group-III nitride semiconductor light-emitting diode
JP2002270896A (ja) * 2001-03-14 2002-09-20 Showa Denko Kk Ｉｉｉ族窒化物半導体発光素子およびその製造方法
WO2002097861A2 (en) * 2001-05-28 2002-12-05 Showa Denko K.K. Semiconductor device, semiconductor layer and production method thereof
JP3700609B2 (ja) * 2001-06-04 2005-09-28 昭和電工株式会社 化合物半導体発光素子、その製造方法、ランプ及び光源
JP4799769B2 (ja) * 2001-07-06 2011-10-26 昭和電工株式会社 ＧａＰ系発光ダイオード
ATE384337T1 (de) * 2001-08-20 2008-02-15 Showa Denko Kk Mehrfarben-lichtemissionslampe und lichtquelle

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