KR100642697B1 - 탄성 표면파 디바이스 및 그 제조 방법 - Google Patents

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Abstract

필터 특성이 저하되는 것을 방지하면서, 초전을 해소할 수 있는 탄성 표면파 디바이스 및 그 제조 방법을 제공한다. 압전 기판(11)의 도전율 γ가 10-12 오더보다 작아지면, 발생 전압 E가 절연 파괴 전압 Eo를 초과하여, 금속 패턴에서의 초전이 발생한다. 따라서 본 발명에서는, 압전 기판(11)의 도전율 γ를 적어도 10-12 이상으로 한다. 단, 압전 기판(11)의 도전율 γ를 너무 크게 한 경우, 입력 신호의 손실이 증대되어, 필터 특성이 열화되게 된다. 따라서 본 발명에서는, 도전율 γ의 상한을 10-6으로 한다. 이에 의해, 방전되는 전하를 최소한으로 억제할 수 있어, 필터 특성의 열화를 억제할 수 있다.
압전 기판, 전극 패드, IDT, 베이스 기판, 전극막, 배선 패턴

Description

탄성 표면파 디바이스 및 그 제조 방법{SURFACE ACOUSTIC WAVE DEVICE AND METHOD OF PRODUCING THE SAME}
도 1은 종래 기술에 의한 SAW 디바이스(100)의 구성을 도시하는 도면으로서, (a)는 SAW 디바이스(100)의 사시도, (b)는 (a)의 F-F 단면도.
도 2는 종래 기술에 의한 SAW 디바이스(200)의 구성을 도시하는 도면으로서, (a)는 SAW 디바이스(200)에 실장되는 SAW 소자(210)의 구성을 도시하는 사시도, (b)는 SAW 디바이스(200)의 단면도.
도 3은 종래 기술에 의한 듀플렉서(300)의 구성을 도시하는 도면으로서, (a)는 듀플렉서(300)의 구성을 도시하는 단면도, (b)는 듀플렉서(300)에 실장되는 SAW 소자(310)의 구성을 도시하는 상면도.
도 4는 본 발명의 기본 구성에 의한 SAW 디바이스(1)의 구성을 도시하는 도면으로서, (a)는 SAW 디바이스(1)의 사시도, (b)는 (a)의 A-A 단면도.
도 5는 본 발명에서 사용하는 압전 기판(11)의 도전율 γ와 발생 전압 E와의 관계, 및 절연 파괴 전압 Eo를 도시하는 그래프.
도 6은 본 발명에서 사용하는 표면 활성화 처리를 이용한 접합 방법을 설명하기 위한 도면.
도 7은 본 발명의 제1 실시예에 따른 SAW 소자(20)의 구성을 도시하는 도면으로서, (a)는 SAW 소자(20)의 상면도, (b)는 (a)의 B-B 단면도.
도 8은 본 발명의 제1 실시예에 따른 베이스 기판(22)의 구성을 도시하는 도면으로서, (a)는 베이스 기판(22)의 상면도, (b)는 (a)의 C-C 단면도, (c)는 베이스 기판(22)의 이면도.
도 9는 본 발명의 제1 실시예에 따른 SAW 디바이스(21)의 구성을 도시하는단면도.
도 10은 도 7에 도시한 SAW 소자(20)의 제조 방법을 도시하는 프로세스도.
도 11은 도 8에 도시한 베이스 기판(22)의 제조 방법을 도시하는 프로세스도.
도 12는 도 8에 도시한 베이스 기판(22)의 다른 제조 방법을 도시하는 프로세스도.
도 13은 도 9에 도시한 SAW 디바이스(21)의 다른 제조 방법을 도시하는 프로세스도.
도 14는 본 발명의 제2 실시예에 따른 베이스 기판(32)의 구성을 도시하는 도면으로서, (a)는 베이스 기판(32)의 상면도, (b)는 (a)의 D-D 단면도, (c)는 베이스 기판(32)의 이면도.
도 15는 본 발명의 제2 실시예에 따른 SAW 디바이스의 회로 구성을 도시하는 도면.
도 16은 본 발명의 제3 실시예에 따른 다면취 구조의 기판의 구성을 도시하 는 도면으로서, (a)는 도 7에 도시한 SAW 소자(20)가 2차원 배열된 기판(50A)의 상면도를 도시하고, (b)는 도 8에 도시한 베이스 기판(22)이 2차원 배열된 기판(52A)의 상면도를 도시하는 도면.
도 17은 본 발명의 제4 실시예에 따른 LTCC(72A)의 구성을 도시하는 상면도.
도 18은 본 발명의 제5 실시예에 따른 듀플렉서(90)의 구성을 도시하는 도면으로서, (a)는 듀플렉서(90)의 구성을 도시하는 상면도, (b)는 듀플렉서(90)를 이용하여 작성한 SAW 디바이스(91)의 회로 구성을 도시하는 도면.
도 19는 본 발명에 따른 SAW 디바이스의 다른 구성을 도시하는 도면으로서, (a)는 와이어 본딩된 SAW 디바이스(93)의 구성을 도시하는 단면도, (b)는 플립 칩 실장된 SAW 디바이스(94)의 구성을 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21, 91, 93, 94 : SAW 디바이스
2, 22, 32 : 베이스 기판
2a, 2A : 실리콘 기판
4, 4', 16, 24, 24', 26 : 층
4A : 금속막
5, 5' : 전극 패드
6, 7 : 비아 배선
6a, 6A, 7a : 비아
9 : 캐비티
11 : 압전 기판
11a, 11A : LT 기판
13 : IDT
13A, 13B : 전극막
14 : 전극 패드
14A : 금속막
15 : 배선 패턴
20 : SAW 소자
50A, 52A : 기판
72 : ALTCC
81 : 송신용 회로 칩
82 : 수신용 회로 칩
83 : RF 회로
90 : 듀플렉서
90a : 송신용 필터
90b : 수신용 필터
C1, C2, C3 : 컨덴서
L1, L2 : 인덕터
M1, M3, M4, M5, M5', M6, M6' : 마스크
M2 : 절연막
X1, X2, X11, X12 : 불순물
본 발명은, 탄성 표면파 디바이스 및 그 제조 방법에 관한 것으로, 특히 탄성 표면파 소자가 밀봉된 구성을 갖는 탄성 표면파 디바이스 및 그 제조 방법에 관한 것이다.
종래, 전자 기기의 소형화 및 고성능화에 수반하여, 이것에 탑재된 전자 부품에도 소형화 및 고성능화가 요구되고 있다. 특히, 전파를 송신 또는 수신하는 전자 기기에서의 필터, 지연선, 발진기 등의 전자 부품으로서 사용되는 탄성 표면파(Surface Acoustic Wave: 이하, SAW라고 함) 디바이스는, 불필요한 신호를 억압할 목적으로 휴대 전화기 등에서의 고주파(RF)부에 널리 사용되고 있지만, 휴대 전화기 등의 급속한 소형화 및 고성능화에 수반하여, 패키지를 포함하여 전체적인 소형화 및 고성능화가 요구되고 있다. 또한, SAW 디바이스의 용도의 확대로부터 그 수요가 급속히 증가한 것에 수반하여, 제조 비용의 삭감도 중요한 요소로 되었다.
여기서, 종래 기술에 따른 SAW 디바이스를 이용하여 제작한 필터 장치(SAW 필터(100))의 구성을 도 1을 이용하여 설명한다(예를 들면 특허 문헌1에서의 특히 도 4 참조). 또한, 도 1에서, (a)는 SAW 필터(100)의 구성을 도시하는 사시도이고, (b)는 (a)의 F-F 단면도이다.
도 1의 (a)에 도시한 바와 같이, SAW 필터(100)는, 세라믹스제의 패키지(102)와, 패키지(102)의 내부에 형성된 캐비티(109)의 개구부를 밀봉하는 금속 캡(103)과, 캐비티(109) 내에 실장되는 SAW 소자(110)를 갖고 구성된다. 또한, 도 1의 (b)에 도시한 바와 같이, 패키지(102)는 예를 들면 3개의 기판(102a, 102b, 102c)을 접합한 3층 구조를 이루고 있으며, 각각에 걸쳐 전극 패드(105), 배선 패턴(106) 및 풋 패턴(107)이 형성되어 있다. SAW 소자(110)는 캐비티(109) 바닥부에 빗형(빗살 무늬형) 전극, 소위 인터디지털 트랜스듀서(InterDigital Transducer: 이하, IDT라고 함)를 압전성 소자 기판(이하, 압전 기판이라고 함)(111) 상의 제1 주면(이것을 상면이라고 함) 상에 갖고, 이 면과 반대측의 제2 주면이 캐비티(109)의 저면에 고착된다. 즉, SAW 소자(110)는 캐비티(109) 내에 페이스-업 상태로 실장된다. SAW 소자(110)에 형성된 전극 패드(114)는, 캐비티(109) 내부에 노출된 배선 패턴(105)과 금속 와이어(108)를 통해 전기적으로 접속된다. 즉, SAW 소자(110)는 패키지(102)에 와이어 본딩되어 접속된다. 금속 캡(103)은 땜납이나 수지 등의 접합 재료(워셔(104))로 패키지(101) 상면에 고착됨으로써, 캐비티(109)를 기밀성 좋게 밀봉한다.
또한, 이러한 SAW 필터에 페이스-다운 상태의 플립 칩 실장을 채용함으로써, 디바이스를 소형화할 수 있다(예를 들면 특허 문헌2 참조). 도 2에, 이러한 SAW 필터(200)의 구성을 도시한다. 또한, 도 2에서, (a)는 SAW 필터(200)에 실장되는 SAW 소자(210)의 구성을 도시하는 사시도이고, (b)는 SAW 필터(200)의 단면도(단, 도 1의 (a)에서의 F-F 단면에 상당)이다.
도 2의 (a)에 도시한 바와 같이, SAW 소자(210)는 압전 기판(211)이 베이스 기판으로서 제작되어 있다. 압전 기판(211)의 제1 주면(상면)에는 IDT(213)와 전극 패드(214)가 형성되어 있고, 이들이 배선 패턴을 통해 전기적으로 접속되어 있다. 또한, 도 2의 (b)에 도시한 바와 같이, 패키지(202) 내부에 형성된 캐비티(209)의 저면(다이 어태치(die-attach)면)에는, SAW 소자(210)에서의 전극 패드(214)와 위치 정렬된 전극 패드(205)가 형성되어 있다. SAW 소자(210)는, 이 다이 어태치면에 IDT(213) 및 전극 패턴(214)이 형성된 면을 향한 상태(페이스-다운 상태)로 플립 칩 실장된다. 이 때, 전극 패드(214)와 전극 패드(205)가 금속 범프(208)에 의해 본딩됨으로써, 양자가 전기적 및 기계적으로 접속된다. 전극 패드(205)는 패키지(202)의 바닥 기판을 관통하여 설치된 비아 배선(206)을 통해 패키지(202) 이면에 형성된 풋 패턴(207)에 전기적으로 접속되어 있고, 이 풋 패턴(207)으로부터 신호가 입출력되며, 또한 소정의 전극 패드가 접지된다. 패키지(202)의 개구부는 워셔(204)를 이용하여 금속 캡(203)이 접착되고, 이에 의해 캐비티(209)가 기밀성 좋게 밀봉된다.
또한, 이상과 같은 구성의 SAW 필터(100 또는 200)를 이용하여 제작한 듀플렉서의 구성을 도 3에 도시한다. 또한, 도 3에서는, 도 1에 도시한 SAW 필터(100)와 마찬가지의 구성을 이용하였다. 또한, (a)는 듀플렉서(300)의 단면도(단, 도 1의 (a)에서의 F-F 단면에 상당)를 도시하고, (b)는 SAW 소자(310)의 상면도를 도시하고 있다.
도 3의 (a)에 도시한 바와 같이, 듀플렉서(300)는, 패키지(302)에 SAW 필터(310)가 실장된 구성을 갖고, 또한, 패키지(302)의 이면에 위상 선로를 갖고 구성된 정합 회로가 탑재된 기판(이하, 정합 회로 기판(321)이라고 함)과, 정합 회로 기판(321)을 패키지(301)와 함께 끼워 넣도록 설치된 주 기판(322)을 갖고 구성된다. 또한, 도 3의 (b)에 도시한 바와 같이, SAW 필터(310)는, 송신용 필터(310a)와 수신용 필터(310b)를 포함하고, 각각이 래더형으로 접속된 IDT(313)를 갖는다. 또한, 각 IDT(313)는, 배선 패턴(315)을 통해 전극 패드(314)에 접속된다.
상기한 바와 같은 구성에서, SAW 소자가 급격하게 온도 변화되면, 결정 구조에서의 자발 분극의 크기가 변화되어, 압전 기판 표면에 전하가 발생하는, 즉 초전이 발생한다. 이 전하는 동일 기판 표면 상에 형성된 금속 패턴(IDT나 전극 패드나 배선 등)에 축적된다. 이 때문에, 금속 패턴간, 특히 IDT간에서 불꽃 방전(스파크)이 발생하여, SAW 소자가 파손된다고 하는 문제가 있다.
이러한 문제를 해결하는 방법으로서는, 예를 들면 이하의 특허 문헌3에 개시된 바와 같이, 표면에 축적된 전하를 감소시키는 결정 능력(이것을 방전 능력이라고 함)을 갖는 압전 기판을 이용하는 방법이 생각된다.
[특허 문헌1]
일본 특개평8-18390호 공보
[특허 문헌2]
일본 특개2001-110946호 공보
[특허 문헌3]
일본 특개평11-92147호 공보
그러나, 압전 기판 상에 형성된 금속 패턴에서, 접지된 전극과 접지되어 있지 않은 전극(이것을 부유 패턴이라고 함)이 존재하는 경우에는, 양자의 사이에서 발생하는 축적 전하의 차가 크다. 이것을 해결하기 위해서는 압전 기판의 방전 능력을 크게 하는 방법이 생각되지만, 방전 능력을 크게 하면 입력 신호의 손실이 커져, 필터 특성이 저하된다.
본 발명은 이러한 문제를 감안하여 이루어진 것으로, 필터 특성이 저하되는 것을 방지하면서, 초전을 해소할 수 있는 탄성 표면파 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위해, 본 발명은, 청구항 1에 기재된 바와 같이, 빗형 전극과 그 빗형 전극에 배선 패턴을 통해 접속된 제1 전극 패드가 형성된 압전 기판을 갖는 탄성 표면파 디바이스로서, 상기 제1 전극 패드 중 적어도 1개가 접지 패턴과 접속되어 있지 않고, 상기 압전 기판의 도전율이 10-12/Ω·㎝ 이상이고 10-6/Ω·㎝ 이하이도록 구성된다. 압전 기판을 도전율이 10-12/Ω·㎝ 이상인 압전 재료를 이용하여 제작함으로써, 온도 변화 등에 의해 기판 표면에 발생한 전하를 효율적으로 중화할 수 있기 때문에, 초전의 발생을 방지할 수 있어, 불꽃 방전의 발생에 의한 소자의 파괴를 방지하는 것이 가능하게 된다. 또한, 도전율의 상한을 10-6/Ω·㎝ 이하로 함으로써, 입력 신호의 손실이 증대되는 것을 억제하여, 필터 특성의 악화를 방지할 수 있다. 특히, 압전 기판 상에 형성된 제1 전극 패드에서 접지 패턴과 접속되어 있는 것과 접속되어 있지 않은 것이 혼재하는 경우, 다시 말하면, 접지된 전극과 접지되어 있지 않은 전극(이것을 부유 패턴이라고 함)이 존재하는 경우에는, 양자의 사이에서 발생하는 축적 전하의 차가 커져, 불꽃 방전의 발생이 조장되지만, 본 발명과 같이, 입력 신호의 손실을 고려하면서 결정한 도전율을 압전 기판에 갖게 함으로써, 입력 신호의 손실에 의한 필터 특성의 열화를 방지하면서, 초전이 발생하는 것을 방지할 수 있다.
또한, 청구항 1에 기재된 상기 압전 기판은, 예를 들면 청구항 2에 기재된 바와 같이, 리튬탄탈레이트 또는 리튬나이오베트를 주성분으로 한 압전 재료를 이용하여 제작할 수도 있다. 이들 리튬탄탈레이트 또는 리튬나이오베트를 사용함으로써, 저손실의 특성을 얻을 수 있다.
또한, 청구항 1에 기재된 상기 탄성 표면파 디바이스는, 예를 들면 청구항 3에 기재된 바와 같이, 상기 제1 전극 패드와 접속되는 제2 전극 패드가 형성된 기판을 갖고, 상기 압전 기판은 적어도 상기 빗형 전극을 둘러싸도록 형성된 제1 층을 갖고, 상기 기판이 상기 빗형 전극과 대응하는 영역에 형성된 제2 층을 갖고, 상기 압전 기판과 상기 기판이 상기 제1 및 제2 층을 접합함으로써 접합되어 있도록 구성할 수도 있다. 빗형 전극을 둘러싸는 제1 층과, 이것에 위치 정렬된 제2 층을 형성하고, 이들을 접합하도록 구성함으로써, 압전 기판 전체를 수용하기 위해 필요한 스페이스를 필요로 하지 않기 때문에, 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 청구항 3에 기재된 상기 제1 및 제2 층은, 바람직하게는 청구항 4에 기재된 바와 같이, 상기 제1 및 제2 전극 패드를 형성하는 금속 재료와 동일한 재료로 형성되어 있다. 제1 및 제2 층을 제1 및 제2 전극 패드와 동일한 금속 재료로 형성함으로써, 이들을 하나의 공정으로 제작하는 것이 가능해져, 제조 공정을 간략화할 수 있다. 또한, 제1 및 제2 층을 접합 강도가 비교적 강한 금속 재료를 이용하여 형성함으로써, 접합 면적을 축소하는 것이 가능하게 되기 때문에, 결과적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 청구항 3에 기재된 상기 탄성 표면파 디바이스는, 바람직하게는 청구항 5에 기재된 바와 같이, 상기 제1 및 제2 층의 접합면에 표면 활성화 처리가 실시되어 있다. 접합면에 표면 활성화 처리를 실시함으로써, 양자의 접합 강도를 향상시키는 것이 가능해져, 결과적으로 탄성 표면파 디바이스를 보다 소형화할 수 있다.
또한, 본 발명은, 청구항 6에 기재된 바와 같이, 접지 패턴과 접속되어 있지 않은 제1 전극 패드를 포함하는 금속 패턴이 형성된 압전 기판을 갖는 탄성 표면파 디바이스의 제조 방법으로서, 상기 금속 패턴이 상기 빗형 전극을 둘러싸는 제1 층을 포함하고, 도전율이 10-12/Ω·㎝ 이상이며 10-6/Ω·㎝ 이하인 상기 압전 기판 상에 상기 금속 패턴을 형성하는 제1 공정과, 상기 제1 전극 패드와 위치 정렬된 제2 전극 패드와, 상기 제1 층과 대응하는 영역에 형성된 제2 층이 형성된 기판을, 상기 제1 및 제2 층을 접합함으로써 상기 압전 기판에 접합하는 제2 공정을 갖도록 구성된다. 압전 기판을 도전율이 10-12/Ω·㎝ 이상인 압전 재료를 이용하여 제작함으로써, 온도 변화 등에 의해 기판 표면에 발생한 전하를 효율적으로 중화할 수 있기 때문에, 초전의 발생을 방지할 수 있어, 불꽃 방전의 발생에 의한 소자의 파괴를 방지하는 것이 가능하게 된다. 또한, 도전율의 상한을 10-6/Ω·㎝ 이하로 함으로써, 입력 신호의 손실이 증대되는 것을 억제하여, 필터 특성의 악화를 방지할 수 있다. 특히, 압전 기판 상에 형성된 제1 전극 패드에서 접지 패턴과 접속되어 있는 것과 접속되어 있지 않은 것이 혼재하는 경우, 다시 말하면, 접지된 전극과 접지되어 있지 않은 전극(이것을 부유 패턴이라고 함)이 존재하는 경우에는, 양자의 사이에서 발생하는 축적 전하의 차가 커져, 불꽃 방전의 발생이 조장되지만, 본 발명과 같이, 입력 신호의 손실을 고려하면서 결정한 도전율을 압전 기판에 갖게 함으로써, 입력 신호의 손실에 의한 필터 특성의 열화를 방지하면서, 초전이 발생하는 것을 방지할 수 있다. 또한, 빗형 전극을 둘러싸는 제1 층과, 이것에 위치 정렬된 제2 층을 형성하고, 이들을 접합하도록 구성함으로써, 압전 기판 전체를 수용하기 위해 필요한 스페이스를 필요로 하지 않기 때문에, 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 청구항 6에 기재된 상기 압전 기판에는, 예를 들면 청구항 7에 기재된 바와 같이, 리튬탄탈레이트 또는 리튬나이오베트를 이용할 수도 있다. 이들 리튬탄탈레이트 또는 리튬나이오베트를 사용함으로써, 저손실의 특성을 얻을 수 있다.
또한, 청구항 6에 기재된 상기 제조 방법은, 바람직하게는 청구항 8에 기재 된 바와 같이, 상기 제1 및 제2 층의 접합면에 표면 활성화 처리를 실시하는 제3 공정을 갖고, 상기 제2 공정이, 상기 제3 공정에서 표면 활성화된 상기 제1 및 제2 층을 접합하도록 구성된다. 접합면에 표면 활성화 처리를 실시함으로써, 양자의 접합 강도를 향상시키는 것이 가능해지고, 결과적으로 탄성 표면파 디바이스를 보다 소형화할 수 있다.
또한, 청구항 6에 기재된 상기 제1 및 제2 층은, 바람직하게는 청구항 9에 기재된 바와 같이, 상기 전극 패드와 동일한 금속 재료로 형성되어 있다. 제1 및 제2 층을 제1 및 제2 전극 패드와 동일한 금속 재료로 형성함으로써, 이들을 하나의 공정으로 제작하는 것이 가능해져, 제조 공정을 간략화할 수 있다. 또한, 제1 및 제2 층을 접합 강도가 비교적 강한 금속 재료를 이용하여 형성함으로써, 접합 면적을 축소하는 것이 가능하게 되기 때문에, 결과적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 청구항 6에 기재된 상기 제조 방법은, 바람직하게는 청구항 10에 기재된 바와 같이, 상기 압전 기판 및 상기 기판이 다면취 구조를 갖는 기판이며, 상기 제2 공정에서 접합한 상기 압전 기판과 상기 기판을 개개로 개편화하는 제3 공정을 갖고 구성된다. 다면취 구조의 기판을 이용함으로써, 한번에 복수의 탄성 표면파 디바이스를 제작하는 것이 가능하게 되기 때문에, 제조 효율이 향상되며, 또한 디바이스당의 제조 비용을 감소할 수 있다.
<실시예>
본 발명을 적합하게 실시한 형태를 설명하기 위해, 본 발명의 기본적인 구성 을 먼저 설명한다. 도 4는 본 발명의 기본 구성을 설명하기 위한 도면이다. 또한, 도 4의 (a)는 본 발명에 따른 탄성 표면파(SAW) 디바이스(1)의 구성을 도시하는 사시도이고, (b)는 (a)의 A-A 단면도이다.
도 4의 (a) 및 (b)에 도시한 바와 같이, SAW 디바이스(1)는, 소정의 면(이것을 이하에 말하는 압전 기판(11)에서의 주면 혹은 상면이라고 함) 상에 금속 패턴(빗형 전극(IDT)(13), 전극 패드(14), 이들을 접속하는 배선 패턴(15))이 형성된 압전성 소자 기판(압전 기판)(11)과, 소정의 면(이것을 이하에 말하는 베이스 기판(2)에서의 주면 혹은 상면이라고 함) 상에 전극 패드(5)가 형성된 베이스 기판(2)을 갖고 구성되어 있다. 전극 패드(14)와 전극 패드(5)는 상호 위치 정렬되어 있고, 양 기판(11, 2)을 접합할 때에, 동시에 접속된다.
상기한 구성에서, 압전 기판(11)에는, 예를 들면 SAW의 전파 방향을 X로 하고, 절출각이 회전 Y 컷트판인 42° Y 컷트 X 전파 리튬탄탈레이트(LiTaO3)의 압전 단결정 기판(이하, LT 기판이라고 함)을 이용한다. 단, 이 외에도, 예를 들면 절출각이 회전 Y 컷트판인 리튬나이오베트(LiNbO3)의 압전 단결정 기판(이하, LN 기판이라고 함)이나 수정 기판 등을 적용하는 것도 가능하다.
이 때, 본 발명에서는, 금속 패턴간에 발생한 전압(이하, 발생 전압 E라고 함)이, 캐비티(9) 내에 충전된 기체 또는 진공 중(이하의 설명에서는 진공 중으로 함)의 절연을 파괴할 정도의 전압(이하, 절연 파괴 전압 Eo라고 함)을 초과하지 않도록, 금속 패턴의 축적 전하를 방전할 수 있는 결정 능력을 갖는 압전 재료를 이 용하여 압전 기판(11)을 제작한다. 이하에, 이러한 기판에 요구되는 조건을 나타낸다.
발생 전압 E는 초전에 의해 반드시 발생한다. 압전 기판은 온도차에 의해 일정한 전압을 발생시키기 때문에, 온도차와 경과 시간에 대하여 임의의 점에서 발생 전압과 자연 방전의 전압이 포화하여 일정한 전압으로 된다. 본 발명에서는, 이것을 발생 전압 E로 한다. 발생 전압 E는 온도차에 대하여 일정하기 때문에, 본 발명에서는, 그것을 임의의 도전율로 중화함으로써, 최종적으로 발생 전압을 저감한다.
압전 기판(11)의 발생 전압 E는 이하의 수학식 1로 나타낼 수 있다. 또한, 압전 기판(11)에는 LT 기판을 사용하였다. 또한, 수학식 1에서, α는 이하의 수학식 2로 나타나는 계수이며, τ1은 압전 기판(11)이 방열하는 효율을 나타내는 열적 시상수이고, τ2는 압전 기판(11)이 방전하는 효율을 나타내는 전기적 시상수이다. 또한, C'는 압전 기판(11)의 결정의 체적 비열이고, εo는 진공 중의 유전율이며, εs는 압전 기판(11)의 결정의 유전율이고, Pij가 압전 기판의 초전 계수이다. 또한, 본 발명에서는, 예를 들면 유전율 εs가 ε33=38×10-12[F/m]이고, 초전 계수 Pij가 P33=23×10-5[c/m2·K]인 압전 기판(11)을 이용한다. 또한, 이하의 검증에서는, 승온 속도를 2℃/초로 하여 압전 기판(11)의 온도를 60℃ 변화시킨 경우를 이용한 다.
Figure 112004024220266-pat00001
Figure 112004024220266-pat00002
절연 파괴 전압 Eo를 일반적인 값인 3×106[v/m]으로 하면, 발생 전압 E가 이것을 초과하지 않으면 초전에 의한 절연 파괴는 일어나지 않는다. 따라서 본 발명에서는, 도전율 γ와 발생 전압 E와의 관계를 검증하여, 최적의 도전율 γ를 결정한다. 즉, 기판 상의 전하의 발생 효율보다 큰 방전 능력을 실현할 수 있는 도전율 γ를 특정한다. 도 5에 도전율 γ와 발생 전압 E와의 관계, 및 절연 파괴 전압 Eo를 도시한다. 도 5를 참조하면 명백해지는 바와 같이, 도전율 γ가 10-12 오더를 하회하였을 때 발생 전압 E가 절연 파괴 전압 Eo보다 크게(E>Eo) 되어 있다. 즉, 도전율 γ가 10-12 오더보다 작아지면, 발생 전압 E가 절연 파괴 전압 Eo를 초과하여, 금속 패턴에서의 초전이 발생한다. 따라서 본 발명에서는, 압전 기판(11)의 도전율 γ를 작어도 10-12 이상으로 함으로써, 초전을 방지할 수 있도록 구성한다.
단, 압전 기판(11)의 도전율 γ를 너무 크게 한 경우, 입력 신호의 손실이 증대되어, 필터 특성이 열화된다. 따라서 본 발명에서는, 도전율 γ의 상한을 10-6으로 한다. 이에 의해, 방전되는 전하를 최소한으로 억제할 수 있어, 필터 특성의 열화를 억제할 수 있다.
또한, 이 외의 구성을 이하에 설명한다. 베이스 기판(2)측의 전극 패드(14)는 베이스 기판(2)을 관통하는 비아(6a)에 의해, 베이스 기판(2)의 반대측의 주면(이것을 이면 혹은 하면이라고 함)측에 노출되어 있다. 이 때문에, 비아(6a)에 금속 범프 등의 도전체를 충전하여 비아 배선을 형성함으로써, IDT(13)의 입출력 단자를 베이스 기판(2)의 이면까지 인출하는 것이 가능하다.
압전 기판(11)의 주면 상에는, 상술한 바와 같이, IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(16)이 형성된다. 이들을 형성하는 재료로서는, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 등을 주성분으로 하는 도전체를 이용할 수 있다. 또한, IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(16)을, 상기한 어느 하나의 재료를 적어도 1개를 포함하는 단층 도전막으로서 형성해도, 동일하게 상기한 재료를 적어도 1개를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막 등으로서 형성해도 된다. 이들 패턴의 형성에는, 예를 들면 스퍼터링법 등을 이용할 수 있다.
베이스 기판(2)에는, SAW 디바이스의 패키지 등으로서 종래 사용되고 있는 세라믹스, 알루미늄 세라믹스(알루미나), 비스무스이미드 트리아진레진, 폴리페닐렌에테르, 폴리이미드 수지, 글래스 에폭시, 또는 글래스 클로스(glass cloth) 등 중 어느 하나 이상을 주성분으로 한 절연체 기판을 이용하는 것이 가능하지만, 본 발명에서는, 가공이 용이하고 또한 웨이퍼 레벨로 제조가 가능하다고 하는 관점에서, 반도체 기판인 실리콘 기판을 이용한 경우를 예로 들어 설명한다. 또한, 실리콘 기판을 이용한 경우, 실리콘 기판이 갖는 저항 성분에 의해 필터 특성이 열화되는 것을 방지하기 위해, 1000Ω·㎝ 이상의 저항율의 실리콘 재료를 이용하면 된다.
베이스 기판(2)의 주면 상에는, 상술한 바와 같이, 전극 패드(5) 및 층(4)이 형성된다. 이들 형성에도 마찬가지로, 예를 들면 스퍼터링법 등이 이용되며, 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 1개를 포함하는 단층 도전막이나, 또는, 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 1개를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막 등으로서 형성된다.
압전 기판(11) 및 베이스 기판(2)의 주면에서의 외연에는, 상호 위치 정렬된 층(16, 4)을 형성한다. 이 층(16, 4)을 접착함으로써, 압전 기판(11)과 베이스 기판(2) 사이에 금속 패턴을 수용하는 공간(캐비티라고도 함)을 형성하면서, 이것을 고기밀로 밀봉하는 것이 가능하게 된다.
또한, 이상과 같은 압전 기판(11) 및 베이스 기판(2)의 접합에는, 수지 등의 접착 재료를 이용하는 것도 가능하지만, 층(16, 4)을 상온에서 직접 접합하는 방법을 적용하는 것이 보다 바람직하다. 또한, 접합면(층(16, 4) 및 전극 패드(14, 5)의 상면: 이하, 간단하게 접합면이라고 함)에 표면 활성화 처리를 실시함으로써, 접합 강도를 보다 향상시킬 수 있다. 이하, 표면 활성화 처리를 이용한 접합 방법에 대하여 도 6을 이용하여 상세히 설명한다.
본 접합 방법에서는, 우선, 도 6의 (a)에 도시한 바와 같이, 접합면을 RCA 세정법 등으로 세정하여, 부착되어 있는 산화물이나 흡착물 등의 불순물 X1 및 X2를 제거한다. RCA 세정이란, 암모니아와 과산화수소와 물을 용적 배합비 1 : 1∼2 : 5∼7로 혼합한 세정액이나 염소와 과산화수소와 물을 용적 배합비 1 : 1∼2 : 5∼7로 혼합한 세정액 등을 이용하여 행해지는 세정 방법 중 하나이다.
다음으로, 세정한 기판을 건조한 후, 도 6의 (b)에 도시한 바와 같이, 아르곤(Ar) 등의 불활성 가스 혹은 산소의 이온 빔, 중성자 빔 또는 플라즈마 등을 접합면에 조사함으로써, 잔류한 불순물 X11 및 X21을 제거함과 함께, 표층을 활성화시킨다. 또한, 어느 것의 입자 빔 또는 플라즈마를 사용할지는, 접합하는 기판의 재료에 따라 적절하게 선택된다. 예를 들면 불활성 가스에 의한 활성화 처리는 많은 재료에서 유효하지만, 산화실리콘(SiO2) 등에서는 산소의 이온 빔이나 플라즈마 등도 유효하다.
그 후, 층(16, 4) 및 전극 패드(14, 5)를 위치 정렬을 하면서 접합한다. 대부분의 재료에서는, 이 접합 처리를 진공 중에서 행하지만, 질소나 불활성 가스 등의 고순도 가스 분위기 중 또는 대기에서 행할 수 있는 경우도 있다. 또한, 양 기판(11, 2)을 끼워 넣도록 가압할 필요가 있는 경우도 존재한다. 또한, 이 공정은 상온 또는 100℃ 이하 정도로 가열 처리한 조건 하에서 행할 수 있다. 이와 같이 100℃ 정도 이하로 가열하면서 접합을 행함으로써, 접합 강도를 향상시키는 것이 가능하게 된다.
이와 같이, 표면 활성화 처리를 이용한 접합 방법에서는, 접합 후에 1000℃ 이상에서의 고온에서 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없으며, 또한 다양한 기판을 접합할 수 있다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능하게 되며, 또한, 접착 재료를 이용한 경우와 비교하여 작은 접합 면적으로도 충분한 접합 강도를 얻는 것이 가능하기 때문에, 패키지를 소형화하는 것이 가능하게 된다. 또한, 이상과 같은 접합 방법을 이용함으로써, 웨이퍼 레벨로 모든 공정을 행하는 것이 가능하게 되기 때문에, 다면취 구조의 압전 기판 및 베이스 기판을 이용하여 한번에 복수의 SAW 디바이스(1)를 작성하는 것이 가능해져, 제조 공정의 간략화 및 수율의 향상을 실현할 수 있다.
이상과 같은 기본 구성에 기초함으로써, 본 발명에서는, 필터 특성이 저하되는 것을 방지하면서, 초전이 해소된 SAW 디바이스를 실현할 수 있다. 또한, IDT(13)를 밀봉하는 캐비티(9)를 가능한 한 축소하는 것도 가능하게 된다. 또한, 압전 기판(11) 및 베이스 기판(2)의 접합에 표면 활성화 처리를 이용한 접합 방법을 채용하고 있기 때문에, 필요한 접합 강도를 얻기 위한 접합 면적을 축소할 수 있어, SAW 디바이스를 최대한으로 소형화할 수 있다. 또한, 베이스 기판(2)으로서, 웨이퍼 레벨에서의 가공이 용이하며 또한 염가의 실리콘 기판을 이용하고 있기 때문에, 제조 공정을 간략화할 수 있으며, 또한 염가로 SAW 디바이스를 양호한 수 율로 작성하는 것이 가능하게 된다. 이하, 이상과 같은 기본 구성에 기초하는 본 발명의 실시예에 대하여 예를 들어 설명한다.
〔제1 실시예〕
우선, 본 발명의 제1 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 7 내지 도 9는 본 실시예에 따른 SAW 디바이스(21)의 구성을 설명하기 위한 도면이다. 또한, 도 7의 (a)는 SAW 디바이스(21)에서의 SAW 소자(20)의 구성을 도시하는 상면도이고, (b)는 (a)의 B-B 단면도이다. 또한, 도 8의 (a)는 SAW 디바이스(21)에서의 베이스 기판(22)의 구성을 도시하는 상면도이고, (b)는 (a)의 C-C 단면도이며, (c)는 베이스 기판(22)의 이면도이다. 또한, 도 9는 SAW 디바이스(21)의 단면도(단, B-B 단면 및 C-C 단면에 상당)이다.
도 7의 (a) 및 (b)에 도시한 바와 같이, 본 실시예에 따른 SAW 소자(20)는, 압전 기판(11)으로서 예를 들면 LT 기판(11a)을 이용하고, 이 주면 상에 금속 패턴으로서, 사다리(래더)형으로 접속된 IDT(13) 및 전극 패드(14)와, 이들을 상호 접속하는 배선 패턴(15)이 형성되어 있다. 개개의 IDT(13), 전극 패드(14) 및 배선 패턴(15)의 구성은 상술한 기본 구성에서 언급한 바와 같기 때문에, 여기서는 상세한 설명을 생략한다.
또한, 이상과 같은 구성에서, 금속 패턴 중 전극 패드(14)를 고저항의 배선 패턴을 통해 접지함으로써 초전을 방지하는 것도 가능하지만, 이 경우에는 기판 중앙 부근에 배치된 전극 패드가 접지 패턴과 접속되어 있지 않은 상태(부유 패턴)로 되기 때문에, 주위의 금속 패턴과의 전위차가 커져, 스파크할 가능성이 존재한다. 이에 대하여, 본 실시예에서는, 압전 기판(11)(LT 기판(11a))을 고주파적으로 도전체로 되는 결정 능력을 갖는 기판 재료를 이용하여 형성하기 때문에, 모든 금속 패턴을 고주파적으로 접지하는 것이 가능해져, 초전의 발생을 억제할 수 있다.
또한, 도 8의 (a)부터 (c)에 도시한 바와 같이, 본 실시예에 따른 베이스 기판(22)은, 예를 들면 실리콘 기판(2a)을 이용하여 형성되며, 이 주면 상에, 전극 패드(14)와 위치 정렬된 전극 패드(5)가 형성되어 있다. 개개의 전극 패드(5)의 구성은 상술한 기본 구성에서 언급한 바와 같기 때문에, 여기서는 상세한 설명을 생략한다.
또한, 도 7 및 도 8에 도시한 바와 같이, SAW 소자(20)에서의 외연에는 전극 패드(14)와 동일한 정도의 막 두께를 갖는 층(26)이 형성되어 있고, 베이스 기판(22)에서의 외연, 즉 층(26)과 대응하는 영역에는 전극 패드(5)와 동일한 정도의 막 두께를 갖는 층(24)이 형성되어 있다. 따라서, SAW 소자(20)와 베이스 기판(22)과의 접합은, 층(26)과 층(24)을 직접 접합함으로써 실현된다. 또한, 이 때, 상술한 바와 같이, 층(26)과 층(24)의 접합면에 표면 활성화 처리를 실시함으로써, 양자의 접합 강도를 향상시키는 것이 가능해지고, 이에 의해 접합 면적을 축소할 수 있기 때문에, 결과적으로 디바이스를 소형화하는 것이 가능하게 된다.
또한, 이 층(26, 24)은 예를 들면 전극 패드(14, 5)와 동일한 금속 재료로 형성된다. 이에 의해, 층(26)과 층(24)의 접합 시에 동일 공정으로 전극 패드(14, 5)를 접속하는 것이 가능해져, 제조 공정을 간략화하는 것이 가능하게 된다.
또한 통상, 압전 기판(11) 상의 금속 패턴은, 기판의 외연으로부터 어느 정 도의 거리를 유지하도록 형성되기 때문에, 다른 금속 패턴과의 전위차에 의해 스파크하지 않는다. 이 때문에, 금속 재료로 형성된 층(26, 24)을, 예를 들면 베이스 기판(22)의 이면을 통해 접지하도록 구성해도 된다. 이에 의해, 압전 기판(1)의 표면에 발생한 전하를 많이 방전하는 것이 가능하게 되기 때문에, 초전이 발생하는 것을 보다 저감할 수 있다.
이상과 같은 구성을 갖는 SAW 소자(20)를, 베이스 기판(22)의 주면에 대하여 페이스-다운 상태, 즉, 양 기판(11, 2)의 주면을 마주 보게 한 상태로 접합함으로써 제작되는 SAW 디바이스(21)의 단면 형상을 도 9에 도시한다. 이 구성은 상술한 기본 구성에서 언급한 바와 같다.
다음으로, 본 실시예에 따른 SAW 디바이스(21)의 제조 방법에 대하여 도면을 이용하여 상세히 설명한다. 도 10은 SAW 디바이스(21)에서의 SAW 소자(20)를 작성할 때의 제조 프로세스를 도시하는 도면이고, 도 11은 베이스 기판(22)을 작성할 때의 제조 프로세스를 도시하는 도면이다. 또한, 본 제조 방법은, SAW 소자(20) 및 베이스 기판(22)을 동일 웨이퍼 상에 2차원 배열하여 복수 형성하고, 이들의 웨이퍼를 접합한 후, 개개의 SAW 디바이스(21)로 개편화하는 방법을 채용한 경우에 대한 예이다.
우선, SAW 소자(20)가 2차원 배열된 다면취 구조의 웨이퍼를 제작할 때의 제조 방법에 대하여, 도 10을 이용하여 상세히 설명한다. 도 10의 (a)에 도시한 바와 같이, SAW 소자(20)의 작성에서는, 예를 들면 두께 250㎛의 LT 기판(11A)을 사용한다. LT 기판(11A)의 주면 상에는, 도 10의 (b)에 도시한 바와 같이, IDT(13), 전극 패턴(14), 배선 패턴(15) 및 층(26)의 기초층으로서, 예를 들면 알루미늄(Al) 등의 금속을 주성분으로 한 전극막(13A)을 형성한다. 다음으로, 형성한 전극막(13A) 상에, 포토리소그래피 기술을 이용하여 IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(26)의 패턴(도 7의 (a) 참조)을 따른 마스크 M1을 형성하고(도 10의 (c) 참조), 이에 대하여 에칭을 행함으로써, IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(26)의 형상으로 패터닝된 전극막(13B)을 형성한다(도 10의 (d) 참조).
이와 같이 IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(26)의 기초층으로 되는 전극막(13B)을 형성하면, 다음으로, 남은 마스크 M1을 제거한 후, 도 10의 (e)에 도시한 바와 같이, 전극막(13B)이 형성된 주면 전체를 피복하도록, 산화실리콘(SiO2) 등으로 절연막 M2를 형성한다. 그 후, 전극 패드(14), 배선 패턴(15) 및 층(26)만을 적층 구조로 하기 위한 마스크 M3을 포토리소그래피 기술을 이용하여 형성하고(도 10의 (f) 참조), 이에 대하여 에칭을 행한 후(도 10의 (g) 참조), 기판 전체를 피복하도록 금속막(14A)을 형성한다(도 10의 (h) 참조). 또한, 이것에 상기한 적어도 IDT(13), 전극 패드(14) 및 층(26) 이외의 영역의 금속막(14A)을 제거하기 위한 마스크 M4를 포토리소그래피 기술을 이용하여 형성하고(도 10의 (i) 참조), 이것에 대하여 에칭을 행한다(리프트 오프). 이에 의해, IDT(13), 전극 패드(14), 배선 패턴(15) 및 층(26)이 형성된다(도 10의 (j) 참조: 단, (j)에는 전극 패드(14) 및 층(26)만을 도시함). 이 때, 적어도 전극 패드(14)와 층(26)과의 막 두께와 동일한 정도로 되도록 구성하는 것이 바람직하다. 이에 의해, 베이스 기판(22)과 SAW 소자(20)를 접합하였을 때에, IDT(13)가 어느 하나의 구성과 접촉하거나, 전극 패드(14)가 전극 패드(5)와 접합되지 않는 등의 문제점을 회피할 수 있다.
또한, 베이스 기판(22)의 제작에서는, 도 11의 (a)에 도시한 바와 같이, 예를 들면 두께 250㎛의 실리콘 기판(2A)을 사용한다. 실리콘 기판(2A)의 주면 상에는, 도 11의 (b)에 도시한 바와 같이, 후에 전극 패드(5) 및 층(24)으로 가공하기 위한 금속막(4A)을 형성한다. 그 후, 형성한 금속막(4A)을 전극 패턴(5) 및 층(24)의 형상으로 패터닝하기 위한 마스크 M5를 포토리소그래피 기술을 이용하여 형성하고(도 11의 (c) 참조), 이것에 대하여 에칭을 행한다(도 11의 (d) 참조). 이에 의해, 전극 패드(5) 및 층(24)으로 형성된다.
다음으로, 본 제조 방법에서는, 전극 패드(5) 및 층(24)을 실리콘 기판(2A) 이면에까지 전기적으로 도출시키기 위한 비아(6a, 7a)를 형성한다. 이 공정에서는, 우선 도 11의 (e)에 도시한 바와 같이, 비아(6a, 7a)를 형성하는 영역 이외의 영역에 마스크 M6을 포토리소그래피 기술을 이용하여 형성하고, 이것에 대하여 반응성 이온 에칭(RIE: 특히 Deep-RIE)을 행한다. 이에 의해, 도 11의 (f)에 도시한 바와 같은, 수직 방향으로 연장되는 비아(6a, 7a)가 형성된다. 또한, 남은 마스크 M6은, 에칭 후, 제거된다.
이와 같이 SAW 소자(20) 및 베이스 기판(22)을 형성하면, 본 실시예에서는, 상술한 도 6을 이용하여 설명한 바와 같은 접합 방법을 이용하여 양 기판을 접합한 다. 이에 의해, 도 9에 도시한 바와 같은 SAW 디바이스(21)가 형성된다. 또한, 도 11의 (f)에서 작성된 비아(6a, 7a)에는, 상술한 바와 같이, 금속 범프 등의 도전체가 충전된다(도 9에서의 비아 배선(6, 7)). 이에 의해, 전극 패드(14)(참조 부호 5도 포함함) 및 층(26)(참조 부호 24도 포함함)이 베이스 기판(22) 이면까지 전기적으로 인출된다. 단, 이러한 도전체의 충전 공정은, 기판(11A, 2A) 접합 후에 설치해도, 접합하기 전에 설치해도 된다.
또한, 도 11에서 설명한 베이스 기판(22)의 제조 방법은, 에칭(Deep-RIE도 포함함)을 금속막(4A)을 형성한 측으로부터 행한 경우, 즉 모든 공정을 동일면(주면)측으로부터 행한 경우를 예시하고 있다. 이에 대하여, 에칭(Deep-RIE도 포함함)을 금속막(4A)을 형성한 측과 반대측(이면측)으로부터 행하도록 구성하는 것도 가능하다. 이것을 도 12를 이용하여 설명한다.
도 12에서, (b)에 도시한 공정까지는 도 11에서의 (b)까지의 공정과 마찬가지이다. 그 후, 본 제조 방법에서는, 도 12의 (c)에 도시한 바와 같이, 형성한 금속막(4A) 상에, 이것을 전극 패드(5') 및 층(4')의 형상으로 패터닝하기 위한 마스크 M5'를 포토리소그래피 기술을 이용하여 형성하고, 이것에 대하여 에칭을 행한다(도 12의 (d) 참조). 이에 의해, 전극 패드(5') 및 층(24')이 형성된다.
다음으로, 본 제조 방법에서는, 실리콘 기판(2A)의 이면(단, 도 12의 (e) 이후에서는 실리콘 기판(2A)의 표리를 반대로 하여 표시함)에 마스크 M6'을 포토리소그래피 기술을 이용하여 형성하고(도 12의 (e) 참조), 이것에 대하여 RIE(특히 Deep-RIE)를 행함으로써, 비아(6a, 7a)를 형성한다(도 12의 (f) 참조). 또한, 남 은 마스크 M6'은, 에칭 후, 제거된다.
이와 같이 구성함으로써, 본 제조 방법에서는, 형성한 층(24') 및 전극 패드(5')를 에칭하지 않기 때문에, 접합 시에 층(24', 26) 및 전극 패드(5', 14)의 자기 정합이 가능해져, 제조 공정을 용이화할 수 있다. 또한, SAW 소자(20)는, 도 10에 도시한 제조 방법과 마찬가지의 방법으로 제조할 수 있기 때문에, 여기서는 설명을 생략한다.
또한, 상기한 각 제조 방법에서는, SAW 소자(20)와 베이스 기판(22)을 각각 개별로 작성한 후에 접합하도록 구성한 경우를 예로 들고 있다. 이에 대하여, 본 실시예에서는, 예를 들면 실리콘 기판(2A)에 비아(6a, 7a)를 형성하는 공정을, 베이스 기판(22)과 SAW 소자(20)를 접합한 후에 행하도록 구성하는 것도 가능하다. 이것을 도 13을 이용하여 상세히 설명한다. 단, 본 제조 방법에서 SAW 소자(20)의 제조 프로세스는, 도 10을 이용하여 상술한 공정과 마찬가지이기 때문에, 설명을 생략한다.
도 13에서, (d)에 도시한 공정까지는 도 12에서의 (d)에 도시한 공정과 마찬가지이다. 그 후, 본 제조 방법에서는, 도 13의 (e)에 도시한 바와 같이, 실리콘 기판(2A)의 주면(단, 도 13의 (e) 이후에서는 실리콘 기판(2A)의 표리를 반대로 하여 표시함)에 도 9와 같이 제조한 SAW 소자(20)를 접합한 후, 실리콘 기판(2A)의 이면에 마스크 M6'을 포토리소그래피 기술을 이용하여 형성하고(도 13의 (f) 참조), 이것에 대하여 RIE(특히 Deep-RIE)를 행함으로써, 비아(6a, 7a)를 형성한다(도 13의 (g) 참조). 또한, 남은 마스크 M6'은 에칭 후, 제거된다.
이와 같이 구성함으로써, 본 제조 방법에서는, 도 12에 도시한 제조 방법과 마찬가지로, 형성한 층(24') 및 전극 패드(5')를 에칭하지 않기 때문에, 접합 시에 층(24', 26) 및 전극 패드(5', 14)의 자기 정합이 가능해져, 제조 공정을 용이화할 수 있다.
이상과 같은 제조 방법을 이용함으로써, 본 실시예에서는 상기한 바와 같은 구성 및 효과를 얻을 수 있는 SAW 디바이스(21)를 작성할 수 있다.
〔제2 실시예〕
다음으로, 본 발명의 제2 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 14는 본 실시예에 따른 SAW 디바이스에서의 베이스 기판(32)의 구성을 도시하는 도면이다. 또한, 도 14의 (a)는 베이스 기판(32)의 상면도를 도시하고, (b)는 (a)의 D-D 단면도를 도시하며, (c)는 베이스 기판(32)의 이면도를 도시한다. 또한, 본 실시예에서의 SAW 소자는 제1 실시예에서 예시한 SAW 소자(20)와 마찬가지의 구성으로 하는 것이 가능하다.
도 14의 (a)부터 (c)에 도시한 바와 같이, 본 실시예에 따른 베이스 기판(32)에는 주면 상에 소정의 전기 소자가 형성되어 있다. 이 전기 소자로서는, 예를 들면 SAW 소자(20)의 입력 임피던스를 변환함으로써, 외부 회로와 SAW 소자(20)와의 임피던스를 정합하기 위한 정합 회로 등을 들 수 있다. 또한, 도 14는, 인덕터 L1과 컨덴서 C1을 포함하여 이루어지는 정합 회로를 형성한 경우를 도시하고 있다. 또한, 컨덴서 C1의 한쪽의 단은, 실리콘 기판(2a)을 관통하는 비아 배선(6A)에 의해 기판 이면에 노출되어 있다. 이 정합 회로의 일례를 도 15에 도 시한다. 도 15에 도시한 바와 같이, 본 실시예에서 예시하는 정합 회로는, 인덕터 L1이 SAW 소자(20)의 입력단을 분기하여 접지하는 배선 상에 설치되고, 컨덴서 C1이 SAW 소자(20)의 2개의 출력단을 연결하는 배선 상에 설치된 구성을 갖고 있다. 이에 의해, 외부 회로와의 임피던스 정합이 도모되어, 필터 특성의 열화를 방지할 수 있다. 단, 본 발명에 따른 전기 소자는 도 15에 도시한 정합 회로에 한정되지 않고, 목적 및 용도·특성에 따라 다양하게 변형하는 것이 가능하다.
또한, 이상과 같은 전기 소자는, 베이스 기판(32)에서의 전극 패드(5) 및 층(24)을 형성하는 공정의 전 또는 후 혹은 동시에, 예를 들면 구리(Cu)나 알루미늄(Al)이나 금(Au) 등을 재료로 하여 스퍼터링법 등에 의해 작성된다.
이상과 같이, 전기 소자를 포함하여 SAW 디바이스를 작성함으로써, 외부 회로를 필요로 하지 않고, 결과적으로 범용성이 있는 고성능의 SAW 디바이스를 작성하는 것이 가능하게 된다. 또한, 다른 구성, 제조 방법 및 효과는 상술한 제1 실시예와 마찬가지이기 때문에 여기서는 설명을 생략한다.
〔제3 실시예〕
다음으로, 본 발명의 제3 실시예에 대하여 도면을 이용하여 상세히 설명한다. 상술한 각 실시예에서의 SAW 소자(20) 및 베이스 기판(22, 32)은, 예를 들면 도 16에 도시한 바와 같이, 다면취 구조의 기판(50A, 52A)으로서 한번에 복수 작성하는 것도 가능하다. 또한, 도 16에서는, 예로서 제1 실시예에서 설명한 SAW 소자(20) 또는 베이스 기판(22)이 2차원 배열된 다면취 구조의 기판(50A, 52A)을 도시하고 있다.
이상과 같이 다면취 구조의 기판(50A, 52A)을 상술한 어느 하나의 제조 방법과 마찬가지의 방법에 의해 접합하여, 한번에 복수의 SAW 디바이스를 작성하도록 구성함으로써, 본 실시예에서는, SAW 디바이스를 제조할 때의 비용을 내리는 것이 가능해져, 결과적으로 SAW 디바이스를 염가로 제공하는 것이 가능하게 된다.
또한, 다면취 구조의 기판(50A, 52A)을 이용하여 작성할 때, 도 12의 (f) 또는 도 13의 (g)에 도시한 공정에서, 비아(6a, 7a)와 동시에 다이싱할 때의 홈도 형성함으로써, 다이싱 시, 즉 SAW 디바이스를 개편화할 때의 작업을 정확 또한 신속하게 행하는 것이 가능하게 된다. 또한, 다른 구성 및 제조 방법 및 효과는, 상술한 각 실시예와 마찬가지이기 때문에, 여기서는 설명을 생략한다.
〔제4 실시예〕
다음으로, 본 발명의 제4 실시예에 대하여 도면을 이용하여 상세히 설명한다. 본 실시예는, 상술한 바와 같은 베이스 기판(22, 32)을 저온 소성 세라믹스(LTCC)나 프린트 기판 등에 직접 형성한 경우의 예이다. 도 17에, 본 실시예에서의 베이스 기판(이하의 설명에서는 제1 실시예에서 설명한 베이스 기판(22)을 예로 듦)이 형성된 LTCC(72A)의 구성을 도시하는 상면도이다.
도 17에 도시한 바와 같이, LTCC(72A) 상에는, 송신용 회로 칩(81), 수신용 회로 칩(82) 및 RF 회로(83)가 탑재되어 있고, 송신용 회로 칩(81) 및 수신용 회로 칩(82)과, RF 회로(83)를 연결하는 각각의 전송 선로 상에, 송신용 필터 및 수신용 필터를 설치하기 위한 베이스 기판(22)이 각각 형성되어 있다. 이와 같이 구성된 LTCC(72A)에, 예를 들면 제1 실시예에서 설명한 SAW 소자(20)를 접합함으로써, 본 실시예에서는, SAW 디바이스가 차지하는 체적을 보다 축소하는 것이 가능하게 된다. 또한, 다른 구성, 제조 방법 및 효과는 상술한 각 실시예와 마찬가지이기 때문에, 여기서는 설명을 생략한다.
〔제5 실시예〕
또한, 상술한 각 실시예에서는, SAW 소자에 1개의 필터가 형성된 경우를 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않고, 예를 들면 도 18의 (a)에 도시한 바와 같은 송신용 필터(90a)와 수신용 필터(90b)를 갖는 듀플렉서(90)로서 형성한 SAW 소자에 대해서도 마찬가지로 적용하는 것이 가능하다.
또한, 이 때, 도 18의 (b)에 도시한 듀플렉서(90)를 이용한 SAW 디바이스(91)의 회로 구성과 같이, 송신용 필터(90a) 및 수신용 필터(90b)에 대하여 공통 단자인 입력 단자와, 송신용 필터(90a) 또는 수신용 필터(90b) 혹은 그 양방과의 사이에, 제2 실시예에서 설명한 구성에 의한 정합 회로 등을 내장하도록 구성하면 된다. 또한, 정합 회로는, 인덕터 L2와 이것을 사이에 두도록 병렬로 설치된 컨덴서 C2, C3을 갖고 이루어지는 저역 통과 필터로서 구성되어 있다. 여기서, 송신용 필터(90a)의 공진 주파수가 수신용 필터(90b)의 공진 주파수보다 낮고, 또한 송수신의 주파수 관계가 이것과 반대인 경우에는, 높은 주파수측에 상기한 저역 통과 필터를 접속하면 된다. 또한, 정합 회로는 저역 통과 필터에 한정되는 것은 아니다.
〔다른 실시예〕
이상에 설명한 실시예는 본 발명의 바람직한 일 실시예에 지나지 않고, 본 발명은 그 취지를 일탈하지 않는 한 다양하게 변형하여 실시할 수 있다.
또한, 상기한 각 실시예에서는, SAW 소자의 IDT가 형성된 면에 베이스 기판을 접합함으로써 IDT를 허메틱 실(hermetic seal)하도록 구성한 경우에 대해 예를 들었지만, 본 발명은 이에 한정되지 않고, 예를 들면 도 19의 (a)에 도시한 SAW 디바이스(93)와 같이, 금속 캡(103)으로 밀봉되는 캐비티(109)를 갖는 패키지(102)에 와이어(108)로 본딩된 구성으로 하는 것도, 도 19의 (b)에 도시한 SAW 디바이스(94)와 같이, 패키지(202)의 캐비티(209)에 페이스-다운 상태로 플립 칩 실장된 구성으로 하는 것도 가능하다.
이상 설명한 바와 같이, 필터 특성이 저하되는 것을 방지하면서, 초전을 해소할 수 있는 탄성 표면파 디바이스 및 그 제조 방법을 실현할 수 있다.

Claims (10)

  1. 빗형 전극과 상기 빗형 전극에 배선 패턴을 통해 접속된 제1 전극 패드가 형성된 압전 기판을 갖는 탄성 표면파 디바이스로서,
    상기 제1 전극 패드 중 적어도 1개가 접지 패턴과 접속되어 있지 않고,
    상기 압전 기판의 도전율이 10-12/Ω·㎝ 이상이고 10-6/Ω·㎝ 이하이고,
    상기 제1 전극 패드와 접속되는 제2 전극 패드가 형성된 기판을 갖고,
    상기 압전 기판은 적어도 상기 빗형 전극을 둘러싸도록 형성된 제1 층을 갖고,
    상기 기판은 상기 빗형 전극과 대응하는 영역에 형성된 제2 층을 갖고,
    상기 압전 기판과 상기 기판이 상기 제1 및 제2 층을 접합함으로써 접합되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  2. 제1항에 있어서,
    상기 압전 기판은 리튬탄탈레이트 또는 리튬나이오베트를 주성분으로 한 기판인 것을 특징으로 하는 탄성 표면파 디바이스.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 층은, 상기 제1 및 제2 전극 패드를 형성하는 금속 재료와 동일한 재료로 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  5. 제1항에 있어서,
    상기 제1 및 제2 층의 접합면에 표면 활성화 처리가 실시되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  6. 접지 패턴과 접속되어 있지 않은 제1 전극 패드를 포함하는 금속 패턴이 형성된 압전 기판을 갖는 탄성 표면파 디바이스의 제조 방법으로서,
    상기 금속 패턴은 상기 빗형 전극을 둘러싸는 제1 층을 포함하고,
    도전율이 10-12/Ω·㎝ 이상이고 10-6/Ω·㎝ 이하인 상기 압전 기판 상에 상기 금속 패턴을 형성하는 제1 공정과,
    상기 제1 전극 패드와 위치 정렬된 제2 전극 패드와, 상기 제1 층과 대응하는 영역에 형성된 제2 층이 형성된 기판을, 상기 제1 및 제2 층을 접합함으로써 상기 압전 기판에 접합하는 제2 공정
    을 갖는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 압전 기판은 리튬탄탈레이트 또는 리튬나이오베트인 것을 특징으로 하는 표면파 디바이스의 제조 방법.
  8. 제6항에 있어서,
    상기 제1 및 제2 층의 접합면에 표면 활성화 처리를 실시하는 제3 공정을 포함하고,
    상기 제2 공정은, 상기 제3 공정에서 표면 활성화된 상기 제1 및 제2 층을 접합하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  9. 제6항에 있어서,
    상기 제1 및 제2 층은 상기 전극 패드와 동일한 금속 재료로 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  10. 제6항에 있어서,
    상기 압전 기판 및 상기 기판은 다면취 구조를 갖는 기판이고,
    상기 제2 공정에서 접합한 상기 압전 기판과 상기 기판을 개개로 개편화하는 제3 공정을 갖는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
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