JP3913700B2 - 弾性表面波デバイス及びその製造方法 - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は、弾性表面波デバイス及びその製造方法に関し、特に第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイス及びその製造方法に関する。
【０００２】
【従来の技術】
従来、電子機器の小型化及び高性能化に伴い、これに搭載された電子部品にも小型化及び高性能化が要求されている。特に、電波を送信又は受信する電子機器におけるフィルタ，遅延線，発振器等の電子部品として使用される弾性表面波（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ：以下、ＳＡＷと略す）デバイスは、不要な信号を抑圧する目的で広く携帯電話機等における高周波（ＲＦ）部に使用されているが、携帯電話機等の急速な小型化及び高性能化に伴い、パッケージを含めて全体的な小型化及び高性能化が要求されている。加えて、ＳＡＷデバイスの用途の拡大からその需要が急速に増加したことに伴い、製造コストの削減も重要な要素となってきた。
【０００３】
ここで、従来技術によるＳＡＷデバイスを用いて作製したフィルタ装置（ＳＡＷフィルタ１００）の構成を図１を用いて説明する（例えば特許文献１における特に図４参照）。尚、図１において、（ａ）はＳＡＷフィルタ１００の構成を示す斜視図であり、（ｂ）は（ａ）のＤ−Ｄ断面図である。
【０００４】
図１（ａ）に示すように、ＳＡＷフィルタ１００は、セラミックス製のパッケージ１０１と、パッケージ１０１の内部が空洞化されることで形成されたキャビティ１０２と、キャビティ１０２の開口部を封止する金属キャップ１０３と、キャビティ１０２内に実装されるＳＡＷ素子１１１とを有して構成される。また、図１（ｂ）に示すように、パッケージ１０１は、例えば３つの基板（１０１ａ，１０１ｂ，１０１ｃ）を貼り合わせた３層構造をなしており、それぞれを跨がって配線パターン１０４が形成されている。ＳＡＷ素子１１１は、キャビティ１０２底部に櫛形電極（ＩｎｔｅｒＤｉｇｉｔａｌ Ｔｒａｎｓｄｕｃｅｒ：以下、ＩＤＴという）を有する面が上を向いた状態（フェイスアップ状態）で固定されており、同キャビティ１０２内部に露出した配線パターン１０４と金属ワイヤ１１２を介して電気的に接続されている。また、金属キャップ１０３は、はんだや樹脂等の接合材料（シール材１０５）によりパッケージ１０１上面に固着される。
【０００５】
また、このようなＳＡＷフィルタは、フェイスダウン状態でフリップチップ実装することで、より小型化することができる（例えば特許文献２参照）。図２に、このようなＳＡＷフィルタ２００の構成を示す。尚、図２において、（ａ）はＳＡＷフィルタ２００に実装されるＳＡＷ素子２１１の構成を示す斜視図であり、（ｂ）はＳＡＷフィルタ２００の断面図（但し、図１（ａ）におけるＤ−Ｄ断面に相当）である。
【０００６】
図２（ａ）に示すように、ＳＡＷ素子２１１は、圧電性素子基板（以下、圧電基板という）２１２をベースとして作製されている。圧電基板２１２の一方の主面（これを上面又は表面という）には櫛型（櫛歯型）電極、いわゆるＩＤＴ２１３が形成されている。このＩＤＴ２１３は同一の主面に形成された電極パッド２１４と配線パターンを介して電気的に接続されている。また、図２（ｂ）に示すように、パッケージ２０１は、内部にキャビティ２０２を有している。キャビティ２０２の底面（ダイアタッチ面）には、ＳＡＷ素子２１１における電極パッド２１４と位置合わせされた配線パターン２０５が形成されている。従って、ＳＡＷ素子２１１は、このダイアタッチ面にＩＤＴ２１３が形成された面を向けた状態（フェイスダウン状態）でキャビティ２０２内に実装される。尚、この際、電極パッド２１４と配線パターン２０５とが金属バンプ２１５によりボンディングされることで、両者が電気的及び機械的に接続される。また、配線パターン２０５はパッケージ２０１の底基板を貫通するように設けられたビア配線２０６を介してパッケージ２０１裏面に形成されたフットパターン２０７に電気的に接続されている。また、キャビティ２０２の開口部は、シール材２０４で接着された金属キャップ２０３により封止される。
【０００７】
また、以上のような構成を有するＳＡＷフィルタを用いて構成した送信用フィルタと受信用フィルタとを有するデュプレクサを図３を用いて説明する。尚、図３では、図１に示すＳＡＷフィルタ１００を用いてデュプレクサ３００を構成した場合を示し、また、（ａ）にその断面図（但し、図１（ａ）におけるＤ−Ｄ断面に相当）を示し、（ｂ）にＳＡＷ素子３１１の上面図を示す。
【０００８】
図３に示すように、デュプレクサ３００は、パッケージ３０１にＳＡＷフィルタ３１１が実装された構成を有し、更に、パッケージ３０１の裏面に位相線路を有して構成された整合回路が搭載された基板（以下、整合回路基板３２１という）と、整合回路基板３２１をパッケージ３０１と共に挟み込むように設けられた主基板３２２とを有して構成されている。また、図３（ｂ）に示すように、ＳＡＷフィルタ３１１は、送信用フィルタ３１１ａと受信用フィルタ３１１ｂとを有し、それぞれがラダー型に接続されたＩＤＴ３１３を有している。尚、各ＩＤＴ３１３は、配線パターン３１５を介して電極パッド３１４に接続されている。
【０００９】
以上のようなＳＡＷフィルタ及びデュプレクサは、内蔵されるＳＡＷ素子を封止する必要がある。そのため、上記した各構成例では、キャビティの開口部を［シール材を用いて金属キャップで封止していた。また、このほかにも、樹脂等でキャビティを封止することも可能である。
【００１０】
【特許文献１】
特開平８−１８３９０号公報
【特許文献２】
特開２００１−１１０９４６号公報
【００１１】
【発明が解決しようとする課題】
しかしながら、上記した各従来例では、セラミックス製のパッケージの加工精度が十分に得られず、このため小型化が困難であるという問題を有していた。また、パッケージにおける配線パターンの形成には厚膜印刷技術が用いられていたため、微細パターンを形成することが困難であるという問題も有していた。更に、キャビティを金属キャップで封止する際には、はんだや金樹脂等の接合材料が必要となり、且つ高い機密性を保持するために接合面積を比較的広範囲とする必要が存在した。
【００１２】
更にまた、一般的にパッケージには、複数のセラミック基板を貼り合わせて作製した多層基板が用いられていたが、このような多層基板は高価であるため、結果的にＳＡＷデバイスが高価となるという問題も有し、且つこのような多層基板やその他の個別部品を組み合わせてパッケージを作製していたため、組立コストが高くなるという問題も有していた。
【００１３】
本発明は、上記のような問題に鑑みてなされたものであり、小型且つ安価で製造が容易な弾性表面波デバイス及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
かかる目的を達成するために、本発明は、請求項１記載のように、第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、前記第１の基板はシリコン又はサファイアのいずれか一方を主成分として作製されており、前記第２の基板はシリコンを主成分として作製されており、前記第１及び第２の基板は表面活性化処理により接合された接合面を有し、前記第２の基板の前記接合面以外の領域であって、前記弾性表面波素子に面するように電気回路が形成されており、前記第２の基板は、前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、前記弾性表面波素子は、前記第１の電極パッドが形成された面と反対側の面が前記第１の基板に表面活性化処理によって接合されることで固定されており、前記第１の電極パッドが形成された面を第２の電極パッドに向かい合わせた状態でボンディングされたことで、前記弾性表面波素子が電気的且つ機械的に前記第２の基板に接続されている構成を有する。基板材料として少なくとも一方にシリコンを用いることで、半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易に弾性表面波デバイスを作製することが可能となり、ＳＡＷデバイスの小型化，歩留りの向上及び製造コストの低減が可能となる。また、基板上の接合面以外の領域に電気回路を構成することで、別構成として電気回路を搭載した基板等を必要とせず、全体として弾性表面波デバイスを小型化することができる。また、弾性表面波素子における第１の電極パッドが形成された面と反対側の面を第１の基板に接合した構成とすることで、第１の基板が弾性表面波素子の基板である圧電基板の支持基板として機能するため、弾性表面波素子を薄く作製することが可能となる。また、この第１の基板に例えばサファイア基板を用いた場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。
【００１５】
また、請求項１記載の前記弾性表面波デバイスは、請求項２記載のように、前記第１の基板と前記第２の基板との前記接合面に表面活性化処理が施されていることが好ましい。基板の接合面に表面活性化処理した後、両基板を接合した構成とすることで、接合後に１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ製造工程が簡略化・簡素化される。また、両基板を貼り合わせるための樹脂などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更に、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。
【００１６】
また、請求項１又は２に記載の弾性表面波デバイスは、請求項３記載のように、前記第１及び第２の基板の接合面のうち少なくとも一方に形成された金属層を有している構成とすることができる。少なくとも一方の基板の接合面に金属層を形成し、両基板を接合した構成とすることで、両基板の接合強度を向上させることができる。更に、基板上の接合面以外の領域に電気回路を構成することで、別構成として電気回路を搭載した基板等を必要とせず、全体として弾性表面波デバイスを小型化することができる。また、弾性表面波素子における第１の電極パッドが形成された面と反対側の面を第１の基板に接合した構成とすることで、第１の基板が弾性表面波素子の基板である圧電基板の支持基板として機能するため、弾性表面波素子を薄く作製することが可能となる。また、弾性表面波素子における第１の電極パッドが形成された面と反対側の面を第１の基板に接合した構成とすることで、第１の基板が弾性表面波素子の基板である圧電基板の支持基板として機能するため、弾性表面波素子を薄く作製することが可能となる。また、この第１の基板に例えばサファイア基板を用いた場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。更に、基板の接合面に表面活性化処理した後、両基板を接合した構成とすることで、接合後に１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ製造工程が簡略化・簡素化される。また、両基板を貼り合わせるための樹脂などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更に、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。
【００１７】
また、請求項３記載の前記弾性表面波デバイスは、請求項４記載のように、前記第１の基板と前記第２の基板とは、平面状の側面を形成する構成とすることができる。
【００１８】
また、請求項３記載の前記金属層は、例えば請求項５記載のように、金を主成分として形成されてもよい。
【００１９】
また、本発明は、請求項６記載のように、第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、前記第１及び第２の基板は接合面を有し、前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成された構成を有する。基板材料として一方の基板にシリコンを用いることで、半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易に弾性表面波デバイスを作製することが可能となり、ＳＡＷデバイスの小型化，歩留りの向上及び製造コストの低減が可能となる。また、基板上の接合面以外の領域に電気回路を構成することで、別構成として電気回路を搭載した基板等を必要とせず、全体として弾性表面波デバイスを小型化することができる。このほか、他方の基板にサファイアを用いることで、例えばこの基板に弾性表面波素子を接合した場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。
【００２０】
また、請求項６記載の前記弾性表面波デバイスは、請求項７記載のように、前記第１の基板と前記第２の基板との接合面に表面活性化処理が施されていることが好ましい。基板の接合面に表面活性化処理した後、両基板を接合した構成とすることで、接合後に１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ製造工程が簡略化・簡素化される。また、両基板を貼り合わせるための樹脂などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更に、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。
【００２１】
また、請求項６又は７に記載の前記弾性表面波デバイスは、例えば請求項８記載のように、前記第１の基板が前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、前記弾性表面波素子が前記第１の電極パッドが形成された面を前記第２の電極パッドに向かい合わせた状態でボンディングされたことで、電気的且つ機械的に前記第１の基板に接続されている構成としてもよい。第１の電極パッドが形成された面を第１の基板における第２の電極パッドと向かい合う状態、即ちフェイスダウン状態で弾性表面波素子が第１の基板にボンディングされた構成とすることで、ワイヤ等を配設するスペースが省略でき、パッケージを小型化することが可能となる。
【００２２】
また、請求項６又は７に記載の前記弾性表面波デバイスは、例えば請求項９記載のように、前記第２の基板が前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、前記弾性表面波素子が前記第１の電極パッドが形成された面と反対側の面が前記第１の基板に接合されることで固定されており、前記第１の電極パッドが形成された面を第２の電極パッドに向かい合わせた状態でボンディングされたことで、前記弾性表面波素子が電気的且つ機械的に前記第２の基板に接続されている構成としてもよい。弾性表面波素子における第１の電極パッドが形成された面と反対側の面を第１の基板に接合した構成とすることで、第１の基板が弾性表面波素子の基板である圧電基板の支持基板として機能するため、弾性表面波素子を薄く作製することが可能となる。また、この第１の基板に例えばサファイア基板を用いた場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。
【００２３】
また、請求項１から９の何れか１項に記載の前記弾性表面波デバイスは、例えば請求項１０記載のように、前記第１及び第２の基板の何れか一方に前記弾性表面波素子を収容するためのキャビティが形成された構成としてもよい。例えば弾性表面波素子をフェイスダウン状態で第１の基板にフリップチップ実装する場合においてキャップとなる第２の基板のみにキャビティを設けた場合、キャップの強度がキャビティの側壁で保たれるため、結果的にパッケージを薄く作製することが可能となる。また、例えば弾性表面波デバイスがフェイスダウン状態で実装される第１の基板側にキャビティを設けた場合、弾性表面波素子を第２の基板と接合した状態で第１及び第２の基板を貼り合わせた構成とすることができ、これにより、第２の基板が弾性表面波素子の圧電基板に対する支持基板として機能するため、弾性表面波素子を薄く作製することが可能となる。即ち、弾性表面波デバイスを小型化することが可能となる。
【００２４】
また、請求項１から９の何れか１項に記載の前記弾性表面波デバイスは、例えば請求項１１記載のように、前記第１及び第２の基板の両方に前記弾性表面波素子を収容するためのキャビティが形成された構成としてもよい。第１及び第２の基板の両方にキャビティを構成することで、それぞれの基板の強度がキャビティの側壁で保たれるため、結果として弾性表面波デバイスを薄く作製することが可能となる。
【００２５】
また、請求項１から１１の何れか１項に記載の前記弾性表面波素子は、例えば請求項１２記載のように、２つ以上のフィルタ素子を含んで構成されても良い。即ち、本発明による弾性表面波デバイスは、例えば送信用フィルタと受信用フィルタとを有するデュプレクサ等に適用することも可能である。
【００２６】
また、請求項１２記載の前記弾性表面波デバイスは、例えば請求項１３記載のように、前記第１及び第２の基板のうち少なくとも一方に、前記フィルタ素子のインピーダンスを整合するための整合回路を有した構成としてもよい。上記のように第１及び第２の基板のうち何れか一方がシリコン基板で作製されているため、これに半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易に整合回路を形成することが可能である。
【００２７】
また、請求項１３記載の前記弾性表面波デバイスは、例えば請求項１４記載のように、前記２つ以上のフィルタ素子に共通に接続された入力端子を有し、前記整合回路が前記２つ以上のフィルタ素子と前記入力端子とを個々に接続する配線の何れか１つ以上に設けられた構成としても良い。
【００２８】
また、請求項１から１４の何れか１項に記載の前記弾性表面波デバイスは、請求項１５記載のように、前記シリコンを主成分として作製した前記第１及び／又は第２の基板の抵抗率が１００Ω・ｃｍ以上であることが好ましい。１００Ω・ｃｍと比較的高い抵抗率のシリコン基板を用いることで、シリコン基板の抵抗成分により弾性表面波デバイスのフィルタ特性が劣化することを回避することができる。
【００３３】
また、本発明は、請求項１６記載のように、第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、前記第１及び第２の基板が接合面を有し、前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成される工程と、前記第１の基板と前記第２の基板との前記接合面が向かい合うように前記第１及び第２の基板を接合する基板接合工程とを有して構成される。基板材料として少なくとも一方にシリコンを用いて弾性表面波デバイスを製造することで、半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易に弾性表面波デバイスを作製することが可能となり、ＳＡＷデバイスの小型化，歩留りの向上及び製造コストの低減が可能となる。また、基板上の接合面以外の領域に電気回路を構成することで、別構成として電気回路を搭載した基板等を必要とせず、全体として弾性表面波デバイスを小型化することができる。このほか、他方の基板にサファイアを用いることで、例えばこの基板に弾性表面波素子を接合した場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。
【００３４】
また、本発明は、請求項１７記載のように、第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、前記第１及び第２の基板が接合面を有し、前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成される工程と、前記第１及び第２の基板の前記接合面のうち少なくとも一方に金属層を形成する金属層形成工程と、前記第１の基板と前記第２の基板との前記接合面が向かい合うように前記第１及び第２の基板を接合する基板接合工程とを有して構成される。基板材料として少なくとも一方にシリコンを用いて弾性表面波デバイスを製造することで、半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易に弾性表面波デバイスを作製することが可能となり、ＳＡＷデバイスの小型化，歩留りの向上及び製造コストの低減が可能となる。また、少なくとも一方の基板の接合面に金属層を形成し、両基板を接合した構成とすることで、両基板の接合強度を向上させることができる。更に、基板上の接合面以外の領域に電気回路を構成することで、別構成として電気回路を搭載した基板等を必要とせず、全体として弾性表面波デバイスを小型化することができる。このほか、他方の基板にサファイアを用いることで、例えばこの基板に弾性表面波素子を接合した場合、サファイア基板の弾性スティフネス（Ｃ11）及び熱膨張係数と弾性表面波素子の基板である圧電基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板が熱膨張することを抑制する力が発生するため、弾性表面波デバイスの周波数温度特性を改善することができる。尚、これはサファイア基板の代わりにシリコン基板を用いた場合でも同様である。
【００３５】
また、請求項１６記載の前記弾性表面波デバイスの製造方法は、好ましくは請求項１８記載のように、前記第１の基板は前記サファイアを主成分として作製されており、前記第１の基板と前記弾性表面波素子における櫛形電極が形成された面と反対側の面とを貼り合わせる貼合せ工程を有して構成される。第１の基板をサファイアで構成し、これに弾性表面波素子をフェイスアップ状態で接合することで、第１の基板を弾性表面波素子の圧電基板に対する支持基板として機能させることが可能となり、弾性表面波素子を薄く作製することが可能となる。即ち、弾性表面波デバイスを小型化して製造することが可能となる。
【００３７】
【発明の実施の形態】
以下、本発明の好適な実施形態を説明するにあたり、本発明の原理について先に説明する。図４及び図５は、本発明の原理を説明するための図である。尚、図４及び図５では、単一の圧電性素子基板（以下、圧電基板という）１５上に梯子型に接続された櫛形（櫛歯型）電極（ＩｎｔｅｒＤｉｇｉｔａｌ Ｔｒａｎｓｄｕｃｅｒ：ＩＤＴ）１３を２組形成することで、送信用フィルタ１０ａと受信用フィルタ１０ｂとを含む弾性表面波（Ｓｕｒｆａｃｅ Ａｃｏｕｓｔｉｃ Ｗａｖｅ Ｄｅｖｉｃｅ：ＳＡＷ）素子１０を作製し、これを用いてデュプレクサ１を構成した場合について例を挙げる。
【００３８】
図４（ａ）は、デュプレクサ１の回路構成を示す図である。また、図４（ｂ）は、デュプレクサ１の構成を示す断面図である。図４（ａ）に示すように、デュプレクサ１は、送信用フィルタ１０ａと、受信用フィルタ１０ｂと、これらの入力インピーダンスを整合するための整合回路４とを有して構成される。整合回路４は、送信用フィルタ１０ａのコモン端子と受信用フィルタ１０ｂのコモン端子との間に設けられており、インダクタＬ１とこれを挟むように並列に設けられたコンデンサＣ１，Ｃ２とを有してなるローパスフィルタとして構成されている。ここで、送信用フィルタ１０ａの共振周波数が受信用フィルタ１０ｂの共振周波数よりも低く、且つ送受信の周波数関係がこれと逆である場合には、高い周波数側に上記のローパスフィルタを接続すれば良い。また、整合回路４はローパスフィルタに限定されるものでない。更に、図４（ａ）では送信用フィルタ１０ａ，受信用フィルタ１０ｂの何れかに整合回路４（ローパスフィルタ）を接続した構成としているが、これに限らず、双方のフィルタ（１０ａ，１０ｂ）に整合回路４を設けた構成としても良い。
【００３９】
図４（ｂ）に示すように、デュプレクサ１は、ＳＡＷ素子１０が固定された回路基板３と、ＳＡＷ素子１０を封止するキャビティ８が設けられたキャップ２とを有してなるパッケージ内にＳＡＷ素子１０が実装された構成を有する。この構成において、ＳＡＷ素子１０には、圧電基板１５として、例えばＳＡＷの伝搬方向をＸとし、切り出し角が回転Ｙカット板である４２°ＹカットＸ伝搬リチウムタンタレート（ＬｉＴａＯ3；ＳＡＷの伝搬方向Ｘの線膨張係数が１６．１ｐｐｍ／℃）の圧電単結晶基板（以下、ＬＴ基板という）が用いられる。但し、このほかにも、例えば切り出し角が回転Ｙカット板であるリチウムナイオベート（ＬｉＮｂＯ3）の圧電単結晶基板（以下、ＬＮ基板という）等を適用することも可能である。
【００４０】
圧電基板１５上には、上述したように、送信用フィルタ１０ａを構成する複数のＩＤＴ１３と、受信用フィルタ１０ｂを構成する複数のＩＤＴ１３とが形成されている（図５（ａ）参照）。送信用フィルタ１０ａを構成するＩＤＴ１３と受信用フィルタ１０ｂを構成するＩＤＴ１３とはそれぞれ、図５（ａ）に示すように、配線パターン１４により梯子（ラダー）型に接続されており、配線パターン１４と共に一体形成された入出力電極パッド１１を介して電気信号が入力／出力されるように構成されている。このようなＩＤＴ１３，配線パターン１４及び入出力電極パッド１１は、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜として、スパッタリング法等を用いて圧電基板１５上に一体形成される。
【００４１】
デュプレクサ１は、このような構成を有するＳＡＷ素子１０が、例えばフェイスダウン状態、即ちＩＤＴ１３が形成された面（これを上面とする）が回路基板３と向かい合う状態でボンディングされた構成を有する。この際、ＳＡＷ素子１０の入出力電極パッド１１と、回路基板３のダイアタッチ面（これが位置する側を上面とする）に形成された電極パッド５とが金（Ａｕ）や錫（Ｓｎ）やアルミニウム（Ａｌ）や銅（Ｃｕ）等の少なくとも１つを含んでなる金属製のバンプ１２によりボンディングされることで、両者が機械的に固定され且つ電気的に接続される。但し、このほかにも、フェイスアップ状態で回路基板３上に固定され、両者が金属ワイヤ等を用いてワイヤボンディングされることで電気的に接続された構成とすることも可能である。
【００４２】
ＳＡＷ素子１０と接続された電極パッド５は、回路基板３を貫通するビア配線６（図４（ｂ）参照）を介して、回路基板３の裏面に形成されたフットパターン７（図４（ｂ）及び図５（ｂ）参照）と電気的に接続されている。フットパターン７は、外部から電気信号を入出力するための端子として機能する。即ち、ＳＡＷ素子１０の入出力端子及びＧＮＤ端子がパッケージ裏面のフットパターンまで引き出された構成となっている。
【００４３】
上記した回路基板３とキャップ２とは、例えば接合面に表面活性化処理を施し、アモルファス層を形成した後、両者を基板接合することで貼り合わされる。以下に、図６を用いて表面活性化処理を用いた基板接合方法を説明する。但し、以下の説明では、１つのパッケージを作製するための回路基板３が２次元配列された多面取り構造の基板３Ａと、同じく１つのパッケージを作製するためのキャップ２が２次元配列された多面取り構造の基板２Ａとを貼り合わせる場合を例に挙げる。
【００４４】
本基板接合方法では、まず、図６（ａ）に示すように、双方の基板（２Ａ，３Ａ）をＲＣＡ洗浄法等で洗浄し、表面、特に接合面に付着している酸化物や吸着物等の不純物Ｘ１及びＸ２を除去する（第１の工程：洗浄処理）。ＲＣＡ洗浄とは、アンモニアと過酸化水素と水とを容積配合比１：１〜２：５〜７で混合した洗浄液や塩素と過酸化水素と水とを容積配合比１：１〜２：５〜７で混合した洗浄液等を用いて行われる洗浄方法の一つである。
【００４５】
次に、洗浄した基板を乾燥（第２の工程）後、図６（ｂ）に示すように、アルゴン（Ａｒ）等の不活性ガス若しくは酸素のイオンビーム，中性化ビーム又はプラズマ等を両基板（２Ａ，３Ａ）の接合面に照射することで、残留した不純物Ｘ１１及びＸ２１を除去すると共に、表層を活性化させる（第３の工程：活性化処理）。尚、何れの粒子ビーム又はプラズマを使用するかは、接合する基板の材料に応じて適宜選択される。
【００４６】
その後、基板３Ａ，２Ａを位置合わせをしつつ貼り合わせる（第４の工程：貼合せ処理）。ほとんどの材料では、この貼合せ処理を真空中で行うが、窒素や不活性ガス等の高純度ガス雰囲気中又は大気で行える場合もある。また、両基板（２Ａ，３Ａ）を挟み込むように加圧する必要がある場合も存在する。尚、この工程は常温又は１００℃以下程度に加熱処理した条件下で行うことができる。このように１００℃程度以下に加熱しつつ接合を行うことで、両基板の接合強度を向上させることが可能となる。
【００４７】
このように、表面活性化処理を用いた基板接合方法では、両基板（２Ａ，３Ａ）を接合した後に、１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ様々な基板を接合することができる。更に、両基板を貼り合わせるための樹脂や金属などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更にまた、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。
【００４８】
また、送信用フィルタ１０ａと受信用フィルタ１０ｂとの電気的な接続の間に設けられた、送信用フィルタ１０ａの入力インピーダンスと受信用フィルタ１０ｂの入力インピーダンスとをマッチングさせるための整合回路４は、少なくとも回路基板３（基板３Ａ）にシリコン（Ｓｉ）を用いることにより、半導体の積層技術を用いてウェハレベルで容易に形成することが可能となる。更に、例えばキャップ２にもシリコン（Ｓｉ）を適用することで、反応性イオンエッチング（ＲＩＥ），特にＤｅｅｐ−ＲＩＥを用いてウェハレベルで作製することが可能となるため、より製造が容易となる。
【００４９】
尚、以上の説明及び以下に示す各実施形態ではデュプレクサを例に挙げて説明するが、本発明はこれに限定されず、単一のフィルタ素子又は３つ以上のフィルタ素子を用いて作製したＳＡＷデバイスにも適用することが可能である。但し、単一のフィルタ素子を用いて構成した場合、整合回路を形成しなくとも良い。
【００５０】
〔第１の実施形態〕
次に、本発明を好適に実施した第１の実施形態について、以下に図面を用いて詳細に説明する。本実施形態では、ＳＡＷ素子を用いた送信用フィルタ１０ａと受信用フィルタ１０ｂとを有するデュプレクサ２０を作製した場合について例を挙げる。但し、本実施形態によるデュプレクサ２０の回路構成は、上述において例示したデュプレクサ１の回路構成と同様であるため、ここでは説明を省略する。
【００５１】
図７に、本実施形態によるデュプレクサ２０の構成を示す。尚、図７（ａ）は、デュプレクサ２０の構成を示す斜視図であり、（ｂ）は（ａ）におけるＡ−Ａ断面図である。
【００５２】
図７（ａ）及び（ｂ）に示すように、デュプレクサ２０は、回路基板２３におけるダイアタッチ面にＳＡＷ素子１０がフェイスダウン状態でボンディングされることで、フリップチップ実装されている。また、実装されたＳＡＷ素子１０は、キャビティ８を有するキャップ２２により封止されている。
【００５３】
回路基板２３には、加工がし易く安価な材料であるシリコン（Ｓｉ）を主成分とした基板（以下、シリコン基板という）を用いる。これに、ＲＩＥ（Ｄｅｅｐ−ＲＩＥ）やフォトリソグラフィーやスパッタリング法等を用いることで、図８及び図９に示すようなパターンが形成される。この際、シリコン基板に、例えば１００Ω・ｃｍ以上の抵抗率を有するものを適用することで、シリコンが有する抵抗成分によりＳＡＷ素子１０のフィルタ特性が劣化することを防止できる。尚、これは、以下の説明におけるキャップをシリコン基板で作製した場合にも、同様に適用することが好ましい。
【００５４】
回路基板２３上に形成されるパターンをより詳細に説明する。図８（ａ）は回路基板２３のダイアタッチ面（上面）の構成を示す上面図であり、（ｂ）はそのＢ−Ｂ断面図である。また、図８（ｃ）は整合回路４におけるインダクタＬ１の構成を示す上視図であり、（ｄ）は同じく整合回路４におけるコンデンサＣ１，Ｃ２の構成を示す上視図である。
【００５５】
図８（ａ）及び（ｂ）を参照すると、回路基板２３上には、まず、接地電位とされるグランドパターン５ｂが積層され、更に絶縁体層３ａを挟んで、電極パッド５，配線パターン５ａ，インダクタＬ１及びコンデンサＣ１，Ｃ２が形成されている。
【００５６】
電極パッド５は、上述したように、ＳＡＷ素子１０における入出力電極パッド１１とバンプ１２により機械的及び電気的な接続を得るための構成であり、入出力パッド１１と位置合わせされた領域に形成される。各電極パッド５はそれぞれ、整合回路４又は絶縁体層３ａを貫通するビア配線（ＧＮＤ用ビア配線６ａ、信号用ビア配線６ｂ）へ直接又は配線パターン５ａを介して接続される。
【００５７】
整合回路４におけるインダクタＬ１は、図８（ｂ）及び（ｃ）に示すように、スパイラル状に形成された電極４ａの始点と終点とにそれぞれ配線パターン４ｂ，４ｃが接続された構成を有して形成される。電極４ａには、例えば銅（Ｃｕ）や金（Ａｕ）等の導電体が用いられる。配線パターン４ｂ，４ｃ及び電極パターン５ａは、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜として、スパッタリング法等を用いて一体形成される。
【００５８】
また、整合回路４におけるコンデンサＣ１，Ｃ２は、図８（ｂ）及び（ｄ）に示すように、誘電体層４ｅを挟んで上部電極４ｆと下部電極４ｇとが形成された構成を有する。上部電極４ｆ及び下部電極４ｇは、上記した配線パターン４ｂ，４ｃと同様に、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜として、スパッタリング法等を用いて電極パターン５ａと一体形成される。尚、この際、電極パッド５も同一の材料により一体形成する。これにより、製造工程が簡略化でき、歩留り及び製造効率が向上する。
【００５９】
絶縁体層３ａを貫通するビア配線（ＧＮＤ用ビア配線６ａ，信号用ビア配線６ｂ）において、ＧＮＤ用ビア配線６ａは、図９（ａ）に示すように、絶縁体層３ａの下層に形成されたグランドパターン５ｂに短絡される。このグランドパターン５ｂは、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つを含む導電膜が少なくとも２層重ねられた積層導電膜として、スパッタリング法等を用いて形成される。グランドパターン５ｂは、図９（ｂ）に示すように、回路基板２３を貫通するビア配線６を介して回路基板２３の裏面に形成されたフットパターン７に電気的に接続される。ＧＮＤ用ビア配線６ａを介してグランドパターン５ｂと接続されたフットパターン７は接地される。これにより、グランドパターン５ｂが接地電位となる。また、信号用ビア配線６ｂは、図９（ａ）に示すように、グランドパターン５ｂと接触しない領域において、回路基板２３までも貫通して延在し、回路基板２３の裏面に形成されたフットパターン７に電気的に接続される（図９（ｂ）参照）。信号用ビア配線６ｂが接続されたフットパターン７には、外部回路からの電気信号（高周波）が入力される。
【００６０】
上記のような構成を有する回路基板２３にフェイスダウン状態でフリップチップ実装されたＳＡＷ素子１０は、図７（ａ）及び（ｂ）に示すように、キャビティ８を有するキャップ２２で封止される。本実施形態においてキャップ２２には、回路基板２３と同様に、加工がし易く安価な材料であるシリコン（Ｓｉ）を主成分とした基板を用いる。これに、ＲＩＥ（Ｄｅｅｐ−ＲＩＥ）等を用いることで、ＳＡＷ素子１０を収容できる程度のキャビティ８を形成する。このように、キャビティ８をキャップ２側に設けることで、キャップ２の強度をキャビティ８を形成する側壁で保つことが可能となるため、結果としてパッケージの厚さを薄くすることが可能となる。
【００６１】
回路基板２３とキャップ２２との接合方法としては、熱によるダメージが少なく、ウェハレベルで接合できる点、即ち接合後の１０００℃を超えるアニール処理を必要とせず且つ多面取り構造の基板を用いて一度に複数作製できるという観点から、上述した表面活性化処理を用いた基板接合方法を適用することが好ましい。
【００６２】
この工程としては、キャップ２２と回路基板２３との接合部分面をＲＣＡ洗浄法等で洗浄し、これに真空中においてアルゴン（Ａｒ）等の不活性ガス若しくは酸素のイオンビーム，中性化ビーム又は大気やそれに近い混合気体のプラズマ等を照射することで、接合面に残留した不純物を除去すると共に、表層を活性化させる。これにより、キャップ２２と回路基板２３との接合面に厚さ数ナノメートル程度のアモルファス層がそれぞれ成膜される。尚、本実施形態では双方の基板にシリコン基板を用いているため、それぞれに形成されるアモルファス層はシリコンを主成分としている。その後、アモルファス層が形成されたキャップ２２と回路基板２３とを位置合わせをしつつ貼り合わせることで、図７（ａ）及び（ｄ）に示すように、回路基板２３に実装されたＳＡＷ素子１０がキャップ２２により封止される。尚、この貼合せ処理は真空中で行うことが好ましいが、大気又は窒素や不活性ガス等の高純度ガス雰囲気中で行うことも可能である。また、キャップ２２と回路基板２３とを挟み込むように加圧する必要がある場合も存在する。尚、この工程を常温又は１００℃以下程度に加熱処理した条件下で行うことで、より接合強度を高めることができる。
【００６３】
以上のように、シリコン基板を用いて作製したキャップと回路基板とを表面活性化処理を施した後に接合することで、１０００℃以上での高温でアニール処理を施す必要がないため、基板の破損を招く恐れがなく、且つ製造工程が簡略化・簡素化される。更に、双方を貼り合わせるための樹脂などの接着材料を必要としないため、パッケージを薄くすることが可能となり、更にまた、接着材料を用いた場合と比較して小さい接合面積でも十分な接合強度を得ることができるため、パッケージを小型化することが可能となる。
【００６４】
また、上述したように、表面活性化処理を施すことで、キャップ２２が２次元配列されて一体形成された多面取り基板（基板２Ａ）と、回路基板２３が同じく２次元配列された一体形成された多面取り基板（基板３Ａ）とを個々に分割する前に接合することが可能となるため、製造効率が向上し、コストを削減することが可能となる。尚、接合した基板は、ダイシングブレードやレーザビーム等を用いて個々のデュプレクサに分割される。
【００６５】
更に、本実施形態では、シリコン基板を用いてキャップと回路基板とを作製しているため、半導体フォトリソグラフィー及びエッチング技術を用いて高い精度で容易にＳＡＷデバイスを作製することが可能となり、ＳＡＷデバイスの小型化，歩留りの向上及び製造コストの低減が可能となる。
【００６６】
〔第２の実施形態〕
次に、本発明の第２の実施形態について図面を用いて詳細に説明する。図１０及び図１１は、本実施形態によるデュプレクサ３０の構成を示す図である。尚、図１０（ａ）はデュプレクサ３０の構成を示す断面図（図７（ｂ）に対応）であり、（ｂ）は回路基板３３の上面図であり、（ｃ）は（ｂ）のＣ−Ｃ断面図である。但し、デュプレクサ３０の斜視図は図７（ａ）と同様であるため、ここでは説明を省略する。
【００６７】
図１０（ａ）に示すように、デュプレクサ３０は、図７から図９を用いて説明したデュプレクサ２０の構成と略同様に、シリコンを主成分として作製された回路基板３３におけるダイアタッチ面にＳＡＷ素子１０がフェイスダウン状態でボンディングされることで、フリップチップ実装された構成を有する。また、実装されたＳＡＷ素子１０は、キャビティ８を有するキャップ３２により封止されている。
【００６８】
この構成において、キャップ３２と回路基板３３との接合面には、それぞれ金等の金属層が形成されている。即ち、本実施形態では、キャップ３２と回路基板３３とを金属面同士の直接接合により貼り合わされている。
【００６９】
これをより詳細に説明する。キャップ３２における接合部分面には、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つの金属材料を含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つの金属材料を含む導電膜が少なくとも２層重ねられた積層導電膜として、金属層３２ａがスパッタリング法等を用いて形成される。また、回路基板３３における接合部分面には、第１の実施形態で説明したグランドパターン５ｂが延在している（図１０（ａ）〜（ｃ）における符号３５ｂ：但し、（ａ）では接合部分以外のグランドパターン３５ｂを省略して図示する）。本実施形態では、これら金属層３２ａ及びグランドパターン３５ｂを直接接合することで、キャップ３２と回路基板３３とが貼り合わされる。尚、このほかにも、金属層３２ａ及びグランドパターン３５ｂの接合部分面に第１の実施形態で説明したような表面活性化処理を施して両者を接合するように構成しても良いし、これら金属層を設けずに、キャップ３２における接合部分面と回路基板３３における接合部分面とに表面活性化処理を施して両者を接合するように構成しても良い。
【００７０】
また、信号用ビア配線６ｂとグランドパターン３５ｂとは電気的に分離されている必要があるため、信号用ビア配線６ｂが嵌在する領域には、図１１に示すように、グランドパターン３５ｂが形成されていない。
【００７１】
以上のように構成することで、キャップと回路基板との接合を金属層による直接接合で実現することも可能となる。尚、他の構成は第１の実施形態と同様であるため、ここでは説明を省略する。
【００７２】
〔第３の実施形態〕
次に、本発明の第３の実施形態について図面を用いて詳細に説明する。図１２は、本実施形態によるデュプレクサ４０の構成を示す図である。尚、図１２（ａ）はデュプレクサ４０の構成を示す断面図（図７（ｂ）に対応）であり、（ｂ）はＳＡＷ素子１０が貼り合わされたキャップ４２の構成を示す上面図（但し、ＳＡＷ素子１０が貼り合わされた面を上面とする）である。
【００７３】
図１２（ａ）に示すように、デュプレクサ４０は、回路基板４３側にキャビティ４８が設けられており、また、ＳＡＷ素子１０が板状に作製されたキャップ４２に貼り合わされた構成を有している。回路基板４３には、上記した第１の実施形態と同様に、例えばシリコン基板等を適用することができる。また、キャップ４２には、同様にシリコン基板を適用することも可能であるが、このほかにも例えばサファイア基板等を適用することができる。以下の説明では、シリコン基板を適用した場合を例に挙げて説明する。
【００７４】
キャップ４２と回路基板４３との接合部分面には、第２の実施形態と同様に、例えば金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つの金属材料を含む単層導電膜か、又は、金（Ａｕ），アルミニウム（Ａｌ），銅（Ｃｕ），チタン（Ｔｉ），クロム（Ｃｒ），タンタル（Ｔａ）の少なくとも１つの金属材料を含む導電膜が少なくとも２層重ねられた積層導電膜として、金属層４２ａ，４３ａがスパッタリング法等を用いてそれぞれ形成される。
【００７５】
本実施形態では、これら金属層４２ａ，４３ａを直接接合することで、キャップ４２と回路基板４３とが貼り合わされる。尚、このほかにも、金属層４２ａ，４３ａの接合部分面に第１の実施形態で説明したような表面活性化処理を施して両者を接合するように構成しても良いし、金属層を設けずに、キャップ４２における接合部分面と回路基板４３における接合部分面とに表面活性化処理を施して両者を接合するように構成しても良い。
【００７６】
また、本実施形態では、キャップ４２にＳＡＷ素子１０を貼り合わせる構成としているため、キャップ４２がＳＡＷ素子１０における圧電基板１５の支持基板として機能し、結果として圧電基板１５の厚みを他の実施形態より薄くすることが可能となる。従って、本実施形態では、デュプレクサ（ＳＡＷデバイス）をより薄く作製することが可能となる。尚、キャップ４２とＳＡＷ素子１０との接合には、例えば上述したような表面活性化処理を用いた基板接合方法を用いることができる。
【００７７】
更にまた、以上の説明では、キャップ４２をシリコン基板で作製した場合について説明したが、これを上述したように、例えばサファイア基板で作製することも可能である。このようにサファイア基板で作製した場合、サファイア基板の持つ弾性スティフネス（Ｃ11）及び熱膨張係数と圧電基板（ここでは例としてＬＴ基板とする）の持つ弾性スティフネス（Ｃ11）及び熱膨張係数との関係から、圧電基板の熱膨張に対して力学的にバイアスの応力、即ち圧電基板１５が熱膨張することを抑制する力が発生するため、ＳＡＷ素子１０の周波数温度特性を改善することができる。
【００７８】
以上のように構成することで、本実施形態では、ＳＡＷデバイスをより小型化することが可能となり、更にＳＡＷ素子１０における圧電基板１５を支持する機能も果たすキャップ４２にサファイア基板を適用した場合、ＳＡＷ素子１０の周波数温度特性も改善されるという効果が得られる。尚、他の構成は、第１の実施形態と同様であるため、ここでは説明を省略する。
【００７９】
〔第４の実施形態〕
次に、本発明の第４の実施形態について図面を用いて詳細に説明する。図１３は、本実施形態によるデュプレクサ５０の構成を示す断面図（図７（ｂ）に対応）である。
【００８０】
図１３に示すように、デュプレクサ５０は、キャップ５２と回路基板５３との双方にキャビティ５８ａ，５８ｂが設けられた構成を有している。尚、両者の接合には、上述したように、接合部分面に表面活性化処理を施す方法や、同接合部分面に金属層を形成し、両者を直接接合又は表面活性化処理を施した後に接合する方法等を適用することができる。
【００８１】
以上のように構成することで、本実施形態では、デュプレクサ５０をより薄く構成することができる。尚、他の構成は、上記した第１の実施形態と同様であるため、ここでは説明を省略する。
【００８２】
〔他の実施形態〕
以上、説明した実施形態は本発明の好適な一実施形態にすぎず、本発明はその趣旨を逸脱しない限り種々変形して実施可能である。
【００８３】
【発明の効果】
以上説明したように、本発明によれば、小型且つ安価で製造が容易な弾性表面波デバイス及びその製造方法が実現できる。
【図面の簡単な説明】
【図１】従来技術によるＳＡＷフィルタ１００の構成を示す図であり、（ａ）はＳＡＷフィルタ１００の斜視図であり、（ｂ）は（ａ）のＤ−Ｄ断面図である。
【図２】従来技術によるＳＡＷフィルタ２００の構成を示す図であり、（ａ）はＳＡＷフィルタ２００に内蔵するＳＡＷ素子２１１の構成を示す斜視図であり、（ｂ）はＳＡＷフィルタ２００の断面図である。
【図３】従来技術によるデュプレクサ３００の構成を示す図であり、（ａ）はデュプレクサ３００の断面図であり、（ｂ）はＳＡＷフィルタ３１１の上面図である。
【図４】本発明によるデュプレクサ１の構成を示す図であり、（ａ）はその回路図であり、（ｂ）はその断面図である。
【図５】（ａ）は図４に示すＳＡＷ素子１０の構成を示す上面図であり、（ｂ）は図４に示すデュプレクサ１の裏面に形成されたフットパターン７の構成を示す図である。
【図６】本発明においてキャップ２が２次元配列された多面取り構造の基板２Ａと回路基板３が２次元配列された多面取り構造の基板３Ａとの接合面に表面活性化処理を施して両基板を接合する際の基板接合方法を説明するための図である。
【図７】本発明の第１の実施形態によるデュプレクサ２０の構成を示す図であり、（ａ）はその斜視図であり、（ｂ）は（ａ）のＡ−Ａ断面図である。
【図８】図７に示す回路基板２３の構成を示す図であり、（ａ）はその上面図であり、（ｂ）はそのＢ−Ｂ断面図であり、（ｃ）はインダクタＬ１に着目した上面図であり、（ｄ）はコンデンサＣ１，Ｃ２に着目した上面図である。
【図９】（ａ）は図７に示す回路基板２３上に形成されたグランドパターン５ｂとビア配線６（ＧＮＤ用ビア配線６ａ及び信号用ビア配線６ｂを含む）との構成を示す上面図であり、（ｂ）はデュプレクサ１の裏面に形成されたフットパターン７の構成を示す図である。
【図１０】本発明の第２の実施形態によるデュプレクサ３０の構成を示す図であり、（ａ）はその断面図（図７（ｂ）に相当）であり、（ｂ）は（ａ）における回路基板３３の上面図であり、（ｃ）は（ｂ）のＣ−Ｃ断面図である。
【図１１】図１０に示す回路基板３３上に形成されたグランドパターン３５ｂとビア配線６（ＧＮＤ用ビア配線６ａ及び信号用ビア配線６ｂを含む）との構成を示す上面図である。
【図１２】本発明の第３の実施形態によるデュプレクサ４０の構成を示す図であり、（ａ）はその断面図（図７（ｂ）に相当）であり、（ｂ）はＳＡＷ素子１０が貼り合わされたキャップ４２の構成を示す上面図である。
【図１３】本発明の第４の実施形態によるデュプレクサ５０の構成を示す断面図（図７（ｂ）に相当）である。
【符号の説明】
１、２０、３０、４０、５０ デュプレクサ
２、２２、３２、４２、５２ キャップ
２Ａ，３Ａ 基板
３、２３、３３、４３、５３ 回路基板
３ａ 絶縁体層
４ 整合回路
４ａ 電極
４ｅ 誘電体層
４ｆ 上部電極
４ｇ 下部電極
５ 電極パッド
４ｂ、４ｃ、５ａ 配線パターン
５ｂ、３５ｂ グランドパターン
６ ビア配線
６ａ ＧＮＤ用ビア配線
６ｂ 信号用ビア配線
７ フットパターン
８、４８、５８ａ、５８ｂ キャビティ
１０ ＳＡＷ素子
１０ａ 送信用フィルタ
１０ｂ 受信用フィルタ
１１ 入出力電極パッド
１２ バンプ
１３ ＩＤＴ
１４ 配線パターン
１５ 圧電基板
３２ａ、４２ａ、４３ａ 金属層
Ｌ１ インダクタ
Ｃ１、Ｃ２ コンデンサ
Ｘ１、Ｘ２ 不純物

Claims (18)

  1. 第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、
    前記第１の基板はシリコン又はサファイアのいずれか一方を主成分として作製されており、前記第２の基板はシリコンを主成分として作製されており、
    前記第１及び第２の基板は表面活性化処理により接合された接合面を有し、
    前記第２の基板の前記接合面以外の領域であって、前記弾性表面波素子に面するように電気回路が形成されており、
    前記第２の基板は、前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、
    前記弾性表面波素子は、前記第１の電極パッドが形成された面と反対側の面が前記第１の基板に表面活性化処理によって接合されることで固定されており、
    前記第１の電極パッドが形成された面を第２の電極パッドに向かい合わせた状態でボンディングされたことで、前記弾性表面波素子が電気的且つ機械的に前記第２の基板に接続されていることを特徴とする弾性表面波デバイス。
  2. 前記第１の基板と前記第２の基板との前記接合面に表面活性化処理が施されていることを特徴とする請求項１記載の弾性表面波デバイス。
  3. 前記第１及び第２の基板の接合面のうち少なくとも一方に形成された金属層を有していることを特徴とする請求項１又は２記載の弾性表面波デバイス。
  4. 前記第１の基板と前記第２の基板とは、平面状の側面を形成することを特徴とする請求項１から３のいずれか一項記載の弾性表面波デバイス。
  5. 前記金属層は金を主成分として形成されていることを特徴とする請求項３記載の弾性表面波デバイス。
  6. 第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、
    前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、
    前記第１及び第２の基板は接合面を有し、
    前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成されていることを特徴とする弾性表面波デバイス。
  7. 前記第１の基板と前記第２の基板との接合面に表面活性化処理が施されていることを特徴とする請求項６記載の弾性表面波デバイス。
  8. 前記第１の基板は、前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、
    前記弾性表面波素子は、前記第１の電極パッドが形成された面を前記第２の電極パッドに向かい合わせた状態でボンディングされたことで、電気的且つ機械的に前記第１の基板に接続されていることを特徴とする請求項６又は７に記載の弾性表面波デバイス。
  9. 前記第２の基板は、前記弾性表面波素子に形成された第１の電極パッドと電気的に接続された第２の電極パッドを有し、
    前記弾性表面波素子は、前記第１の電極パッドが形成された面と反対側の面が前記第１の基板に接合されることで固定されており、
    前記第１の電極パッドが形成された面を第２の電極パッドに向かい合わせた状態でボンディングされたことで、前記弾性表面波素子が電気的且つ機械的に前記第２の基板に接続されていることを特徴とする請求項６又は７に記載の弾性表面波デバイス。
  10. 前記第１及び第２の基板の何れか一方に前記弾性表面波素子を収容するためのキャビティが形成されていることを特徴とする請求項１から９の何れか１項に記載の弾性表面波デバイス。
  11. 前記第１及び第２の基板の両方に前記弾性表面波素子を収容するためのキャビティが形成されていることを特徴とする請求項１から９の何れか１項に記載の弾性表面波デバイス。
  12. 前記弾性表面波素子は、２つ以上のフィルタ素子を含んでなることを特徴とする請求項１から１１の何れか１項に記載の弾性表面波デバイス。
  13. 前記第１及び第２の基板のうち少なくとも一方に、前記フィルタ素子のインピーダンスを整合するための整合回路を有することを特徴とする請求項１２記載の弾性表面波デバイス。
  14. 前記２つ以上のフィルタ素子に共通に接続された入出力端子を有し、
    前記整合回路は、前記２つ以上のフィルタ素子と前記入出力端子とを個々に接続する配線の何れか１つ以上に設けられていることを特徴とする請求項１３記載の弾性表面波デバイス。
  15. 前記シリコンを主成分として作製した前記第１及び／又は第２の基板の抵抗率が１００Ω・ｃｍ以上であることを特徴とする請求項１から１４の何れか１項に記載の弾性表面波デバイス。
  16. 第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、
    前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、
    前記第１及び第２の基板は接合面を有し、
    前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成される工程と、
    前記第１の基板と前記第２の基板との前記接合面が向かい合うように前記第１及び第２の基板を接合する基板接合工程と
    を有することを特徴とする弾性表面波デバイスの製造方法。
  17. 第１の基板に固定された弾性表面波素子が第２の基板で封止された構成を有する弾性表面波デバイスであって、
    前記第１又は第２の基板のうち何れか一方がシリコンを主成分として作製され、且つ他方がサファイアを主成分として作製されており、
    前記第１及び第２の基板は接合面を有し、
    前記第１及び第２の基板のうち、少なくとも一方の前記接合面以外の領域に電気回路が形成される工程と、
    前記第１及び第２の基板の前記接合面のうち少なくとも一方に金属層を形成する金属層形成工程と、
    前記第１の基板と前記第２の基板との前記接合面が向かい合うように前記第１及び第２の基板を接合する基板接合工程と
    を有することを特徴とする弾性表面波デバイスの製造方法。
  18. 前記第１の基板は前記サファイアを主成分として作製されており、
    前記第１の基板と前記弾性表面波素子における櫛形電極が形成された面と反対側の面とを貼り合わせる貼合せ工程を有することを特徴とする請求項１６記載の弾性表面波デバイスの製造方法。
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US10/812,362 US7274129B2 (en) 2003-04-08 2004-03-30 Surface acoustic wave device and method of fabricating the same
CN2004100342109A CN1536763B (zh) 2003-04-08 2004-03-30 表面声波器件及其制造方法
KR1020040023624A KR100638779B1 (ko) 2003-04-08 2004-04-07 탄성 표면파 디바이스 및 그 제조 방법

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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3418373B2 (ja) * 2000-10-24 2003-06-23 エヌ・アール・エス・テクノロジー株式会社 弾性表面波装置及びその製造方法
JP2004228911A (ja) * 2003-01-22 2004-08-12 Tdk Corp 分波器
CN101151802B (zh) * 2005-04-01 2010-08-25 松下电器产业株式会社 弹性表面波装置及其制造方法
DE102005044216A1 (de) * 2005-09-15 2007-03-29 Smartrac Technology Ltd. Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US7436270B2 (en) * 2005-12-20 2008-10-14 Delphi Technologies, Inc. Structure and method for improving the reliability of surface mounted ceramic duplexers
JP4535286B2 (ja) * 2006-03-31 2010-09-01 Ｔｄｋ株式会社 弾性表面波素子および当該素子を備えた弾性表面波装置
US9034729B2 (en) * 2006-08-25 2015-05-19 Semiconductor Components Industries, Llc Semiconductor device and method of manufacturing the same
US8179022B2 (en) 2006-09-30 2012-05-15 Citizen Finetech Miyota Co., Ltd. Piezoelectric device with improved separation between input-output terminals and external connecting terminals
KR20130029387A (ko) 2010-04-08 2013-03-22 니치아 카가쿠 고교 가부시키가이샤 발광 장치 및 그 제조 방법
US9270251B2 (en) * 2013-03-15 2016-02-23 Adaptive Methods, Inc. Carrier for mounting a piezoelectric device on a circuit board and method for mounting a piezoelectric device on a circuit board
JP6509147B2 (ja) * 2016-02-29 2019-05-08 太陽誘電株式会社 電子デバイス
JP6315716B2 (ja) * 2016-03-17 2018-04-25 太陽誘電株式会社 弾性波デバイス
JP6245587B1 (ja) * 2016-10-28 2017-12-13 大学共同利用機関法人自然科学研究機構 レーザー部品
JP7211082B2 (ja) * 2018-12-28 2023-01-24 セイコーエプソン株式会社 振動デバイスおよび振動モジュール
CN113302839A (zh) * 2019-03-01 2021-08-24 株式会社村田制作所 高频模块以及通信装置
CN114391225A (zh) * 2019-09-05 2022-04-22 常州承芯半导体有限公司 一种多工装置
CN111192832B (zh) * 2020-01-09 2021-05-07 甬矽电子(宁波)股份有限公司 芯片封装方法和芯片封装结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5414137A (en) 1977-07-05 1979-02-02 Toshiba Corp Elastic surface wave unit
JPH02143836U (ja) 1989-05-09 1990-12-06
JPH04170811A (ja) 1990-11-05 1992-06-18 Fujitsu Ltd 弾性表面波デバイス
US5438305A (en) * 1991-08-12 1995-08-01 Hitachi, Ltd. High frequency module including a flexible substrate
US5448014A (en) * 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
JPH06268473A (ja) 1993-03-16 1994-09-22 Nippon Steel Corp 高周波集積回路素子
JPH0722808A (ja) 1993-06-30 1995-01-24 Japan Radio Co Ltd 複合フィルタ
JP2998510B2 (ja) 1993-09-13 2000-01-11 松下電器産業株式会社 電子部品とその製造方法
JPH0818390A (ja) 1994-07-01 1996-01-19 Kokusai Electric Co Ltd 弾性表面波装置
JPH10303689A (ja) 1997-04-25 1998-11-13 Hitachi Media Electron:Kk 弾性表面波装置ならびにその製造方法
JP3669463B2 (ja) * 1997-08-05 2005-07-06 Ｔｄｋ株式会社 樹脂封止表面実装型電子部品
JP2001053088A (ja) 1999-08-16 2001-02-23 Pmt:Kk リードフレームのレジンバリ除去方法
JP2001110946A (ja) 1999-10-05 2001-04-20 Toshiba Corp 電子デバイスおよびその製造方法
JP2001196488A (ja) 1999-10-26 2001-07-19 Nec Corp 電子部品装置及びその製造方法
JP2002141771A (ja) 2000-08-21 2002-05-17 Murata Mfg Co Ltd 弾性表面波フィルタ装置
JP2002184960A (ja) 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2002261581A (ja) 2001-03-02 2002-09-13 Tdk Corp 高周波モジュール部品
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