KR20040087904A - 탄성 표면파 디바이스 및 그 제조 방법 - Google Patents

탄성 표면파 디바이스 및 그 제조 방법 Download PDF

Info

Publication number
KR20040087904A
KR20040087904A KR1020040023624A KR20040023624A KR20040087904A KR 20040087904 A KR20040087904 A KR 20040087904A KR 1020040023624 A KR1020040023624 A KR 1020040023624A KR 20040023624 A KR20040023624 A KR 20040023624A KR 20040087904 A KR20040087904 A KR 20040087904A
Authority
KR
South Korea
Prior art keywords
substrate
acoustic wave
surface acoustic
substrates
bonding
Prior art date
Application number
KR1020040023624A
Other languages
English (en)
Other versions
KR100638779B1 (ko
Inventor
우에다마사노리
가와찌오사무
미우라미찌오
와라시나스구루
Original Assignee
후지쓰 메디아 데바이스 가부시키가이샤
후지쯔 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 후지쓰 메디아 데바이스 가부시키가이샤, 후지쯔 가부시끼가이샤 filed Critical 후지쓰 메디아 데바이스 가부시키가이샤
Publication of KR20040087904A publication Critical patent/KR20040087904A/ko
Application granted granted Critical
Publication of KR100638779B1 publication Critical patent/KR100638779B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70—Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72—Networks using surface acoustic waves
    • H03H9/725—Duplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/25—Constructional features of resonators using surface acoustic waves
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H3/00—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators
    • H03H3/007—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks
    • H03H3/08—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves
    • H03H3/10—Apparatus or processes specially adapted for the manufacture of impedance networks, resonating circuits, resonators for the manufacture of electromechanical resonators or networks for the manufacture of resonators or networks using surface acoustic waves for obtaining desired frequency or temperature coefficient
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/05—Holders; Supports
    • H03H9/0538—Constructional combinations of supports or holders with electromechanical or other electronic elements
    • H03H9/0566—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers
    • H03H9/0576—Constructional combinations of supports or holders with electromechanical or other electronic elements for duplexers including surface acoustic wave [SAW] devices
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/46—Filters
    • H03H9/64—Filters using surface acoustic waves
    • H03H9/6423—Means for obtaining a particular transfer characteristic
    • H03H9/6433—Coupled resonator filters
    • H03H9/6483—Ladder SAW filters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/70—Multiple-port networks for connecting several sources or loads, working on different frequencies or frequency bands, to a common load or source
    • H03H9/72—Networks using surface acoustic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16195—Flat cap [not enclosing an internal cavity]

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

소형 또는 저가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 제공한다. 듀플렉서(1)는 SAW 소자(10)가 고정된 회로 기판(3)과, 캐비티(8)가 형성된 캡(2)을 갖는다. 회로 기판(3) 및 캡(2)은, 예를 들면 실리콘 기판을 이용하여 제조되고 있다. 이 구성에서 캐비티(8)를 캡(2)측에 형성함으로써, 캡(2)의 강도를 캐비티(8) 측벽에서 유지하도록 구성되어 있기 때문에, 패키지를 얇게 할 수 있다. 또한, 회로 기판(3)과 캡(2)은, 예를 들면 접합면에 표면 활성화 처리를 실시한 후에 접합함으로써, 수지 등의 접착 재료를 필요로 하지 않기 때문에, 보다 얇게 할 수 있다. 또한, 표면 활성화 처리를 이용한 기판 접합 방법은 수지 등을 이용한 경우보다도 강고하게 접합할 수 있기 때문에, 접합 면적을 작게 할 수 있어, 결과적으로 SAW 디바이스를 소형화할 수 있다.

Description

탄성 표면파 디바이스 및 그 제조 방법{SURFACE ACOUSTIC WAVE DEVICE AND METHOD OF FABRICATING THE SAME}
본 발명은 탄성 표면파 디바이스 및 그 제조 방법에 관한 것으로, 특히 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스 및 그 제조 방법에 관한 것이다.
종래, 전자 기기의 소형화 및 고성능화에 수반하여, 이에 탑재된 전자 부품에도 소형화 및 고성능화가 요구되고 있다. 특히, 전파를 송신 또는 수신하는 전자 기기에서의 필터, 지연선, 발진기 등의 전자 부품으로서 사용되는 탄성표면파(Surface Acoustic Wave: 이하, SAW라고 함) 디바이스는 불필요한 신호를 억압할 목적으로 널리 휴대 전화기 등에서 고주파(RF)부에 사용되고 있지만, 휴대 전화기 등의 급속한 소형화 및 고성능화에 수반하여, 패키지를 포함하여 전체적인 소형화 및 고성능화가 요구되고 있다. 덧붙여서, SAW 디바이스 용도의 확대로 그 수요가 급속히 증가한 것에 수반하여, 제조 비용의 삭감도 중요한 요소가 되어 왔다.
여기서, 종래 기술에 따른 SAW 디바이스를 이용하여 제작한 필터 장치(SAW 필터(100))의 구성을 도 1을 이용하여 설명한다(예를 들면, 특허 문헌 1에서 특히 도 4 참조). 또한, 도 1에서 (a)는 SAW 필터(100)의 구성을 도시하는 사시도이고, (b)는 (a)의 D-D 단면도이다.
도 1의 (a)에 도시한 바와 같이, SAW 필터(100)는 세라믹스제의 패키지(101)와, 패키지(101)의 내부가 공동화됨으로써 형성된 캐비티(102)와, 캐비티(102)의 개구부를 밀봉하는 금속 캡(103)과, 캐비티(102) 내에 실장되는 SAW 소자(111)로 구성된다. 또한, 도 1의 (b)에 도시한 바와 같이, 패키지(101)는, 예를 들면 3개의 기판(101a, 101b, 101c)을 접합한 3층 구조를 이루고 있고, 각각에 걸쳐서 배선 패턴(104)이 형성되어 있다. SAW 소자(111)는 캐비티(102) 저부에 빗형 전극(InterDigital Transducer: 이하, IDT라고 함)을 갖는 면이 위를 향한 상태(페이스 업 상태)로 고정되어 있고, 그 캐비티(102) 내부에 노출한 배선 패턴(104)과 금속 와이어(112)를 통하여 전기적으로 접속되어 있다. 또한, 금속 캡(103)은 땜납이나 수지 등의 접합 재료(시일재(105))에 의해 패키지(101) 상면에 고착된다.
또한, 이러한 SAW 필터는 페이스 다운 상태에서 플립 칩 실장함으로써, 보다소형화할 수 있다(예를 들면, 특허 문헌 2 참조). 도 2에 이러한 SAW 필터(200)의 구성을 도시한다. 또한, 도 2의 (a)는 SAW 필터(200)에 실장되는 SAW 소자(211)의 구성을 도시하는 사시도이고, 도 2의 (b)는 SAW 필터(200)의 단면도(단, 도 1의 (a)에서의 D-D 단면에 상당)이다.
도 2의 (a)에 도시한 바와 같이, SAW 소자(211)는 압전성 소자 기판(이하, 압전 기판이라고 함)(212)을 베이스로 하여 제작되고 있다. 압전 기판(212)의 한쪽의 주면(이것을 상면 또는 표면이라고 함)에는 빗형(빗살 무늬형) 전극, 소위 IDT(213)가 형성되어 있다. 이 IDT(213)는 동일한 주면에 형성된 전극 패드(214)와 배선 패턴을 통하여 전기적으로 접속되어 있다. 또한, 도 2의 (b)에 도시한 바와 같이, 패키지(201)는 내부에 캐비티(202)를 갖고 있다. 캐비티(202)의 저면(다이 어태치면)에는 SAW 소자(211)에서 전극 패드(214)와 위치 정렬된 배선 패턴(205)이 형성되어 있다. 따라서, SAW 소자(211)는 이 다이 어태치면에 IDT(213)가 형성된 면을 향한 상태(페이스 다운 상태)로 캐비티(202) 내에 실장된다. 또한, 이 때, 전극 패드(214)와 배선 패턴(205)이 금속 범프(215)에 의해 본딩됨으로써, 양자가 전기적 및 기계적으로 접속된다. 또한, 배선 패턴(205)은 패키지(201)의 바닥 기판을 관통하도록 형성된 비아 배선(206)을 통하여 패키지(201) 이면에 형성된 풋 패턴(207)에 전기적으로 접속되어 있다. 또한, 캐비티(202)의 개구부는 시일재(204)로 접착된 금속 캡(203)에 의해 밀봉된다.
또한, 이상과 같은 구성을 갖는 SAW 필터를 이용하여 구성한 송신용 필터와 수신용 필터를 갖는 듀플렉서를 도 3을 이용하여 설명한다. 또한, 도 3에서는 도1에 도시하는 SAW 필터(100)를 이용하여 듀플렉서(300)를 구성한 경우를 도시하고, 또한 도 3의 (a)에 그 단면도(단, 도 1의 (a)에서의 D-D 단면에 상당)를 도시하고, 도 3의 (b)에 SAW 소자(311)의 상면도를 도시한다.
도 3에 도시한 바와 같이, 듀플렉서(300)는 패키지(301)에 SAW 필터(311)가 실장된 구성을 갖고, 또한 패키지(301) 이면에 위상 선로를 가지고 구성된 정합 회로가 탑재된 기판(이하, 정합 회로 기판(321)이라고 함)과, 정합 회로 기판(321)을 패키지(301)와 함께 협지하도록 형성된 주 기판(322)을 갖고 구성되어 있다. 또한, 도 3의 (b)에 도시한 바와 같이, SAW 필터(311)는 송신용 필터(311a)와 수신용 필터(311b)를 갖고, 각각이 사다리꼴 형태로 접속된 IDT(313)를 갖고 있다. 또한, 각 IDT(313)는 배선 패턴(315)을 통하여 전극 패드(314)에 접속되어 있다.
이상과 같은 SAW 필터 및 듀플렉서는 내장되는 SAW 소자를 밀봉할 필요가 있다. 그 때문에, 상기한 각 구성예에서는 캐비티의 개구부를 시일재를 이용하여 금속 캡으로 밀봉하였다. 또한, 그 외에도 수지 등으로 캐비티를 밀봉하는 것도 가능하다.
특허 문헌 1 : 일본 특개평 8-18390호 공보
특허 문헌 2 : 일본 특개 2001-110946호 공보
그러나, 상기한 각 종래예에서는 세라믹스제의 패키지의 가공 정밀도를 충분히 얻을 수 없고, 이 때문에 소형화가 곤란하다고 하는 문제를 갖고 있었다. 또한, 패키지에서의 배선 패턴의 형성에는 후막 인쇄 기술이 이용되고 있었기 때문에, 미세 패턴을 형성하는 것이 곤란하다고 하는 문제도 갖고 있었다. 또한, 캐비티를 금속 캡으로 밀봉할 때에는 땜납이나 금 수지 등의 접합 재료가 필요해지고, 또한 높은 기밀성을 유지하기 위한 접합 면적을 비교적 광범위하게 할 필요가 있었다.
또한, 일반적으로 패키지에는 복수의 세라믹 기판을 접합하여 제작한 다층 기판이 이용되었지만, 이러한 다층 기판은 비싸기 때문에, 결과적으로 SAW 디바이스가 고가가 된다는 문제도 있으며, 또한 이러한 다층 기판이나 그 외의 개별 부품을 조합하여 패키지를 제작하였기 때문에, 조립 비용이 비싸진다는 문제도 있었다.
본 발명은, 상기한 바와 같은 문제를 감안하여 이루어진 것으로, 소형이고 염가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 제공하는 것을 목적으로 한다.
도 1은 종래 기술에 따른 SAW 필터(100)의 구성을 도시하는 도면으로, (a)는 SAW 필터(100)의 사시도, (b)는 (a)의 D-D 단면도.
도 2는 종래 기술에 따른 SAW 필터(200)의 구성을 도시하는 도면으로, (a)는 SAW 필터(200)에 내장하는 SAW 소자(211)의 구성을 도시하는 사시도, (b)는 SAW 필터(200)의 단면도.
도 3은 종래 기술에 따른 듀플렉서(300)의 구성을 도시하는 도면으로, (a)는 듀플렉서(300)의 단면도, (b)는 SAW 필터(311)의 상면도.
도 4는 본 발명에 따른 듀플렉서(1)의 구성을 도시하는 도면으로, (a)는 그 회로도, (b)는 그 단면도.
도 5의 (a)는 도 4에 도시하는 SAW 소자(10)의 구성을 도시하는 상면도, (b)는 도 4에 도시하는 듀플렉서(1)의 이면에 형성된 풋 패턴(7)의 구성을 도시하는 도면.
도 6은 본 발명에서 캡(2)이 2차원 배열된 다면취 구조의 기판(2A)과 회로 기판(3)이 2차원 배열된 다면취 구조의 기판(3A)과의 접합면에 표면 활성화 처리를 실시하여 양 기판을 접합할 때의 기판 접합 방법을 설명하기 위한 도면.
도 7은 본 발명의 제1 실시예에 따른 듀플렉서(20)의 구성을 도시하는 도면으로, (a)는 그 사시도, (b)는 (a)의 A-A 단면도.
도 8은 도 7에 도시하는 회로 기판(23)의 구성을 도시하는 도면으로, (a)는 그 상면도, (b)는 그 B-B 단면도, (c)는 인덕터 L1에 주목한 상면도, (d)는 컨덴서 C1, C2에 주목한 상면도.
도 9의 (a)는 도 7에 도시하는 회로 기판(23) 상에 형성된 접지 패턴(5b)과 비아 배선(6)(GND용 비아 배선(6a) 및 신호용 비아 배선(6b)을 포함)과의 구성을 도시하는 상면도, (b)는 듀플렉서(1)의 이면에 형성된 풋 패턴(7)의 구성을 도시하는 도면.
도 10은 본 발명의 제2 실시예에 따른 듀플렉서(30)의 구성을 도시하는 도면으로, (a)는 그 단면도(도 7의 (b)에 상당), (b)는 (a)에서의 회로 기판(33)의 상면도, (c)는 (b)의 C-C 단면도.
도 11은 도 10에 도시하는 회로 기판(33) 상에 형성된 접지 패턴(35b)과 비아 배선(6)(GND용 비아 배선(6a) 및 신호용 비아 배선(6b)을 포함)과의 구성을 도시하는 상면도.
도 12는 본 발명의 제3 실시예에 따른 듀플렉서(40)의 구성을 도시하는 도면으로, (a)는 그 단면도(도 7의 (b)에 상당), (b)는 SAW 소자(10)가 접합된 캡(42)의 구성을 도시하는 상면도.
도 13은 본 발명의 제4 실시예에 따른 듀플렉서(50)의 구성을 도시하는 단면도(도 7의 (b)에 상당).
<도면의 주요 부분에 대한 부호의 설명>
1, 20, 30, 40, 50 : 듀플렉서
2, 22, 32, 42, 52 : 캡
2A, 3A : 기판
3, 23, 33, 43, 53 : 회로 기판
3a : 절연체층
4 : 정합 회로
4a : 전극
4e : 유전체층
4f : 상부 전극
4g : 하부 전극
5 : 전극 패드
4b, 4c, 5a : 배선 패턴
5b, 35b : 접지 패턴
6 : 비아 배선
6a : GND용 비아 배선
6b : 신호용 비아 배선
7 : 풋 패턴
8, 48, 58a, 58b : 캐비티
10 : SAW 소자
10a : 송신용 필터
10b : 수신용 필터
11 : 입출력 전극 패드
12 : 범프
13 : IDT
14 : 배선 패턴
15 : 압전 기판
32a, 42a, 43a : 금속층
L1 : 인덕터
C1, C2 : 컨덴서
X1, X2 : 불순물
이러한 목적을 달성하기 위해서, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스로서, 상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판이 접합면을 갖고, 상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성된 구성을 갖는다. 기판 재료로서 적어도 한쪽에 실리콘을 이용함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로서 전기 회로를 탑재한 기판 등을 필요로 하지 않고, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리가 실시되어 있는 것이 바람직하다. 기판의 접합면에 표면 활성화 처리한 후, 양 기판을 접합한 구성으로 함으로써, 접합 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적이라도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스로서, 상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판은 접합면을 갖고 상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되어 있고, 상기 제1 및 제2 기판의 접합면 중 적어도 한쪽에 형성된 금속층을 갖도록 구성된다. 기판 재료로서 적어도 한쪽에 실리콘을 이용함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 적어도 한쪽 기판의 접합면에 금속층을 형성하고, 양 기판을 접합한 구성으로 함으로써, 양 기판의 접합 강도를 향상시킬 수 있다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는 상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리가 실시되어 있는 것이 바람직하다. 기판의 접합면에 표면 활성화 처리한 후, 양 기판을 접합한 구성으로 함으로써, 접합 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적에서도 충분한 접합 강도를 얻을 수 있어, 패키지를 소형화하는 것이 가능해진다.
또한, 상기 금속층은, 예를 들면 금을 주성분으로 하여 형성되어도 된다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스로서, 상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판은 접합면을 갖고 상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성된 구성을 갖는다. 기판 재료로서 한쪽 기판에 실리콘을 이용함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다. 그 외에, 다른 쪽의 기판에 사파이어를 이용함으로써, 예를 들면 이 기판에 탄성 표면파 소자를 접합한 경우, 사파이어 기판의 탄성 스티프니스(C11) 및 열 팽창 계수와 탄성 표면파 소자의 기판인 압전 기판이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와의 관계로부터 압전 기판의 열 팽창에 대하여 역학적으로 바이어스의 응력, 즉 압전 기판이 열 팽창하는 것을 억제하는 힘이 발생하기 때문에, 탄성 표면파 디바이스의 주파수 온도 특성을 개선할 수 있다. 또한, 이것은 사파이어 기판 대신에 실리콘 기판을 이용하는 경우에도 마찬가지이다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 상기 제1 기판과 상기 제2 기판과의 접합면에 표면 활성화 처리가 실시되어 있는 것이 바람직하다. 기판의 접합면에 표면 활성화 처리한 후, 양 기판을 접합한 구성으로 함으로써, 접합 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적으로도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 제1 기판이 상기 탄성 표면파 소자에 형성된 제1 전극 패드와 전기적으로 접속된 제2 전극 패드를 갖고, 상기 탄성 표면파 소자가 상기 제1 전극 패드가 형성된 면을 상기 제2 전극 패드에 마주 보게 한 상태에서 본딩됨으로써, 전기적 또한 기계적으로 상기 제1 기판에 접속되어 있는 구성으로 해도 된다. 제1 전극 패드가 형성된 면을 제1 기판에서의 제2 전극 패드와 마주 보는 상태, 즉 페이스 다운 상태에서 탄성 표면파 소자가 제1 기판에 본딩된 구성으로 함으로써, 와이어 등을 배치하는 스페이스를 생략할 수 있어, 패키지를 소형화하는 것이 가능해진다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 제2 기판이 상기 탄성 표면파 소자에 형성된 제1 전극 패드와 전기적으로 접속된 제2 전극 패드를 갖고, 상기 탄성 표면파 소자가 상기 제1 전극 패드가 형성된 면과 반대측의 면이 상기 제1 기판에 접합됨으로써 고정되어 있고, 상기 제1 전극 패드가 형성된 면을 제2 전극 패드에 마주 보게 한 상태에서 본딩됨으로써, 상기 탄성 표면파 소자가 전기적 또한 기계적으로 상기 제2 기판에 접속되어 있는 구성으로 해도 된다. 탄성 표면파 소자에서의 제1 전극 패드가 형성된 면과 반대측의 면을 제1 기판에 접합한 구성으로 함으로써, 제1 기판이 탄성 표면파 소자의 기판인 압전 기판의 지지 기판으로서 기능하기 때문에, 탄성 표면파 소자를 얇게 제작하는 것이가능해진다. 또한, 이 제1 기판에 예를 들면 사파이어 기판을 이용한 경우, 사파이어 기판의 탄성 스티프니스(C11) 및 열 팽창 계수와 탄성 표면파 소자의 기판인 압전 기판이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와의 관계로부터, 압전 기판의 열 팽창에 대하여 역학적으로 바이어스의 응력, 즉 압전 기판이 열 팽창하는 것을 억제하는 힘이 발생하기 때문에, 탄성 표면파 디바이스의 주파수 온도 특성을 개선할 수 있다. 또한, 이것은 사파이어 기판 대신에 실리콘 기판을 이용하는 경우에도 마찬가지이다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 제1 및 제2 기판 중 어느 한쪽에 상기 탄성 표면파 소자를 수용하기 위한 캐비티가 형성된 구성으로 해도 된다. 예를 들면 탄성 표면파 소자를 페이스 다운 상태에서 제1 기판에 플립 칩 실장하는 경우에 캡이 되는 제2 기판에만 캐비티를 형성한 경우, 캡의 강도가 캐비티의 측벽에서 유지되기 때문에, 결과적으로 패키지를 얇게 제작하는 것이 가능해진다. 또한, 예를 들면 탄성 표면파 디바이스가 페이스 다운 상태에서 실장되는 제1 기판측에 캐비티를 형성한 경우, 탄성 표면파 소자를 제2 기판과 접합한 상태에서 제1 및 제2 기판을 접합한 구성으로 할 수 있어, 이에 의해 제2 기판이 탄성 표면파 소자의 압전 기판에 대한 지지 기판으로서 기능하기 때문에 탄성 표면파 소자를 얇게 제작하는 것이 가능해진다. 즉, 탄성 표면파 디바이스를 소형화하는 것이 가능해진다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 제1 및제2 기판 양쪽에 상기 탄성 표면파 소자를 수용하기 위한 캐비티가 형성된 구성으로 해도 된다. 제1 및 제2 기판의 양쪽에 캐비티를 구성함으로써, 각각의 기판의 강도가 캐비티의 측벽에서 유지되기 때문에, 결과적으로 탄성 표면파 디바이스를 얇게 제작하는 것이 가능해진다.
또한, 본 발명에 따른 상기 탄성 표면파 소자는, 예를 들면 2개 이상의 필터 소자를 포함하여 구성되어도 된다. 즉, 본 발명에 따른 탄성 표면파 디바이스는, 예를 들면 송신용 필터와 수신용 필터를 갖는 듀플렉서 등에 적용하는 것도 가능하다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 제1 및 제2 기판 중 적어도 한쪽에, 상기 필터 소자의 임피던스를 정합하기 위한 정합 회로를 갖는 구성으로 해도 된다. 상기한 바와 같이 제1 및 제2 기판 중 어느 한쪽이 실리콘 기판으로 제작되어 있기 때문에, 이것에 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 정합 회로를 형성하는 것이 가능하다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 예를 들면 상기 2개 이상의 필터 소자에 공통으로 접속된 입력 단자를 갖고, 상기 정합 회로가 상기 2개 이상의 필터 소자와 상기 입력 단자를 개개로 접속하는 배선 중 어느 하나 이상으로 형성된 구성으로 해도 된다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스는, 상기 실리콘을 주성분으로 하여 제작한 상기 제1 및/또는 제2 기판의 저항율이 100Ω·㎝ 이상인 것이 바람직하다. 100Ω·㎝로 비교적 높은 저항율의 실리콘 기판을 이용함으로써, 실리콘 기판의 저항 성분에 의해 탄성 표면파 디바이스의 필터 특성이 열화하는 것을 회피할 수 있다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스의 제조 방법으로서, 상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판이 접합면을 갖고, 상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과, 상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판 재료로서 적어도 한쪽에 실리콘을 이용하여 탄성 표면파 디바이스를 제조함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스의 제조 방법으로서, 상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판이 접합면을 갖고, 상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과, 상기 제1 및 제2 기판의상기 접합면 중 적어도 한쪽에 금속층을 형성하는 금속층 형성 공정과, 상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판 재료로서 적어도 한쪽에 실리콘을 이용하여 탄성 표면파 디바이스를 제조함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 적어도 한쪽의 기판의 접합면에 금속층을 형성하고, 양 기판을 접합한 구성으로 함으로써, 양 기판의 접합 강도를 향상시킬 수 있다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다.
또한, 본 발명에 따른 탄성 표면파 디바이스의 제조 방법으로서, 상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리를 실시하는 표면 활성화 공정과, 상기 표면 활성화 처리가 실시된 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판의 접합면에 표면 활성화 처리한 후, 양 기판을 접합한 구성으로 함으로써, 접합 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적으로도충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 본 발명에 따른 탄성 표면파 디바이스의 제조 방법으로서, 상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리를 실시하는 표면 활성화 공정과, 상기 표면 활성화 처리가 실시된 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판의 접합면에 표면 활성화 처리한 후, 양 기판을 접합한 구성으로 함으로써, 접합 후에 1000℃ 이상에서의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양 기판을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적에서도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스로서, 상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판이 접합면을 갖고, 상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과, 상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판 재료로서 적어도 한쪽에 실리콘을 이용하여 탄성 표면파 디바이스를 제조함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다. 그 외에, 다른 쪽 기판에 사파이어를 이용함으로써, 예를 들면 이 기판에 탄성 표면파 소자를 접합한 경우, 사파이어 기판의 탄성 스티프니스(C11) 및 열 팽창 계수와 탄성 표면파 소자의 기판인 압전 기판이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와의 관계로부터, 압전 기판의 열 팽창에 대하여 역학적으로 바이어스의 응력, 즉 압전 기판이 열 팽창하는 것을 억제하는 힘이 발생하기 때문에, 탄성 표면파 디바이스의 주파수 온도 특성을 개선할 수 있다. 또한, 이것은 사파이어 기판 대신에 실리콘 기판을 이용하는 경우에도 마찬가지이다.
또한, 본 발명에 따르면, 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스로서, 상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고, 상기 제1 및 제2 기판이 접합면을 갖고, 상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과, 상기 제1 및 제2 기판의 상기 접합면 중 적어도 한쪽에 금속층을 형성하는 금속층 형성 공정과, 상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하여 구성된다. 기판 재료로서 적어도 한쪽에 실리콘을 이용하여 탄성 표면파 디바이스를 제조함으로써, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 탄성 표면파 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의 향상 및 제조 비용의 저감이 가능해진다. 또한, 적어도 한쪽의 기판의 접합면에 금속층을 형성하고, 양 기판을 접합한 구성으로 함으로써, 양 기판의 접합 강도를 향상시킬 수 있다. 또한, 기판 위의 접합면 이외의 영역에 전기 회로를 구성함으로써, 별도의 구성으로 하여 전기 회로를 탑재한 기판 등을 필요로 하지 않아, 전체적으로 탄성 표면파 디바이스를 소형화할 수 있다. 그 외에, 다른 쪽의 기판에 사파이어를 이용함으로써, 예를 들면 이 기판에 탄성 표면파 소자를 접합한 경우, 사파이어 기판의 탄성 스티프니스(C11) 및 열 팽창 계수와 탄성 표면파 소자의 기판인 압전 기판이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와의 관계로부터, 압전 기판의 열 팽창에 대하여 역학적으로 바이어스의 응력, 즉 압전 기판이 열 팽창하는 것을 억제하는 힘이 발생하기 때문에, 탄성 표면파 디바이스의 주파수 온도 특성을 개선할 수 있다. 또한, 이것은 사파이어 기판 대신에 실리콘 기판을 이용하는 경우에도 마찬가지이다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스의 제조 방법은, 바람직하게는 상기 제1 기판은 상기 사파이어를 주성분으로 하여 제작되어 있고, 상기 제1 기판과 상기 탄성 표면파 소자에서의 빗형 전극이 형성된 면과 반대측의 면을 접합하는 접합 공정을 포함하여 구성된다. 제1 기판을 사파이어로 구성하고, 이것에탄성 표면파 소자를 페이스 업 상태에서 접합함으로써, 제1 기판을 탄성 표면파 소자의 압전 기판에 대한 지지 기판으로서 기능시키는 것이 가능해지고, 탄성 표면파 소자를 얇게 제작하는 것이 가능해진다. 즉, 탄성 표면파 디바이스를 소형화하여 제조하는 것이 가능해진다.
또한, 본 발명에 따른 상기 탄성 표면파 디바이스의 제조 방법은, 바람직하게는 상기 제1 및 제2 기판이 한번에 복수의 상기 탄성 표면파 디바이스를 제작하는 것이 가능한 다면취 구조를 갖고 상기 접합 공정으로 접합한 상기 제1 및 제2 기판을, 개개의 상기 탄성 표면파 디바이스로 절단하는 절단 공정을 포함하도록 구성된다. 즉, 하나의 패키지를 구성하는 제1 기판이 복수의 2차원으로 배열하여 일체로 형성된 다면취 구조의 베이스 기판과, 이와 동일하게 하나의 패키지를 구성하는 제2 기판이 복수의 2차원으로 배열하여 일체로 형성된 다면취 구조의 베이스 기판을 접합하여, 한번에 복수의 탄성 표면파 디바이스를 제작할 수 있도록 구성함으로써, 제조 효율이 향상하고, 비용을 삭감하는 것이 가능해진다.
<실시예>
이하, 본 발명의 적합한 실시예를 설명하는 데 있어서, 본 발명의 원리에 대하여 먼저 설명한다. 도 4 및 도 5는 본 발명의 원리를 설명하기 위한 도면이다. 또한, 도 4 및 도 5에서는 단일의 압전성 소자 기판(이하, 압전 기판이라고 함)(15) 상에 사다리꼴 형태로 접속된 빗형(빗살 무늬형) 전극(InterDigital Transducer: IDT)(13)을 2조 형성함으로써, 송신용 필터(10a)와 수신용 필터(10b)를 포함하는 탄성 표면파(Surface Acoustic Wave Device: SAW) 소자(10)를 제작하고, 이것을 이용하여 듀플렉서(1)를 구성한 경우에 대하여 예를 든다.
도 4의 (a)는 듀플렉서(1)의 회로 구성을 도시하는 도면이다. 또한, 도 4의 (b)는 듀플렉서(1)의 구성을 도시하는 단면도이다. 도 4의 (a)에 도시한 바와 같이, 듀플렉서(1)는 송신용 필터(10a)와, 수신용 필터(10b)와, 이들 입력 임피던스를 정합하기 위한 정합 회로(4)를 갖고 구성된다. 정합 회로(4)는 송신용 필터(10a)의 공통 단자와 수신용 필터(10b)의 공통 단자와의 사이에 형성되어 있고, 인덕터 L1과 이것을 협지하도록 병렬로 형성된 컨덴서 C1, C2를 갖는 저역 통과 필터로서 구성되어 있다. 여기서, 송신용 필터(10a)의 공진 주파수가 수신용 필터(10b)의 공진 주파수보다도 낮고, 또한 송수신의 주파수 관계가 이것과 반대인 경우에는, 높은 주파수측에 상기한 저역 통과 필터를 접속하면 된다. 또한, 정합 회로(4)는 저역 통과 필터에 한정되는 것은 아니다. 또한, 도 4의 (a)에서는 송신용 필터(10a), 수신용 필터(10b) 중 어느 하나에 정합 회로(4)(저역 통과 필터)를 접속한 구성으로 하고 있지만, 이에 한하지 않고, 양쪽의 필터(10a, 10b)에 정합 회로(4)를 형성한 구성으로 해도 된다.
도 4의 (b)에 도시한 바와 같이, 듀플렉서(1)는 SAW 소자(10)가 고정된 회로 기판(3)과, SAW 소자(10)를 밀봉하는 캐비티(8)가 형성된 캡(2)을 갖는 패키지 내에 SAW 소자(10)가 실장된 구성을 갖는다. 이 구성에서, SAW 소자(10)에는 압전 기판(15)으로서, 예를 들면 SAW의 전파 방향을 X로 하고, 절출각이 회전 Y 컷트판인 42° Y 컷트 X 전파 리튬 탄탈레이트(LiTaO3; SAW의 전파 방향 X의 선팽창 계수는 16.1ppm/℃)의 압전 단결정 기판(이하, LT 기판이라고 함)이 이용된다. 단, 그 외에도, 예를 들면 절출각이 회전 Y 컷트판인 리튬 니오븀(LiNbO3)의 압전 단결정 기판(이하, LN 기판이라고 함) 등을 적용하는 것도 가능하다.
압전 기판(15) 상에는, 상술한 바와 같이, 송신용 필터(10a)를 구성하는 복수의 IDT(13)와, 수신용 필터(10b)를 구성하는 복수의 IDT(13)가 형성되어 있다(도 5의 (a) 참조). 송신용 필터(10a)를 구성하는 IDT(13)와 수신용 필터(10b)를 구성하는 IDT(13)는, 각각 도 5의 (a)에 도시한 바와 같이, 배선 패턴(14)에 의해 사다리꼴 형태로 접속되어 있고, 배선 패턴(14)과 함께 일체로 형성된 입출력 전극 패드(11)를 통하여 전기 신호가 입력/출력되도록 구성되어 있다. 이러한 IDT(13), 배선 패턴(14) 및 입출력 전극 패드(11)는, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 스퍼터링법 등을 이용하여 압전 기판(15) 상에 일체로 형성된다.
듀플렉서(1)는 이러한 구성을 갖는 SAW 소자(10)가, 예를 들면 페이스 다운 상태, 즉 IDT(13)가 형성된 면(이것을 상면으로 함)이 회로 기판(3)과 마주 보는 상태에서 본딩된 구성을 갖는다. 이 때, SAW 소자(10)의 입출력 전극 패드(11)와, 회로 기판(3)의 다이 어태치면(이것이 위치하는 측을 상면으로 함)에 형성된 전극 패드(5)가 금(Au)이나 주석(Sn)이나 알루미늄(Al)이나 구리(Cu) 등 중 적어도 하나를 포함하여 이루어지는 금속제의 범프(12)에 의해 본딩됨으로써, 양자가 기계적으로 고정되고 또한 전기적으로 접속된다. 단, 그 외에도 페이스 업 상태에서 회로 기판(3) 상에 고정되고, 양자가 금속 와이어 등을 이용하여 와이어 본딩됨으로써 전기적으로 접속된 구성으로 하는 것도 가능하다.
SAW 소자(10)와 접속된 전극 패드(5)는 회로 기판(3)을 관통하는 비아 배선(6)(도 4의 (b) 참조)을 통하여, 회로 기판(3)의 이면에 형성된 풋 패턴(7)(도 4의 (b) 및 도 5의 (b) 참조)과 전기적으로 접속되어 있다. 풋 패턴(7)은 외부로부터 전기 신호를 입출력하기 위한 단자로서 기능한다. 즉, SAW 소자(10)의 입출력 단자 및 GND 단자가 패키지 이면의 풋 패턴까지 인출된 구성으로 되어 있다.
상기한 회로 기판(3)과 캡(2)은, 예를 들면 접합면에 표면 활성화 처리를 실시하여, 비정질층을 형성한 후, 양자를 기판 접합함으로써 접합된다. 이하에, 도 6을 이용하여 표면 활성화 처리를 이용한 기판 접합 방법을 설명한다. 단, 이하의 설명에서는 하나의 패키지를 제작하기 위한 회로 기판(3)이 2차원 배열된 다면취 구조의 기판(3A)과, 이와 동일하게 하나의 패키지를 제작하기 위한 캡(2)이 2차원 배열된 다면취 구조의 기판(2A)을 접합하는 경우를 예로 든다.
본 기판 접합 방법에서는, 우선 도 6의 (a)에 도시한 바와 같이 양쪽의 기판(2A, 3A)을 RCA 세정법 등으로 세정하고, 표면, 특히 접합면에 부착되어 있는 산화물이나 흡착물 등의 불순물 X1 및 X2를 제거한다(제1 공정: 세정 처리). RCA 세정이란, 암모니아와 과산화수소와 물을 용적 배합비 1:1∼2:5∼7로 혼합한 세정액이나 염소와 과산화 수소와 물을 용적 배합비 1:1∼2:5∼7로 혼합한 세정액 등을이용하여 행하는 세정 방법 중 하나이다.
다음으로, 세정한 기판을 건조(제2 공정)한 후, 도 6의 (b)에 도시한 바와 같이 아르곤(Ar) 등의 불활성 가스 혹은 산소의 이온 빔, 중성화 빔 또는 플라즈마 등을 양 기판(2A, 3A)의 접합면에 조사함으로써, 잔류한 불순물 X11 및 X21을 제거함과 함께 표층을 활성화시킨다(제3 공정: 활성화 처리). 또한, 어느 입자 빔 또는 플라즈마를 사용할지는 접합할 기판의 재료에 따라 적절하게 선택된다.
그 후, 기판(3A, 2A)을 위치 정렬을 하면서 접합한다(제4 공정: 접합 처리). 대부분의 재료에서는 이 접합 처리를 진공 속에서 행하지만, 질소나 불활성 가스 등의 고순도 가스 분위기 속 또는 대기에서 행할 수 있는 경우도 있다. 또한, 양 기판(2A, 3A)을 협지하도록 가압할 필요가 있는 경우도 존재한다. 또한, 이 공정은 상온 또는 100℃ 이하 정도로 가열 처리한 조건 하에서 행할 수 있다. 이와 같이 100℃ 정도 이하로 가열하면서 접합을 행함으로써, 양 기판의 접합 강도를 향상시키는 것이 가능해진다.
이와 같이, 표면 활성화 처리를 이용한 기판 접합 방법에서는, 양 기판(2A, 3A)을 접합한 후에, 1000℃ 이상의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 여러가지 기판을 접합할 수 있다. 또한, 양 기판을 접합하기 위한 수지나 금속 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적으로도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 송신용 필터(10a)와 수신용 필터(10b)와의 전기적인 접속 사이에 형성된, 송신용 필터(10a)의 입력 임피던스와 수신용 필터(10b)의 입력 임피던스를 매칭시키기 위한 정합 회로(4)는, 적어도 회로 기판(3)(기판(3A))에 실리콘(Si)을 이용함으로써, 반도체의 적층 기술을 이용하여 웨이퍼 레벨로 용이하게 형성하는 것이 가능해진다. 또한, 예를 들면 캡(2)에도 실리콘(Si)을 적용함으로써, 반응성 이온 에칭(RIE), 특히 Deep-RIE를 이용하여 웨이퍼 레벨로 제작하는 것이 가능해지기 때문에, 보다 제조가 용이해진다.
또한, 이상의 설명 및 이하에 설명하는 각 실시예에서는 듀플렉서를 예로 들어 설명하지만, 본 발명은 이것에 한정되지 않고, 단일 필터 소자 또는 3개 이상의 필터 소자를 이용하여 제작한 SAW 디바이스에도 적용하는 것이 가능하다. 단, 단일의 필터 소자를 이용하여 구성한 경우, 정합 회로를 형성하지 않아도 된다.
〔제1 실시예〕
다음에, 본 발명을 적합하게 실시한 제1 실시예에 대하여, 이하에 도면을 이용하여 상세히 설명한다. 본 실시예에서는 SAW 소자를 이용한 송신용 필터(10a)와 수신용 필터(10b)를 갖는 듀플렉서(20)를 제작한 경우에 대하여 예로 든다. 단, 본 실시예에 따른 듀플렉서(20)의 회로 구성은, 상술에서 예시한 듀플렉서(1)의 회로 구성과 마찬가지이기 때문에, 여기서는 설명을 생략한다.
도 7에 본 실시예에 따른 듀플렉서(20)의 구성을 나타낸다. 또한, 도 7의 (a)는 듀플렉서(20)의 구성을 도시하는 사시도이고, (b)는 (a)에서의 A-A 단면도이다.
도 7의 (a) 및 (b)에 도시한 바와 같이, 듀플렉서(20)는 회로 기판(23)에서의 다이 어태치면에 SAW 소자(10)가 페이스 다운 상태로 본딩됨으로써, 플립 칩 실장되어 있다. 또한, 실장된 SAW 소자(10)는 캐비티(8)를 갖는 캡(22)에 의해 밀봉되어 있다.
회로 기판(23)에는 가공하기 쉽게 염가인 재료인 실리콘(Si)을 주성분으로 한 기판(이하, 실리콘 기판이라고 함)을 이용한다. 이것에 RIE(Deep-RIE)나 포토리소그래피나 스퍼터링법 등을 이용함으로써, 도 8 및 도 9에 도시한 바와 같은 패턴이 형성된다. 이 때, 실리콘 기판에, 예를 들면 10OΩ·㎝ 이상의 저항율을 갖는 것을 적용함으로써, 실리콘이 갖는 저항 성분에 의해 SAW 소자(10)의 필터 특성이 열화하는 것을 방지할 수 있다. 또한, 이것은 이하의 설명에서의 캡을 실리콘 기판으로 제작한 경우에도 마찬가지로 적용하는 것이 바람직하다.
회로 기판(23) 상에 형성되는 패턴을 보다 상세히 설명한다. 도 8의 (a)는 회로 기판(23)의 다이 어태치면(상면)의 구성을 도시하는 상면도이고, (b)는 그 B-B 단면도이다. 또한, 도 8의 (c)는 정합 회로(4)에서의 인덕터 L1의 구성을 나타내는 상시도이고, (d)는 이와 동일하게 정합 회로(4)에서의 컨덴서 C1, C2의 구성을 나타내는 상시도이다.
도 8의 (a) 및 (b)를 참조하면, 회로 기판(23) 상에는, 우선 접지 전위가 되는 접지 패턴(5b)이 적층되고, 또한 절연체층(3a)을 협지하여, 전극 패드(5), 배선 패턴(5a), 인덕터 L1 및 컨덴서 C1, C2가 형성되어 있다.
전극 패드(5)는, 상술한 바와 같이 SAW 소자(10)에서의 입출력 전극패드(11)와 범프(12)에 의해 기계적 및 전기적인 접속을 얻기 위한 구성으로, 입출력 패드(11)와 위치 정렬된 영역에 형성된다. 각 전극 패드(5)는 각각, 정합 회로(4) 또는 절연체층(3a)을 관통하는 비아 배선(GND용 비아 배선(6a), 신호용 비아 배선(6b))으로 직접 또는 배선 패턴(5a)을 통하여 접속된다.
정합 회로(4)에서의 인덕터 L1은, 도 8의 (b) 및 (c)에 도시한 바와 같이 스파이럴 형태로 형성된 전극(4a)의 시점과 종점에 각각 배선 패턴(4b, 4c)이 접속된 구성을 갖고 형성된다. 전극(4a)에는, 예를 들면 구리(Cu)나 금(Au) 등의 도전체가 이용된다. 배선 패턴(4b, 4c) 및 전극 패턴(5a)은, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 스퍼터링법 등을 이용하여 일체로 형성된다.
또한, 정합 회로(4)에서의 컨덴서 C1, C2는 도 8의 (b) 및 (d)에 도시한 바와 같이, 유전체층(4e)을 협지하여 상부 전극(4f)과 하부 전극(4g)이 형성된 구성을 갖는다. 상부 전극(4f) 및 하부 전극(4g)은 상기한 배선 패턴(4b, 4c)과 마찬가지로, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 스퍼터링법 등을 이용하여 전극 패턴(5a)과 일체로 형성된다. 또한, 이 때 전극 패드(5)도 동일한 재료에 의해일체로 형성한다. 이에 의해, 제조 공정을 간략화할 수 있어, 수율 및 제조 효율이 향상된다.
절연체층(3a)을 관통하는 비아 배선(GND용 비아 배선(6a), 신호용 비아 배선(6b))에서, GND용 비아 배선(6a)은 도 9의 (a)에 도시한 바와 같이 절연체층(3a)의 하층에 형성된 접지 패턴(5b)에 단락된다. 이 접지 패턴(5b)은, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 스퍼터링법 등을 이용하여 형성된다. 접지 패턴(5b)은, 도 9의 (b)에 도시한 바와 같이 회로 기판(23)을 관통하는 비아 배선(6)을 통하여 회로 기판(23)의 이면에 형성된 풋 패턴(7)에 전기적으로 접속된다. GND용 비아 배선(6a)을 통하여 접지 패턴(5b)과 접속된 풋 패턴(7)은 접지된다. 이에 의해, 접지 패턴(5b)이 접지 전위가 된다. 또한, 신호용 비아 배선(6b)은 도 9의 (a)에 도시한 바와 같이, 접지 패턴(5b)과 접촉하지 않는 영역에서 회로 기판(23)까지도 관통하여 연장하고, 회로 기판(23)의 이면에 형성된 풋 패턴(7)에 전기적으로 접속된다(도 9의 (b) 참조). 신호용 비아 배선(6b)이 접속된 풋 패턴(7)에는 외부 회로로부터의 전기 신호(고주파)가 입력된다.
상기한 바와 같은 구성을 갖는 회로 기판(23)에 페이스 다운 상태에서 플립 칩 실장된 SAW 소자(10)는, 도 7의 (a) 및 (b)에 도시한 바와 같이, 캐비티(8)를 갖는 캡(22)으로 밀봉된다. 본 실시예에서 캡(22)에는 회로 기판(23)과 같이, 가공하기 쉽고 염가의 재료인 실리콘(Si)을 주성분으로 한 기판을 이용한다. 이것에 RIE(Deep-RIE) 등을 이용함으로써, SAW 소자(10)를 수용할 수 있을 정도의 캐비티(8)를 형성한다. 이와 같이, 캐비티(8)를 캡(2)측에 형성함으로써, 캡(2)의 강도를 캐비티(8)를 형성하는 측벽에서 유지하는 것이 가능해지기 때문에, 결과적으로 패키지의 두께를 얇게 하는 것이 가능해진다.
회로 기판(23)과 캡(22)과의 접합 방법으로서는, 열에 의한 손상이 적고, 웨이퍼 레벨로 접합할 수 있는 점, 즉 접합 후의 1000℃를 넘는 어닐링 처리를 필요로 하지 않고 또한 다면취 구조의 기판을 이용하여 한번에 복수 제작할 수 있다는 점에서, 상술한 표면 활성화 처리를 이용한 기판 접합 방법을 적용하는 것이 바람직하다.
이 공정으로서는, 캡(22)과 회로 기판(23)과의 접합 부분면을 RCA 세정법 등으로 세정하고, 이것에 진공 중에서 아르곤(Ar) 등의 불활성 가스 혹은 산소의 이온 빔, 중성화 빔 또는 대기나 그것에 가까운 혼합 기체의 플라즈마 등을 조사함으로써, 접합면에 잔류한 불순물을 제거함과 함께 표층을 활성화시킨다. 이에 의해, 캡(22)과 회로 기판(23)과의 접합면에 두께 수나노미터 정도의 비정질층이 각각 성막된다. 또한, 본 실시예에서는 양쪽의 기판에 실리콘 기판을 이용하고 있기 때문에, 각각에 형성되는 비정질층은 실리콘을 주성분으로 하고 있다. 그 후, 비정질층이 형성된 캡(22)과 회로 기판(23)을 위치 정렬을 하면서 접합함으로써, 도 7의 (a) 및 (d)에 도시한 바와 같이, 회로 기판(23)에 실장된 SAW 소자(10)가 캡(22)에 의해 밀봉된다. 또한, 이 접합 처리는 진공 속에서 행하는 것이 바람직하지만, 대기 또는 질소나 불활성 가스 등의 고순도 가스 분위기 속에서 행하는 것도 가능하다. 또한, 캡(22)과 회로 기판(23)을 협지하도록 가압할 필요가 있는 경우도 존재한다. 또한, 이 공정을 상온 또는 100℃ 이하 정도로 가열 처리한 조건 하에서 행함으로써, 보다 접합 강도를 높일 수 있다.
이상과 같이, 실리콘 기판을 이용하여 제작한 캡과 회로 기판을 표면 활성화 처리를 실시한 후에 접합함으로써, 1000℃ 이상의 고온으로 어닐링 처리를 실시할 필요가 없기 때문에, 기판의 파손을 초래할 우려가 없고, 또한 제조 공정이 간략화·간소화된다. 또한, 양쪽을 접합하기 위한 수지 등의 접착 재료를 필요로 하지 않기 때문에, 패키지를 얇게 하는 것이 가능해지고, 접착 재료를 이용한 경우와 비교하여 더 작은 접합 면적으로도 충분한 접합 강도를 얻을 수 있기 때문에, 패키지를 소형화하는 것이 가능해진다.
또한, 상술한 바와 같이, 표면 활성화 처리를 실시함으로써, 캡(22)이 2차원 배열되어 일체로 형성된 다면취 기판(기판(2A))과, 회로 기판(23)이 동일하게 2차원 배열된 일체로 형성된 다면취 기판(기판(3A))을 개개로 분할하기 전에 접합하는 것이 가능해지기 때문에, 제조 효율이 향상하고, 비용을 삭감하는 것이 가능해진다. 또한, 접합한 기판은 다이싱 블레이드나 레이저 빔 등을 이용하여 개개의 듀플렉서로 분할된다.
또한, 본 실시예에서는 실리콘 기판을 이용하여 캡과 회로 기판을 제작하고 있기 때문에, 반도체 포토리소그래피 및 에칭 기술을 이용하여 높은 정밀도로 용이하게 SAW 디바이스를 제작하는 것이 가능해지고, SAW 디바이스의 소형화, 수율의향상 및 제조 비용의 저감이 가능해진다.
〔제2 실시예〕
다음에, 본 발명의 제2 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 10 및 도 11은 본 실시예에 따른 듀플렉서(30)의 구성을 도시하는 도면이다. 또한, 도 10의 (a)는 듀플렉서(30)의 구성을 도시하는 단면도(도 7의 (b)에 대응)이고, (b)는 회로 기판(33)의 상면도이고, (c)는 (b)의 C-C 단면도이다. 단, 듀플렉서(30)의 사시도는 도 7의 (a)와 마찬가지이기 때문에, 여기서는 설명을 생략한다.
도 10의 (a)에 도시한 바와 같이, 듀플렉서(30)는 도 7 내지 도 9를 이용하여 설명한 듀플렉서(20)의 구성과 대략 마찬가지로, 실리콘을 주성분으로 하여 제작된 회로 기판(33)에서 다이 어태치면에 SAW 소자(10)가 페이스 다운 상태로 본딩됨으로써, 플립 칩 실장된 구성을 갖는다. 또한, 실장된 SAW 소자(10)는 캐비티(8)를 갖는 캡(32)에 의해 밀봉되어 있다.
이 구성에서, 캡(32)과 회로 기판(33)과의 접합면에는 각각 금 등의 금속층이 형성되어 있다. 즉, 본 실시예에서는 캡(32)과 회로 기판(33)은 금속면끼리의 직접 접합에 의해 접합되어 있다.
이것을 보다 상세히 설명한다. 캡(32)에서의 접합 부분면에는, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나의 금속 재료를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나의 금속 재료를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 금속층(32a)이 스퍼터링법 등을 이용하여 형성된다. 또한, 회로 기판(33)에서의 접합 부분면에는 제1 실시예에서 설명한 접지 패턴(5b)이 연장되어 있다(도 10의 (a)∼(c)에서의 부호 35b: 단, (a)에서는 접합 부분 이외의 접지 패턴(35b)을 생략하여 도시함). 본 실시예에서는, 이들 금속층(32a) 및 접지 패턴(35b)을 직접 접합함으로써, 캡(32)과 회로 기판(33)이 접합된다. 또한, 그 외에도 금속층(32a) 및 접지 패턴(35b)의 접합 부분면에 제1 실시예에서 설명한 바와 같은 표면 활성화 처리를 실시하여 양자를 접합하도록 구성해도 되고, 이들 금속층을 형성하지 않고, 캡(32)에서의 접합 부분면과 회로 기판(33)에서의 접합 부분면에 표면 활성화 처리를 실시하여 양자를 접합하도록 구성해도 된다.
또한, 신호용 비아 배선(6b)과 접지 패턴(35b)은 전기적으로 분리되어 있을 필요가 있기 때문에, 신호용 비아 배선(6b)이 감합하는 영역에는, 도 11에 도시한 바와 같이 접지 패턴(35b)이 형성되어 있지 않다.
이상과 같이 구성함으로써, 캡과 회로 기판과의 접합을 금속층에 의한 직접 접합으로 실현하는 것도 가능해진다. 또한, 다른 구성은 제1 실시예와 마찬가지이기 때문에, 여기서는 설명을 생략한다.
〔제3 실시예〕
다음에, 본 발명의 제3 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 12는 본 실시예에 따른 듀플렉서(40)의 구성을 도시하는 도면이다. 또한, 도 12의 (a)는 듀플렉서(40)의 구성을 도시하는 단면도(도 7의 (b)에 대응)이고, (b)는 SAW 소자(10)가 접합된 캡(42)의 구성을 도시하는 상면도(단, SAW 소자(10)가 접합된 면을 상면으로 함)이다.
도 12의 (a)에 도시한 바와 같이, 듀플렉서(40)에 있어서, 회로 기판(43)측에 캐비티(48)가 형성되고 있고, 또한 SAW 소자(10)가 판 형상으로 제작된 캡(42)에 접합된 구성을 갖고 있다. 회로 기판(43)에는, 상기한 제1 실시예와 마찬가지로, 예를 들면 실리콘 기판 등을 적용할 수 있다. 또한, 캡(42)에는 마찬가지로 실리콘 기판을 적용하는 것도 가능하지만, 그 외에도 예를 들면 사파이어 기판 등을 적용할 수 있다. 이하의 설명에서는, 실리콘 기판을 적용한 경우를 예로 들어 설명한다.
캡(42)과 회로 기판(43)과의 접합 부분면에는 제2 실시예와 마찬가지로, 예를 들면 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나의 금속 재료를 포함하는 단층 도전막이나, 또는 금(Au), 알루미늄(Al), 구리(Cu), 티탄(Ti), 크롬(Cr), 탄탈(Ta) 중 적어도 하나의 금속 재료를 포함하는 도전막이 적어도 2층 중첩된 적층 도전막으로서, 금속층(42a, 43a)이 스퍼터링법 등을 이용하여 각각 형성된다.
본 실시예에서는, 이들 금속층(42a, 43a)을 직접 접합함으로써, 캡(42)과 회로 기판(43)이 접합된다. 또한, 그 외에도 금속층(42a, 43a)의 접합 부분면에 제1 실시예에서 설명한 바와 같은 표면 활성화 처리를 실시하여 양자를 접합하도록 구성해도 되고, 금속층을 형성하지 않고서, 캡(42)에서의 접합 부분면과 회로 기판(43)에서의 접합 부분면과 표면 활성화 처리를 실시하여 양자를 접합하도록 구성해도 된다.
또한, 본 실시예에서는, 캡(42)에 SAW 소자(10)를 접합하는 구성으로 하고 있기 때문에, 캡(42)이 SAW 소자(10)에서 압전 기판(15)의 지지 기판으로서 기능하고, 결과적으로 압전 기판(15)의 두께를 다른 실시예보다 얇게 하는 것이 가능해진다. 따라서, 본 실시예에서는, 듀플렉서(SAW 디바이스)를 보다 얇게 제작하는 것이 가능해진다. 또한, 캡(42)과 SAW 소자(10)와의 접합에는, 예를 들면 상술한 바와 같은 표면 활성화 처리를 이용한 기판 접합 방법을 이용할 수 있다.
또한, 이상의 설명에서는 캡(42)을 실리콘 기판으로 제작한 경우에 대해 설명했지만, 이것을 상술한 바와 같이, 예를 들면 사파이어 기판으로 제작하는 것도 가능하다. 이와 같이 사파이어 기판으로 제작한 경우, 사파이어 기판이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와 압전 기판(여기서는 예로서 LT 기판으로 함)이 갖는 탄성 스티프니스(C11) 및 열 팽창 계수와의 관계로부터, 압전 기판의 열 팽창에 대하여 역학적으로 바이어스의 응력, 즉 압전 기판(15)이 열 팽창하는 것을 억제하는 힘이 발생하기 때문에, SAW 소자(10)의 주파수 온도 특성을 개선할 수 있다.
이상과 같이 구성함으로써, 본 실시예에서는, SAW 디바이스를 보다 소형화하는 것이 가능해지고, 또한 SAW 소자(10)에서의 압전 기판(15)을 지지하는 기능도 갖는 캡(42)에 사파이어 기판을 적용한 경우, SAW 소자(10)의 주파수 온도 특성도 개선된다고 하는 효과가 얻어진다. 또한, 다른 구성은 제1 실시예와 마찬가지이기때문에, 여기서는 설명을 생략한다.
〔제4 실시예〕
다음에, 본 발명의 제4 실시예에 대하여 도면을 이용하여 상세히 설명한다. 도 13은 본 실시예에 따른 듀플렉서(50)의 구성을 도시하는 단면도(도 7의 (b)에 대응)이다.
도 13에 도시한 바와 같이, 듀플렉서(50)는 캡(52)과 회로 기판(53)과의 양쪽에 캐비티(58a, 58b)가 형성된 구성을 갖고 있다. 또한, 양자의 접합에는, 상술한 바와 같이 접합 부분면에 표면 활성화 처리를 실시하는 방법이나, 그 접합 부분면에 금속층을 형성하여, 양자를 직접 접합 또는 표면 활성화 처리를 실시한 후에 접합하는 방법 등을 적용할 수 있다.
이상과 같이 구성함으로써, 본 실시예에서는 듀플렉서(50)를 보다 얇게 구성할 수 있다. 또한, 다른 구성은 상기한 제1 실시예와 마찬가지이기 때문에, 여기서는 설명을 생략한다.
〔다른 실시예〕
이상, 설명한 실시예는 본 발명의 적합한 일 실시예에 지나지 않고, 본 발명은 그 취지를 일탈하지 않는 한 여러가지 변형하여 실시 가능하다.
이상 설명한 바와 같이, 본 발명에 따르면 소형이며 염가로 제조가 용이한 탄성 표면파 디바이스 및 그 제조 방법을 실현할 수 있다.

Claims (23)

  1. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스에 있어서,
    상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  2. 제1항에 있어서,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리가 실시되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  3. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스에 있어서,
    상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의영역에 전기 회로가 형성되어 있고,
    상기 제1 및 제2 기판의 접합면 중 적어도 한쪽에 형성된 금속층을 갖고 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  4. 제3항에 있어서,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리가 실시되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  5. 제3항에 있어서,
    상기 금속층은 금을 주성분으로 하여 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  6. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스에 있어서,
    상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  7. 제6항에 있어서,
    상기 제1 기판과 상기 제2 기판과의 접합면에 표면 활성화 처리가 실시되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  8. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제1 기판은 상기 탄성 표면파 소자에 형성된 제1 전극 패드와 전기적으로 접속된 제2 전극 패드를 갖고,
    상기 탄성 표면파 소자는 상기 제1 전극 패드가 형성된 면을 상기 제2 전극 패드에 마주 보게 한 상태에서 본딩되어, 전기적 또한 기계적으로 상기 제1 기판에 접속되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  9. 제1항 내지 제7항 중 어느 한 항에 있어서,
    상기 제2 기판은 상기 탄성 표면파 소자에 형성된 제1 전극 패드와 전기적으로 접속된 제2 전극 패드를 갖고,
    상기 탄성 표면파 소자는 상기 제1 전극 패드가 형성된 면과 반대측의 면이 상기 제1 기판에 접합됨으로써 고정되어 있고,
    상기 제1 전극 패드가 형성된 면을 제2 전극 패드에 마주 보게 한 상태에서 본딩되어, 상기 탄성 표면파 소자가 전기적 또한 기계적으로 상기 제2 기판에 접속되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 및 제2 기판 중 어느 한쪽에 상기 탄성 표면파 소자를 수용하기 위한 캐비티가 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  11. 제1항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1 및 제2 기판의 양쪽에 상기 탄성 표면파 소자를 수용하기 위한 캐비티가 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  12. 제1항 내지 제11항 중 어느 한 항에 있어서,
    상기 탄성 표면파 소자는 2개 이상의 필터 소자를 포함하여 이루어지는 것을 특징으로 하는 탄성 표면파 디바이스.
  13. 제12항에 있어서,
    상기 제1 및 제2 기판 중 적어도 한쪽에, 상기 필터 소자의 임피던스를 정합하기 위한 정합 회로를 갖는 것을 특징으로 하는 탄성 표면파 디바이스.
  14. 제13항에 있어서,
    상기 2개 이상의 필터 소자에 공통으로 접속된 입출력 단자를 갖고,
    상기 정합 회로는 상기 2개 이상의 필터 소자와 상기 입출력 단자를 개개에 접속하는 배선 중 어느 하나 이상으로 형성되어 있는 것을 특징으로 하는 탄성 표면파 디바이스.
  15. 제1항 내지 제14항 중 어느 한 항에 있어서,
    상기 실리콘을 주성분으로 하여 제작한 상기 제1 및/또는 제2 기판의 저항율이 100Ω·㎝ 이상인 것을 특징으로 하는 탄성 표면파 디바이스.
  16. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스의 제조 방법에 있어서,
    상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  17. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스의 제조 방법에 있어서,
    상기 제1 및 제2 기판 중 적어도 한쪽이 실리콘을 주성분으로 하여 제작되어있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 실리콘을 주성분으로 한 상기 제1 또는 제2 기판의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과,
    상기 제1 및 제2 기판의 상기 접합면 중 적어도 한쪽에 금속층을 형성하는 금속층 형성 공정과,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  18. 제16항에 있어서,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리를 실시하는 표면 활성화 공정과,
    상기 표면 활성화 처리가 실시된 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 더 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  19. 제17항에 있어서,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면에 표면 활성화 처리를 실시하는 표면 활성화 공정과,
    상기 표면 활성화 처리가 실시된 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 더 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  20. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스에 있어서,
    상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  21. 제1 기판에 고정된 탄성 표면파 소자가 제2 기판으로 밀봉된 구성을 갖는 탄성 표면파 디바이스에 있어서,
    상기 제1 또는 제2 기판 중 어느 한쪽이 실리콘을 주성분으로 하여 제작되고, 또한 다른 쪽이 사파이어를 주성분으로 하여 제작되어 있고,
    상기 제1 및 제2 기판은 접합면을 갖고,
    상기 제1 및 제2 기판 중 적어도 한쪽의 상기 접합면 이외의 영역에 전기 회로가 형성되는 공정과,
    상기 제1 및 제2 기판의 상기 접합면 중 적어도 한쪽에 금속층을 형성하는 금속층 형성 공정과,
    상기 제1 기판과 상기 제2 기판과의 상기 접합면이 마주 보도록 상기 제1 및 제2 기판을 접합하는 기판 접합 공정을 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  22. 제20항에 있어서,
    상기 제1 기판은 상기 사파이어를 주성분으로 하여 제작되어 있고,
    상기 제1 기판과 상기 탄성 표면파 소자에서의 빗형 전극이 형성된 면과 반대측의 면을 접합하는 접합 공정을 더 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
  23. 제16항 내지 제22항 중 어느 한 항에 있어서,
    상기 제1 및 제2 기판은 한번에 복수의 상기 탄성 표면파 디바이스를 제작하는 것이 가능한 다면취 구조를 갖고,
    상기 접합 공정에서 접합한 상기 제1 및 제2 기판을 개개의 상기 탄성 표면파 디바이스로 절단하는 절단 공정을 더 포함하는 것을 특징으로 하는 탄성 표면파 디바이스의 제조 방법.
KR1020040023624A 2003-04-08 2004-04-07 탄성 표면파 디바이스 및 그 제조 방법 KR100638779B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2003104593A JP3913700B2 (ja) 2003-04-08 2003-04-08 弾性表面波デバイス及びその製造方法
JPJP-P-2003-00104593 2003-04-08

Publications (2)

Publication Number Publication Date
KR20040087904A true KR20040087904A (ko) 2004-10-15
KR100638779B1 KR100638779B1 (ko) 2006-10-30

Family

ID=33307910

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040023624A KR100638779B1 (ko) 2003-04-08 2004-04-07 탄성 표면파 디바이스 및 그 제조 방법

Country Status (4)

Country Link
US (1) US7274129B2 (ko)
JP (1) JP3913700B2 (ko)
KR (1) KR100638779B1 (ko)
CN (1) CN1536763B (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3418373B2 (ja) * 2000-10-24 2003-06-23 エヌ・アール・エス・テクノロジー株式会社 弾性表面波装置及びその製造方法
JP2004228911A (ja) * 2003-01-22 2004-08-12 Tdk Corp 分波器
US7982364B2 (en) * 2005-04-01 2011-07-19 Panasonic Corporation Surface acoustic wave device and method for manufacturing the same
DE102005044216A1 (de) * 2005-09-15 2007-03-29 Smartrac Technology Ltd. Chipmodul sowie Verfahren zur Herstellung eines Chipmoduls
US7436270B2 (en) * 2005-12-20 2008-10-14 Delphi Technologies, Inc. Structure and method for improving the reliability of surface mounted ceramic duplexers
JP4535286B2 (ja) * 2006-03-31 2010-09-01 Ｔｄｋ株式会社 弾性表面波素子および当該素子を備えた弾性表面波装置
JP5270349B2 (ja) * 2006-08-25 2013-08-21 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置及びその製造方法
JP4778064B2 (ja) * 2006-09-30 2011-09-21 シチズンファインテックミヨタ株式会社 圧電デバイス
US8916399B2 (en) 2010-04-08 2014-12-23 Nichia Corporation Method of manufacturing light emitting device including light emitting element and wavelength converting member
US9270251B2 (en) * 2013-03-15 2016-02-23 Adaptive Methods, Inc. Carrier for mounting a piezoelectric device on a circuit board and method for mounting a piezoelectric device on a circuit board
JP6509147B2 (ja) * 2016-02-29 2019-05-08 太陽誘電株式会社 電子デバイス
JP6315716B2 (ja) * 2016-03-17 2018-04-25 太陽誘電株式会社 弾性波デバイス
JP6245587B1 (ja) * 2016-10-28 2017-12-13 大学共同利用機関法人自然科学研究機構 レーザー部品
JP7211082B2 (ja) * 2018-12-28 2023-01-24 セイコーエプソン株式会社 振動デバイスおよび振動モジュール
WO2020179540A1 (ja) * 2019-03-01 2020-09-10 株式会社村田製作所 高周波モジュールおよび通信装置
CN114391225A (zh) * 2019-09-05 2022-04-22 常州承芯半导体有限公司 一种多工装置
CN111192832B (zh) * 2020-01-09 2021-05-07 甬矽电子(宁波)股份有限公司 芯片封装方法和芯片封装结构

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5414137A (en) 1977-07-05 1979-02-02 Toshiba Corp Elastic surface wave unit
JPH02143836U (ko) 1989-05-09 1990-12-06
JPH04170811A (ja) 1990-11-05 1992-06-18 Fujitsu Ltd 弾性表面波デバイス
US5438305A (en) * 1991-08-12 1995-08-01 Hitachi, Ltd. High frequency module including a flexible substrate
US5448014A (en) * 1993-01-27 1995-09-05 Trw Inc. Mass simultaneous sealing and electrical connection of electronic devices
JPH06268473A (ja) 1993-03-16 1994-09-22 Nippon Steel Corp 高周波集積回路素子
JPH0722808A (ja) 1993-06-30 1995-01-24 Japan Radio Co Ltd 複合フィルタ
JP2998510B2 (ja) 1993-09-13 2000-01-11 松下電器産業株式会社 電子部品とその製造方法
JPH0818390A (ja) 1994-07-01 1996-01-19 Kokusai Electric Co Ltd 弾性表面波装置
JPH10303689A (ja) 1997-04-25 1998-11-13 Hitachi Media Electron:Kk 弾性表面波装置ならびにその製造方法
JP3669463B2 (ja) * 1997-08-05 2005-07-06 Ｔｄｋ株式会社 樹脂封止表面実装型電子部品
JP2001053088A (ja) 1999-08-16 2001-02-23 Pmt:Kk リードフレームのレジンバリ除去方法
JP2001110946A (ja) 1999-10-05 2001-04-20 Toshiba Corp 電子デバイスおよびその製造方法
JP2001196488A (ja) 1999-10-26 2001-07-19 Nec Corp 電子部品装置及びその製造方法
JP2002141771A (ja) 2000-08-21 2002-05-17 Murata Mfg Co Ltd 弾性表面波フィルタ装置
JP2002184960A (ja) 2000-12-18 2002-06-28 Shin Etsu Handotai Co Ltd Ｓｏｉウェーハの製造方法及びｓｏｉウェーハ
JP2002261581A (ja) 2001-03-02 2002-09-13 Tdk Corp 高周波モジュール部品
JP2002330050A (ja) 2001-05-07 2002-11-15 Nrs Technology Kk 中空樹脂モールド弾性表面波フィルタ
US7034441B2 (en) * 2002-11-13 2006-04-25 Nihon Dempa Kogyo Co., Ltd Surface mount crystal unit and surface mount crystal oscillator

Also Published As

Publication number Publication date
JP3913700B2 (ja) 2007-05-09
JP2004312474A (ja) 2004-11-04
CN1536763B (zh) 2011-05-04
US7274129B2 (en) 2007-09-25
KR100638779B1 (ko) 2006-10-30
US20040217670A1 (en) 2004-11-04
CN1536763A (zh) 2004-10-13

Similar Documents

Publication Publication Date Title
KR100788110B1 (ko) 탄성 표면파 디바이스 및 그 제조 방법
CN107134986B (zh) 电子器件
US7176599B2 (en) Surface acoustic wave device and method of producing the same
US9634641B2 (en) Electronic module having an interconnection substrate with a buried electronic device therein
KR100638779B1 (ko) 탄성 표면파 디바이스 및 그 제조 방법
KR100607607B1 (ko) 탄성 표면파 디바이스의 제조 방법 및 탄성 표면파 디바이스
KR20240101877A (ko) 고주파 모듈 및 통신 장치
JP2019161408A (ja) 弾性波デバイス、モジュールおよびマルチプレクサ
JP7370146B2 (ja) 弾性波デバイス、フィルタおよびマルチプレクサ
JP2011211347A (ja) 圧電デバイスおよびこれを用いた集積化分波器、集積化フィルタ
WO2021215107A1 (ja) 高周波モジュール及び通信装置
JP2019021998A (ja) 電子部品
JP2021072583A (ja) 高周波モジュール及び通信装置
JP4768520B2 (ja) 弾性表面波デバイス
WO2023026812A1 (ja) 高周波モジュール、通信装置及び高周波モジュールの製造方法
JP2020156059A (ja) 弾性波デバイス、フィルタおよびマルチプレクサ
JPH09162691A (ja) 弾性表面波素子を有する半導体装置およびその製造方法
JP7465515B1 (ja) 弾性波デバイス
JP7361343B2 (ja) モジュール
JP7406341B2 (ja) 電子部品、フィルタおよびマルチプレクサ
WO2023139979A1 (ja) 高周波モジュール、高周波モジュールの製造方法、及び、通信装置
JP2022071310A (ja) モジュール
JP2024111755A (ja) 弾性波デバイスおよびその製造方法
KR100489825B1 (ko) 플립칩형 표면탄성파 장치
JPH10335964A (ja) 弾性表面波装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120924

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130924

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140923

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150917

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160921

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170920

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181004

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20191002

Year of fee payment: 14