KR100637829B1 - 반도체 장치 및 ｃｍｏｓ 집적 회로 장치 - Google Patents

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Abstract

n 채널 MOS 트랜지스터에 있어서 채널 영역에 큰 압축 응력을 기판면에 수직 방향으로 인가하여 특성을 향상시킴과 동시에, p 채널 MOS 트랜지스터에 있어서 이러한 압축 응력에 따른 특성의 열화를 경감한다. 게이트 전극을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되고, 그 때 상기 응력 축적 절연막 중, 상기 게이트 전극을 피복하는 부분의 막 두께를 그 외측의 부분보다 증대시킨다.
MOS 트랜지스터, 압축 응력, 열화, 반도체 장치, 응력 축적 절연막

Description

반도체 장치 및 ＣＭＯＳ 집적 회로 장치{SEMICONDUCTOR DEVICE AND A CMOS INTEGRATED CIRCUIT DEVICE}
도 1은 응력 축적 절연막을 갖는 종래의 MOS 트랜지스터의 구성을 나타내는 도면.
도 2는 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터에 있어서의 응력 축적 절연막의 막 두께와 포화 드레인 전류의 변화율과의 관계를 정성적으로 나타내는 도면.
도 3은 도 1의 구조에 있어서 응력 축적 절연막의 막 두께와, 채널 내에 야기되는 응력과의 관계를 나타내는 도면.
도 4는 응력 축적 절연막의 형성에 의한 실리콘 웨이퍼의 휨의 문제를 설명하는 도면.
도 5는 응력 축적 절연막의 막 두께와 실리콘 웨이퍼의 휨의 크기와의 관계를 나타내는 도면.
도 6의 (a), (b)는 본 발명의 제1 실시 형태에 따른 n 채널 MOS 트랜지스터의 구성을, 종래의 구성과 비교하여 나타내는 도면.
도 7은 본 발명의 제1 실시 형태에 따른 n 채널 MOS 트랜지스터의 구성을, 층간 절연막 및 컨택트 플러그까지 포함하여 나타내는 도면.
도 8은 도 7의 n 채널 MOS 트랜지스터에 있어서의 응력 축적 절연막의 막 두께와 채널 응력과의 관계를, 도 3의 결과와 중첩하여 나타내는 도면.
도 9는 도 6, 도 7의 n 채널 MOS 트랜지스터의 포화 드레인 전류와 임계값 전압과의 관계를, 도 1의 종래의 MOS 트랜지스터의 것과 비교하여 나타내는 도면.
도 10의 (a), (b)는 도 7의 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 1).
도 11의 (c)는 도 7의 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 2).
도 12의 (d)는 도 7의 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 3).
도 13의 (e)는 도 7의 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 4).
도 14는 도 1의 MOS 트랜지스터의 제조 공정에 있어서 발생되는 문제점을 설명하는 도면.
도 15의 (a), (b)는 본 실시예에 의한 상기 도 14의 문제점의 회피를 설명하는 도면.
도 16은 도 7의 n 채널 MOS 트랜지스터의 구성을 나타내는 평면도.
도 17은 도 7의 n 채널 MOS 트랜지스터를 다수, 근접하여 집적화한 경우의 포화 드레인 전류를 나타내는 도면.
도 18은 본 발명의 제3 실시 형태에 따른 CMOS 소자의 구성을 나타내는 도면.
도 19는 도 18의 CMOS 소자를, 층간 절연막 및 컨택트 플러그를 형성한 상태로 나타내는 도면.
도 20은 도 18의 CMOS 소자의 일변형예를 나타내는 도면.
도 21은 본 발명의 제4 실시 형태에 따른 CMOS 소자의 구성을 나타내는 도면.
도 22는 본 발명의 제5 실시 형태의 원리를 나타내는 도면.
도 23은 본 발명의 제5 실시 형태의 원리를 나타내는 다른 도면.
도 24는 본 발명의 제5 실시 형태의 원리를 나타내는 또다른 도면.
도 25의 (a), (b)는 본 발명의 제5 실시 형태에 따른 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 1).
도 26의 (c)는 본 발명의 제5 실시 형태에 따른 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 2).
도 27의 (d)는 본 발명의 제5 실시 형태에 따른 n 채널 MOS 트랜지스터의 제조 공정을 설명하는 도면(그 3).
도 28은 본 발명의 제6 실시 형태에 따른 n 채널 MOS 트랜지스터의 구성을 나타내는 도면.
〈도면의 주요 부분에 대한 부호의 설명〉
10, 20, 100 : MOS 트랜지스터
11, 21, 41 : 기판
11a, 11b, 21a, 21b, 41a, 41b, 41e, 41f : LDD 영역
11c, 11d, 21c, 21d, 41c, 41d, 41g, 41f : 확산 영역
12, 22, 42A, 42B : 게이트 절연막
13, 23, 43A, 43B : 게이트 전극
13A, 13B, 23a, 23b, 43a, 43b, 43c, 43d : 측벽 절연막
14A, 14B, 14C, 24A, 24B, 24C, 44A, 44B, 44C, 44D, 44E, 44F : 실리사이드층
15, 25, 45 : 응력 축적 절연막
21A, 41A, 41B : 소자 영역
21B, 41I : 소자 분리 구조
23G, 43GA, 43GB : 게이트 구조
25a, 25b, 25c : SiN막
26, 46 : 에칭 스토퍼막
27, 47 : 층간 절연막
27A, 27B : 컨택트홀
28A, 28B, 48A, 48C, 48D : 컨택트 플러그
40A : n 채널 MOS 트랜지스터
40B : p 채널 MOS 트랜지스터
본 발명은 일반적으로 반도체 장치에 관한 것으로, 특히 CMOS 회로를 포함하는 초고속 반도체 장치에 관한 것이다.
CMOS 회로는 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터를 직렬 접속한 구성을 갖고, 고속 논리 회로의 기본 소자로서 다양한 초고속 프로세서에 사용되고 있다.
최근의 초고속 프로세서에서는 CMOS 회로를 구성하는 p형 MOS 트랜지스터 및 n형 MOS 트랜지스터의 게이트 길이가 0.1㎛ 이하로 축소되고 있으며, 게이트 길이가 90㎚ 이하, 예를 들면 50㎚인 MOS 트랜지스터도 시작되고 있다.
이와 같이 최근의 CMOS 회로에 사용되는 게이트 길이가 90㎚ 이하의 초고속 MOS 트랜지스터에서는, 채널 영역에 인가되는 응력에 의해 캐리어의 이동도가 크게 변화하는 것이 알려져 있다. 이러한 채널 영역에서의 응력은 전형적으로는 비어 컨택트 형성을 위해서 게이트 전극을 피복하도록 형성된, SiN 에칭 스토퍼막에 의해 발생한다.
도 1은 이러한 SiN막을 갖는 MOS 트랜지스터(10)의 개략적 구성을 나타낸다.
도 1을 참조하면, 실리콘 기판(11) 상에는 채널 영역에 대응하여 게이트 전극(13)이 게이트 절연막(12)을 개재하여 형성되어 있으며, 상기 실리콘 기판(11) 중에는 상기 게이트 전극(13)의 양측에 LDD 영역(11a, 11b)이 형성되어 있다.
또한, 상기 게이트 전극의 양측에는 측벽 절연막(13A, 13B)가 형성되고, 상기 실리콘 기판(11) 중, 상기 측벽 절연막(13A, 13B)의 외측 영역에는 소스·드레 인 확산 영역(11c, 11d)이, 상기 LDD 영역(11a, 11b)에 중첩되도록 형성되어 있다.
상기 소스·드레인 확산 영역(11c, 11d)의 표면 부분에는 실리사이드층(14A, 14B)이 각각 형성되어 있으며, 또한 상기 게이트 전극(13) 상에는 실리사이드층(14C)이 형성되어 있다.
또한, 도 1의 구성에서는 실리콘 기판(11) 상에, 상기 게이트 전극(13) 및 측벽 절연막(13A, 13B), 실리사이드층(14)을 더 포함하는 게이트 구조를 덮도록, 내부에 인장 응력을 축적한 SiN막(15)이 형성되어 있다.
이러한 인장 응력막(15)은 상기 게이트 전극(13)을 실리콘 기판(11)의 방향으로 누르는 작용을 갖고, 그 결과, 상기 게이트 전극(13) 바로 아래의 채널 영역에는 세로 방향에 압축 응력 yy가 인가되고, 가로 방향에 인장 응력 xx가 인가된다.
도 2는 이와 같이 채널 영역에 압축 응력이 인가된 경우의 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터의 포화 드레인 전류 변화율을 나타낸다.
도 2를 참조하면, MOS 트랜지스터의 포화 드레인 전류 변화율은 n 채널 MOS 트랜지스터인 경우에는 플러스로서, n 채널 MOS 트랜지스터의 전류 구동 능력은 상기 SiN막(15)의 막 두께와 함께 증가하는 반면, p 채널 MOS 트랜지스터인 경우에는 마이너스로서, p 채널 MOS 트랜지스터의 전류 구동 능력은 상기 SiN막(15)의 막 두께와 함께 약간 감소하는 것을 알 수 있다. 또한, SiN막의 막 두께에 대한 전류 변화율의 절대값은 n 채널 MOS 트랜지스터 쪽이 p 채널 MOS 트랜지스터보다 훨씬 크다.
도 2에는 스케일을 붙이고 있지 않지만, 상기 SiN막(15)이 1.5㎬의 인장 응력을 축적한 막인 경우, 이러한 SiN막을 80㎚의 막 두께로 형성함으로써, 포화 드레인 전류는 10% 정도 증가하는 것이 보고되어 있다.
[비특허 문헌 1]
Ghani, T., et al., IEDM 03, 978-980, June 10, 2003
[비특허 문헌 2]
K. Mistry, et al., Delaying Forever: Uniaxial Strained Silicon Transistors in a 90㎚ CMOS Technology, 2004 Symposium on VLSI Technology, pp.50-51
도 2의 결과는 n 채널 MOS 트랜지스터인 경우, 채널 영역에 기판면에 수직 방향으로 인가되는 압축 응력을, 상기 SiN막(15)의 막 두께에 의해 제어함으로써, 채널 영역에서의 캐리어 이동도, 따라서 동작 속도를 크게 향상시킬 수 있는 것을 의미하고 있다.
한편, 이와 같이 상기 채널 영역에 압축 응력을 인가한 경우, 도 2에 도시한 바와 같이 p 채널 MOS 트랜지스터에서는 캐리어 이동도가 반대로 저하되는 문제가 발생한다. 즉, 도 1과 같이 SiN 인장 응력막(15)을 MOS 트랜지스터 상에 균일하게 형성하는 구성에서는, CMOS 회로와 같이 n 채널 MOS 트랜지스터뿐만 아니라 p 채널 MOS 트랜지스터도 포함하는 반도체 집적 회로 장치인 경우에 n 채널 MOS 트랜지스터의 전류 구동 능력과 p 채널 MOS 트랜지스터의 전류 구동 능력이 불균형하게 되 어, CMOS 회로를 구성하는 것이 곤란해지는 문제가 발생한다. 예를 들면, 1.5㎬의 인장 응력을 축적한 SiN막을 상기 SiN막(15)으로서 80㎚의 막 두께로 형성한 경우, p 채널 MOS 트랜지스터의 드레인 전류는 3% 정도 감소하게 된다.
또한, 이러한 압축 응력을 상기 SiN막(15)에 의해 발생시키는 경우, 본 발명의 발명자는 본 발명의 기초가 되는 시뮬레이션을 사용한 연구에 있어서, 도 3에 도시한 바와 같이 상기 채널 영역에 발생하는 응력의 값이 SiN막의 막 두께와 함께 증대는 하지만, 막 두께가 20㎚를 넘은 부분부터 증가율은 감소하기 시작하여, 80㎚를 초과하면 실질적으로 포화하는 것을 발견하였다.
도 3을 참조하면, 종축은 도 1에서 채널 영역에서의 응력의 절대값을 나타내고, 횡축은 SiN막(15)의 막 두께를 나타낸다. 또한, 도 3에서, xx는 도 1에 도시한 가로 방향, 즉 기판면 내 방향으로 작용하는 인장 응력을 나타내고, yy는 세로 방향, 즉 기판에 수직 방향으로 작용하는 압축 응력을 나타낸다.
이와 같이 도 1의 구성에서는 80㎚의 막 두께를 넘어 어느 정도 SiN막(15)의 막 두께를 증가시키더라도, n 채널 MOS 트랜지스터에 있어서 전류 구동 능력의 실질적인 증대는 얻을 수 없다.
또한, 도 1의 MOS 트랜지스터(10)는 일반적으로 실리콘 웨이퍼 상에 집적 회로의 형태로 형성되지만, 이러한 MOS 트랜지스터(10) 상에 인장 응력을 축적한 SiN막(15)을 두껍게 형성하면, 도 4에 도시한 바와 같이 원래 평탄하였던 실리콘 웨이퍼 W가 휘어지는 문제가 발생한다. 특히, 현재 양산에 사용되고 있는 300㎜ 직경의 실리콘 웨이퍼인 경우, 휨의 양도 커서, 웨이퍼가 깨어지거나, 반송 등의 핸들 링 시에 지장이 발생하기도 하는 등의 심각한 문제가 발생한다.
도 5는 도 1의 MOS 트랜지스터(10)를 형성된 300㎜ 직경의 실리콘 웨이퍼의 휨량과 SiN막(15)의 막 두께와의 관계를 나타내지만, SiN막(15)의 막 두께가 110㎚을 초과하면 휨량이 웨이퍼의 핸들링에 지장이 발생하지 않는 60㎛의 한계값을 초과하는 것을 알 수 있다.
도 5의 결과는 도 1의 SiN막(15)을 갖는 MOS 트랜지스터에서는 상기 SiN막(15)의 막 두께를 110㎚를 초과하여 증대시킬 수 없으므로, 상기 게이트 전극(13) 바로 아래에 있어서는 0.4㎬를 크게 초과하는 압축 응력을 실현할 수는 없고, 또한 이에 수반하여, 상기 n 채널 MOS 트랜지스터(10)의 특성의 이 이상의 향상은 기대할 수 없음을 알 수 있다.
본 발명은 일 관점에 있어서, 반도체 기판과, 상기 반도체 기판 중의 채널 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도체 장치로서, 상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며, 상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며, 상기 응력 축적 절연막은 상기 게이트 전극 및 상기 측벽 절연막을 피복하는 채널 부분과, 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대되어 있는 반도체 장치를 제공한다.
본 발명은 다른 관점에 있어서, 소자 분리 영역에 의해 제1 소자 영역과 제2 소자 영역을 구획된 반도체 기판과, 상기 제1 소자 영역에 형성된 n 채널 MOS 트랜지스터와, 상기 제2 소자 영역에 형성된 p 채널 MOS 트랜지스터를 포함하는 CMOS 집적 회로 장치로서, 상기 n 채널 MOS 트랜지스터는 상기 제1 소자 영역 내의 제1 채널 영역 위에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과, 상기 제1 게이트 전극의 측벽면을 피복하는 한 쌍의 제1 측벽 절연막과, 상기 반도체 기판중, 상기 제1 게이트 전극의 양측에 형성된 한 쌍의 n형 확산 영역으로 이루어지는 제1 확산 영역쌍을 포함하고, 상기 p 채널 MOS 트랜지스터는 상기 제2 소자 영역 내의 제2 채널 영역 위에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과, 상기 제2 게이트 전극의 측벽면을 피복하는 한 쌍의 제2 측벽 절연막과, 상기 반도체 기판 중, 상기 제2 게이트 전극의 양측에 형성된 한 쌍의 p형 확산 영역으로 이루어지는 제2 확산 영역쌍을 포함하고, 상기 제1 소자 영역에는 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하도록, 인장 응력을 축적한 응력 축적 절연막이 형성되어 있으며, 상기 응력 축적 절연막은 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하는 채널 부분과 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대하고 있는 CMOS 집적 회로 장치를 제공한다.
본 발명은 또 다른 관점에 있어서, 반도체 기판과, 상기 반도체 기판 중의 채널 영역 위에 게이트 절연막을 개재하여 형성된 게이트 전극과, 상기 반도체 기판 중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도 체 장치로서, 상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며, 상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며, 상기 응력 축적 절연막은 각각 동일 부호의 응력을 축적한 복수의 절연막의 적층으로 이루어지는 반도체 장치를 제공한다.
〈제1 실시 형태〉
도 6의 (a)는 본 발명의 제1 실시 형태에 따른 게이트 길이가 37㎚인 n 채널 MOS 트랜지스터(20)의 구성을 나타낸다. 또한, 도 6의 (b)는 도 6의 (a)의 MOS 트랜지스터(20)의 특징을 설명하기 위한 비교예로서, 도 1의 MOS 트랜지스터(10)와 동일 구조의 n 채널 MOS 트랜지스터(20A)를, 도 6의 (a)와 동일한 참조 부호를 사용하여 나타내는 도면이다.
도 6의 (a)를 참조하면, 실리콘 기판(21) 상에는 STI형의 소자 분리 영역(21B)에 의해 상기 n 채널 MOS 트랜지스터(20)를 위한 소자 영역(21A)이 구획되어 있으며, 상기 소자 영역(20A) 상에는 상기 MOS 트랜지스터(20)의 채널 영역에 대응하여 게이트 전극(23)이 SiON 게이트 절연막(22)을 개재하여 형성되어 있다.
또한, 상기 실리콘 기판(21) 중에는 상기 게이트 전극(23)의 양측에, n형의 LDD 영역(21A, 21b)이 형성되고, 또한 상기 게이트 전극(23)의 양측 벽면 상에 형성된 측벽 절연막(23A, 23B)의 외측에는 n+형의 소스/드레인 확산 영역(21c, 21d)이 형성되어 있다.
또한, 상기 n+형 확산 영역(21A, 21b) 상, 및 상기 게이트 전극(23) 상에는 코발트 실리사이드층(24A, 24B, 24C)이 각각 형성되어 있다.
도 6의 (a)의 MOS 트랜지스터에서는 또한 상기 실리콘 기판(21) 상에, 상기 코발트 실리사이드층(24C)을 담지하는 게이트 전극(23), 및 그 양측의 측벽 절연막(23A, 23B)으로 이루어지는 게이트 구조(23G)를 피복하도록, 1.0㎬ 이상, 전형적으로는 1.5㎬의 인장 응력을 축적한 SiN막(25)을, 예를 들면 LPCVD법(감압 CVD법)에 의해, 전형적으로는 600℃의 기판 온도에서 SiCl2H2와 NH3의 혼합 가스를 원료 가스로서 공급함으로써 형성한다.
이러한 강한 인장 응력을 갖는 SiN막(25)은 그에 접하는 상기 게이트 구조(23G)를, 도 6의 (a)에 화살표로 나타낸 바와 같이 실리콘 기판(21)에 압박하도록 작용하고, 그 결과, 상기 실리콘 기판(21) 중, 상기 게이트 전극(23) 바로 아래의 채널 영역에는 기판면에 수직 방향으로, 압축 응력이 인가된다.
그런데 도 6의 (a)의 구성에서는 상기 SiN막(25)이 상기 게이트 구조(23G)를 피복하는 부분의 외측에서, 후술하는 마스크 프로세스에 의해 에칭되어 있으며, 그 결과, 상기 SiN막(25)은 상기 게이트 전극(23) 바로 윗쪽의 부분에서 막 두께 a를 갖고 있어도, 상기 외측 부분에서는 이보다 작은 막 두께 b를 갖게 된다(a>b). 상기 외측 부분에서의 막 두께 b는 제로이어도 되고, 이 경우에는 상기 외측 부분에서는 상기 SiN막(25)은 에칭 제거된다. 도시의 예에서는 상기 SiN막(25)은 60㎚의 막 두께로 퇴적되고, 상기 외측 부분에서 40㎚만큼 에칭 제거되어 있다. 그 결과, 도 6의 (a)의 예에서는 상기 두께 a는 60㎚, 상기 두께 b는 20㎚로 되어 있다.
도 6의 (a)의 구성에서는 이와 같이 인장 응력을 갖는 SiN막(25)이 상기 게이트 구조(23G)의 측벽면을 따라 기판(21)의 면에 대략 수직 방향으로 연장하므로, 상기 게이트 구조(23G)는 기판(21)의 면에 수직 방향에 큰 힘을 받아, 상기 소자 영역(21A) 중, 상기 게이트 전극(23)의 바로 아래에는 큰 압축 응력 yy가 상기 기판(21)의 면에 수직 방향으로 형성된다.
이에 대하여, 종래의 구조를 갖는 도 6의 (b)의 n 채널 MOS 트랜지스터(20A) 에서는 상기 SiN막(25)의 막 두께가 상기 게이트 구조 위에 있어서도, 또한 그 외측에 있어서도 거의 같고, 그 결과, 상기 막 두께 a는 상기 막 두께 b와 거의 같아진다.
이러한 구조에서는 상기 SiN막(25) 중, 상기 게이트 구조(23G) 상에서 상방에 돌출하는 부분에서는, 막 내의 인장 응력이 상기 게이트 구조를 기판(21)의 면에 대하여 대략 수직 방향으로 누르도록 작용하지만, 상기 돌출부보다 아래의 부분에서는 막 중의 인장 응력은 주로 기판면에 평행하게 작용하고, 그 결과, 상기 채널 영역에 발생하는 기판면에 수직 방향의 압축 응력 yy의 값은 도 6의 (a)인 경우보다 훨씬 작아진다. 또한, 먼저 도 3에서 설명한 바와 같이 이러한 구조에서는 상기 SiN막(25)의 막 두께를 80㎚을 넘어 증대시켜도, 상기 압축 응력 yy는 포화하게 되어고, 포화 드레인 전류의 실질적인 증대는 얻어지지 않는다.
한편, 도 6의 (a)의 구조에서는 상기 SiN막(25) 중, 상기 n형 확산 영역(21c, 21d)을 피복하는 외측 부분의 막 두께가 감소하고 있기 때문에, 상기 SiN막(25)을 상기 확산 영역(21c) 또는 확산 영역(21d)에의 컨택트홀 형성 시의 에칭 스 토퍼로서 사용하고자 하면, 충분한 작용·효과가 얻어지지 않는 경우가 있다.
따라서, 본 발명에서는 도 7에 도시한 바와 같이 도 6의 (a)의 구조 위에 제2층째의 SiN막(26)을 상기 SiN막(25)의 형상으로 정합하여, 대략 균일한 막 두께로 형성하고, 이를 실효적인 에칭 스토퍼막으로서 사용한다.
도 7을 참조하면, 상기 SiN막(26)은 예를 들면 상기 SiN막(25)과 동일하고, 1.5㎬의 인장 응력을 축적된 SiN막이어도 되고, 에칭 스토퍼로서 기능하기 위하여, 30㎚ 이상의 막 두께를 갖는 것이 바람직하다. 도시한 예에서는 상기 SiN막(26)은 80㎚의 막 두께로 형성된다.
또한, 도 7의 구성에서는 상기 SiN막(26) 상에 층간 절연막(27)이 형성되고, 상기 층간 절연막(27) 내에는 상기 SiN막(26) 및 SiN막(25)(막 두께 b가 제로가 아닌 경우)를 관통하여, 상기 확산 영역(21c, 21d) 상의 실리사이드층(24A, 24B)을 노출시키는 비아 플러그(28A, 28B)가 형성되어 있다.
도 8은 도 7의 구성에 있어서, 상기 SiN막(25)의 막 두께를 40∼80㎚의 범위에서 여러가지로 변화시킨 경우에, 상기 채널 영역에 유기되는 수직 압축 응력 yy 및 수평 인장 응력 xx를, 앞의 도 3의 결과와 비교하여 나타내는 도면이다. 또, 도 8에서, 상기 SiN막(25)의 막 두께가 40㎚인 경우, 상기 외측 부분에서는 40㎚의 에칭에 의해, 상기 SiN막(25)은 제거되어 있다.
도 8을 참조하면, 상기 채널 영역 내에 형성되는 기판면에 수직 방향으로 작용하는 압축 응력 yy는 도 3의 경우의 약 0.4㎬의 값으로부터, 0.6∼0.7㎬의 값까지, 대폭 증대하고 있는 것을 알 수 있다. 이는 도 6의 (a)의 구성에 있어서 막 두께 a를 막 두께 b보다 크게 설정함으로써 얻어지는 효과에 의해 얻어진 것으로 생각된다.
도 9는 도 7의 n 채널 MOS 트랜지스터(20)의 포화 드레인 전류를, 도 1의 구조를 갖는 n 채널 MOS 트랜지스터의 포화 드레인 전류와 비교하여 나타내는 도면이다. 또, 도 9에서, 종축은 게이트 폭당 포화 드레인 전류를 나타내고, 횡축은 임계값 전압을 나타낸다.
도 9를 참조하면, 이러한 게이트 전극 근방에 국부적으로 존재하는 응력 축적 절연막(25)을 갖는 구성으로 함으로써, 전면에 응력 축적 절연막(25)을 형성한 도 20의 (a)의 구성에 비하여, 포화 드레인 전류가 3% 증대하고 있는 것을 알 수 있다. 또한, 도 9에는 본 발명의 데이터로서, ■ 및 ◆은, 각각 상기 제2 SiN막(26)을 형성하지 않은 경우와 형성한 경우에 대응하고 있다.
또, 도 7의 구성에서, 상기 SiN막(26)은 인장 응력을 축적하는 막일 필요는 반드시 없고, 막(26)으로서, 응력을 갖지 않는 막, 또는 압축 응력을 갖는 막을 사용할 수도 있다.
다음으로, 본 실시 형태에 의한 n형 MOS 트랜지스터(20)의 제조 공정을 도 10의 (a)∼도 13의 (e)를 참조하여 설명한다.
도 10의 (a)를 참조하면, 본 실시 형태에서는 최초로 도 6의 (b)의 구조(20A)를 형성하고, 그 위에 상기 게이트 구조(23G)를 피복하도록, 폭 LR의 레지스트 패턴 R1을 형성한다. 그 때, 본 실시예에서는 상기 폭 LR을, 상기 게이트 전극(23)의 폭 G와, 도 10의 (a)의 상태에서의 상기 SiN막(25)의 막 두께 a를 2배한 값 의 합(G+2a)보다 커지도록 설정한다(LR>G+2a). 예를 들면, 상기 게이트 전극 폭 G가 40㎚에서 상기 막 두께 a가 60㎚인 경우, 상기 레지스트 패턴 R1의 폭 LR을 160㎚ 이상, 예를 들면 170㎚로 설정한다.
다음으로, 도 10의 (b)의 공정에서 상기 레지스트 패턴 R1을 마스크에 상기 SiN막을 이방성 플라즈마 에칭에 의해, 예를 들면 40㎚만큼 제거하고, 상기 SiN막(25)의 외측 부분의 막 두께를 상기 막 두께 a로부터 도 6의 (a)의 막 두께 b까지 감소시킨다.
또한, 마지막으로 도 11의 (c)의 공정에 있어서 도 10의 (b)의 레지스트 패턴 R1을 제거하고, 상기 제2 SiN막(26)을 예를 들면 80㎚의 막 두께에, LPCVD법에 의해 막 내에 1.5㎬의 인장 응력이 축적하도록 하는 조건에서 퇴적한다.
또한, 도 12의 (d)의 공정에 있어서 도 11의 (c)의 구조 위에 상기 층간 절연막(27)을 퇴적하고, 이를 CMP법으로 평탄화한 후, 상기 SiN막(26)을 마스크로 하여 상기 층간 절연막(27) 내에, 상기 소스·드레인 확산 영역(21c, 21d)에 대응하여 컨택트홀(27A, 27B)을, 도시를 생략한 레지스트 패턴을 마스크로 하여, 상기 SiN막(26)에 대하여 선택성을 갖는 드라이 에칭 레시피에 의해 형성한다.
또한, 도 13의 (e)의 공정에서 동일한 레지스트 패턴을 마스크로 하여, 상기 SiN막(26, 25)을, 상기 실리사이드층(24A) 및 실리콘 기판(21)에 대한 선택성을 갖는 드라이 에칭 레시피에 의해 제거하고, 상기 컨택트홀(27A, 27B)의 바닥에 있어서, 각각 상기 실리사이드층(24A, 24B)을 노출시킨다.
또한, 상기 컨택트홀(27A, 27B)을 텅스텐 등의 도체에 의해 충전함으로써, 먼저 도 7에서 설명한 구조가 얻어진다.
〈제2 실시 형태〉
그런데, 이러한 n 채널형 MOS 트랜지스터를 다수, 상기 확산 영역(21c, 21d)이 인접하는 n 채널 MOS 트랜지스터 사이에서 공유되도록 인접하여 배열한 반도체 집적 회로에 있어서, 도 10의 (a), (b)의 공정에 의해 상기 SiN막(25)을 패터닝하고자 하는 경우, 상기 n 채널 MOS 트랜지스터의 반복 피치에 대하여 상기 SiN막(25)의 막 두께가 지나치게 크면, 도 14에 도시한 바와 같이 인접하는 레지스트 패턴 R1의 간격을 좁힐 필요가 있지만, 이러한 근접하여 인접하는 레지스트 패턴을 노광하는 것은 근접 효과 때문에 곤란한 경우가 있다.
이러한 경우, 도 15의 (a)에 도시한 바와 같이 상기 SiN막(25)의 막 두께를 제한함으로써, 레지스트 패턴 R1을 개별적으로 패터닝할 수 있게 되어, 인접하는 MOS 트랜지스터의 사이에서 상기 SiN막(25)의 막 두께를 감소시킬 수 있게 된다.
도 15의 (b)는 도 15의 (a)의 레지스트 패턴 R1을 사용하여 상기 SiN막(25)을 패터닝하여 얻어진, 본 발명의 제2 실시 형태에 의한 구조를 나타낸다.
도 15의 (b)를 참조하면, 본 실시 형태에 따르면, 상기 SiN막(25)은 상기 실리사이드층(24A) 또는 실리사이드층(24B)에 의해 피복되고 인접하는 n 채널 MOS 트랜지스터에 의해 공유되는 확산 영역(21c, 21d) 상에 있어서는 제거되어 있으며, 그 결과, 각각의 게이트 구조(23G) 상에 있어서 고립된 패턴을 형성한다.
도 15의 (b)에 있어서 상기 n 채널 MOS 트랜지스터를 200㎚의 반복 피치로 형성하는 경우, 상기 SiN막(25)의 막 두께는 80㎚ 이하로 제한하는 것이 바람직하 다.
도 16은 도 15의 (b)에 있어서의 하나의 n 채널 MOS 트랜지스터의 구성을 나타내는 평면, 도 17은 이러한 n 채널 MOS 트랜지스터를 실리콘 기판 상에 있어서 소자 분리 영역에 둘러싸인 소자 영역 중에 320㎚의 피치로 5개 형성한 경우의, 각각의 트랜지스터의 포화 드레인 전류의 값을, 비율의 형태로 비교한 도면이다.
도 16을 참조하면, 상기 SiN 패턴(25)의 양측에는 상기 확산 영역(21c, 21d)에 대응하는 실리사이드 영역(24A, 24B)이 형성되어 있으며, 전체 파선으로 나타내는 제2층째 SiN막(26)에 의해 피복되어 있다. 또한, 상기 SiN막(26)을 관통하여, 상기 실리사이드 영역(24A, 24B)으로부터 컨택트 플러그(28A, 28B)가 상방으로 연장되어 있다. 또한, 마찬가지의 컨택트가 상기 게이트 전극(23)의 단부에도 형성되어 있다.
도 17을 참조하면, 이와 같이 SiN막(25)의 응력이 인접하는 트랜지스터 사이에서 상호 작용하고 있는 경우에는 상기 소자 영역 중앙부의 소자와 주변부의 소자에서 포화 드레인 전류에 차가 발생할 것으로 기대되지만, 도 17의 결과를 보면 포화 전류값에 거의 차이는 없고, 도 15의 (b)의 소자에서는 SiN 패턴(25)이 형성하는 응력은 그 바로 아래에 거의 한정되어 있는 것으로 생각된다.
〈제3 실시 형태〉
도 18은 본 발명의 제3 실시 형태에 의한 CMOS 소자(40)의 구성을 나타낸다.
도 18을 참조하면, 상기 CMOS 소자(40)는 실리콘 기판(41) 상에 형성되고, 상기 실리콘 기판(41) 상에는 STI의 소자 분리 구조(41I)에 의해, n 채널 MOS 트랜 지스터(40A)의 소자 영역(41A)과 p 채널 MOS 트랜지스터(40B)의 소자 영역(41B)이 구획되어 있다.
상기 소자 영역(41A) 상에는 상기 n 채널 MOS 트랜지스터(40A)의 채널 영역에 대응하여 n+형으로 도핑된 게이트 전극(43A)이 SiON 등으로 이루어지는 게이트 절연막(42A)을 개재하여 형성되어 있으며, 상기 소자 영역(41A) 중, 상기 게이트 전극(43A)의 양측에는 n형의 LDD 영역(41a, 41b)이 형성되어 있다.
또한, 상기 게이트 전극(43A)의 양측에는 측벽 절연막(43a, 43b)이 형성되어 있으며, 상기 소자 영역(41A) 중, 상기 측벽 절연막(43a, 43b)의 외측에는 n+형의 확산 영역(41c, 41d)이, 상기 n 채널 MOS 트랜지스터(40A)의 소스·드레인 영역으로서 형성되어 있다.
또한, 상기 n 채널 MOS 트랜지스터(40A)에서는 상기 게이트 전극(43A) 및 측벽 측벽 절연막(43a, 43b)으로 이루어지는 제1 게이트 구조(43GA) 상에 SiN막(45)이 형성되어 있지만, 상기 SiN막(45)은 상기 소자 영역(41A) 상, 상기 제1 게이트 구조(43G)의 외측에서는 막 두께를 감소시키고 있다. 또한, 상기 SiN막(45)은 상기 소자 분리 구조(41I) 상을 넘어 p 채널 MOS 트랜지스터(40B)의 소자 영역(41B)으로 연장하고 있다.
또한, 상기 소자 영역(41A)에서는 상기 n+형 확산 영역(41c, 41d)의 표면 및 상기 게이트 전극(43A)의 표면에 실리사이드층(44A, 44B, 44E)이 각각 형성되어 있으며, 상기 실리사이드층(44A, 44B, 44E)은 상기 SiN막(45)에 의해 피복되어 있다.
한편, 상기 소자 영역(41B)에는 p 채널 MOS 트랜지스터(40B)의 채널 영역에 대응하여 p+형으로 도핑된 게이트 전극(43B)이 SiON 등으로 이루어지는 게이트 절연막(42B)을 개재하여 형성되어 있으며, 상기 소자 영역(41B) 중, 상기 게이트 전극(43B)의 양측에는 p형의 LDD 영역(41e, 41f)이 형성되어 있다.
또한, 상기 게이트 전극(43B)의 양측에는 측벽 절연막(43c, 43d)이 형성되어 있으며, 상기 소자 영역(41B) 중, 상기 측벽 절연막(43c, 43d)의 외측에는 p+형의 확산 영역(41g, 41h)이 상기 p 채널 MOS 트랜지스터(40B)의 소스·드레인 영역으로서 형성되어 있다.
또한, 상기 p 채널 MOS 트랜지스터(40B)에서는 상기 n 채널 MOS 트랜지스터(40A)의 소자 영역으로부터 연장하는 상기 SiN막(45)이 상기 게이트 전극(43B) 및 측벽 절연막(43c, 43d)으로 이루어지는 제2 게이트 구조(43GB) 상에, 상기 제1 게이트 구조(43GA)의 외측 영역에서의 막 두께와 동일한 막 두께로 형성되어 있다.
또한, 상기 소자 영역(41B)에서는 상기 p+형 확산 영역(41g, 41h)의 표면 및 상기 게이트 전극(43B)의 표면에 실리사이드층(44D, 44E, 44F)이 각각 형성되어 있고, 상기 실리사이드층(44D∼44F)도 상기 SiN막(45)에 의해 피복되어 있다.
또한, 도 18의 CMOS 소자(40)에서는 상기 SiN막(45) 상에, 상기 소자 영역(41A, 41B)을 연속하여 피복하도록, 에칭 스토퍼로서 기능하는 제2 SiN막(46)이 형성되어 있다.
또한, 도 19에 도시한 바와 같이 상기 SiN막(46) 상에는 상기 n 채널 MOS 트랜지스터(40A) 및 p 채널 MOS 트랜지스터(40B)의 각각의 소스 확산 영역 및 드레인 확산 영역(41c, 41d, 41g, 41h)에 컨택트하는 컨택트 플러그(48A, 48B, 48C, 48D)를 포함하는 층간 절연막이 도 7의 경우와 마찬가지로 형성된다.
도 18, 19의 CMOS 소자(40)에서는 강한 인장 응력을 갖는 SiN막(45)은 상기 n 채널 MOS 트랜지스터(40A)의 게이트 구조(43GA) 근방에서만 큰 막 두께를 갖기 때문에, 실리콘 기판(41)의 전체로 보면, 인장 응력이 걸리는 개소는 적어, 상기 CMOS 소자가 형성되는 실리콘 웨이퍼의 휨의 문제가 경감된다.
환언하면, 도 18, 19의 구성에 의해, 실리콘 웨이퍼의 휨이 허용 범위에 들어가는 한, 상기 SiN막(45)의 막 두께를 증대시키고, 또는 막 내의 인장 응력을 증대시켜, 상기 n 채널 MOS 트랜지스터의 채널 영역에 인가되는 압축 응력을 더욱 증대시킬 수 있게 된다.
또한, 도 18, 19의 구성에 있어서는 상기 p 채널 MOS 트랜지스터(40B)에서 게이트 구조(43GB)를 피복하는 SiN막(45)의 막 두께가 저감되어 있기 때문에, 상기 p 채널 MOS 트랜지스터(40B)의 채널 영역에 인가되는 기판면에 수직 방향으로 작용하는 압축 응력이 감소하여, 트랜지스터(40B)의 특성 열화가 경감된다.
도 18, 19의 CMOS 소자(40)의 일변형예로서, 도 20에 도시한 바와 같이 상기 SiN막(45)을 상기 n 채널 MOS 트랜지스터(40A)의 게이트 구조(45GA)의 외측 영역에서 제거할 수도 있다. 이 경우에는 상기 n 채널 MOS 트랜지스터(40A)에서, 상기 게이트 구조(43GA)를 구성하는 측벽 절연막(43a, 43b)은 상기 SiN 에칭 스토퍼막(45)에 접하는 반면, 상기 p 채널 MOS 트랜지스터(40B)에서는 상기 게이트 구조(43GB)를 구성하는 측벽 절연막(43c, 43d)은 상기 SiN 에칭 스토퍼막(46)에 직접적으로 접한다.
도 20의 구성에 따르면, 강한 인장 응력을 축적한 상기 SiN막(45)이 n 채널 MOS 트랜지스터(40A)의 게이트 구조 상에 한정되므로, 상기 p 채널 MOS 트랜지스터(40B)의 채널 영역에서 기판에 수직 방향으로 인가되어 홀 이동도를 저하시키는 바람직하지 못한 압축 응력이 더욱 저감된다. 또한, 상기 CMOS 소자(40)를 포함하는 반도체 집적 회로 장치가 형성되는 실리콘 웨이퍼의 휨이 경감되고, 또한 실리콘 웨이퍼의 휨의 크기가 소정의 허용되는 범위 내에 있는 한, 상기 n 채널 MOS 트랜지스터(40A)에서 SiN막(45) 내의 응력을 더욱 강화할 수 있게 된다.
〈제4 실시 형태〉
도 21은 본 발명의 제4 실시 형태에 의한 CMOS 소자(60)의 구성을 나타낸다. 단, 도면에서, 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여, 설명을 생략한다.
도 21을 참조하면, CMOS 소자(60)는 실리콘 기판(41) 상에 n 채널 MOS 트랜지스터(60A)와 p 채널 MOS 트랜지스터(60B)를, 각각 소자 영역(41A, 41B)에 포함하고, 상기 n 채널 MOS 트랜지스터(60A) 및 p 채널 MOS 트랜지스터(60B)는 상기 n 채널 MOS 트랜지스터(40A) 및 p 채널 MOS 트랜지스터(40B)와 마찬가지인 구성을 갖고 있지만, 상기 p 채널 MOS 트랜지스터(60B)의 소자 영역(41B)에는 상기 게이트 전극(43B)의 양측에, SiGe층(61A, 61B)이 에피택셜하게 형성되어 있다.
이러한 SiGe층(61A, 61B)은 실리콘 기판(41)을 구성하는 Si보다 격자 상수가 크고, 이 때문에 상기 게이트 전극(43B) 바로 아래의 p 채널 MOS 트랜지스터(60B)의 채널 영역에는 기판면에 평행하게 작용하는 압축 응력이 인가된다.
이와 같이 기판면에 평행하게 작용하는 압축 응력은 상기 p 채널 MOS 트랜지스터(60B)의 채널 영역에서의 홀 이동도를 향상시키고, 그 결과, 상기 p 채널 MOS 트랜지스터(60B)의 드레인 포화 전류가 증대됨으로써 p 채널 MOS 트랜지스터(60B)의 동작 속도를 향상시킬 수 있다.
〈제5 실시 형태〉
그런데 본 발명의 발명자는 본 발명의 기초로 되는 연구에 있어서, 도 1의 종래의 MOS 트랜지스터 구조로부터 출발하여, 상기 SiN 응력막(15)을 복수의 SiN막 요소의 적층에 의해 형성한 경우의, MOS 구조 내에 발생하는 응력 분포를 시뮬레이션에 의해 검토하였다.
도 22의 (a)∼(c)는 이러한 응력 해석의 결과를 나타낸다. 이 중, 도 22의 (a)는 상기 SiN 응력막(15)을 단일의 SiN막에 의해 형성한 경우를 나타내고, 도 22의 (b)는 2층의 SiN막 요소의 적층에 의해 형성한 경우를 나타내고, 또한 도 22의 (c)는 5층의 SiN막 요소의 적층에 의해 형성한 경우를 나타낸다. 단, 어느 경우라도 SiN 응력막(15)의 전체의 두께는 100㎚로 하고, 각각의 SiN막 요소는 막 내에 인장 응력이 축적하도록 형성하고 있다. 어느 경우에도, 각각의 SiN막 요소는 상기 LPCVD법에 의해, 먼저 설명한 것과 마찬가지의 조건 하에서 형성되고, 하나의 SiN막 요소를 형성할 때마다 피처리 기판을 처리 용기로부터, 이에 인접하는 기판 반송실에 추출하여, 기판 온도를 실온까지 강하시키고 있다.
도 22의 (a)∼(c)를 참조하면, SiN막(15) 전체적으로는 막 두께가 동일해도, 이를 단일의 SiN막으로 형성할지, 복수의 SiN막 요소로 형성할지, MOS 구조 중, 특 히 게이트 전극 바로 아래의 채널 영역에서의 응력 분포가 크게 변화하고 있는 것을 알 수 있다.
도 23은 상기 SiN막(15)을 (a) 1층의 SiN막에 의해, (b) 2층의 SiN막 요소에 의해, 또한 (c) 5층의 SiN막 요소의 적층에 의해 형성하고, 상기 SiN막(15) 전체의 막 두께를 20㎚∼140㎚의 범위에서 변화시킨 경우의, 상기 채널 영역에서 상기 기판면에 평행하게 유기되는 인장 응력 xx 및 상기 기판면에 수직 방향으로 유기되는 압축 응력 yy를 구한 결과를 나타낸다.
도 23을 참조하면, 상기 SiN막(15) 전체의 막 두께가 증대하면 응력 xx, yy의 크기는 물론 증대하지만, 동일한 막 두께에 있어서도, 상기 SiN막(15)을 복수의 얇은 SiN막 요소의 적층에 의해 형성한 경우, 응력의 크기는 단일층에 의해 형성한 경우보다 현저히 증대하는 것을 알 수 있다.
도 24는 여러가지 막 두께의 SiN막(15)에 대하여, 이를 구성하는 SiN막 요소의 수를 1∼5의 범위에서 변화시킨 경우에, 상기 채널 영역에 기판면에 수직 방향으로 유기되는 압축 응력 yy의 크기를 나타내는 도면이다.
도 24를 참조하면, 상기 SiN막(15)을 구성하는 SiN막 요소의 수를 증대시킴으로써, 상기 압축 응력 yy의 크기는 크게 증대하는 것을 알 수 있다. 또한, SiN막(15)의 전체의 막 두께가 크면 클수록, SiN막(15)을 구성하는 SiN막 요소의 수를 증가시킴에 의한 응력 증가의 효과는 더욱 향상하는 것을 알 수 있다.
도 23, 24의 결과는 먼저 설명한 각 실시예에 있어서, 상기 응력 축적 절연막(25) 또는 응력 축적 절연막(45)을, 다수의 SiN막 요소의 적층에 의해 형성한 경 우, 상기 n 채널 MOS 트랜지스터의 채널 영역에서 기판면에 수직 방향으로 작용하는 압축 응력의 크기를 더욱 증대시킬 수 있는 것을 의미하고 있다.
도 25의 (a)∼도 27의 (d)는 상기의 결과를 감안한, 본 발명의 제5 실시 형태에 따른 n 채널 MOS 트랜지스터(80)의 제조 공정을 나타낸다. 단, 도면에서, 먼저 설명한 부분에는 동일한 참조 부호를 붙여, 설명을 생략한다.
도 25의 (a)를 참조하면, 본 실시예에서는 상기 실리콘 기판(21) 상에 상기 게이트 구조(23G)를 피복하도록, 각각 1.5㎬의 인장 응력을 갖는 SiN막(25a∼25c)이 전체적으로, 예를 들면 120㎚의 두께가 되도록 적층되고, 도 25의 (b)의 공정에서 레지스트 패턴 R1을 사용하여 상기 게이트 구조(23G)의 외측 부분에서 상기 SiN막(25)이 제거되어 있다.
또한, 도 26의 (c)의 공정에서 도 25의 (b)의 구조 위에 SiN막(26)이 에칭 스토퍼로서 균일하게 퇴적되고, 도 27의 (d)의 공정에서 도 26의 (c)의 구조 위에 층간 절연막(27)이 상기 SiN막(26)을 피복하도록 형성된다. 또한, 상기 층간 절연막(27) 내에는 상기 SiN막(26)을 에칭 스토퍼에, 상기 확산 영역(21c, 21d)에 대응하여 컨택트홀이 형성되고, 상기 컨택트홀에서 상기 확산 영역(21c, 21d)을 노출한 후, 상기 확산 영역(21c)에 상기 실리사이드층(24A)을 개재하여 컨택트하도록 도체 플러그(28A)가 형성되고, 또한 상기 확산 영역(21d)에 상기 실리사이드층(24B)을 개재하여 컨택트하도록 도체 플러그(28B)가 형성된다.
본 실시예에 의한 n 채널 MOS 트랜지스터에서는 상기 SiN막(25)의 막 두께가 비교적 작더라도 채널 영역에 큰 압축 응력을 유기할 수 있고, 이 때문에 기판 위 에 작은 반복 피치로 형성된 경우라도, 먼저 도 14에서 설명한 바와 같은 문제가 경감되고, 트랜지스터를 기판 위에 작은 피치로 반복 형성할 수 있게 된다. 도 24는 상기 SiN막(25)의 전체의 막 두께가 20㎚∼140㎚의 범위에서, 상기 SiN막(25)을 구성하는 SiN막 요소의 수를 1∼5까지 변화시킨 경우를 나타내고 있지만, 어느 경우에 있어서도 상기 SiN막(25)을 다층 구성으로 하는 효과가 얻어지고 있는 것을 알 수 있다. 또한, 도 24로부터, 상기의 효과가 얻어지는 것이 SiN막 요소의 수가 1∼5인 경우에 한정되는 것이 아니고, 또한 상기 SiN막(25)의 전체의 두께가 20∼140㎚의 범위인 경우에 한정되는 것도 아닌 것은 분명하다.
또한, 마찬가지의 n 채널 MOS 트랜지스터는 먼저 설명한 CMOS 소자(40) 또는 CMOS 소자(60)에 있어서도 적용 가능하다.
〈제6 실시 형태〉
도 28은 본 실시예의 제6 실시 형태에 따른 n형 MOS 트랜지스터(100)의 구성을 나타낸다. 단, 도 28에서, 먼저 설명한 부분에 대응하는 부분에는 동일한 참조 부호를 붙여, 설명을 생략한다.
도 28을 참조하면, 본 실시예에서는 도 6의 (b)의 구성에 있어서, 상기 SiN막(25)을, SiN막(25a, 25b, 25c)의 적층에 의해 형성하고 있다.
상기 SiN막(25a, 25b, 25c) 각각은 압축 응력을 축적하고 있으며, 그 결과 상기 실리콘 기판(21) 중, 상기 게이트 전극 바로 아래의 채널 영역에는 종래 달성할 수 없었던 큰 압축 응력을, 상기 기판면에 수직인 방향으로 유기할 수 있게 된다.
이상, 본 발명을 바람직한 실시예에 대하여 설명했지만, 본 발명은 상기한 특정한 실시예에 한정되는 것이 아니고, 특허 청구의 범위에 기재된 요지 내에서 여러가지 변형·변경이 가능하다.
본 발명에 따르면, 게이트 전극을 피복하도록 형성한 응력 축적 절연막의 막 두께를, 게이트 전극을 피복하는 부분에서, 국소적으로 증대시킴으로써, 상기 게이트 전극 바로 아래의 채널 영역에만 선택적으로 응력을 인가할 수 있어, MOS 트랜지스터의 전류 구동 능력이 향상되고, 동작 속도가 향상하는 것만이 아니라, 동일한 반도체 기판 상에 다른 도전형의 채널을 갖는 MOS 트랜지스터가 있었던 경우, 이 다른 MOS 트랜지스터의 전류 구동 능력이 상기 응력 축적 절연막에 기인하는 응력에 의해 열화하는 문제를 경감 또는 해소할 수 있게 된다.
또한, 본 발명에 따르면, 응력 축적 절연막이 반도체 기판 상에서 특정의 도전형 채널을 갖는 MOS 트랜지스터의 게이트 전극 근방에만, 국소적이며 선택적으로 형성되므로, 이러한 MOS 트랜지스터가 형성되는 반도체 웨이퍼의 휨이 제어되고, 결과적으로 응력 축적 절연막을 종래보다, 보다 큰 막 두께로 형성할 수 있게 된다.
본 발명에서는 상기 응력 축적 절연막이 상기 게이트 전극을 피복하는 부분 이외에서는 작은 막 두께밖에 갖지 않으므로, 또는 형성되지 않으므로, 이러한 응력 축적 절연막을, 확산 영역에의 컨택트 홀 형성 시에 에칭 스토퍼막으로서 사용하는 경우에는 컨택트 형성과 동시에 확산 영역 표면이 손상될 우려가 있다. 따라 서, 본 발명에서는 이러한 경우, 상기 응력 축적 절연막 상에 에칭 스토퍼막으로서 기능하는 다른 절연막을, 에칭 스토퍼로서 충분한 막 두께로 형성한다.
특히 본 발명에 따르면, 공통의 반도체 기판 상에 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터를 형성된 CMOS 반도체 집적 회로 장치에 있어서, 인장 응력을 축적하는 응력 축적 절연막을, 상기 n 채널 MOS 트랜지스터의 게이트 전극 근방에 상기 게이트 전극을 피복하도록 국소적으로 형성함으로써, p 채널 MOS 트랜지스터의 특성을 열화시키지 않고, n 채널 MOS 트랜지스터의 특성을 향상시킬 수 있게 된다. 특히, p 채널 MOS 트랜지스터의 확산 영역을 SiGe 혼정에 의해 형성함으로써, 상기 p 채널 MOS 트랜지스터의 채널 영역에 횡 방향으로 작용하는 압축 응력을 유기할 수 있어, p 채널 MOS 트랜지스터의 동작 속도를 향상시켜, p 채널 MOS 트랜지스터와 n 채널 MOS 트랜지스터의 특성이 균형잡힌 CMOS 소자를 실현할 수 있다.
이 경우에도, 상기 n 채널 MOS 트랜지스터와 p 채널 MOS 트랜지스터를 피복하도록, 에칭 스토퍼로서 작용하는 다른 절연막을 형성함으로써, 상기 n 채널 MOS 트랜지스터 및 p 채널 MOS 트랜지스터의 각각의 확산 영역에의 컨택트홀을 형성하는 공정을 안정시켜, 양호한 수율로 실행할 수 있게 된다.
특히, 상기 응력 축적 절연막을, 복수의 얇은 응력 축적 절연막의 적층에 의해 형성함으로써, 응력 축적 절연막 전체의 막 두께를 증대시키지 않고, 막 내에 축적되는 응력, 따라서 채널 영역에 인가되는 응력의 크기를 증대시킬 수 있게 된다.
(부기 1)
반도체 기판과,
상기 반도체 기판 중의 채널 영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
상기 반도체 기판 중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도체 장치에 있어서,
상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며,
상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
상기 응력 축적 절연막은 상기 게이트 전극 및 상기 측벽 절연막을 피복하는 채널 부분과, 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대하고 있는 것을 특징으로 하는 반도체 장치.
(부기 2)
상기 응력은 1㎬를 초과하는 절대값을 갖는 것을 특징으로 하는 부기 1에 기재된 반도체 장치.
(부기 3)
상기 응력 축적 절연막은 복수의 막 요소를 적층한 적층 구조를 갖는 것을 특징으로 하는 부기 1 또는 2에 기재된 반도체 장치.
(부기 4)
상기 응력 축적 절연막은 상기 채널 부분에서, 전체적으로 20∼140㎚의 막 두께를 갖는 것을 특징으로 하는 부기 1∼3 중 어느 하나에 기재된 반도체 장치.
(부기 5)
상기 응력 축적 절연막은 상기 외측 부분에서, 80㎚ 이하의 막 두께를 갖는 것을 특징으로 하는 부기 1∼4 중 어느 하나에 기재된 반도체 장치.
(부기 6)
상기 응력 축적 절연막은 상기 외측 부분에서 제거되어 있는 것을 특징으로 하는 부기 1∼5 중 어느 하나에 기재된 반도체 장치.
(부기 7)
상기 응력 축적 절연막은 SiN막인 것을 특징으로 하는 부기 1∼6 중 어느 하나에 기재된 반도체 장치.
(부기 8)
상기 한 쌍의 확산 영역은 n형 확산 영역인 것을 특징으로 하는 부기 1∼7에 기재된 반도체 장치.
(부기 9)
상기 응력 축적 절연막 상에는 다른 절연막 및 층간 절연막이 순차적으로 형성되어 있으며,
상기 층간 절연막 내에는 상기 다른 절연막을 관통하여, 상기 한 쌍의 확산 영역에 컨택트하는 한 쌍의 컨택트 플러그가 각각 형성되어 있는 것을 특징으로 하는 반도체 장치.
(부기 10)
소자 분리 영역에 의해 제1 소자 영역과 제2 소자 영역으로 구획된 반도체 기판과,
상기 제1 소자 영역에 형성된 n 채널 MOS 트랜지스터와,
상기 제2 소자 영역에 형성된 p 채널 MOS 트랜지스터
를 포함하는 CMOS 집적 회로 장치로서,
상기 n 채널 MOS 트랜지스터는
상기 제1 소자 영역 내의 제1 채널 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
상기 제1 게이트 전극의 측벽면을 피복하는 한 쌍의 제1 측벽 절연막과,
상기 반도체 기판 중, 상기 제1 게이트 전극의 양측에 형성된 한 쌍의 n형 확산 영역으로 이루어지는 제1 확산 영역쌍
을 포함하고,
상기 p 채널 MOS 트랜지스터는
상기 제2 소자 영역 내의 제2 채널 영역 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과,
상기 제2 게이트 전극의 측벽면을 피복하는 한 쌍의 제2 측벽 절연막과,
상기 반도체 기판 중, 상기 제2 게이트 전극의 양측에 형성된 한 쌍의 p형 확산 영역으로 이루어지는 제2 확산 영역쌍
을 포함하고,
상기 제1 소자 영역에는 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하도록, 인장 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
상기 응력 축적 절연막은 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하는 채널 부분과, 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대하고 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
(부기 11)
상기 응력 축적 절연막은 복수의 막 요소를 적층한 적층 구조를 갖는 것을 특징으로 하는 부기 10에 기재된 CMOS 집적 회로 장치.
(부기 12)
상기 응력 축적 절연막은 상기 채널 부분에서, 20∼140㎚의 막 두께를 갖는 것을 특징으로 하는 부기 10 또는 11에 기재된 CMOS 집적 회로 장치.
(부기 13)
상기 응력 축적 절연막은 상기 외측 부분에서, 80㎚ 이하의 막 두께를 갖는 것을 특징으로 하는 부기 10∼13 중 어느 하나에 기재된 CMOS 집적 회로 장치.
(부기 14)
상기 응력 축적 절연막은 또한 상기 제2 소자 영역에서, 상기 제2 게이트 전극 및 상기 제2 측벽 절연막을 피복하고, 상기 응력 축적 절연막은 상기 제2 소자 영역에서, 상기 제1 소자 영역 중, 상기 체널 부분에서의 보다 작은 막 두께를 갖는 것을 특징으로 하는 부기 10∼13 중 어느 하나에 기재된 CMOS 집적 회로 장치.
(부기 15)
상기 응력 축적 절연막은 상기 외측 부분 및 상기 제2 소자 영역에서 제거되어 있는 것을 특징으로 하는 부기 10∼13 중 어느 하나에 기재된 CMOS 집적 회로 장치.
(부기 16)
상기 응력 축적 절연막은 SiN막인 것을 특징으로 하는 부기 10∼15 중 어느 하나에 기재된 CMOS 집적 회로 장치.
(부기 17)
상기 응력 축적 절연막 상에 또다른 절연막이, 상기 제1 소자 영역에서는 상기 응력 축적 절연막의 형상에 정합한 형상이고, 또한 상기 제2 소자 영역에서는 상기 반도체 기판 표면의 형상, 및 상기 제2 게이트 전극 및 상기 제2 측벽 절연막으로 이루어지는 제2 게이트 구조의 형상에 정합한 형상으로 형성되어 있으며,
상기 다른 절연막 상에는 층간 절연막이 형성되어 있으며,
상기 층간 절연막 내에는 상기 다른 절연막을 관통하여, 상기 제1 확산 영역쌍을 구성하는 확산 영역에 콘택트하는 한 쌍의 컨택트 플러그가 또한 상기 제2 확산 영역쌍을 구성하는 확산 영역에 컨택트하는 다른 한 쌍의 콘택트 플러그가 각각 형성되어 있는 것을 특징으로 하는 부기 15 또는 16에 기재된 CMOS 집적 회로 장치.
(부기 18)
상기 다른 절연막은 상기 제2 소자 영역에서, 상기 제2 측벽 절연막에 접하는 것을 특징으로 하는 부기 17에 기재된 CMOS 집적 회로 장치.
(부기 19)
상기 제2 소자 영역 중, 상기 한 쌍의 p형 확산 영역은 SiGe 혼정으로 이루어지는 것을 특징으로 하는 부기 10∼18 중 어느 하나에 기재된 CMOS 집적 회로 장치.
(부기 20)
반도체 기판과,
상기 반도체 기판 중의 채널 영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
상기 반도체 기판 중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도체 장치에 있어서,
상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며,
상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
상기 응력 축적 절연막은 각각 동일 부호의 응력을 축적한 복수의 절연막의 적층으로 이루어지는 것을 특징으로 하는 반도체 장치.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판 중의 채널 영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 반도체 기판 중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도체 장치에 있어서,
    상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며,
    상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
    상기 응력 축적 절연막은 상기 게이트 전극 및 상기 측벽 절연막을 피복하는 채널 부분과, 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 응력 축적 절연막은 상기 외측 부분에서 제거되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 응력 축적 절연막 상에는 또다른 절연막 및 층간 절연막이 순차적으로 더 형성되어 있으며,
    상기 층간 절연막 내에는 상기 다른 절연막을 관통하여, 상기 한 쌍의 확산 영역에 컨택트하는 한 쌍의 컨택트 플러그가 각각 형성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 반도체 기판과,
    상기 반도체 기판 중의 채널 영역 상에 게이트 절연막을 개재하여 형성된 게이트 전극과,
    상기 반도체 기판 중, 상기 게이트 전극의 양측에 형성된 한 쌍의 확산 영역으로 이루어지는 반도체 장치에 있어서,
    상기 게이트 전극의 양측 벽면에는 측벽 절연막이 형성되어 있으며,
    상기 반도체 기판 상에는 상기 게이트 전극 및 상기 측벽 절연막을 피복하도록, 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
    상기 응력 축적 절연막은 각각 동일 부호의 응력을 축적한 복수의 절연막의 적층으로 이루어지는 것을 특징으로 하는 반도체 장치.
  5. 소자 분리 영역에 의해 제1 소자 영역과 제2 소자 영역으로 구획된 반도체 기판과,
    상기 제1 소자 영역에 형성된 n 채널 MOS 트랜지스터와,
    상기 제2 소자 영역에 형성된 p 채널 MOS 트랜지스터
    를 포함하는 CMOS 집적 회로 장치로서,
    상기 n 채널 MOS 트랜지스터는
    상기 제1 소자 영역 내의 제1 채널 영역 상에 제1 게이트 절연막을 개재하여 형성된 제1 게이트 전극과,
    상기 제1 게이트 전극의 측벽면을 피복하는 한 쌍의 제1 측벽 절연막과,
    상기 반도체 기판 중, 상기 제1 게이트 전극의 양측에 형성된 한 쌍의 n형 확산 영역으로 이루어지는 제1 확산 영역쌍
    을 포함하고,
    상기 p 채널 MOS 트랜지스터는
    상기 제2 소자 영역 내의 제2 채널 영역 상에 제2 게이트 절연막을 개재하여 형성된 제2 게이트 전극과,
    상기 제2 게이트 전극의 측벽면을 피복하는 한 쌍의 제2 측벽 절연막과,
    상기 반도체 기판 중, 상기 제2 게이트 전극의 양측에 형성된 한 쌍의 p형 확산 영역으로 이루어지는 제2 확산 영역쌍
    을 포함하고,
    상기 제1 소자 영역에는 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하도록, 인장 응력을 축적한 응력 축적 절연막이 형성되어 있으며,
    상기 응력 축적 절연막은 상기 제1 게이트 전극 및 상기 제1 측벽 절연막을 피복하는 채널 부분과, 그 외측의 외측 부분을 포함하고, 상기 응력 축적 절연막은 상기 채널 부분에서, 상기 외측 부분보다 막 두께가 증대하고 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
  6. 제5항에 있어서,
    상기 응력 축적 절연막은 복수의 막 요소를 적층한 적층 구조를 갖는 것을 특징으로 하는 CMOS 집적 회로 장치.
  7. 제5항 또는 제6항에 있어서,
    상기 응력 축적 절연막은 또한 상기 제2 소자 영역에서, 상기 제2 게이트 전극 및 상기 제2 측벽 절연막을 피복하고, 상기 응력 축적 절연막은 상기 제2 소자 영역에서, 상기 제1 소자 영역 중, 상기 채널 부분에서 보다 작은 막 두께를 갖는 것을 특징으로 하는 CMOS 집적 회로 장치.
  8. 제5항 또는 제6항에 있어서,
    상기 응력 축적 절연막은 상기 외측 부분 및 상기 제2 소자 영역에서 제거되어 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
  9. 제5항 또는 제6항에 있어서,
    상기 응력 축적 절연막 상에는 또다른 절연막이, 상기 제1 소자 영역에서는 상기 응력 축적 절연막의 형상에 정합한 형상이고, 또한 상기 제2 소자 영역에서는 상기 반도체 기판 표면의 형상, 및 상기 제2 게이트 전극 및 상기 제2 측벽 절연막으로 이루어지는 제2 게이트 구조의 형상에 정합한 형상으로 형성되어 있으며,
    상기 다른 절연막 상에는 층간 절연막이 형성되어 있으며,
    상기 층간 절연막 내에는 상기 다른 절연막을 관통하여, 상기 제1 확산 영역쌍을 구성하는 확산 영역에 콘택트하는 한 쌍의 컨택트 플러그가, 또한 상기 제2 확산 영역쌍을 구성하는 확산 영역에 컨택트하는 다른 한 쌍의 콘택트 플러그가 각각 형성되어 있는 것을 특징으로 하는 CMOS 집적 회로 장치.
  10. 제5항 또는 제6항에 있어서,
    상기 제2 소자 영역 중, 상기 한 쌍의 p형 확산 영역은 SiGe 혼정으로 이루어지는 것을 특징으로 하는 CMOS 집적 회로 장치.
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