KR100628349B1 - 반도체 기억장치 - Google Patents

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KR100628349B1
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Abstract

반도체 기억장치는, 복수의 메모리소자; 상기 복수의 메모리소자 중 하나 이상에 대해서 적어도 일부의 비트선을 통해 메모리 동작을 수행하는 하나 이상의 비트선; 상기 메모리소자의 위치에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해 저항값을 변화시키는 부하저항 조절회로를 포함한다.
반도체 기억장치

Description

반도체 기억장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시예 1에 의한 반도체 기억장치에서의 메모리 어레이의 등가회로 구성과 그 주변장치 제어회로를 도시하는 도면,
도 2는 본 발명의 실시예 2에 의한 반도체 기억장치에서의 메모리 어레이의 등가회로 구성과 그 제어회로를 도시하는 도면,
도 3은 종래 반도체 기억장치의 메모리 어레이 구조를 도시하는 등가회로도.
본 발명은 메모리소자의 위치에 의존하여 야기되는 비트선 부하저항의 차를 조절할 수 있는 반도체 기억장치에 관한 것이다. 반도체 기억장치는 기록 가능한 EEPROM이나 EPROM 등의 비휘발성 반도체 기억장치로서 사용된다.
일본특허공개 평5-198775호 공보는 메모리소자의 위치에 의존하여 야기되는 비트선의 부하저항(이하에서는 간단히 비트선 부하저항이라고 함)에 있어서의 차를 조절할 수 있는 반도체 기억장치를 개시하고 있다. 이 장치는 도 3을 참조하여 이하에서 설명하기로 한다.
도 3은 종래 반도체 기억장치의 메모리 어레이구조를 나타내는 등가회로도이 다.
도 3에서, 반도체 기억장치의 메모리 어레이는, 병렬로 배치된 복수의 가상 접지선(SG(SG1∼SGn,…)); 인접한 가상 접지선(SG)들 사이에 각각 제공된 복수의 서브 비트선(SB(SB1∼SBn,…)); 서브 비트선의 각 그룹에 접속된 메인 비트선(MB(MB1,…)), 복수의 가상 접지선(SG)에 각각 접속된 메인 접지선(MG(MG1∼MGn,…)); 서브 비트선과 교차하는 방향을 따라 제공된 복수의 워드 선택선(WL(WL0∼WLm,…)); 가상 접지선(SG)과 서브 비트선(SB) 사이에 각각 제공된 복수의 메모리셀(MC(MC1,1∼MCm,n,…)); 각 비트선 그룹 내에서 메인 비트선(MB)과 서브 비트선(SB) 사이에 제공된 스위칭 소자(ST(ST1∼STn,…))를 포함한다.
MOS 트랜지스터를 포함하는 메모리셀(MC)에 있어서, 가상 접지선(SG)은 소스 단자에 접속되고, 서브 비트선(SB)은 드레인 단자에 접속되며, 워드 선택선(WL)은 게이트 단자에 접속된다. 도 3에서 메인 접지선(MG)은 메모리셀(MC)에 접속되지 않고 메모리셀(MC)과 중첩됨을 주목하라.
스위칭 소자(ST)의 게이트 단자는 각각의 선택 신호선(SGT(SGT1∼SGTn,…))에 접속된다.
이 메모리 어레이에서, 메인 비트선(MB)과 메인 접지선(MG)은 금속 전도체로 이루어진다. 전도체의 저항은 무시해도 좋다. 서브 비트선(SB)과 가상 접지선(SG)은 금속 전도체의 저항보다 높은 저항을 갖는 불순물 확산영역을 갖는다. 가상 접지선은 서브 비트선이라고도 말할 수 있으므로, 이하에서는 소스측 서브 비트선 (SG)으로 설명하기로 함을 주목하자.
도 3의 메모리 어레이에서, 선택된 메모리셀(MC)에 있어서의 소스측 서브 비트선(SG)과 드레인측 서브 비트선(SB)의 불순물 확산영역의 총 길이는, 총 전도체 저항에 대한 구동전류의 의존성으로 인한 구동전류의 변화를 줄이기 위해서 일정하게 설정된다.
예를 들면, 도 3에서, m번째 워드선(WLm)에 의해 선택된 행(m)과, 소스측 서브 비트선(SGn)과 드레인측 서브 비트선(SBn)에 의해 선택된 열(n) 위에 위치한 메모리셀은 MCm,n이라고 한다. 이 경우, 메모리셀(MCm,n)의 드레인측 서브 비트선(SBn)의 전도체 저항은 m×r이며, 여기에서 r은 단위 셀당 저항을 나타낸다. 한편, 소스측 서브 비트선(SGn)의 전도체 저항은 (s-m)×r이며, 여기에서 s는 서브 비트선(단위:비트)의 컨택트(C, contact)까지의 거리를 나타낸다. 이 경우, 서브 비트선의 저항 합계(드레인측과 소스측 전도체 저항의 합계:s×r)는 일정하다.
메모리셀(MCm+k,n)은 메모리셀(MCm,n)의 열(n열)과 같은 열 위에 위치하고, 행 위에서 메모리셀(MCm,n)로부터 k만큼 떨어져 있다. 메모리셀(MCm+k,n)과 메모리셀(MCm,n) 사이에서, 드레인측 서브 비트선(SBm+k)의 전도체 저항과 소스측 서브 비트선(SGm+k)의 전도체 저항은 각각 (m+k)×r과 (s-m-k)×r이다. 따라서, 이들 서브 비트선 저항의 합계는 s×r이다.
그러므로, 상술한 종래 기술(일본특허공개 평5-198775호 공보)에 따르면, 메모리셀의 위치가 같은 행(행방향에서의 위치) 위에서 변하더라도, 서브 비트선 저 항(s×r)의 합계는 일정하게 유지될 수 있다.
상술한 종래 기술(일본특허공개 평5-198775호 공보)에서, 서브 비트선 저항의 합계는 선택된 메모리셀(MC)의 구동 전류 경로 내에서 일정값(s×r)일 수 있다. 그러나, 종래 기술은 다음의 문제들((1)과 (2))을 갖는다.
(1) 소스측 서브 비트선(SG)의 전도체 저항은 m×r(m은 메인 접지선(MG)과 서브 비트선(SG)의 컨택트(C)로부터의 메모리셀(MC)의 행 위치이다)이고, 이것은 메모리셀(MCm,n)의 위치에 의존한다. 따라서, 선택된 메모리셀이 구동될 때 소스-기판 전위차는 0에서 m×r(m=0,1,…)까지 변한다. 그러므로, 메모리셀(MCm,n, MOSFET)의 기판 바이어스 효과는 메모리셀(MCm,n)의 어드레스(위치)에 의존하여 m까지 상승 요인에 의해 변한다.
(2) 제작기술과 소형화의 진보로 메모리의 체적은 증가되고 전도체의 폭은 감소되지만, 메인 비트선(MB)이 금속 전도체로 이루어진 경우에도, 메인 비트선(MB)에서부터 서브 비트선(SB) 까지의 위치(도 3에서 횡방향으로의 위치) 차이로 인한 저항의 변화를 무시할 수 없다. 그러므로, 저항은 일정하게 유지될 수 없다.
상술한 문제들(1)과 (2)는 메모리셀(MCm,n)을 구동할 때 다음의 문제들을 가져온다.
(1) 메모리셀(MCm,n)이 MOSFET로 이루어질 때, 소스-기판 전위차의 변화는 상 술한 저항차((m-1)×r)에 대응하는 기판 바이어스 효과를 일으킨다. 그 결과, 구동 전류는 감소된다. 그러므로, 열전자의 분사에 의해 그 내부에 데이터를 기록하는 EEPROM이나 EPROM에서는 특히, 열전자의 분사특성이 열화되어 프로그램 속도가 변한다.
(2) 메인 비트선(MB)에서부터 서브 비트선(SB) 까지의 경로에 의존하는 저항의 변화는, 어드레스(위치)에 의존하는 메모리셀(MCm,n)의 판독이나 기록 동작에서의 변화를 가져오는 구동 전류 경로 위에서 전도체 저항을 변화시킨다.
본 발며은 상기 종래의 문제점을 해결하는 것으로서, 메모리셀 트랜지스터의 소스측과 드레인측 비트선 부하저항이 조절될 수 있어서, 메모리소자의 위치에 의존하는 비트선 부하저항의 차가 감소 또는 제거될 수 있으며, 서브 비트선의 위치에 의존하는, 메인 비트선에서부터 서브 비트선까지의 저항값의 변화가 감소 또는 제거될 수 있는 반도체 기억장치를 제공함을 목적으로 한다.
이러한 본 발명에 의하면, 복수의 메모리소자; 상기 복수의 메모리소자 중 하나 이상에 대해서 비트선의 적어도 일부를 통해 메모리 동작을 수행하는 하나 이상의 비트선; 및 상기 메모리소자의 위치에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해 저항값을 변화시키는 부하저항 조절회로를 포함하는 반도체 기억장치가 제공된다.
본 발명의 일실시예에서, 하나 이상의 워드선을 더 포함하는 반도체 기억장 치에 있어서, 상기 비트선은 서로 병렬로 배치되고, 상기 워드선은 서로 병렬로 배치되며, 상기 비트선은 상기 워드선과 교차하고, 상기 복수의 메모리소자 각각은 인접하여 위치한 대응 비트선에 접속된 두개의 구동단자 및 대응 워드선에 접속된 제어단자를 갖는다.
본 발명의 일실시예에서, 상기 비트선 각각은 불순물 확산영역으로 이루어진 제 1비트선과, 상기 제 1비트선에 접속된 금속 전도체로 이루어진 제 2비트선과, 비트선 선택소자를 통해 상기 제 2비트선의 일단에 접속된 금속 전도체로 이루어진 제 3비트선을 가지며, 전압은 상기 제 1비트선과 상기 제 2비트선과 상기 제 3비트선을 통해 하나의 메모리소자에 공급된다.
본 발명의 일실시예에서, 상기 제 2비트선은 상기 제 3비트선에 접속된 복수의 분기선을 포함한다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 상기 비트선에 소정 전압을 공급하는 전압공급회로의 출력단과 상기 비트선의 일단 사이의 전압공급 경로 상에 제공된다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 행방향으로 비트선 부하저항의 차를 감소 또는 제거하기 위해 어드레스 정보에 근거하여 저항값을 변화시킨다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 복수의 저항소자와 상기 복수의 저항소자 중 하나 이상을 선택하기 위한 저항소자선택수단을 갖는 부하저항 스위칭회로이다.
본 발명의 일실시예에서, 상기 저항소자선택수단은 상기 메모리소자의 어드레스 정보에 근거하여 저항소자를 스위칭한다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 가변저항소자와 상기 가변저항소자의 저항값을 변화시키기 위해 상기 가변저항소자를 제어하는 저항값 제어수단을 갖는다.
본 발명의 일실시예에서, 상기 저항값 제어수단은 상기 메모리소자의 어드레스 정보에 근거하여 상기 가변저항소자의 저항값을 변화시킨다.
본 발명의 일실시예에서, 상기 저항소자의 주요부는 상기 비트선의 구조와 동일한 구조를 가지며, 상기 주요부와 상기 비트선은 동일한 제작 단계에 의해 제작된다.
본 발명의 일실시예에서, 상기 저항소자의 주요부는 상기 비트선의 적어도 일부의 설계 방식과 동일한 설계 방식을 사용하여 제작된다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 상기 비트선 선택소자의 구동능력을 제어하여 상기 비트선의 부하저항의 차를 감소 또는 제거하도록 상기 비트선 선택소자의 저항값을 변화시킨다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 상기 메모리소자의 어드레스 정보에 근거하여 상기 비트선 선택소자의 제어전압을 변화시켜서 출력한다.
본 발명의 일실시예에서, 상기 부하저항 조절회로는 상기 비트선에 전압을 공급하는 전압공급회로의 출력단과 상기 선택된 메모리소자의 구동단자 사이의 부하저항의 합계가 상기 선택된 메모리소자의 위치에 상관없이 일정하거나 소정 범위 내에 있도록 저항값을 결정한다.
본 발명의 일실시예에서, 상기 메모리소자의 한 구동단자에서부터 상기 비트선에 전압을 공급하는 전압공급회로까지의 제 1전도체 길이는 상기 메모리소자의 다른 구동단자에서부터 상기 전압공급회로까지의 제 2전도체 길이와 같거나 또는 상기 제 1전도체 길이와 상기 제 2전도체 길이 사이의 차는 소정 범위 내에 있다.
본 발명의 일실시예에서, 상기 반도체 기억장치는 상기 메모리소자의 두 구동단자가 불순물 확산영역으로 이루어지며, 금속 전도체에 대한 접촉부는 상기 각 메모리소자에는 제공되지 않지만 복수의 메모리소자에는 제공되는 컨택트리스(contactless) 구조를 갖는다.
본 발명의 일실시예에서, 상기 메모리소자는 MOS 트랜지스터이다.
본 발명의 일실시예에서, 상기 메모리소자는 채널 열전자 분사현상을 이용하여 정보판독동작, 정보기록동작 또는 정보소거동작과 같은 메모리 동작을 수행한다.
본 발명의 작용(기능,역할)을 이하에서 설명하기로 한다.
본 발명은 예를 들면 불순물 확산영역으로 이루어진 제 1비트선(서브 비트선)에 접속된 구동단자(즉, 소스단자와 드레인단자)를 갖는 메모리소자(메모리셀(예를 들면, MOSFET 등))를 포함하는 반도체 기억장치를 제공한다. 제 1비트선은 금속 전도체로 이루어진 제 3비트선(메인 비트선), 비트선 선택소자 및 금속 전도체로 이루어진 제 2비트선(서브 비트선)을 통해 전압공급회로에 접속된다. 반도체 기억장치에는 메모리셀의 위치(어드레스)에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해 조절하는 부하저항 조절회로가 제공된다.
부하저항 조절회로로서, 예를 들면 부하저항 스위칭회로는 비트선에 전압을 공급하는 전압공급회로와 메모리셀 사이에 제공된다. 이 경우, 부하저항 스위칭회로는 복수의 부하저항소자와 선택된 메모리셀의 어드레스 위치에 관한 정보에 근거하여 부하저항소자를 선택하는 부하저항소자 선택수단을 포함하므로, 다른 부하저항은 비트선 위의 메모리셀의 위치(어드레스)에 의존하여 제공된다.
바람직하게는, 부하저항 스위칭회로의 부하저항소자의 주요부는 비트선의 적어도 일부의 구조와 동일한 구조를 가지며, 동일한 제작 단계에 의해 제작된다. 또한 바람직하게는, 부하저항 스위칭회로의 부하저항소자의 주요부는 비트선의 적어도 일부의 설계 방식과 동일한 설계 방식에 의해 제작된다.
부하저항 조절회로는 게이트전압을 조절함으로써 트랜지스터 등으로 이루어진 비트선 선택소자의 구동 능력을 조절(가변 제어)할 수 있으므로, 메모리셀의 위치(어드레스)에 의존하는 비트선 부하저항의 차는 감소 또는 제거된다.
그것에 의해, 비트선에 전압을 공급하는 전압공급회로의 출력단과 선택된 메모리소자의 구동단자(소스단자와 드레인단자) 사이의 부하저항의 합계를 조절할 수 있으며, 선택된 메모리셀의 위치에 상관없이 일정하거나 소정 범위 내에 있게 할 수 있다.
메모리셀의 드레인단자에서부터 전압공급회로까지의 전도체 길이가 사실상 소스단자에서부터 전압공급회로까지의 전도체 길이와 같으면, 소스측 비트선의 부하저항은 사실상 드레인측 비트선의 부하저항과 같다.
그것에 의해, 전압공급회로에서 본 메모리셀의 소스측 비트선의 부하저항과 드레인측 비트선의 부하저항은 서로 같으므로, 비트선 부하저항은 선택된 메모리셀의 행어드레스에 상관없이 제공될 수 있다. 그러므로, 종래 기술과는 다르지만, (1) 구동전류는 전압공급회로와 선택된 메모리셀의 소스단자 사이의 기판 바이어스 효과로 인해 변하지 않고, (2) 부하저항은 서브 비트선의 위치에 상관없이 메인 비트선에 변화를 가하지 않는다. 따라서, 비트선 부하저항과 구동전류로 인한, 전압공급회로와 선택된 메모리셀의 드레인단자나 소스단자 사이의 전압강하(전위차)는 서로 같아진다. 그 결과, 드레인전압과 소스전압은 판독동작, 기록동작 및 소거동작 동안 칩 안의 임의의 어드레스에서 일정할 수 있다.
특히, 본 발명은 메모리소자에 대해 기록이나 판독동작을 수행하기 위해 채널 열전자 분사현상을 이용하는 비휘발성 메모리셀에 효과적이다. 또한, 본 발명은 금속 전도체에 대한 접촉이 각 메모리셀에 제공되지 않는 컨택트리스 구조에 효과적이다.
본 발명의 장점들은 첨부도면을 참조하여 이하에서 상술한 것을 이해함으로써 당업자들에게 명백해질 것이다.
이하에서는, 첨부도면을 참조하여 실시예들에 의해 본 발명을 설명하기로 한다.
본 발명의 실시예 1과 실시예 2에서는, MOSFET로 이루어진 메모리셀을 포함하며, 각 메모리셀에 대해 기록이나 판독동작을 수행하기 위해 채널 열전자 분사현상을 이용하는 비휘발성 반도체 기억장치가 제공된다.
(실시예 1)
도 1은 본 발명의 실시예 1에 의한 반도체 기억장치에서의 메모리 어레이의 등가회로 구성과 그 주변 제어회로를 도시하는 도면이다.
도 1을 참조하면, 반도체 기억장치(10)는 제어회로와 메모리 어레이(6)를 포함한다. 제어회로는, 비트선에 구동전압을 공급하는 기록/판독 바이어스 공급회로(1); 메모리셀(MC)의 위치에 의존하는 비트선 부하저항을 조절하는 부하저항 스위칭회로(2,부하저항 조절회로); 메모리셀(MC)로의 데이터의 기록이나 메모리셀(MC)로부터의 데이터 판독을 제어하는 기록/판독회로(3); 메모리셀(MC)의 열을 선택하는 열선택회로(4); 메모리셀(MC)의 행을 선택하는 행선택회로(5)를 포함한다. 메모리 어레이(6)는 제어회로에 의해 기록과 판독동작을 수행하는 복수의 메모리셀(MC)을 포함한다.
메모리 어레이(6)는, 서로 병렬로 배치되는 복수의 제 1비트선(서브 비트선)[SBLA(SBLA1∼SBLAn, SBLAn+1, …]; 대응 서브 비트선(SBLA)의 좌측에 각각 제공되는 복수의 제 2비트선(서브 비트선)[SBLB(SBLB1∼SBLBn, SBLBn+1, …]; 대응 서브 비트선(SBLB)에 각각 접속되는 복수의 제 3비트선(메인 비트선)[MBL(…, MBLi, MBLi+1, …]; 서브 비트선(SBLB)과 교차하는 방향으로 예를 들면, 직교해서 서로 병렬로 배치되는 복수의 워드 선택선[WL(WL0, …, WLm, …)]; 인접한 서브 비트선(SBLA)들 사이에 각각 제공되는 복수의 메모리셀[MC(…, MCm,1∼MCm,n, …)]; 메인 비트선(MBL)과 거기에서 분기된 서브 비트선(SBLB) 사이에 각각 제공되는 복수의 비 트선 선택소자(선택 트랜지스터)[ST(…, STn∼STn+1, …]; 및 대응 선택 트랜지스터 그룹의 게이트단자에 각각 접속되는 복수의 서브 비트선 선택선[SGT(SGT1∼SGTj, …)]를 포함한다.
메모리 어레이(6)에서, 예를 들면, 워드선(WLm)에 의해 선택된 행(m)과 서브 비트선(SBLAn,SBLBn)에 의해 선택된 열(n) 위에 위치되는 메모리셀은 MCm,n이라고 한다.
메모리셀(MCm,n)은 MOSFET(MOS 트랜지스터)로 이루어진다. 그것의 소스단자와 드레인단자는 불순물 확산에 의해 반도체 기판 위에 형성된 인접한 서브 비트선(SBLAn,SBLAn+1)에 접속된다. 메모리셀(MCm,n)의 게이트단자는 워드 선택선(WLm)에 접속된다. 도 1에서 서브 비트선(SBLB)이 메모리셀(MCm,n)에 겹쳐 도시되어 있으나 메모리셀(MCm,n)에 접속되지 않음을 주목하라.
또한, 인접한 서브 비트선(SBLAn,SBLAn+1)은 각각 금속 전도체로 이루어진 서브 비트선(SBLBn,SBLBn+1)에 그 양단에 제공된 각각의 컨택트(C)를 통해 접속된다.
인접한 서브 비트선(SBLBn,SBLBn+1)은 서브 비트선 선택 트랜지스터(STn,STn+1)의 소스단자와 드레인단자 중 하나에 각각 접속된다. 각 선택 트랜지스터(STn,STn+1)의 소스단자와 드레인단자 중 다른 것은 메인 비트선(MBLi,MBLi+1)들에 접속된다. 이러한 배치 때문에, 각 메모리셀(MCm,n)의 소스단자에서부터 기록/판 독 바이어스 공급회로(1)까지의 전도체 길이는 사실상 각 메모리셀(MCm,n)의 드레인단자에서부터 기록/판독 바이어스 공급회로(1)까지의 전도체 길이와 같다.
또한, 메인 비트선(MBLi,MBLi+1)은 열선택회로(4)에 접속된다. 열선택회로(4)는 기록/판독회로(3)에 접속된다. 부하저항 조절회로(2, 이하에서는 부하저항 스위칭회로(2)라고 함)는 기록/판독회로(3)와 비트선 구동전압을 공급하는 기록/판독 바이어스 공급회로(1) 사이에 제공된다.
부하저항 스위칭회로(2)는 다른 저항값을 갖고 병렬로 배치된 복수의 부하저항소자(2a)와, 하나 이상의 부하저항소자(2a)를 선택하는 멀티플렉서 회로(2b)를 갖는다. 멀티플렉서 회로(2b)는 선택된 메모리셀(MC)의 비트선 위에서 행어드레스 정보를 수신하고, 수신된 행어드레스 정보에 근거하여 부하저항소자(2a)를 선택한다.
각 부하저항소자(2a)는 비트선의 적어도 일부의 구조와 동일한 구조를 가지며, 바람직하게는 동일한 제작단계로 제작되는 주요부를 갖는다. 또한 바람직하게는, 각 부하저항소자(2a)는 비트선의 적어도 일부의 설계 방식과 동일한 설계 방식을 사용하여 제작된다.
이하에서는, 상술한 구성을 갖는 실시예 1의 반도체 기억장치(10)에서의 비트선 부하저항을 조절하는 방법을 설명하기로 한다.
예를 들면, 메모리셀(MCm,n)의 드레인측 서브 비트선(SBLAn+1)의 전도체 저항은 다음 식으로 표시된다.
(1/(1/m+1/(s-m)))×r … (1)
여기에서, r은 단위 셀당 서브 비트선(SBLA)의 저항값을 나타내고, s는 서브 비트선(SBLA,SBLB)을 접속한 각 컨택트(C) 사이의 간격을 나타낸다.
메모리셀(MCm,n)의 소스측 서브 비트선(SBLAn)의 전도체 저항은 유사하게 계산된다. 메모리셀(MCm,n)의 드레인측 비트선의 총 부하저항은 다음 식으로 표시된다.
{(1/(1/m+1(s-m)))×r+t+u} … (2)
여기에서, t는 메모리셀(MCm,n)에 접속된 서브 비트선 선택 트랜지스터(ST)의 ON저항값을 나타내고, u는 열선택회로(4)에서부터 메모리셀(MCm,n)에 접속된 메인 비트선(MBLi)까지의 전도체 저항값을 나타낸다.
메모리셀(MCm,n)의 소스측 비트선의 총 부하저항은 유사하게 계산된다.
그러므로, 실시예 1의 반도체 기억장치(10)에서, 비트선 위의 메모리셀(MCm,n)의 비트선의 총 부하저항은 메모리셀(MCm,n)의 어드레스에 의해 결정되는 m과u의 함수로 표시될 수 있다.
부하저항 스위칭회로(2)에서, 메모리셀의 위치(어드레스)에 의존하는 비트선 부하저항값(식(2)참조)의 차는 다음의 방식으로 (소정 범위 내에서)감소되거나 같아지도록 조절된다. 멀티플렉서 회로(2b)는 비트선 위의 행방향을 따라 어드레스에 관한 정보(행어드레스 정보)에 근거하여 부하저항소자(2a)를 선택해서, 기록/판독 회로(3)와 기록/판독 바이어스 공급회로(1) 사이에 부하저항을 삽입한다. 메모리셀(MCm,n)의 소스측이나 드레인측 총 부하저항은 다음 식으로 표시된다.
{(1/(1/m+1/(s-m)))×r+t+u}+x … (3)
여기에서, x는 기록/판독회로(3)와 기록/판독 바이어스 공급회로(1) 사이에 삽입된 부하저항값을 나타낸다.
부하저항 스위칭회로(2)에 삽입되는 부하저항값(x)을 변화시킴으로써, 기록/판독 바이어스 공급회로(1)에서 본 칩 안의 비트선 부하저항은, 비트선 위의 행어드레스가 선택되더라도, 즉, 메모리셀(MCm,n)이 선택되더라도 일정하거나 소정 범위 내에 있도록 조절될 수 있다.
상술한 바와 같이, 실시예 1에 의하면, 메모리셀(MCm,n)은 불순물 확산영역으로 이루어진 서브 비트선(SBLA), 금속 전도체로 이루어진 서브 비트선(SBLB), 비트선 선택 트랜지스터(SGT) 및 메인 비트선(MBL)을 통해 바이어스 공급회로(1)에 접속된다. 부하저항 스위칭회로(2)는 메모리 어레이(6)와 바이어스 공급회로(1) 사이에 제공되며, 메모리셀(MCm,n)의 위치(어드레스)에 의존하는 비트선 부하저항의 차를 조절해서, 그 차가 (소정 범위 내에서)감소되거나 비트선 부하저항이 같게 된다. 부하저항 스위칭회로(2)에서, 멀티플렉서(2b)는 선택된 메모리셀(MCm,n)의 행어드레스 정보에 근거하여 복수의 부하저항소자(2a) 중 하나를 선택하므로, 메모리셀(MCm,n)의 소스단자나 드레인단자와, 바이어스 공급회로(1)의 출력단자 사이의 부하 저항의 합계는 소정 범위 내에 있게 된다. 그것에 의해, 메모리셀(MCm,n)의 어드레스에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해, 그리고 서브 비트선의 위치에 의존하는 메인 비트선의 저항값의 변화를 감소 또는 제거하기 위해, 소스측과 드레인측 비트선을 조절할 수 있다.
실시예 1에서, 부하저항 조절회로(2)는 복수의 부하저항소자(2a)와, 하나 이상의 부하저항소자(2a)를 선택하는 저항소자 선택수단인 멀티플렉서(2b)를 갖는 부하저항 스위칭회로(2)로 설명된다. 본 발명은 이것에 한정되지 않는다. 부하저항 조절회로(2)는 예를 들면, 트랜지스터의 게이트단자에 제어전압을 출력하는 저항값 제어수단과 가변저항소자인 트랜지스터 등을 갖는 구성이어도 좋으므로, 트랜지스터의 저항값은 제어전압에 의존한다. 저항값 제어수단은 메모리소자(MC,메모리셀)의 어드레스 정보(메모리셀(MC)의 위치; 예를 들면, 행어드레스 정보)에 의존하는 트랜지스터(가변저항소자)의 전도저항값을 변화시킨다.
(실시예 2)
도 2는 본 발명의 실시예 2에 의한 반도체 기억장치에서의 메모리 어레이의 등가회로 구성과 그 제어회로를 도시하는 도면이다.
도 2에서, 반도체 기억장치(20)는 도 1의 부하저항 스위칭회로(2) 대신에, 비트선 부하저항의 차를 감소 또는 제거하는 부하저항 조절회로로서, 서브 비트선 선택 트랜지스터(ST)의 구동능력을 조절(가변 제어)하는 부하저항 조절회로(12)를 갖는다.
부하저항 조절회로(12)는 메모리셀(MCm,n)의 행어드레스 정보를 수신해서, 행어드레스 정보에 근거하여 복수의 전압을 스위칭하고 출력한다.
부하저항 조절회로(12)는 상술한 식(2)에 따라 메모리셀의 위치(어드레스)에 의존하는 비트선 부하저항값의 차를 감소 또는 제거하기 위해서, 비트선 위의 어드레스위칭에 관한 정보(행어드레스 정보)에 근거하여 출력전압을 스위칭한다. 특히, 서브 비트선 선택신호는 서브 비트선 선택 트랜지스터(ST)의 게이트단자에 접속된 서브 비트선 선택선(SGT)에 공급된다. 그 결과, 서브 비트선 선택 트랜지스터(ST)의 구동능력은 조절(제어)되므로, 그것의 ON저항값(t)은 조절(제어)된다. 메모리셀(MCm,n)의 소스측이나 드레인측 총 부하저항은 다음 식으로 표시된다.
{(1/(1/m+1/(s-m)))×r+t'+u} … (4)
여기에서, t'는 비트선 선택 트랜지스터(ST)의 조절된 ON저항값을 나타낸다.
그러므로, ON저항값(t',서브 비트선 선택 트랜지스터(ST)의 구동능력)을 변화시킴으로써, 기록/판독 바이어스 공급회로(1)에서 본 칩 안의 비트선 부하저항은, 비트선 위의 행어드레스가 선택되더라도, 즉, 메모리셀(MCm,n)이 선택되더라도 일정하거나 소정 범위 내에 있도록 조절될 수 있다.
실시예 1과 2에서, 메모리셀(MC,메모리소자)의 두 구동단자(소스단자와 드레인단자)는 불순물 확산영역으로 이루어지며, 금속 전도체에 대한 컨택트(C)는 각 메모리셀(MC)에는 제공되지 않지만, 복수의 메모리셀(MC)에는 제공됨을 주목하라.
따라서, 실시예 1 및 2는 컨택트리스 구조(contactless structure)를 갖는 다.
상술한 메모리셀(MC)은 정보 판독동작, 정보 기록동작 또는 정보 소거동작 등의 메모리 동작을 수행하기 위해 상술한 채널 열전자 분사현상을 이용하는 비휘발성 메모리소자이다.
부하저항 조절회로(12)는 선택된 메모리소자가 어디에 위치하더라도, 비트선에 전압을 공급하는 전압공급회로의 출력단자와 선택된 메모리소자의 구동단자 사이의 부하저항의 합계가 일정하거나 소정 범위 내에 있도록 저항값을 설정한다. 대안으로, 메모리소자의 한 구동단자에서부터 비트선에 전압을 공급하는 전압공급회로까지의 전도체 길이는 메모리소자의 다른 구동단자에서부터 전압공급회로까지의 전도체 길이와 같을 수 있으며, 또는 그들 사이의 차는 소정 범위 내에 있을 수 있다.
"소정 범위"라는 용어를 이하에서 설명하기로 한다. 이 소형화 때문에, 서브 비트선은 메인 비트선보다 높은 단위 전도체 길이당 저항을 갖는다. 저항소자가 모든 워드선 어드레스에 마련되어 있으면, 조절회로의 스케일은 과도하게 커진다. 서브 비트선의 저항이 전체 비트선에 대해 지배적이면, 서브 비트선 내에서 상대적인 위치를 묘사하는 어드레스용 보조저항소자는 최소 회로스케일을 이용하여 비트선 저항값을 효과적으로 조절하기 위해서 제공된다. 이 경우, 메인 비트선 상에서의 서브 비트선과의 위치 차로 인한 비트선 저항값의 차를 소거할 수 없다. 그러므로, 조절회로의 조절범위는 메인 비트선 위의 메모리소자의 위치 차로 인한 비트선 저항값의 최대차 내에 있어야 한다. 예를 들면, 메인 비트선의 최대 전도체 길이는 500옴(Ω)의 저항값을 갖는 것으로 한다. 이 경우, 조절회로가 500Ω의 저항값보다 매우 큰 서브 비트선 저항을 조절한다고 가정하면, 선택된 워드선의 어드레스 위치 차로 인해 선택된 비트선의 총 저항값에서의 변화는 500Ω 내에 있도록 조절된다.
일반적으로, 바람직하게는, 모든 워드선 어드레스 안의 선택된 비트선의 총 저항값에서의 변화범위는 비트선의 총 전도체 길이에서의 최대저항값과 최대저항값의 50％ 사이의 차 이하로 조절된다.
예를 들면, 비휘발성 반도체 기억장치(예를 들면, EEPROM, EPROM, 등) 등과 같은 반도체 기억장치의 분야에서, 메모리셀의 어드레스에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해, 그리고 서브 비트선의 위치에 의존하는 메인 비트선의 저항값의 변화를 감소 또는 제거하기 위해, 소스측과 드레인측 비트선 부하저항을 조절할 수 있다.
본 발명의 사상과 범위에서 벗어남 없이 당업자들에 의해 다양한 수정은 명백할 것이며 용이하게 이루어질 것이다.
상술한 바와 같이, 본 발명에 의하면, 전압공급회로에서 본 메모리셀의 소스측 비트선의 부하저항과 드레인측 비트선의 부하저항은 서로 같으므로, 선택된 메모리셀의 행어드레스와 상관없는 비트선 부하저항이 제공될 수 있다. 그러므로, 비트선 부하저항과 구동전류로 인한, 전압공급회로와, 선택된 메모리셀의 드레인단자나 소스단자 사이의 전압강하(전위차)는 서로 같아진다. 따라서, 열전자의 분사에 의해 야기된 기록/소거동작과 판독동작 동안 드레인전압과 소스전압의 변화를 감소 킬 수 있으며, 이것에 의해 기판 바이어스 효과로 인한 성능의 변화를 감소시킨다. 따라서, 메모리셀에 저장된 정보를 정확히 판독할 수 있다. 또한, 정보의 기록 동안 및 기록 후 임계전압의 변화는 감소되며, 결과적으로 기록 정밀도의 향상을 가져온다.

Claims (19)

  1. 복수의 메모리소자;
    상기 복수의 메모리소자 중 하나 이상에 대해서 비트선의 적어도 일부를 통해 메모리 동작을 수행하는 하나 이상의 비트선; 및
    상기 메모리소자의 위치에 의존하는 비트선 부하저항의 차를 감소 또는 제거하기 위해 저항값을 변화시키는 부하저항 조절회로를 포함하는 것을 특징으로 하는 반도체 기억장치.
  2. 제 1항에 있어서,
    하나 이상의 워드선을 더 포함하고,
    상기 비트선은 서로 병렬로 배치되고, 상기 워드선은 서로 병렬로 배치되며, 상기 비트선은 상기 워드선과 교차하고,
    상기 복수의 메모리소자 각각은 인접하여 위치한 대응 비트선에 접속된 두개의 구동단자 및 대응 워드선에 접속된 제어단자를 갖는 것을 특징으로 하는 반도체 기억장치.
  3. 제 1항에 있어서,
    상기 비트선 각각은 불순물 확산영역으로 이루어진 제 1비트선과, 상기 제 1비트선에 접속된 금속 전도체로 이루어진 제 2비트선과, 비트선 선택소자를 통해 상기 제 2비트선의 일단에 접속된 금속 전도체로 이루어진 제 3비트선을 가지며,
    전압은 상기 제 1비트선과 상기 제 2비트선과 상기 제 3비트선을 통해 하나의 메모리소자에 공급되는 것을 특징으로 하는 반도체 기억장치.
  4. 제 3항에 있어서,
    상기 제 2비트선은 상기 제 3비트선에 접속된 복수의 분기선을 포함하는 것을 특징으로 하는 반도체 기억장치.
  5. 제 1항에 있어서,
    상기 부하저항 조절회로는 상기 비트선에 소정 전압을 공급하는 전압공급회로의 출력단과 상기 비트선의 일단 사이의 전압공급경로 상에 제공되는 것을 특징으로 하는 반도체 기억장치.
  6. 제 1항에 있어서,
    상기 부하저항 조절회로는 행방향으로 비트선 부하저항의 차를 감소 또는 제거하기 위해 어드레스 정보에 근거하여 저항값을 변화시키는 것을 특징으로 하는 반도체 기억장치.
  7. 제 1항에 있어서,
    상기 부하저항 조절회로는 복수의 저항소자와 상기 복수의 저항소자 중 하나 이상을 선택하기 위한 저항소자선택수단을 갖는 부하저항 스위칭회로인 것을 특징으로 하는 반도체 기억장치.
  8. 제 7항에 있어서,
    상기 저항소자선택수단은 상기 메모리소자의 어드레스 정보에 근거하여 저항소자를 스위칭하는 것을 특징으로 하는 반도체 기억장치.
  9. 제 1항에 있어서,
    상기 부하저항 조절회로는 가변저항소자와 상기 가변저항소자의 저항값을 변화시키기 위해 상기 가변저항소자를 제어하는 저항값 제어수단을 갖는 것을 특징으로 하는 반도체 기억장치.
  10. 제 9항에 있어서,
    상기 저항값 제어수단은 상기 메모리소자의 어드레스 정보에 근거하여 상기 가변저항소자의 저항값을 변화시키는 것을 특징으로 하는 반도체 기억장치.
  11. 제 7항에 있어서,
    상기 저항소자의 주요부는 상기 비트선의 구조와 동일한 구조를 가지며, 상기 주요부와 상기 비트선은 동일한 제작 단계에 의해 제작되는 것을 특징으로 하는 반도체 기억장치.
  12. 제 7항에 있어서,
    상기 저항소자의 주요부는 상기 비트선의 적어도 일부의 설계 방식과 동일한 설계 방식을 사용하여 제작되는 것을 특징으로 하는 반도체 기억장치.
  13. 제 3항에 있어서,
    상기 부하저항 조절회로는 상기 비트선 선택소자의 구동능력을 제어하여 상기 비트선의 부하저항의 차를 감소 또는 제거하도록 상기 비트선 선택소자의 저항값을 변화시키는 것을 특징으로 하는 반도체 기억장치.
  14. 제 13항에 있어서,
    상기 부하저항 조절회로는 상기 메모리소자의 어드레스 정보에 근거하여 상기 비트선 선택소자의 제어전압을 변화시켜서 출력하는 것을 특징으로 하는 반도체 기억장치.
  15. 제 1항에 있어서,
    상기 부하저항 조절회로는 상기 비트선에 전압을 공급하는 전압공급회로의 출력단과 상기 선택된 메모리소자의 구동단자 사이의 부하저항의 합계가 상기 선택된 메모리소자의 위치에 상관없이 일정하거나 소정 범위 내에 있도록 저항값을 결정하는 것을 특징으로 하는 반도체 기억장치.
  16. 제 1항에 있어서,
    상기 메모리소자의 한 구동단자에서부터 상기 비트선에 전압을 공급하는 전압공급회로까지의 제 1전도체 길이는 상기 메모리소자의 다른 구동단자에서부터 상기 전압공급회로까지의 제 2전도체 길이와 같거나 또는 상기 제 1전도체 길이와 상기 제 2전도체 길이 사이의 차는 소정 범위 내에 있는 것을 특징으로 하는 반도체 기억장치.
  17. 제 1항에 있어서,
    상기 반도체 기억장치는 상기 메모리소자의 두 구동단자가 불순물 확산영역으로 이루어지며, 금속 전도체에 대한 접촉부는 상기 각 메모리소자에는 제공되지 않지만 복수의 메모리소자에는 제공되는 컨택트리스 구조를 갖는 것을 특징으로 하는 반도체 기억장치.
  18. 제 1항에 있어서,
    상기 메모리소자는 MOS 트랜지스터인 것을 특징으로 하는 반도체 기억장치.
  19. 제 1항에 있어서,
    상기 메모리소자는 채널 열전자 분사현상을 이용하여 정보판독동작, 정보기록동작 또는 정보소거동작과 같은 메모리 동작을 수행하는 것을 특징으로 하는 반 도체 기억장치.
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