JP2005078779A - 半導体記憶装置 - Google Patents

Abstract

【課題】 アドレスに依存するビット線負荷抵抗の違いを緩和し、かつ副ビット線の位置に依存する主ビット線における抵抗変動をも緩和する。
【解決手段】 メモリアレイ６とバイアス供給回路１との間には、メモリセルＭＣｍ、ｎの配置位置に依存するビット線負荷抵抗の違いを緩和または同一にするように調整するために負荷抵抗切替回路２が設けられている。この負荷抵抗切替回路２では、メモリセルＭＣｍ、ｎのソース端子またはドレイン端子とバイアス供給回路１の出力端との間の負荷抵抗の合計が少なくとも一定の範囲内に収まるように、選択メモリセルＭＣｍ、ｎの行アドレス情報に応じて、マルチプレクサ２ｂにより複数の負荷抵抗素子２ａから少なくとも一つが選択される。
【選択図】 図１

Description

本発明は、例えば書き込み可能なＥＥＰＲＯＭやＥＰＲＯＭなどの不揮発性半導体記憶装置などとして用いられ、記憶素子の位置に応じて生じるビット線負荷抵抗の違いを調整可能とする半導体記憶装置に関する。

このような複数の記憶素子の配置位置に応じてビット線負荷抵抗の違いが調整される半導体記憶装置として、例えば特許文献１に開示されている半導体記憶装置について図３を用いて説明する。

図３は、従来の半導体記憶装置のメモリアレイ構成を示す等価回路図である。

図３において、半導体記憶装置のメモリアレイは、平行に配列された複数の仮想グランド線ＳＧ（ＳＧ１〜ＳＧｎ、・・・）と、隣り合う２本の仮想グランド線ＳＧの間に設けられた複数の副ビット線ＳＢ（ＳＢ１〜ＳＢｎ、・・・）と、複数に分割された副ビット線群に接続された主ビット線ＭＢ（ＭＢ１、・・・）と、複数の仮想グランド線ＳＧにそれぞれ接続された主グランド線ＭＧ（ＭＧ１〜ＭＧｎ、・・・）と、副ビット線と交差する方向に設けられた複数のワード選択線ＷＬ（ＷＬ０〜ＷＬｍ、・・・）と、仮想グランド線ＳＧと副ビット線ＳＢ間にそれぞれ配置された複数のメモリセルＭＣ（ＭＣ1、1〜ＭＣm、n、・・・）と、主ビット線ＭＢとビット線群を構成する副ビット線ＳＢとの間に設けられたスイッチング素子ＳＴ（ＳＴ１、・・ＳＴｎ、・・・）とを備えている。

メモリセルＭＣは、ＭＯＳ型トランジスタで構成されており、仮想グランド線ＳＧがソース端子に接続され、副ビット線ＳＢがドレイン端子に接続され、ワード選択線ＷＬがゲート端子に接続されている。なお、主グランド線ＭＧは、図３においてメモリセルＭＣ上に重なるように記載されているが、メモリセルＭＣと接続されているのではない。

スイッチング素子ＳＴはそれぞれ、各ゲート端子が選択信号ＳＧＴ線（ＳＧＴ１、・・ＳＧＴｎ、・・・）にそれぞれ接続されている。

このメモリアレイにおいて、主ビット線ＭＢおよび主グランド線ＭＧは金属配線からなり、その配線抵抗は無視できる程度に十分低いが、副ビット線ＳＢおよび仮想グランド線ＳＧは、不純物拡散領域からなるため金属配線に比べて配線抵抗が高い。なお、仮想グランド線も副ビット線と称されることもあるため、以下ではソース側の副ビット線ＳＧとして説明する。

図３のメモリアレイでは、選択されたメモリセルＭＣのドレイン側の副ビット線ＳＢおよびソース側の副ビット線ＳＧの不純物拡散領域の総配線長の総和が一定の範囲になるように設定することによって、総配線抵抗に対する駆動電流の依存性によるばらつきを低減しようとしている。

例えば、図３において、ドレイン側の副ビット線ＳＢｎおよびソース側の副ビット線ＳＧｎにより選択される列ｎと、ｍ番目のワードラインＷＬmにより選択される行ｍとで選択されるメモリセルをＭＣm、nとする。このとき、このメモリセルＭＣm、nのドレイン側の副ビット線ＳＢｎの配線抵抗は、単位セル当たりの抵抗値をｒとするとｍ×ｒとなる。一方、ソース側の副ビット線ＳＧｎの配線抵抗は、副ビット線のコンタクトＣまでの間隔をｓビットとすると、（ｓ−ｍ）×ｒとなる。この場合、副ビット線抵抗の総和（ドレイン側とソース側との配線抵抗の和）は、ｓ×ｒ＝一定となる。

また、このメモリセルＭＣm、nと同一列上（ｎ列）に設けられ、行位置がメモリセルＭＣm,nの位置からｋだけ離れているメモリセルＭＣm+k、nとの間において、ドレイン側の副ビット線ＳＢｍ＋ｋの配線抵抗およびソース側の副ビット線ＳＧｍ＋ｋの配線抵抗はそれぞれ、上記と同様に、（ｍ＋ｋ）×ｒおよび（ｓ−ｍ−ｋ）×ｒとなる。このため、これらの副ビット線抵抗の総和は、ｓ×ｒとなる。

したがって、この特許文献１の従来技術によれば、同一列内でメモリセルの位置（行方向の位置）が変化しても、副ビット線抵抗の総和を（ｓ×ｒ）＝一定値とすることができる。
特開平５−１９８７７５号公報

上記従来の特許文献１では、前述したように、選択されたメモリセルＭＣの駆動電流経路において、副ビット線抵抗の総和を一定値（ｓ×ｒ）とすることが可能である。しかしながら、この特許文献１には以下のような問題点（１）および（２）を有している。

（１）ソース側の副ビット線ＳＧの配線抵抗はｍ×ｒ（ｍは主グランド線ＭＧと副ビット線ＳＧとのコンタクトＣからのメモリセルＭＣの行位置）となり、これはメモリセルＭＣm、nの配置位置に依存している。このため、選択メモリセル駆動時にソース−基板間電位差が０からｍ×ｒ（ｍ＝０，１、・・・）でまで変動することになる。これにより、メモリセルＭＣm、n（ＭＯＳＦＥＴ）の基板バイアス効果がメモリセルＭＣm、nのアドレス（配置位置）によってｍ倍も変動することになる。

（２）製造技術の微細化に伴うメモリ容量の増大および配線幅の縮小に伴って、主ビット線ＭＢが金属配線で形成された場合であっても、主ビット線ＭＢから副ビット線ＳＢまでの配置位置（図３中の横方向の位置）の違いによる抵抗変動が無視できなくなりつつあり、これを一定値に維持することはできない。

上述した問題点（１）および（２）は、メモリセルＭＣm、nの駆動時に以下のような問題をもたらす。

（１）ソース−基板間電位差の変動は、メモリセルＭＣm、nがＭＯＳＦＥＴで構成される場合、上記（ｍ−１）×ｒの抵抗差に相当する基板バイアス効果が発生し、その結果、駆動電流が減少する。これにより、特に、ホットエレクトロン注入を書き込み原理とするＥＥＰＲＯＭやＥＰＲＯＭにおいて、ホットエレクトロン注入特性が劣化し、プログラム速度をばらつかせる要因になる。

（２）主ビット線ＭＢから副ビット線ＳＢに至る経路に応じた抵抗値変動は、駆動電流経路における配線抵抗を変化させ、メモリセルＭＣm、nの読み出し動作や書き込み動作がアドレス（配置位置）に依存して変動する要因となる。

本発明は、上記従来の問題を解決するもので、記憶素子の配置位置に応じて生じるビット線負荷抵抗の違いを緩和するようにメモリセルトランジスタのソース側およびドレイン側共に調整でき、かつ、副ビット線の配置位置に応じて生じる主ビット線から副ビット線に至る経路による抵抗値変動をも緩和するように調整できる半導体記憶装置を提供することを目的とする。

本発明の半導体記憶装置は、ビット線の少なくとも一部を経由して複数の記憶素子が接続されており、該複数の記憶素子の少なくともいずれかに対して該ビット線を介してメモリ動作を行う半導体記憶装置において、該記憶素子の配置位置に応じて生じるビット線負荷抵抗の違いを緩和または無くすように抵抗値を可変する負荷抵抗調整回路を有しており、そのことにより上記目的が達成される。

また、好ましくは、本発明の半導体記憶装置におけるビット線は平行に複数配列されており、該複数のビット線と、平行に配列された複数のワード線とが互いに交差して配列され、前記複数の記憶素子は、該記憶素子の二つの駆動端子がそれぞれ、互いに隣接する各ビット線にそれぞれ接続され、該記憶素子の制御端子が該ワード線に接続されてメモリアレイを構成している。

さらに、好ましくは、本発明の半導体記憶装置におけるビット線は、不純物拡散領域からなる第１ビット線と、該第１ビット線に接続された金属配線の第２ビット線と、該第２ビット線がビット線選択素子を介して接続された金属配線の第３ビット線とを有し、該第３ビット線から該第２ビット線を介して該第１ビット線の記憶素子に電圧供給が行われる。

さらに、好ましくは、本発明の半導体記憶装置における第３ビット線毎に前記第２ビット線が分岐線として複数接続されており、該第２ビット線は該第３ビット線の配列毎にかたまって（線群として）配列されている。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、前記ビット線の一方端と、該ビット線に所定電圧を供給する電圧供給回路の出力端との間の電圧供給経路に設けられている。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、列方向のビット線の負荷抵抗の違いを緩和または無くすように該記憶素子のアドレス情報に応じて抵抗値を可変する。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、複数の抵抗素子と、該複数の抵抗素子の少なくともいずれかを選択する抵抗素子選択手段とを有する負荷抵抗切替回路である。

さらに、好ましくは、本発明の半導体記憶装置における抵抗素子選択手段は、前記記憶素子のアドレス情報に応じた抵抗素子に切り替える。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、可変抵抗素子と、該可変抵抗素子を制御してその抵抗値を可変する抵抗値制御手段とを有する。

さらに、好ましくは、本発明の半導体記憶装置における抵抗値制御手段は、前記記憶素子のアドレス情報に応じて前記可変抵抗素子の抵抗値を可変する。

さらに、好ましくは、本発明の半導体記憶装置における抵抗素子の主要部分は、前記ビット線の少なくとも一部と同一の構造を有し、同じ製造工程により製造されている。

さらに、好ましくは、本発明の半導体記憶装置における抵抗素子の主要部分は、前記ビット線の少なくとも一部と同一の設計ルールにより製造されている。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、前記ビット線選択素子の駆動能力を制御して前記ビット線負荷抵抗の違いを緩和または無くすように該ビット線選択素子の抵抗値を可変させる。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、前記記憶素子のアドレス情報に応じて前記ビット線選択素子の制御電圧を可変出力する。

さらに、好ましくは、本発明の半導体記憶装置における負荷抵抗調整回路は、選択された記憶素子の駆動端子と、前記ビット線に電圧供給する電圧供給回路の出力端との間の負荷抵抗の合計が、該選択された記憶素子の配置位置に関わらず、一定となるかまたは所定の範囲内に収まるように前記抵抗値を設定する。

さらに、好ましくは、本発明の半導体記憶装置において、記憶素子の一方の駆動端子から、前記ビット線に電圧供給する電圧供給回路までの配線長と、該記憶素子の他方の駆動端子から該電圧供給回路までの配線長とが等しいかまたは所定の範囲内に設定されている。

さらに、好ましくは、本発明の半導体記憶装置において、記憶素子の二つの駆動端子は不純物拡散領域からなり、該記憶素子毎に金属配線に対するコンタクト部が設けられておらず、複数の記憶素子毎に金属配線に対するコンタクト部が設けられているコンタクトレス構造である。

さらに、好ましくは、本発明の半導体記憶装置における記憶素子はＭＯＳトランジスタである。

さらに、好ましくは、本発明の半導体記憶装置における記憶素子は、チャンネルホットエレクトロン注入現象を利用して前記メモリ動作として各記憶素子に対する情報書き込み動作または情報消去動作が行われる不揮発性記憶素子である。

上記構成により、以下に、本発明の作用について説明する。

本発明にあっては、例えば不純物拡散領域からなる第１ビット線（副ビット線）に駆動端子であるソース端子およびドレイン端子が接続されたＭＯＳＦＥＴなどの記憶素子（メモリセル）を備え、この第１ビット線は、金属配線からなる第２ビット線（副ビット線）、ビット線選択素子および金属配線からなる第３ビット線（主ビット線）を介して電圧供給回路と接続されている半導体記憶装置において、メモリセルの配置位置（アドレス）に応じて生じるビット線負荷抵抗の違いを緩和または無くすように調整する負荷抵抗調整回路が設けられている。

この負荷抵抗調整回路として、例えばメモリセルとビット線に電圧供給する電圧供給回路との間に負荷抵抗切替回路を設けることができる。この場合、負荷抵抗切替回路としては、ビット線に対するメモリセルの配置位置（アドレス）に応じて異なる負荷抵抗を与えるために、複数の負荷抵抗素子と、選択されたメモリセルのアドレス位置情報に応じて負荷抵抗素子を選択するマルチプレクサなどの負荷抵抗素子選択手段とを用いることができる。

この負荷抵抗切替回路を構成する負荷抵抗素子の主要部分は、ビット線の少なくとも一部と同一の構造を有し、かつ同じ製造工程により製造されていることが好ましい。また、負荷抵抗切替回路を構成する負荷抵抗素子の主要部分は、ビット線の少なくとも一部と同一の設計ルールにより製造されていることが好ましい。

また、負荷抵抗調整回路は、トランジスタなどからなるビット線選択素子の駆動能力をゲート電圧を制御することなどによって調整（可変制御）することにより、メモリセルの配置位置（アドレス）に応じて生じるビット線負荷抵抗の違いを緩和または無くすように調整することもできる。

これによって、選択されたメモリセルの駆動端子（ソース端子およびドレイン端子）と電圧供給回路の出力端との間の負荷抵抗の合計を、選択されたメモリセルのアドレス位置に関わらず、一定または所定の範囲内に収まるように調整することができる。

また、メモリセルのドレイン端子と電圧供給回路までの配線長と、メモリセルのソース端子と電圧供給回路までの配線長とをほぼ等しく設定すれば、ソース側のビット線負荷抵抗とドレイン側のビット線負荷抵抗はほぼ等しくなる。

これによって、電圧供給回路から見たメモリセルのドレイン側のビット線負荷抵抗とソース側のビット線負荷抵抗とを等しくすると共に、選択されたメモリセルの行アドレスに依存しないビット線負荷抵抗を与えることが可能となる。このため、従来のように、（１）選択されたメモリセルのソース端子と電圧供給回路との間において、基板バイアス効果により駆動電流が変動することはない。また、（２）主ビット線において副ビット線の位置による負荷抵抗の変動も生じない。したがって、選択されたメモリセルのソース端子またはドレイン端子と電圧供給回路との間で、駆動電流およびビット線負荷抵抗により生じる電圧降下による電位差が等しくなる。その結果、読み出し動作、書き込み・消去動作時にドレイン電圧およびソース電圧をチップ内の任意のアドレスで一定とすることができる。

本発明は、特に、メモリセルがＭＯＳＦＥＴからなり、チャンネルホットエレクトロン注入現象を利用して各記憶素子に対する書き込み動作または消去動作が行われる不揮発性メモリセルである場合に有効である。また、メモリセル毎に金属配線に対するコンタクトが設けられていないコンタクトレス構造に対しても、本発明は有効である。

以上により、本発明によれば、電圧供給回路から見たメモリセルのドレイン側のビット線負荷抵抗とソース側のビット線負荷抵抗とをほぼ等しくすると共に、選択されたメモリセルの行アドレスに依存しないビット線負荷抵抗を与えることができる。したがって、選択されたメモリセルのソース端子またはドレイン端子と電圧供給回路との間で、駆動電流およびビット線負荷抵抗により生じる電圧降下による電位差をほぼ等しくすることができる。このため、読み出し動作、およびホットキャリア注入による書き込み・消去動作時に、ドレイン電圧およびソース電圧のばらつきを減らすことができ、基板バイアス効果による性能ばらつきをも低減することができる。これにより、メモリセルの記憶情報を正確に読み出すことができ、さらには、情報の書き込み時においても書き込み後の閾値電圧のばらつきを少なくして書き込み精度を向上させることができる。

以下に、本発明の半導体記憶装置の実施形態１，２を、メモリセルがＭＯＳＦＥＴからなり、チャンネルホットエレクトロン注入現象を利用して各メモリセルに対する書き込み動作または消去動作が行われる不揮発性半導体記憶装置に適用する場合について、図面を参照しながら説明する。

（実施形態１）
図１は、本発明の半導体記憶装置の実施形態１におけるメモリアレイおよびその周辺制御回路の等価回路構成を示す図である。

図１において、半導体記憶装置１０は、ビット線に駆動電圧を供給する書き込み・読み出しバイアス供給回路１と、メモリセルＭＣの配置位置に依存するビット線負荷抵抗を調整するための負荷抵抗調整回路２としての負荷抵抗切替回路と、メモリセルＭＣへのデータ書き込みまたは、メモリセルＭＣからのデータ読み出しを制御する書き込み・読み出し回路３と、メモリセルＭＣの各列を選択する列選択回路４と、メモリセルＭＣの各行を選択する行選択回路５とからなる制御回路と、この制御回路によって書き込み・読み出しが行われる複数のメモリセルＭＣが配列されたメモリアレイ６とを有している。

メモリアレイ６は、互いに平行に配列された複数の第１ビット線としての副ビットＳＢＬＡ（ＳＢＬＡ１〜ＳＢＬＡｎ、ＳＢＬＡｎ＋１、・・・）と、各副ビット線ＳＢＬＡの左側に設けられた複数の第２ビット線としての副ビット線ＳＢＬＢ（ＳＢＬＢ１〜ＳＢＬＢｎ、ＳＢＬＢｎ＋１、・・・）と、各副ビット線ＳＢＬＢにそれぞれ接続された複数の第３ビット線としての主ビット線ＭＢＬ（・・・、ＭＢＬｉ、ＭＢＬｉ＋１、・・・）と、副ビット線ＳＢＬＢと交差（例えば直交する）する方向に互いに平行に配列された複数のワード選択線ＷＬ（ＷＬ０、・・・、ＷＬｍ、・・・）と、隣接する副ビット線ＳＢＬＡ間にそれぞれ配置された複数のメモリセルＭＣ（・・・、ＭＣm、1〜ＭＣm、n、・・・）と、主ビット線ＭＢＬとこれから分岐した各副ビット線ＳＢＬＢとの間にそれぞれ設けられたビット線選択素子である選択トランジスタＳＴ（・・・、ＳＴｎ〜ＳＴn+1、・・・）と、分割された各選択トランジスタ群のゲート端子にそれぞれ接続された複数の副ビット線選択線ＳＧＴ（ＳＧＴ１〜ＳＧＴｊ、・・・）とを備えている。

このメモリアレイ６において、例えば副ビット線ＳＢＬＡｎおよびＳＢＬＢｎにより選択される列ｎと、ワードラインＷＬmにより選択される行ｍとで選択されるメモリセルをＭＣm、nとする。

このメモリセルＭＣｍ、ｎは、ＭＯＳＦＥＴ（ＭＯＳ型トランジスタ）からなり、そのソース端子およびドレイン端子はそれぞれ不純物拡散により半導体基板上に形成される、隣合う副ビット線ＳＢＬＡｎとＳＢＬＡｎ＋１に接続されている。また、メモリセルＭＣｍ、ｎのゲート端子はワード選択線ＷＬmと接続されている。なお、副ビット線ＳＢＬＢは、図１においてメモリセルＭＣｍ、ｎ上に重なるように記載されているが、メモリセルＭＣｍ、ｎと接続されているのではない。

また、隣接する各副ビット線ＳＢＬＡｎおよびＳＢＬＡn+1はそれぞれ、その両端にそれぞれ設けられた各コンタクトＣを介して、金属配線からなる副ビット線ＳＢＬＢｎおよびＳＢＬＢn+1に接続されている。

隣接する各副ビット線ＳＢＬＢnおよびＳＢＬＢn+1はそれぞれ、副ビット線選択トランジスタＳＴnおよびＳＴn+1のソース端子およびドレイン端子の一方にそれぞれ接続されている。また、各選択トランジスタＳＴnおよびＳＴn+1のソース端子およびドレイン端子の他方はそれぞれ、主ビット線ＭＢＬiおよびＭＢＬi+1にそれぞれ接続されている。これにより、各メモリセルＭＣｍ、ｎのソース端子から書き込み・読み出しバイアス供給回路１までの配線長と、各メモリセルＭＣｍ、ｎのドレイン端子と書き込み・読み出しバイアス供給回路１までの配線長とがほぼ等しくなっている。

さらに、主ビット線ＭＢＬiおよびＭＢＬi+1は列選択回路４に接続されており、列選択回路４は書き込み・読み出し回路３に接続されている。また、書き込み・読み出し回路３と、ビット線駆動電圧を供給する書き込み・読み出しバイアス供給回路１との間には、負荷抵抗調整回路２（以下、負荷抵抗切替回路２という）が設けられている。

この負荷抵抗切替回路２は、並列に設けられ、抵抗値が異なる複数の負荷抵抗素子２ａと、これらの複数の負荷抵抗素子２ａの少なくともいずれかを選択するマルチプレクサ回路２ｂとを有している。このマルチプレクサ回路２ｂは、選択されたメモリセルＭＣのビット線上の行アドレス情報が入力され、入力された行アドレス情報に応じて負荷抵抗素子２ａが選択制御されるようになっている。

各負荷抵抗素子２ａは、その主要部分がビット線の少なくとも一部と同一の構造を有し、同じ製造工程により製造されているものを用いることが好ましい。また、各負荷抵抗素子２ａは、ビット線の少なくとも一部と同一の設計ルールにより製造されているものを用いることが好ましい。

上記構成により、本実施形態１の半導体記憶装置１０におけるビット線負荷抵抗の調整方法について説明する。

例えば、単位セル当たりの副ビット線ＳＢＬＡの抵抗値をｒ、副ビット線ＳＢＬＡとＳＢＬＢとを接続するコンタクトＣの配置間隔をｓとすると、メモリセルＭＣｍ、ｎのドレイン側における副ビット線ＳＢＬＡｎ＋１の配線抵抗は、
（１／（１／ｍ＋１／（ｓ−ｍ）））×ｒ ・・・（式１）
となる。また、そのメモリセルＭＣｍ、ｎのソース側における副ビット線ＳＢＬＡｎの配線抵抗も同様となる。

また、メモリセルＭＣが接続された副ビット線選択トランジスタＳＴのオン抵抗値をｔ、列選択回路４からメモリセルＭＣｍ、ｎが接続された主ビット線ＭＢＬｉまでの配線抵抗値をｕとすると、メモリセルＭＣｍ、ｎのドレイン側におけるビット線の総負荷抵抗は、
｛（１／（１／ｍ＋１／（ｓ−ｍ）））×ｒ＋ｔ＋ｕ｝ ・・・（式２）
となる。また、そのメモリセルＭＣｍ、ｎのソース側におけるビット線の総負荷抵抗もこれと同様になる。

したがって、本実施形態１の半導体記憶装置１０において、ビット線の総負荷抵抗は、ビット線上のメモリセルＭＣｍ、ｎのアドレスによって決定されるｍおよびｕの関数として表すことができる。

上記負荷抵抗切替回路２では、上記式（２）示すメモリセルの配置位置（アドレス）に応じたビット線負荷抵抗値の違いを緩和（所定範囲内）または同一にするように調整するために、マルチプレクサ２ｂによって、このビット線上の行方向のアドレス位置情報（行アドレス情報）に応じて負荷抵抗素子２ａを選択して、書き込み・読み出し回路３と書き込み・読み出しバイアス供給回路１との間に負荷抵抗を挿入する。書き込み・読み出し回路３と書き込み・読み出しバイアス供給回路１との間に挿入される負荷抵抗値をｘとすると、メモリセルＭＣｍ、ｎのソース側またはドレイン側における総負荷抵抗はそれぞれ、
｛（１／（１／ｍ＋１／（ｓ−ｍ）））×ｒ＋ｔ＋ｕ｝＋ｘ ・・・（式３）
となる。

これによって、ビット線においてどのような行アドレスのメモリセルＭＣｍ、ｎが選択されても、書き込み・読み出しバイアス供給回路１から見たチップ内のビット線負荷抵抗が一定値または所定範囲内になるように、負荷抵抗切替回路２の挿入負荷抵抗値ｘを変化させて調整を行うことができる。

以上のように、本実施形態１によれば、不純物拡散領域からなる副ビット線ＳＢＬＡ、金属配線からなる副ビット線ＳＢＬＢ、ビット線選択トランジスタＳＧＴおよび主ビット線ＭＢＬを経由してメモリセルＭＣｍ、ｎがバイアス供給回路１に接続されており、メモリアレイ６とバイアス供給回路１との間には、メモリセルＭＣｍ、ｎの配置位置（アドレス）に依存するビット線負荷抵抗の違いを緩和（所定範囲内）または同一にするように調整するために負荷抵抗切替回路２が設けられている。この負荷抵抗切替回路２では、メモリセルＭＣｍ、ｎのソース端子またはドレイン端子とバイアス供給回路１の出力端との間の負荷抵抗の合計が少なくとも一定の範囲内に収まるように、選択メモリセルＭＣｍ、ｎの行アドレス情報に応じて、マルチプレクサ２ｂにより複数の負荷抵抗素子２ａから少なくとも一つが選択される。これによって、メモリセルＭＣｍ、ｎのアドレスに依存するビット線負荷抵抗の違いを緩和または無くすようにソース側およびドレイン側共に調整し、かつ副ビット線の位置に依存する主ビット線における抵抗値変動をも緩和または無くすように調整することができる。

なお、本実施形態１では、負荷抵抗調整回路２は、複数の抵抗素子としての複数の負荷抵抗素子２ａと、複数の負荷抵抗素子２ａの少なくともいずれかを選択する抵抗素子選択手段としてのマルチプレクサ２ｂとを有する負荷抵抗切替回路２として説明したが、これに限らず、負荷抵抗調整回路は、例えばトランジスタなどの可変抵抗素子と、このトランジスタのゲート端子に制御電圧を出力する抵抗値制御手段とを有し、この出力制御電圧に応じたトランジスタの抵抗値とするように構成してもよい。この抵抗値制御手段は記憶素子（メモリセルＭＣ）のアドレス情報（メモリセルＭＣの配置位置；例えば行アドレス情報）に応じてトランジスタ（可変抵抗素子）の導通抵抗値を可変させる。

（実施形態２）
図２は、本発明の半導体記憶装置の実施形態２におけるメモリアレイおよびその制御回路の等価回路構成を示す図である。

図２において、半導体記憶装置２０は、ビット線負荷抵抗の違いを緩和または無くすように調整可能とする負荷抵抗調整回路として、図１の負荷抵抗切替回路２（負荷抵抗切替回路２）の代りに、副ビット線選択トランジスタＳＴの駆動能力を調整（可変制御）する負荷抵抗調整回路１２を有している。

この負荷抵抗調整回路１２には、メモリセルＭＣｍ、ｎの行アドレス情報が入力され、その入力された行アドレス情報に応じて、複数種類の電圧が切り替え出力されるようになっている。

上記負荷抵抗調整回路１２では、上記式（２）示すメモリセル位置（アドレス）に応じたビット線負荷抵抗値の違いを緩和または無くすように調整（制御）するために、このビット線上のアドレス位置情報（行アドレス情報）に応じて出力電圧が切り替えられ、副ビット線選択トランジスタＳＴのゲート端子に接続された副ビット線選択線ＳＧＴに副ビット線選択信号が供給される。その結果、副ビット線選択トランジスタＳＴの駆動能力が調整（制御）されて、そのオン抵抗値ｔが調整（制御）される。ビット線選択トランジスタＳＴの調整されたオン抵抗値をｔ’とすると、メモリセルＭＣｍ、ｎのソース側またはドレイン側における総負荷抵抗はそれぞれ、
｛（１／（１／ｍ＋１／（ｓ−ｍ）））×ｒ＋ｔ’＋ｕ｝ ・・・（式４）
となる。

これによって、ビット線においてどのような行アドレスのメモリセルＭＣｍ、ｎが選択されても、書き込み・読み出しバイアス供給回路１から見たチップ内のビット線負荷抵抗が一定値または所定範囲内になるように、副ビット線選択トランジスタＳＴの駆動能力、即ちオン抵抗値ｔ’を変化させて調整を行うことができる。

なお、上記実施形態１，２では、記憶素子であるメモリセルＭＣの二つの駆動端子（ソース端子とドレイン端子）は不純物拡散領域からなり、メモリセルＭＣ毎に金属配線に対するコンタクトＣが設けられておらず、複数のメモリセルＭＣ毎に金属配線に対するコンタクトＣが設けられているコンタクトレス構造である。

また、メモリセルＭＣは、上述したように、チャンネルホットエレクトロン注入現象を利用してメモリ動作として情報読み出し動作、情報書き込み動作または情報消去動作を行う不揮発性記憶素子である。

さらに、負荷抵抗調整回路は、選択された記憶素子の駆動端子と、ビット線に電圧供給する電圧供給回路の出力端との間の負荷抵抗の合計が、選択された記憶素子の配置位置に関わらず、一定となるかまたは「所定の範囲」内に収まるように抵抗値を設定する。または、記憶素子の一方の駆動端子から、ビット線に電圧供給する電圧供給回路までの配線長と、記憶素子の他方の駆動端子から電圧供給回路までの配線長とが等しいかまたは「所定の範囲」内に設定されている。

このときの「所定の範囲」について説明する。主ビット線と副ビット線において、副ビット線は微細化のために単位配線長あたりの抵抗が主ビット線のそれよりも高くなる。この場合を例にとると、全ワード線アドレスに対する抵抗素子を用意すると調整回路の規模が大きくなりすぎるため、ビット線全体の副ビット線の抵抗が支配的であるケースでは、副ビット船内の相対位置を記述するアドレスに対して補正用の抵抗素子を設置して最小限の回路規模で効果的なビット線抵抗値の調整を行うことができる。この場合、主ビット線における副ビット線の位置の相違からもたらされるビット線抵抗値の差異を相殺することはできない。したがって、この調整回路の調整範囲は記憶素子の主ビット線上の位置の差異からもたらされるビット線の抵抗値の差異の最大値の範囲内に収まるように調整されることになる。例えば、主ビット線の最大配線長における抵抗値を５００オームとすれば、該調整回路がこれよりも十分大きい副ビット線抵抗を一定に調整しているとして、選択ビット線全体の抵抗値の選択ワードラインアドレス位置の相違によるバラツキを５００オーム以内の範囲に調整することになる。

一般的に、１本のビット線の総配線長における抵抗値の最大値とその５０％の抵抗値の差分以下の抵抗値に、全ワードラインアドレスにおける選択ビット線全体の抵抗値のばらつき範囲が収まるように調整することが好ましい。

例えばＥＥＰＲＯＭやＥＰＲＯＭなどの不揮発性半導体記憶装置などを含む半導体記憶装置の分野において、メモリセルのアドレスに依存するビット線負荷抵抗の違いを緩和または無くすようにソース側およびドレイン側共に調整し、かつ副ビット線の位置に依存する主ビット線における抵抗値変動をも緩和または無くすように調整することができる。

本発明の半導体記憶装置の実施形態１におけるメモリアレイおよびその制御回路の等価回路構成を示す図である。 本発明の半導体記憶装置の実施形態２におけるメモリアレイおよびその制御回路の等価回路構成を示す図である。 従来の半導体記憶装置におけるメモリアレイの構成を示す等価回路図である。

符号の説明

１ 書き込み・読み出しバイアス供給回路
２ 負荷抵抗調整回路（負荷抵抗切替回路）
２ａ 負荷抵抗素子
２ｂ マルチプレクサ
３ 書き込み・読み出し回路
４ 列選択回路
５ 行選択回路
６ メモリアレイ
１０，２０ 半導体記憶装置
１２ 負荷抵抗調整回路
ＳＢＬＡ、ＳＢＬＢ 副ビット線
Ｃ コンタクト
ＭＢＬ 主ビット線
ＳＴ 副ビット線の選択トランジスタ
ＳＧＴ 副ビット線選択線
ＭＣ メモリセル
ＷＬ ワード選択線

Claims (19)

1. ビット線の少なくとも一部を経由して複数の記憶素子が接続され、該複数の記憶素子の少なくともいずれかに対して該ビット線を介してメモリ動作を行う半導体記憶装置において、
   該記憶素子の配置位置に応じて生じるビット線負荷抵抗の違いを緩和または無くすように抵抗値を可変する負荷抵抗調整回路を有している半導体記憶装置。
2. 前記ビット線は平行に複数配列されており、該複数のビット線と、平行に配列された複数のワード線とが互いに交差して配列され、
   前記複数の記憶素子は、該記憶素子の二つの駆動端子がそれぞれ、互いに隣接する各ビット線にそれぞれ接続され、該記憶素子の制御端子が該ワード線に接続されてメモリアレイを構成している請求項１に記載の半導体記憶装置。
3. 前記ビット線は、不純物拡散領域からなる第１ビット線と、該第１ビット線に接続された金属配線の第２ビット線と、該第２ビット線の一方端がビット線選択素子を介して接続された金属配線の第３ビット線とを有し、該第３ビット線から該第２ビット線を介して該第１ビット線の記憶素子に電圧供給が行われる請求項１または２に記載の半導体記憶装置。
4. 前記第３ビット線毎に前記第２ビット線が分岐線として複数接続されており、該第２ビット線は該第３ビット線の配列毎に線群として配列されている請求項３に記載の半導体記憶装置。
5. 前記負荷抵抗調整回路は、前記ビット線の一方端と、該ビット線に所定電圧を供給する電圧供給回路の出力端との間の電圧供給経路に設けられている請求項１または２に記載の半導体記憶装置。
6. 前記負荷抵抗調整回路は、列方向のビット線の負荷抵抗の違いを緩和または無くすように該記憶素子のアドレス情報に応じて抵抗値を可変する請求項１または２に記載の半導体記憶装置。
7. 前記負荷抵抗調整回路は、複数の抵抗素子と、該複数の抵抗素子の少なくともいずれかを選択する抵抗素子選択手段とを有する負荷抵抗切替回路である請求項１に記載の半導体記憶装置。
8. 前記抵抗素子選択手段は、前記記憶素子のアドレス情報に応じた抵抗素子に切り替える請求項７に記載の半導体記憶装置。
9. 前記負荷抵抗調整回路は、可変抵抗素子と、該可変抵抗素子を制御してその抵抗値を可変する抵抗値制御手段とを有する請求項１に記載の半導体記憶装置。
10. 前記抵抗値制御手段は、前記記憶素子のアドレス情報に応じて前記可変抵抗素子の抵抗値を可変する請求項９に記載の半導体記憶装置。
11. 前記抵抗素子の主要部分は、前記ビット線の少なくとも一部と同一の構造を有し、同じ製造工程により製造されている請求項７または８に記載の半導体記憶装置。
12. 前記抵抗素子の主要部分は、前記ビット線の少なくとも一部と同一の設計ルールにより製造されている請求項７、８および１１のいずれかに記載の半導体記憶装置。
13. 前記負荷抵抗調整回路は、前記ビット線選択素子の駆動能力を制御して前記ビット線負荷抵抗の違いを緩和または無くすように該ビット線選択素子の抵抗値を可変させる請求項３に記載の半導体記憶装置。
14. 前記負荷抵抗調整回路は、前記記憶素子のアドレス情報に応じて前記ビット線選択素子の制御電圧を可変出力する請求項１３に記載の半導体記憶装置。
15. 前記負荷抵抗調整回路は、選択された記憶素子の駆動端子と、前記ビット線に電圧供給する電圧供給回路の出力端との間の負荷抵抗の合計が、該選択された記憶素子の配置位置に関わらず、一定となるかまたは所定の範囲内に収まるように前記抵抗値を設定する請求項１、７、９および１３のいずれかに記載の半導体記憶装置。
16. 前記記憶素子の一方の駆動端子から、前記ビット線に電圧供給する電圧供給回路までの配線長と、該記憶素子の他方の駆動端子から該電圧供給回路までの配線長とが等しいかまたは所定の範囲内に設定されている請求項１、７、９、１３および１５のいずれかに記載の半導体記憶装置。
17. 前記記憶素子の二つの駆動端子は不純物拡散領域からなり、該記憶素子毎に金属配線に対するコンタクト部が設けられておらず、複数の記憶素子毎に金属配線に対するコンタクト部が設けられているコンタクトレス構造である請求項１または２に記載の半導体記憶装置。
18. 前記記憶素子はＭＯＳトランジスタである請求項１に記載の半導体記憶装置。
19. 前記記憶素子は、チャンネルホットエレクトロン注入現象を利用して前記メモリ動作として各記憶素子に対する情報書き込み動作または情報消去動作が行われる不揮発性記憶素子である請求項１または１８に記載の半導体記憶装置。
    

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