KR100591217B1 - 매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그제조 방법 - Google Patents

매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그제조 방법 Download PDF

Info

Publication number
KR100591217B1
KR100591217B1 KR1020027004176A KR20027004176A KR100591217B1 KR 100591217 B1 KR100591217 B1 KR 100591217B1 KR 1020027004176 A KR1020027004176 A KR 1020027004176A KR 20027004176 A KR20027004176 A KR 20027004176A KR 100591217 B1 KR100591217 B1 KR 100591217B1
Authority
KR
South Korea
Prior art keywords
lands
power
ground
substrate
vias
Prior art date
Application number
KR1020027004176A
Other languages
English (en)
Other versions
KR20020042698A (ko
Inventor
키쇼레 차크라볼티
Original Assignee
인텔 코오퍼레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인텔 코오퍼레이션 filed Critical 인텔 코오퍼레이션
Publication of KR20020042698A publication Critical patent/KR20020042698A/ko
Application granted granted Critical
Publication of KR100591217B1 publication Critical patent/KR100591217B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
    • H05K1/162—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor incorporating printed capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16235—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a via metallisation of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/095—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00 with a principal constituent of the material being a combination of two or more materials provided in the groups H01L2924/013 - H01L2924/0715
    • H01L2924/097—Glass-ceramics, e.g. devitrified glass
    • H01L2924/09701—Low temperature co-fired ceramic [LTCC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/11—Printed elements for providing electric connections to or between printed circuits
    • H05K1/111—Pads for surface mounting, e.g. lay-out
    • H05K1/112—Pads for surface mounting, e.g. lay-out directly combined with via connections
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0187—Dielectric layers with regions of different dielectrics in the same layer, e.g. in a printed capacitor for locally changing the dielectric properties
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/04—Assemblies of printed circuits
    • H05K2201/049—PCB for one component, e.g. for mounting onto mother PCB
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10674—Flip chip
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10734—Ball grid array [BGA]; Bump grid array
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
    • H05K3/4626—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials
    • H05K3/4629—Manufacturing multilayer circuits by laminating two or more circuit boards characterised by the insulating layers or materials laminating inorganic sheets comprising printed circuits, e.g. green ceramic sheets
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4688—Composite multilayer circuits, i.e. comprising insulating layers having different properties

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Structure Of Printed Boards (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Die Bonding (AREA)
  • Ceramic Capacitors (AREA)

Abstract

스위칭 노이즈를 줄이기 위하여, 집적 회로 다이의 전원 단자가 다층 세라믹 기판 내의 적어도 하나의 매립 커패시터의 각 단자에 접속될 수 있다. 한 실시예에서, 커패시터가 적어도 하나의 고유전율층으로 형성된다. 다른 실시예에서, 몇층의 고유전율층이 도전층에 삽입된다. 대안적으로, 커패시터가 적어도 하나의 개별형 매립 커패시터를 포함할 수 있다. 또한, 전자 시스템, 데이터 처리 시스템, 및 다양한 제조 방법이 개시된다.
전자 패키징, 스위칭 노이즈, 매립 커패시터, 프로세서, 통신 회로

Description

매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그 제조 방법{ELECTRONIC ASSEMBLY COMPRISING SUBSTRATE WITH EMBEDDED CAPACITORS AND METHODS OF MANUFACTURE}
본 발명은 일반적으로 전자 패키징에 관한 것이다. 특히, 본 발명은 고속 집적 회로에서 스위칭 노이즈를 감소시키기 위하여 하나 이상의 매립 커패시터를 갖는 기판을 포함하는 전자 조립체(electronic assembly), 및 그에 관련된 제조 방법에 관한 것이다,
집적 회로(IC)는 일반적으로 유기 또는 세라믹 물질로 이루어진 기판에 물리적 및 전기적으로 결합되어 패키지로 조립된다. 하나 이상의 이러한 IC 패키지들은 인쇄 회로 기판(PCB) 또는 카드에 물리적 및 전기적으로 결합되어 "전자 조립체"를 형성한다. "전자 조립체"는 "전자 시스템"의 일부분이 될 수 있다. "전자 시스템"은 본 명세서에서 넓게는 "전자 조립체"를 포함하는 임의의 제품으로서 정의된다. 전자 시스템의 예로는 컴퓨터(예를 들어, 데스크탑, 랩탑, 휴대용, 서버 등), 무선 통신 장치(예를 들어, 셀룰러 폰, 무선 전화기, 호출기 등), 컴퓨터 관련 주변기기(예를 들어, 프린터, 스캐너, 모니터 등), 엔터테인먼트 장치들(예를 들어, 텔레비젼, 라디오, 스테레오, 테이프 및 콤팩트 디스크 플레이어, 비디오 카세트 레코더, MP3(Motion Picture Experts Group, Audio Layer 3) 플레이어, 등) 등이 포함된다.
전자 시스템 분야에 있어서 제조업자들에게는 장비의 성능을 높이는 한편 가격은 낮추기 위하여 끊임없는 경쟁적인 압력이 있다. 이것은 특히 기판 상에 IC를 패키지화하는 것에서는 특히 사실인데, 이 분야에서는 각 새로운 세대의 패키징이 일반적으로 크기에 있어서는 더욱 소형화되거나 더욱 콤팩트되면서도 향상된 성능을 제공해야만 한다.
IC 기판은 금속 배선(이하에서는 "트레이스(trace)"로서 지칭됨)을 제공하기 위하여 선택적으로 패터닝된 다수의 절연 금속층, 및 기판의 하나 이상의 표면 상에 탑재된 하나 이상의 전자 부품들을 포함한다. 전자 부품 또는 부품들은 기판 트레이스를 포함하는 도전 경로의 계층 구조를 통하여 전자 시스템의 다른 부품들과 기능적으로 접속되어 있다. 기판 트레이스는 전형적으로 시스템에서의 IC와 같은 전자 부품들 사이에서 전송되는 신호를 운반한다. 일부 IC는 다수의 전원 및 접지 단자 뿐만 아니라, 비교적 다수의 입력/출력(I/O) 단자를 갖는다. 다수의 I/O, 전원, 및 접지 단자들은 기판이 비교적 다수의 트레이스를 포함할 것을 요구한다. 일부 기판은 모든 시스템 배선을 수용하기 위하여 다층의 트레이스를 필요로 한다.
서로 다른 층 내에 위치하는 트레이스들은 일반적으로 보드에 형성된 비아(vias)("도금 도통 홀(plated through-holes)"이라고도 함)에 의해 전기적으로 접속된다. 비아는 기판의 일부 혹은 모든 층을 통하여 홀을 형성한 후 내부 홀 표면을 도금하거나 또는 홀을 구리 또는 텅스텐과 같은 전기 도전성 재료로 채움으로써 만들어질 수 있다.
IC를 기판에 탑재하기 위한 종래의 방법중의 하나는 "제어 컬랩스 칩 접속(controlled collapse chip connect)"(C4)이다. C4 패키지를 가공함에 있어서, IC 부품의 전기 도전성 단자부 또는 랜드는 (일반적으로 "전기적 접촉부"로 칭해짐) 재차 유동 가능한(reflowable) 땜납 범프 또는 볼을 이용하여 기판 표면 상의 대응하는 랜드에 직접적으로 납땜된다. C4 공정은 내성 및 간단성 때문에 널리 이용된다.
프로세서와 같은 IC의 내부 회로가 더욱 높은 클럭 주파수로 동작하고, IC가 더욱 높은 전력 레벨에서 동작하기 때문에, 스위칭 노이즈는 용인할 수 없는 레벨로 증가될 수 있다.
상술된 이유 때문에, 그리고 이하에 기술될 본 명세서를 읽고 이해하는 당업자들에게 명백할 다른 이유들 때문에, 당분야에서는 높은 클럭 주파수 및 빠른 전력 수송과 관련된 스위칭 노이즈와 같은 문제점들을 최소화하는, IC를 기판에 패키징하기 위한 방법 및 장치에 대해 상당한 필요성이 요구된다.
도 1은 본 발명의 일실시예에 따라 매립 커패시터를 갖는 적어도 하나의 전자 조립체를 결합한 전자 시스템의 블록도.
도 2는 본 발명의 일실시예에 따라 매립 커패시터를 갖는 다층 기판의 단면도.
도 3은 본 발명의 다른 실시예에 따라 매립 커패시터를 갖는 다층 기판의 단면도.
도 4는 본 발명의 또 다른 실시예에 따라 매립된 개별형(discrete) 커패시터를 갖는 다층 기판의 단면도.
도 5는 본 발명의 일 실시예에 따라 매립 커패시터를 갖는 기판에서 사용될 수 있는 다양한 유전 물질에 대한 용량 대 면적의 그래프.
도 6은 본 발명의 일 실시예에 따라, 매립 커패시터를 포함하는 기판을 가공하는 방법의 흐름도.
도 7은 본 발명의 일 실시예에 따라, 매립 커패시터를 포함하는 기판을 구비한 전자 조립체를 가공하는 방법의 흐름도.
본 발명의 실시예들에 대한 다음의 상세한 설명에서, 본 명세서의 일부를 형성하는 첨부된 도면을 참조로 하며, 이 도면에는 본 발명이 실행될 수 있는 특정의 바람직한 실시예들이 도시된다. 이 실시예들은 충분히 상세하게 설명되어서 당업자들이 본 발명을 실행할 수 있게 하고, 다른 실시예들이 이용될 수 있으며, 본 발명의 사상과 범위를 벗어나지 않는 범위 내에서 논리적, 기계적 및 전기적 변화를 행할 수 있다는 점을 알 수 있게 된다. 따라서, 이하에서의 상세한 설명은 한정하는 의미에서 취해지는 것이 아니며, 본원 발명의 범위는 오직 첨부되는 청구항에 의해 정의된다.
본 발명은 하나 이상의 디커플링(decoupling) 커패시터를 다층 기판에 매립함으로써, 고속의 클럭 속도와 높은 전력 레벨에서 동작하는 집적 회로의 종래 기술의 패키징과 관련된 전력 수송의 문제점에 대한 해결책을 제공한다. 다양한 실 시예들이 도시되고 설명된다. 일 실시예에 있어서, IC 다이는 매립 커패시터를 포함하는 다층 기판에 직접 탑재된다. 매립 커패시터는 개별형 커패시터일 수 있으며, 또는 용량성 물질의 하나 이상의 층일 수 있다.
도 1은 본 발명의 일 실시예에 따라 매립 커패시터를 갖는 적어도 하나의 전자 조립체(4)를 결합한 전자 시스템의 블록도이다. 전자 시스템(1)은 본 발명이 이용될 수 있는 전자 시스템의 단지 일예일 뿐이다. 본 실시예에서, 전자 시스템(1)은 시스템의 다양한 부품들을 결합시키는 시스템 버스(2)를 포함하는 데이타 프로세싱 시스템을 포함한다. 시스템 버스(2)는 전자 시스템(1)의 다양한 부품들 사이에 통신 링크를 제공하며, 단일 버스로, 버스들의 조합으로, 또는 임의의 다른 적절한 방식으로 구현될 수 있다.
전자 조립체(4)는 시스템 버스(2)에 접속된다. 전자 조립체(4)는 임의의 회로 또는 회로의 조합들을 포함할 수 있다. 일 실시예에 있어서, 전자 조립체(4)는 임의의 타입이 될 수 있는 프로세서(6)를 포함한다. 여기에서 사용된 바와 같이, "프로세서"는 임의의 형태의 전산 회로를 의미하며, 그 예로는 마이크로프로세서, 마이크로콘트롤러, 복합 명령 집합 컴퓨팅(complex instruction set computing)(CISC) 마이크로프로세서, 축소 명령 집합 컴퓨팅(reduced instruction set computing)(RISC) 마이크로프로세서, VLIW(very long instruction word) 마이크로프로세서, 그래픽 프로세서, 디지탈 신호 프로세서(DSP), 또는 임의의 다른 형태의 프로세서 혹은 프로세싱 회로가 있으며, 여기에 한정되는 것은 아니다.
전자 조립체(4)에 포함될 수 있는 다른 타입의 회로들은 주문형(custom) 회 로, 주문형 집적회로(application-specific integrated circuit)(ASIC), 등이 있으며, 이들의 예로는 셀룰러 전화기, 호출기, 휴대용 컴퓨터, 양방향 라디오, 및 유사한 전자 시스템과 같은 무선 장치에서 이용되기 위한 하나 이상의 회로들(예를 들어 통신 회로(7))이 있다. IC는 다른 유형의 기능을 수행할 수 있다.
전자 시스템(1)은 또한 외부 메모리(10)를 포함할 수 있으며, 특정 어플리케이션에 적합한 하나 이상의 메모리 소자, 예를 들어 랜덤 억세스 메모리(RAM) 형태의 메인 메모리(12), 하나 이상의 하드 드라이브(14), 및/또는 플로피 디스켓, 콤팩트 디스크(CD), 디지탈 비디오 디스크(DVD) 등과 같은 착탈가능 매체(16)를 처리할 수 있는 하나 이상의 드라이브를 차례로 포함할 수 있다.
전자 시스템(1)은 또한 표시 장치(8), 확성기(9), 및 키보드 및/또는 컨트롤러(20)를 포함하며, 마우스, 트랙볼, 게임 컨트롤러, 음성 인식 장치, 또는 시스템 사용자가 전자 시스템(1)에 정보를 입력하고 또는 전자 시스템(1)으로부터 정보를 수신할 수 있게 하는 임의의 다른 유형의 장치들을 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따라 매립 커패시터를 갖는 다층 기판(210)의 단면도이다. 기판(210)은 그 한 표면에 IC 다이(200) 상에 땜납 볼 또는 범프(208)를 통하여 리드 또는 도전 영역(201-203)에 각각 접속될 수 있는 복수의 랜드(211-213)를 갖는다. 리드(201)는 IC 다이(200)의 신호선에 접속되고, 리드(202)는 Vcc에 접속되고, 리드(203)는 Vss에 접속된다. 신호 레벨을 수송하는 두개의 도전 경로, 즉 참조 번호 201, 208, 211, 및 221-223에 의해 식별되는 구조를 포함하는 경로들에 대해 비록 동일한 참조번호가 이용되었지만, 이 신호들이 서로 다르다는 것을 알 수 있을 것이다. 신호 경로 구조는 신호 도전체(235-237)와 같은, 세라믹 기판(210) 내에 도전층으로써 도시된 다양한 신호 도전체를 포함한다.
신호 범프(201)와 같은 신호 리드 또는 범프는 예컨대 여러 행 깊이(편의상, 다이(200)의 각 측면상에 하나의 행만 도시됨)를 갖는 구성에서 다이의 외주에 전형적으로 배치된다.
기판(210)은 다수의 Vcc, Vss 및 신호 도체를 포함하며, 편의상 이중 단지 몇가지 만이 도시된다.
기판(210)은 한쌍의 매립 커패시터를 포함한다. 각 커패시터(230)는 한쌍의 용량성 플레이트(226 및 229)를 포함하며, 이들 플레이트들 사이와 커패시터(230)사이에 고유전율층(DK, 228)을 가진다. 각각의 커패시터(230)의 하나의 용량성 플레이트(226)는 도체(215), 랜드(213) 및 땜납볼(208)을 통해 다이(200)상의 Vss 단자(203)에 접속될 수 있다. 각 커패시터(230)의 다른 용량성 플레이트(229)는 도전체(227), 랜드(212) 및 땜납볼(208)을 통해 다이(200)상의 Vcc 단자(202)에 접속될 수 있다.
여기서 사용되는 "고유전율층"은, 티탄산염 입자 등의 고유전율 세라믹 플라이(ceramic ply)와 같은 고유전재료의 층; 가령 졸-겔(Sol-Gel) 또는 금속 유기 화학 기상증착(MOCVD) 기술에 의해 피착된 티탄산염막과 같은 고유전율 유전체막; 또는 임의의 다른 타입의 고유전율 재료의 층을 의미한다.
기판(210)은 하나 이상의 매립 커패시터(230)를 구비할 수 있다.
다이(200) 및 기판(210)은 임의의 타입일 수 있다. 일 실시예에서, 다이(200)는 프로세서이며, 기판(210)은 다층 세라믹 기판이다.
도 2에 도시된 실시예에서, 금속 전원 비아(215 및 227)는 기판(210)의 중심 또는 코어 영역에 위치되어 있으며, 다이(200)의 코어 영역에 분포된 비교적 많은 수의 Vss 다이 범프(203){대응하는 수만큼의 Vss 랜드(213)에 결합됨} 및 및 Vcc 다이 범프(202){대응하는 수만큼의 Vcc 랜드(212)에 결합됨}를 포함할 수 있는 다이의 대응 영역에 커패시터(230)의 Vss 및 Vcc 용량성 플레이트(226 및 229)를 각각 접속시킬 수 있다. 이런 큰 병렬 접속은 매우 낮은 인덕턴스(예컨대, 1 피코-헨리 미만)를 보장하며, 전반적인 IC 패키징 구조의 전류 운반 능력을 강화한다.
본 발명은 신호 트레이스가 다이의 외주 이외에도 있는 경우의 실시예와, Vss 및 Vcc 트레이스가 다이의 임의의 위치에 제공되는 경우의 실시예에도 마찬가지로 적용될 수 있다.
도 2에서 전원 비아(215 및 227)의 피치가 다이 범프 피치와 동일한 것으로 도시되어 있지만, 전원 비아(215 및 227)의 피치는 다이 범프 피치와는 다를 수 있음을 이해해야 한다. 마찬가지로, 신호 비아(223)의 피치가 다이 범프 피치 보다 넓다고 도시되어 있지만, 다른 실시예에서는 동일할 수도 있다. 비아 피치를 포함하는 비아들의 구조적 형태(geometry)는 본 기술 분야의 전문가들에게는 공지된 설계 파라미터에 따르는 적당한 방식으로 변경될 수 있다.
세라믹 기판 기술을 사용하여 다양한 실시예들이 구현될 수 있다.
매립 커패시터를 구비한 기판의 하나의 중요한 목적은, IC가 특히 고 클럭 속도로 동작할 때 반응성 유도 커플링의 효과를 감소시키기 위해 다이에 비교적 근접한 곳에 비교적 높은 용량을 제공하는 것이다.
도 3은 본 발명의 다른 실시예에 따르는 매립 커패시터를 구비한 기판(310)의 단면을 도시한다. 도 3에 예시된 실시예에서, 기판(310)은 다른 기판(320)에 접속될 수 있다. 기판(320)은 선택적으로 그 대향면상에 IC 다이(도시 생략)을 가지는 기판(310)과 유사할 수 있거나 또는 인쇄 회로 기판(PCB) 또는 기판의 다른 타입일 수 있다. 기판(320)의 리드 또는 유도성 영역(334, 339 및 319)은 땜납볼(338)을 통해 기판(310)의 대응하는 랜드(331, 332 및 317)에 접속될 수 있다.
기판(310)의 내부 구조는 상술한 기판(210)(도 2)과 유사할 수 있다. 따라서, 기판(310)은 땜납볼(308)을 통해 IC 다이(300)상에서 각각 리드 또는 유도성 영역(301-303)에 접속될 수 있는 하나의 표면상에서 복수의 랜드(311-313)를 가진다. 리드(301)는 IC 다이(300)의 신호선에 접속되며, 리드(302)는 Vcc에 접속되며, 리드(303)는 Vss에 접속된다. 신호 레벨을 운반하는 2개의 도전 경로, 즉 참조 번호 301, 308, 311, 및 321-323로 식별되는 구조를 포함하는 경로들에 대해 동일한 참조 부호를 사용하였지만, 이들 신호는 다를 수 있다. 신호 경로 구조는 예컨대 신호 도전체(335-337)와 같은 기판(310)내의 도전층으로서 예시된 다양한 신호 도전체들을 포함할 수 있다.
기판(310)은 다수의 Vss, Vcc 및 신호 도체를 포함할 수 있으며, 편의상 이들중 몇가지만이 예시된다.
기판(310)은 한쌍의 매립 커패시터(330)를 포함하며, 이들 각각은 한쌍의 용량성 플레이트(326 및 329)를 포함하며 용량성 플레이트(326 및 329) 사이 및 커패시터(330) 사이에 높은 DK층(340)을 갖는다. 각각의 커패시터(330)의 하나의 용량성 플레이트(326)는 세그먼트(315), 랜드(313) 및 땜납볼(308)을 통해 다이(300)상의 Vss 단자(303)에 접속될 수 있다. 플레이트(326)는 세그먼트(316), 랜드(317) 및 땜납볼(338)을 통해서 기판(320)상의 Vss 단자(319)에 또한 접속될 수 있다. 각각의 커패시터(330)의 다른 용량성 플레이트(329)는 세그먼트(327), 랜드(312) 및 땜납볼(308)을 통해서 다이(300)상의 Vcc 단자(302)에 또한 접속될 수 있다. 플레이트(329)는 세그먼트(328), 랜드(332) 및 땜납볼(338)을 통해서 기판(320)상의 Vcc 단자(339)에 또한 접속될 수 있다.
기판(310)은 하나 이상의 매립 커패시터(330)를 구비할 수 있다.
다이(300) 및 기판(310 및 320)은 임의의 타입중 하나일 수 있다. 일 실시예에서, 다이(300)는 프로세서이며, 기판(310)은 다층 세라믹 기판이며, 기판(320)은 PCB이다. 다른 실시예에서, 기판(320)은 세라믹 기판이다.
도 3에 도시된 실시예에서, 금속화된 전원 비아 315 및 316(도 2 및 3에 예시된 다양한 비아 세그먼트, 예컨대 비아 세그먼트 315, 316 및 327, 328은 분리된 비아들 또는 하나의 연속 비아일 수 있음)과 327 및 328은, 기판(310)의 중심 또는 코어 영역 내에 위치되어 있으며 다이(300)의 코어 영역에 분포된 비교적 많은 수의 Vss 다이 범프(303){대응하는 수만큼의 Vss 랜드(313)에 결합됨} 및 Vcc 다이 범프(302){대응하는 수만큼의 Vcc 랜드(312)에 결합됨}를 포함할 수 있는 다이의 대응하는 영역에 커패시터(330)의 Vss 및 Vcc 용량성 플레이트(326 및 329)를 각각 접속시킬 수 있다. 이런 큰 병렬 접속성은 매우 낮은 인덕턴스(예컨대, 1 피코-헨리 미만)를 보증하게 된다.
기판(310 및 320)의 다양한 실시예는 세라믹 기판 기술을 사용하여 구현될 수 있다. 기판(310 및 320)의 사용된 물질의 타입, 치수, 층수, 전력 및 신호 도전체의 레이아웃을 포함하는 구조는 이들이 일부를 형성하는 전자 조립체의 요건에 따라 유사하거나 또는 다를 수 있다.
기판(310)의 상부의 랜드/범프 피치가 다이(300)의 범프 피치에 정합될 필요가 있으며, 기판(310)의 하부의 랜드/범프 피치가 기판(320)의 패드 피치에 정합될 필요가 있음에 유의해야 한다. 도 3에 도시된 실시예에서 전원 비아(315 및 327)의 피치가 기판(320)의 상부 및 하부상에서 동일하고, 신호 비아(323)의 피치가 기판(320)의 상부보다 기판(320)의 하부에서 더 넓을지라도, 피치 관계는 설계 제한 및 목적을 만족시키기 위하여 임의의 적당한 형태로 변경될 수 있다.
도 4는 본 발명의 다른 실시예에 따르는 2개의 매립 개별형 커패시터(430 및 440)를 구비한 다층 기판(410)의 단면도이다. Vss, 다층의 Vcc 및 신호 도전체를 포함할 수 있는 기판(410)은 다이(400)를 장착하는데 사용되는 것이다. 기판(410)의 랜드(402)는 Vcc 전위에 있으며, IC 다이(400)상에서 대응하는 도전 영역(도시 생략)에 땜납볼(401)의 임의의 것들을 통해 접속될 수 있다. 마찬가지로, 랜드(403)는 Vss 전위에 있으며, IC 다이(400)상에서 대응하는 영역(도시 생략)에 다른 땜납볼(401)을 통해 접속될 수 있다.
개별형 커패시터(430 및 440)는 임의의 적당한 타입중 하나일 수 있다. 일 실시예에서, 각 개별형 커패시터(430 및 440)는 한쌍의 상부 단자들(426 및 428)과 한쌍의 하부 단자들(423 및 425)를 포함한다. 그러나, 더 많거나 적은 단자들(423 및 425) 및/또는 기판(410)의 상부에만 접속되는 단자를 구비한 개별형 커패시터가 또한 사용될 수 있다. 예컨대, 상술한 관련된 발명(Related Invention)에서, 일 실시예에서는 인터포져내에 매립된 단일 개별형 커패시터는 인터포져의 상부 부분에만 접속되는 2개의 단자를 가진다. 유사한 용량성 구조, 즉 기판(410)의 상부에만 접속되는 단자를 갖는 구조가 본 발명의 일 실시예에서 마찬가지로 사용될 수 있다.
도 4에 도시된 바와 같이, 전원 비아 404, 405, 412, 413, 418, 419, 422 및 424를 포함하는 전원 비아들은 기판(410)의 코어 영역 내에 위치되며(편의상 기판(410)과 IC 다이(400)의 좌부는 도시 생략함), 실질적으로 IC 다이(400)의 코어 영역 아래에 위치한다.
랜드(402)는 전원 비아(404), 도전층(406) 및 전원 비아(412)를 포함하는 루트에 의해 매립 커패시터(430)의 상부 단자(426)에 접속된다. 랜드(403)는 전원 비아(405), 도전층(407), 및 전원 비아(413)를 포함하는 루트에 의해 매립 커패시터(430)의 다른 상부 단자(428)에 접속된다.
도 4에 도시된 바와 같이, 신호 비아 409를 포함하는 신호 비아들은 기판(410)의 외주 영역 내에 위치되며(편의상 기판(410)과 IC 다이(400)의 좌부는 도시 생략함), 실질적으로 IC 다이(400)의 외주부 아래에 위치한다.
랜드(431)는 전원 비아(418), 도전층(416), 및 전원 비아(422)를 포함하는 루트에 의해 매립 커패시터(430)의 하부 단자(423)에 접속된다. 랜드(432)는 전원 비아(419), 도전층(417), 및 전원 비아(424)를 포함하는 루트에 의해 매립 커패시터(430)의 다른 하부 단자(425)에 접속된다.
도 4에 예시된 바와 같이, 커패시터(430)에 관하여 설명된 바와 같은 유사한 Vcc 및 Vss 접속이 커패시터(440)의 단자에 행해진다.
또한 다양한 신호 라우팅(routing)(편의상 도시하지는 않았지만, IC 다이 400의 신호 영역, 소정의 납땜 볼(401), 랜드(408 및 434)와 같은 기판(410) 상의 적절한 랜드, 및 신호면 및 신호 비아(409)와 같은 기판(410)내의 신호 비아들을 포함함)이 기판(410) 내에 제공될 수 있음을, 당업자라면 이해할 수 있을 것이다.
매립 커패시터(430 및 440)는 임의의 적절한 구조일 수 있다. 일 실시예에서, 종래의 세라믹 칩 커패시터 기술을 사용해서 제조된 세라믹 칩 커패시터가 사용된다. 도시와 설명의 편의상, 두 개의 커패시터(430 및 440)만이 도시되었지만, 단 하나의 커패시터를 포함해서, 다른 수의 커패시터가 도 4에 도시된 실시예에서 사용될 수 있다.
도 2 내지 4는 단지 설명을 위한 것이고, 실제 축척을 반영하는 것은 아니다. 어떤 부분은 확대되었을 것이고, 다른 부분은 축소되었을 것이다. 도 2 내지 4는 본 발명의 다양한 구현을 예시하려는 것이고, 이는 당업자에 의해 이해되고 적절하게 실현될 수 있다.
제조 공정
다층 세라믹 기판은 고온 동시 소성(co-fired) 세라믹(HTCC) 기술, 고 열팽창 계수(HITCE) 기술, 또는 유리 세라믹 기술과 같은(이것으로 제한되는 것은 아님) 종래 기술에 의해 제조될 수 있지만, 이에 제한되지 않는다.
세라믹 기술에서, 금속면 사이에 Al2O3와 같은 종래의 세라믹으로 된 박막(예를 들어 2 mils)을 샌드위치시킴으로써 세라믹 기판 내에 저 Dk 커패시터를 매립하는 기술이 공지되어 있지만, 본 발명에서는 고 Dk 플라이(high Dk ply)의 다층 스택이 일 실시예에서 사용된다. 고 Dk 플라이는 예를 들어, 세라믹 칩 커패시터를 제조하는데 상업적으로 사용가능하다. 티탄산염 입자와 같은 적당한 고 Dk 재료가 종래의 세라믹 매트릭스로 삽입될 수 있다. 본 발명에서 BaTiO3와 같은 고 Dk 플라이의 다층 스택은, 저 Dk 플라이에 대해서는 단지 나노-패럿(nano-Farads)/sq.cm.의 범위에서의 용량을 얻는데 비해, 10_F/sq.cm.까지 높은 용량을 제공할 수 있다.
또 다른 실시예에서, 티탄산염 막, 예를 들어, (BaXSr1-X)TiO3(BST) 또는 PbZrTiO3(PZT) 또는 Ta2O5 또는 SrTiO3와 같은 고 Dk층은, 금속-유기 화학 증기 침착(MOCVD) 공정, 또는 졸-젤(Sol-Gel) 공정[졸(sol)은 액체 중의 고체 입자의 콜로이드 현탁액(colloidal suspension)이고, 고체 분자의 성장 및 상호 접속에 의해서 젤로 변형될 수 있음]과 같은 종래의 기술에 의해 세라믹 기판에서 형성될 수 있다.
어느 경우에서든, 고 Dk 물질은 세라믹 기술에 적합한 범위의 온도(예를 들어, 섭씨 600-1000도)에서 매립될 수 있다.
도 4에 도시된 실시예에 대해서, 개별형 커패시터(430 및 440)가 기판(410)에 매립되고, 커패시터(430 및 440)에 대한 액세스는 펀칭(punching) 또는 레이저 삭마(ablation)와 같은 소정의 종래 기술에 의해서 이루어 질 수 있고, 기판(410)의 VCC 및 VSS 도전체는 공정의 요구 온도에 알맞은 소정의 적절한 금속화 기술에 의해 커패시터(430 및 440)의 단자에 접속될 수 있다.
용량의 추정
도 3에 도시된 실시예에 대한 용량 값은 식(1)을 통해 추정될 수 있다.
식(1) C = A*_r*_0/d
여기에서: A = 커패시터 크기(제곱 미터)
_r = 유전 상수 8.845×10-12 패럿/미터
_0 = 절연체의 유전 상수
d = 유전체층 두께(미터)
도 5는 본 발명의 일 실시예에 따라 커패시터가 매립된 기판에서 사용될 수 있는 다양한 유전체 물질에 대해서 커패시터의 측 치수(side dimension)(미크론)에 대한 용량(나노-패럿)의 도식적 표현을 나타낸다. 도 5에는 다음의 유전체 재료에 해당하는 플롯(plot)이 도시된다: PZT(Dk=2000)에 해당하는 라인 501, BaTiO3(Dk=1000)에 해당하는 라인 502, BST(Dk=500)에 해당하는 라인 503, SrTiOX(Dk=200)에 해당하는 라인 504, TaOX(Dk=25)에 해당하는 라인 505.
도 5는 표시된 다양한 티탄산염 및 산화 물질과 함께 사용가능한 용량의 대략적인 범위를 요약한다. 높은 유전율의 세라믹 플라이(BaTiO3로 포화된 세라믹 플라이와 같은)를 사용할 때, 표시값은 VCC 및 VSS 층 사이에 10 미크론 두께의 플라이를 사용 - 이러한 40개의 층을 포함하는 스택에서 사용하는 경우 - 하여 일반적으로 얻을 수 있는 최대 용량에 상응한다.
졸-젤 또는 MOCVD 실시예(예를 들어, PZT, BST, SrTiO3 또는 Ta2O5)에 의해 형성되는 유전체의 경우에, 계산된 값은 표시된 유전체의 0.25 미크론의 막에 상응한다.
소정의 실시예의 용량 요구를 충족시키기 위해서, 다중층 커패시터가 필요한만큼 스택될 수 있다.
도 6은 본 발명의 일 실시예에 따른 매립 커패시터를 포함하는 기판을 제조하는 방법을 도시한 순서도이다. 이 방법은 601에서 시작한다.
603에서, 제1 및 제2 단자를 포함하는 적어도 하나의 커패시터가 기판 구조내에서 형성된다. 일 실시예에서 이 구조는 다층 세라믹 구조이고, 다른 실시예에서 이 구조는 세라믹 물질과 다른 물질로 형성될 수도 있다. 커패시터는 (1) 전도층 사이에 샌드위치된 적어도 하나의 고유전율층; 또는 그 대안으로서 (2)개별형 커패시터로 구성될 수 있다.
605에서, 제1 및 제2 전원 노드가 기판 구조 내에 형성된다. 여기에서 사용된 바와 같이, "전원 노드"라는 용어는 접지 노드(예를 들어, Vss) 또는 접지와 다른 전위에서의 전력 노드(예를 들어, Vcc)를 지시한다.
607에서, 커패시터(들)의 제1 단자(들) 및 제1 전원 노드에 접속된 제1 랜드와, 커패시터(들)의 제2 단자(들) 및 제2 전원 노드에 접속된 제2 랜드를 포함하는 복수의 랜드가 기판 구조의 일면에 형성된다. 제1 및 제2 랜드는, 기판 구조의 표면에 병치되고, 거기에 물리적으로 부착되는 다이(예를 들어, 도 2의 IC 다이 200)의 제1 및 제2 전원 노드에 접속되도록 위치가 정해진다. 이 방법은 609에서 종료한다.
도 7은 본 발명의 일 실시예에서 따라서, 매립 커패시터를 포함하는 기판을 갖는 전자 조립체를 제조하는 방법을 도시한 순서도이다. 이 방법은 701에서 시작한다.
703에서, 제1 및 제2 전원 노드를 갖는 다이가 제공된다.
705에서, 제3 및 제4 전원 노드를 갖는 기판이 제공된다. 기판은 제1 및 제2 단자를 갖는 적어도 하나의 커패시터를 포함한다. 이 커패시터는 (1)전도층 사이에 샌드위치된 적어도 하나의 고유전율층을 포함하거나; 또는 그 대안으로서 커패시터는 (2)개별형 커패시터이다. 기판은 커패시터(들)의 제1 단자(들) 및 제3 전원 노드에 접속된 제1 랜드와, 커패시터(들)의 제2 단자(들) 및 제4 전원 노드에 접속된 제2 랜드를 포함하는 다수의 랜드를 기판의 일면에 더 포함한다.
707에서, 제1 및 제2 랜드는 다이의 제1 및 제2 전원 노드에 각각 접속된다. 이 방법은 709에서 종료한다.
도 6 및 7에 도시된 방법들과 관련하여 상술된 동작은 본 명세서에 기술된 것과 다른 순서로도 수행될 수 있다.
결론
본 발명은 높은 클럭 주파수 및 높은 전력 전달과 연관되는 스위칭 노이즈와 같은 문제를 최소화하는 전자 조립체 및 그 제조 방법을 제공한다. 본 발명은 예를 들어, 고성능 프로세서에서 요구되는 전력 전달을 충족시킬 수 있는 낮은 인덕턴스를 가지는 매립 디커플링 커패시터를 사용함으로써, 조절이 가능한(scalable) 높은 용량(예를 들어, 10mF/제곱 센티미터 초과)을 제공한다. 본 발명에 결합되는 전자 시스템은 더 높은 클럭 주파수에서 동작할 수 있고, 이는 상업적으로 보다 매력적이다.
본 명세서에서 기술된 바와 같이, 본 발명은 기판, 전자 조립체, 전자 시스템, 데이터 처리 시스템, 기판 제조 방법, 및 전자 조립체 제조 방법을 포함하는 다양한 실시예에서 구현될 수 있다. 다른 실시예들도 가능하다는 것은 당업자에게는 명백한 일이다. 용량 소자, 재료 선택, 지오메트리(geometries), 및 용량은 특정한 패키징 요구에 알맞게 모두 변화할 수 있다. 매립 커패시터의 특정 지오메트리는 그것의 방향, 크기, 개수, 위치, 및 그 구성 요소의 합성에 대해서 매우 유동적이다.
실시예는 신호 트레이스(traces)가 외주부에 제공되고, Vcc 및 Vss 트레이스가 다이 코어에 제공되는 것으로 도시되었지만, 본 발명은 신호 트레이스가 외주부 외에서 발생하는 실시예, 및 Vcc 및 Vss가 다이의 임의의 부분에서 제공되는 실시예에서도 동일하게 적용될 수 있다.
또한, 본 발명은 C4 패키지에서 사용하는 것으로 제한되어 해석되는 것은 아니며, 본 발명의 상술된 특징들이 이익을 제공하는 어떤 형태의 IC 패키지에서도 사용될 수 있다.
본 명세서에서는 특정 실시예가 도시되고 기술되었지만, 동일한 목적을 달성하는 것으로 평가되는 어떠한 변형도 도시된 특정 실시예를 대신할 수 있다는 것은 당업자에게는 명백한 것이다. 본 출원은 본 발명의 어떤 변형 및 변화도 포함하려고 한다. 따라서, 본 발명은 청구항 및 그 등가물에 의해서만 제한되는 것이 명백하다.

Claims (48)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 전자 조립체에 있어서,
    전원 노드, 접지 노드 및 신호 노드를 포함하는 다이; 및
    다층 세라믹 기판을 포함하되,
    상기 다층 세라믹 기판은,
    제1 및 제2 단자를 갖는 매립 커패시터;
    상기 제1 단자에 접속된 복수의 제1 전원 랜드와 상기 제2 단자에 접속된 복수의 제1 접지 랜드를 포함하는 제1 코어 - 상기 복수의 제1 전원 랜드와 상기 복수의 제1 접지 랜드 각각은 상대적으로 큰 수만큼 존재함 - 및 복수의 제1 신호 랜드를 포함하는 제1 외주부를 갖는 제1면; 및
    상기 제1 단자에 접속된 복수의 제2 전원 랜드와 상기 제2 단자에 접속된 복수의 제2 접지 랜드를 포함하는 제2 코어 및 제2 복수의 신호 랜드를 포함하는 제2 외주부를 갖는 제2면을 포함하고,
    상기 복수의 제1 전원 랜드, 상기 복수의 제1 접지 랜드 및 상기 복수의 제1 신호 랜드는 상기 다이의 상기 전원 노드, 접지 노드 및 신호 노드 중 대응되는 노드에 접속되는 전자 조립체.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 다층 세라믹 기판에 접속된 다이를 갖는 전자 조립체를 포함하는 전자 시스템에 있어서, 상기 다이는 전원 노드, 접지 노드 및 신호 노드를 포함하고,
    상기 기판은,
    제1 및 제2 단자를 갖는 적어도 하나의 매립 커패시터;
    상기 제1 단자에 접속된 복수의 제1 전원 랜드와 상기 제2 단자에 접속된 복수의 제1 접지 랜드를 포함하는 제1 코어 - 상기 복수의 제1 전원 랜드와 상기 복수의 제1 접지 랜드 각각은 상대적으로 큰 수만큼 존재함 - 및 복수의 제1 신호 랜드를 포함하는 제1 외주부를 갖는 제1면; 및
    상기 제1 단자에 접속된 복수의 제2 전원 랜드와 상기 제2 단자에 접속된 복수의 제2 접지 랜드를 포함하는 제2 코어 및 제2 복수의 신호 랜드를 포함하는 제2 외주부를 갖는 제2면을 포함하고,
    상기 복수의 제1 전원 랜드, 상기 복수의 제1 접지 랜드 및 상기 복수의 제1 신호 랜드는 상기 다이의 상기 전원, 접지 및 신호 노드 중 대응되는 노드에 접속되는 전자 시스템.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 데이터 처리 시스템에 있어서,
    상기 데이터 처리 시스템내의 콤포넌트를 접속하는 버스;
    상기 버스에 접속된 표시 장치;
    상기 버스에 접속된 외부 메모리; 및
    상기 버스에 접속되고 전자 조립체를 포함하는 프로세서를 포함하고,
    상기 전자 조립체는,
    전원 노드, 접지 노드 및 신호 노드를 포함하는 다이; 및
    다층 세라믹 기판을 포함하되,
    상기 다층 세라믹 기판은,
    제1 및 제2 단자를 갖는 매립 커패시터;
    상기 제1 단자에 접속된 복수의 제1 전원 랜드와 상기 제2 단자에 접속된 복수의 제1 접지 랜드를 포함하는 제1 코어 - 상기 복수의 제1 전원 랜드와 상기 복수의 제1 접지 랜드 각각은 상대적으로 큰 수만큼 존재함 - 및 복수의 제1 신호 랜드를 포함하는 제1 외주부를 갖는 제1면; 및
    상기 제1 단자에 접속된 복수의 제2 전원 랜드와 상기 제2 단자에 접속된 복수의 제2 접지 랜드를 포함하는 제2 코어 및 제2 복수의 신호 랜드를 포함하는 제2 외주부를 갖는 제2면을 포함하고,
    상기 복수의 제1 전원 랜드, 상기 복수의 제1 접지 랜드 및 상기 복수의 제1 신호 랜드는 상기 다이의 상기 전원, 접지 및 신호 노드 중 대응되는 노드에 접속되는 데이터 처리 시스템.
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 다이를 패키징하기 위한 다층 세라믹 기판을 제조하는 방법에 있어서,
    상기 기판의 코어 영역에 복수의 전원 및 접지 비아를 형성하는 단계;
    상기 기판의 외주 영역에 복수의 신호 비아를 형성하는 단계;
    제1 및 제2 단자를 갖는 매립 커패시터를 상기 기판에 형성하는 단계; 및
    상기 복수의 전원 비아를 통해 상기 제1 단자에 접속되는 복수의 전원 랜드와, 상기 복수의 접지 비아를 통해 상기 제2 단자에 접속되는 복수의 접지 랜드와, 상기 복수의 신호 비아에 접속되는 복수의 신호 랜드를 상기 기판의 일면에 형성하는 단계를 포함하고,
    상기 복수의 전원 랜드, 상기 복수의 접지 랜드 및 상기 복수의 신호 랜드는 제어 컬랩스 칩 접속(C4) 땜납 범프를 통해 상기 다이의 대응하는 전원, 접지 및 신호 노드에 접속되도록 위치하고, 상기 복수의 전원 랜드 및 상기 복수의 접지 랜드는 각각 상대적으로 큰 수만큼 존재하는 다층 세라믹 기판 제조 방법.
  24. 제23항에 있어서, 상기 매립 커패시터는 복수의 고유전율층으로 형성되는 방법.
  25. 제24항에 있어서, 도전층이 교대로 상기 전원 및 접지 랜드 각각에 접속되도록, 상기 매립 커패시터가 상기 고유전율층에 끼워진 복수의 도전층으로 형성되는 방법.
  26. 제23항에 있어서, 상기 매립 커패시터가 적어도 하나의 개별형 매립 커패시터로 형성되는 방법.
  27. 전자 조립체를 제조하는 방법에 있어서,
    전원 노드, 접지 노드 및 신호 노드를 갖는 다이를 제공하는 단계; 및
    다층 세라믹 기판을 제공하는 단계를 포함하되,
    상기 다층 세라믹 기판은,
    제1 및 제2 단자를 갖는 매립 커패시터;
    상기 제1 단자에 접속된 복수의 제1 전원 랜드와 상기 제2 단자에 접속된 복수의 제1 접지 랜드를 포함하는 제1 코어 - 상기 복수의 제1 전원 랜드와 상기 복수의 제1 접지 랜드 각각은 상대적으로 큰 수만큼 존재함 - 및 복수의 제1 신호 랜드를 포함하는 제1 외주부를 갖는 제1면; 및
    상기 제1 단자에 접속된 복수의 제2 전원 랜드와 상기 제2 단자에 접속된 복수의 제2 접지 랜드를 포함하는 제2 코어 및 제2 복수의 신호 랜드를 포함하는 제2 외주부를 갖는 제2면을 포함하고,
    상기 복수의 제1 전원 랜드, 상기 복수의 제1 접지 랜드 및 상기 복수의 제1 신호 랜드는 상기 다이의 상기 전원, 접지 및 신호 노드 중 대응되는 노드에 접속되는 전자 조립체 제조 방법.
  28. 제27항에 있어서, 상기 매립 커패시터가 복수의 고유전율층으로 형성되는 방법.
  29. 제28항에 있어서, 도전층이 교대로 상기 전원 및 접지 랜드에 각각 접속되도록, 상기 매립 커패시터가 상기 고유전율층에 끼워진 복수의 도전층으로 형성되는 방법.
  30. 제27항에 있어서, 상기 매립 커패시터가 적어도 하나의 개별형 매립 커패시터로 형성되는 방법.
  31. 다이를 패키징하기 위한 기판에 있어서,
    상기 기판의 코어 영역 내에 설치된 복수의 전원 및 접지 비아;
    상기 기판의 외주 영역 내에 설치된 복수의 신호 비아;
    제1 및 제2 단자를 갖는 매립 커패시터; 및
    상기 복수의 전원 비아를 통해 상기 제1 단자에 접속되는 복수의 전원 랜드와, 상기 복수의 접지 비아를 통해 상기 제2 단자에 접속되는 복수의 접지 랜드와, 상기 복수의 신호 비아에 접속되는 복수의 신호 랜드를 갖는 표면을 포함하고,
    상기 복수의 전원 랜드, 상기 복수의 접지 랜드 및 상기 복수의 신호 랜드는 제어 컬랩스 칩 접속(C4) 땜납 범프를 통해 상기 다이의 대응하는 전원, 접지 및 신호 노드에 접속되도록 배치되고, 상기 복수의 전원 랜드 및 상기 복수의 접지 랜드는 각각 상대적으로 큰 수만큼 존재하는 것을 특징으로 하는 기판.
  32. 제31항에 있어서, 상기 기판은 다층 세라믹 기판인 것을 특징으로 하는 기판.
  33. 제31항에 있어서, 상기 복수의 전원 랜드는 상기 복수의 접지 랜드와 그 갯수가 실질적으로 일치하는 것을 특징으로 하는 기판.
  34. 제31항에 있어서, 상기 전원 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  35. 제31항에 있어서, 상기 접지 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  36. 다이를 패키징하기 위한 기판에 있어서,
    상기 기판의 코어 영역 내에 설치된 복수의 전원 및 접지 비아;
    제1 및 제2 단자를 갖는 매립 커패시터;
    상기 복수의 전원 비아들 중 제1 전원 비아들을 통해 상기 제1 단자에 접속된 복수의 제1 전원 랜드와, 상기 복수의 접지 비아들 중 제1 접지 비아들을 통해 상기 제2 단자에 접속된 복수의 제1 접지 랜드를 포함하는 제1면; 및
    상기 복수의 전원 비아들 중 제2 전원 비아들을 통해 상기 제1 단자에 접속된 복수의 제2 전원 랜드와, 상기 복수의 접지 비아들 중 제2 접지 비아들을 통해 상기 제2 단자에 접속된 복수의 제2 접지 랜드를 포함하는 제2면
    을 포함하며,
    상기 복수의 제1 전원 랜드와 상기 복수의 제1 접지 랜드는 상기 다이의 대응하는 전원 및 접지 노드들에 접속되도록 위치하는 것을 특징으로 하는 기판.
  37. 제36항에 있어서, 상기 기판은 다층 세라믹 기판인 것을 특징으로 하는 기판.
  38. 제36항에 있어서, 상기 복수의 제1 전원 랜드는 상기 복수의 제1 접지 랜드와 그 갯수가 실질적으로 일치하는 것을 특징으로 하는 기판.
  39. 제36항에 있어서, 상기 복수의 제2 전원 랜드는 상기 복수의 제2 접지 랜드와 그 갯수가 실질적으로 일치하는 것을 특징으로 하는 기판.
  40. 제36항에 있어서, 상기 전원 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  41. 제36항에 있어서, 상기 접지 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  42. 다이를 패키징하기 위한 기판에 있어서,
    상기 기판의 코어 영역 내에 설치된 복수의 전원 및 접지 비아;
    복수의 신호 비아;
    제1 및 제2 단자를 갖는 매립 커패시터;
    상기 복수의 전원 비아들 중 제1 전원 비아들을 통해 상기 제1 단자에 접속된 복수의 제1 전원 랜드와, 상기 복수의 접지 비아들 중 제1 접지 비아들을 통해 상기 제2 단자에 접속된 복수의 제1 접지 랜드와, 상기 복수의 신호 비아에 접속된 복수의 제1 신호 랜드를 포함하는 제1면; 및
    상기 복수의 전원 비아들 중 제2 전원 비아들을 통해 상기 제1 단자에 접속된 복수의 제2 전원 랜드와, 상기 복수의 접지 비아들 중 제2 접지 비아들을 통해 상기 제2 단자에 접속된 복수의 제2 접지 랜드와, 상기 복수의 신호 비아에 접속된 복수의 제2 신호 랜드를 포함하는 제2면
    을 포함하며,
    상기 복수의 제1 전원 랜드, 상기 복수의 제1 접지 랜드 및 상기 복수의 제1 신호 랜드는 상기 다이의 대응하는 전원, 접지 및 신호 노드들에 접속되도록 위치하는 것을 특징으로 하는 기판.
  43. 제42항에 있어서, 상기 기판은 다층 세라믹 기판인 것을 특징으로 하는 기판.
  44. 제42항에 있어서, 상기 복수의 제1 전원 랜드는 상기 복수의 제1 접지 랜드와 그 갯수가 실질적으로 일치하는 것을 특징으로 하는 기판.
  45. 제42항에 있어서, 상기 복수의 제2 전원 랜드는 상기 복수의 제2 접지 랜드와 그 갯수가 실질적으로 일치하는 것을 특징으로 하는 기판.
  46. 제42항에 있어서, 상기 전원 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  47. 제42항에 있어서, 상기 접지 비아들 중 적어도 하나는 상기 기판을 완전히 관통하지는 않는 것을 특징으로 하는 기판.
  48. 제42항에 있어서, 상기 복수의 신호 비아는 상기 기판의 외주 영역 내에 있는 것을 특징으로 하는 기판.
KR1020027004176A 2000-07-31 2001-07-26 매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그제조 방법 KR100591217B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US09/631,037 US6611419B1 (en) 2000-07-31 2000-07-31 Electronic assembly comprising substrate with embedded capacitors
US09/631,037 2000-07-31
PCT/US2001/023721 WO2002011207A2 (en) 2000-07-31 2001-07-26 Electronic assembly comprising substrate with embedded capacitors and methods of manufacture

Publications (2)

Publication Number Publication Date
KR20020042698A KR20020042698A (ko) 2002-06-05
KR100591217B1 true KR100591217B1 (ko) 2006-06-22

Family

ID=24529522

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020027004176A KR100591217B1 (ko) 2000-07-31 2001-07-26 매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그제조 방법

Country Status (9)

Country Link
US (1) US6611419B1 (ko)
EP (2) EP1515365B1 (ko)
JP (1) JP2004505469A (ko)
KR (1) KR100591217B1 (ko)
CN (1) CN100492628C (ko)
AT (1) ATE360889T1 (ko)
AU (1) AU2001280850A1 (ko)
DE (1) DE60128145T2 (ko)
WO (1) WO2002011207A2 (ko)

Families Citing this family (102)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7321485B2 (en) 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
US6970362B1 (en) * 2000-07-31 2005-11-29 Intel Corporation Electronic assemblies and systems comprising interposer with embedded capacitors
JP4129717B2 (ja) * 2001-05-30 2008-08-06 株式会社ルネサステクノロジ 半導体装置
US7385286B2 (en) * 2001-06-05 2008-06-10 Matsushita Electric Industrial Co., Ltd. Semiconductor module
WO2003007379A1 (fr) * 2001-07-12 2003-01-23 Hitachi, Ltd. Composant de circuit electronique
JP3967108B2 (ja) * 2001-10-26 2007-08-29 富士通株式会社 半導体装置およびその製造方法
US8749054B2 (en) 2010-06-24 2014-06-10 L. Pierre de Rochemont Semiconductor carrier with vertical power FET module
JP2004079701A (ja) * 2002-08-14 2004-03-11 Sony Corp 半導体装置及びその製造方法
JP4243117B2 (ja) * 2002-08-27 2009-03-25 新光電気工業株式会社 半導体パッケージとその製造方法および半導体装置
US6844505B1 (en) * 2002-11-04 2005-01-18 Ncr Corporation Reducing noise effects in circuit boards
US20040231885A1 (en) * 2003-03-07 2004-11-25 Borland William J. Printed wiring boards having capacitors and methods of making thereof
US7626828B1 (en) * 2003-07-30 2009-12-01 Teradata Us, Inc. Providing a resistive element between reference plane layers in a circuit board
US8569142B2 (en) * 2003-11-28 2013-10-29 Blackberry Limited Multi-level thin film capacitor on a ceramic substrate and method of manufacturing the same
US6943294B2 (en) * 2003-12-22 2005-09-13 Intel Corporation Integrating passive components on spacer in stacked dies
US7132743B2 (en) * 2003-12-23 2006-11-07 Intel Corporation Integrated circuit package substrate having a thin film capacitor structure
US7256980B2 (en) * 2003-12-30 2007-08-14 Du Pont Thin film capacitors on ceramic
US20050154105A1 (en) * 2004-01-09 2005-07-14 Summers John D. Compositions with polymers for advanced materials
US20070019789A1 (en) * 2004-03-29 2007-01-25 Jmar Research, Inc. Systems and methods for achieving a required spot says for nanoscale surface analysis using soft x-rays
JP2005286112A (ja) * 2004-03-30 2005-10-13 Airex Inc プリント配線板及びその製造方法
KR101053587B1 (ko) * 2004-06-04 2011-08-03 엘지전자 주식회사 세탁기의 원격제어용 기판 어셈블리
US20060001149A1 (en) * 2004-06-30 2006-01-05 Victor Prokofiev Packaged substrate having variable width conductors and a variably spaced reference plane
US7216406B2 (en) * 2004-09-29 2007-05-15 Intel Corporation Method forming split thin film capacitors with multiple voltages
US7405698B2 (en) 2004-10-01 2008-07-29 De Rochemont L Pierre Ceramic antenna module and methods of manufacture thereof
US7501698B2 (en) * 2004-10-26 2009-03-10 Kabushiki Kaisha Toshiba Method and system for an improved power distribution network for use with a semiconductor device
US7269029B2 (en) * 2004-11-09 2007-09-11 International Business Machines Corporation Rapid fire test board
US7613007B2 (en) * 2004-12-21 2009-11-03 E. I. Du Pont De Nemours And Company Power core devices
US20060158828A1 (en) * 2004-12-21 2006-07-20 Amey Daniel I Jr Power core devices and methods of making thereof
US7778038B2 (en) * 2004-12-21 2010-08-17 E.I. Du Pont De Nemours And Company Power core devices and methods of making thereof
TWI414218B (zh) * 2005-02-09 2013-11-01 Ngk Spark Plug Co 配線基板及配線基板內建用之電容器
GB2439862A (en) 2005-03-01 2008-01-09 X2Y Attenuators Llc Conditioner with coplanar conductors
US7548432B2 (en) * 2005-03-24 2009-06-16 Agency For Science, Technology And Research Embedded capacitor structure
US7492570B2 (en) * 2005-04-13 2009-02-17 Kabushiki Kaisha Toshiba Systems and methods for reducing simultaneous switching noise in an integrated circuit
US20060289976A1 (en) * 2005-06-23 2006-12-28 Intel Corporation Pre-patterned thin film capacitor and method for embedding same in a package substrate
CN101213638B (zh) 2005-06-30 2011-07-06 L·皮尔·德罗什蒙 电子元件及制造方法
US8350657B2 (en) 2005-06-30 2013-01-08 Derochemont L Pierre Power management module and method of manufacture
US7621041B2 (en) 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
US7435627B2 (en) * 2005-08-11 2008-10-14 International Business Machines Corporation Techniques for providing decoupling capacitance
US7456459B2 (en) * 2005-10-21 2008-11-25 Georgia Tech Research Corporation Design of low inductance embedded capacitor layer connections
US7701052B2 (en) 2005-10-21 2010-04-20 E. I. Du Pont De Nemours And Company Power core devices
US7705423B2 (en) * 2005-10-21 2010-04-27 Georgia Tech Research Corporation Device having an array of embedded capacitors for power delivery and decoupling of high speed input/output circuitry of an integrated circuit
US7504706B2 (en) * 2005-10-21 2009-03-17 E. I. Du Pont De Nemours Packaging having an array of embedded capacitors for power delivery and decoupling in the mid-frequency range and methods of forming thereof
US8520402B1 (en) * 2005-10-25 2013-08-27 Xilinx, Inc. Decoupling capacitor circuit assembly
US8354294B2 (en) 2006-01-24 2013-01-15 De Rochemont L Pierre Liquid chemical deposition apparatus and process and products therefrom
KR100744903B1 (ko) * 2006-02-22 2007-08-01 삼성전기주식회사 디커플링 기능을 갖는 다층 기판
US20080019552A1 (en) * 2006-03-27 2008-01-24 Kurt Eldracher Personal audio device accessory
US7848512B2 (en) * 2006-03-27 2010-12-07 Kurt Eldracher Personal audio device accessory
US20070244267A1 (en) * 2006-04-10 2007-10-18 Dueber Thomas E Hydrophobic crosslinkable compositions for electronic applications
US20070236859A1 (en) * 2006-04-10 2007-10-11 Borland William J Organic encapsulant compositions for protection of electronic components
US20070291440A1 (en) * 2006-06-15 2007-12-20 Dueber Thomas E Organic encapsulant compositions based on heterocyclic polymers for protection of electronic components
US7751205B2 (en) * 2006-07-10 2010-07-06 Ibiden Co., Ltd. Package board integrated with power supply
TWI326908B (en) * 2006-09-11 2010-07-01 Ind Tech Res Inst Packaging structure and fabricating method thereof
US7902662B2 (en) * 2007-04-02 2011-03-08 E.I. Du Pont De Nemours And Company Power core devices and methods of making thereof
US7841075B2 (en) * 2007-06-19 2010-11-30 E. I. Du Pont De Nemours And Company Methods for integration of thin-film capacitors into the build-up layers of a PWB
US7791896B1 (en) 2007-06-20 2010-09-07 Teradata Us, Inc. Providing an embedded capacitor in a circuit board
TWI364824B (en) * 2007-08-08 2012-05-21 Advanced Semiconductor Eng Semiconductor structure and method of fabricating the same
US8564967B2 (en) 2007-12-03 2013-10-22 Cda Processing Limited Liability Company Device and method for reducing impedance
US7863724B2 (en) * 2008-02-12 2011-01-04 International Business Machines Corporation Circuit substrate having post-fed die side power supply connections
US7959598B2 (en) 2008-08-20 2011-06-14 Asante Solutions, Inc. Infusion pump systems and methods
FI20095110A0 (fi) * 2009-02-06 2009-02-06 Imbera Electronics Oy Elektroniikkamoduuli, jossa on EMI-suoja
US8391017B2 (en) * 2009-04-28 2013-03-05 Georgia Tech Research Corporation Thin-film capacitor structures embedded in semiconductor packages and methods of making
US8409963B2 (en) * 2009-04-28 2013-04-02 CDA Procesing Limited Liability Company Methods of embedding thin-film capacitors into semiconductor packages using temporary carrier layers
US8922347B1 (en) 2009-06-17 2014-12-30 L. Pierre de Rochemont R.F. energy collection circuit for wireless devices
US8952858B2 (en) 2009-06-17 2015-02-10 L. Pierre de Rochemont Frequency-selective dipole antennas
KR101169531B1 (ko) 2009-07-03 2012-07-27 가부시키가이샤 테라미크로스 반도체구성체 및 그 제조방법과 반도체장치 및 그 제조방법
WO2011077918A1 (ja) * 2009-12-24 2011-06-30 株式会社村田製作所 回路モジュール
US8552708B2 (en) 2010-06-02 2013-10-08 L. Pierre de Rochemont Monolithic DC/DC power management module with surface FET
US9023493B2 (en) 2010-07-13 2015-05-05 L. Pierre de Rochemont Chemically complex ablative max-phase material and method of manufacture
US8415781B2 (en) * 2010-08-09 2013-04-09 Ibiden Co., Ltd. Electronic component and method for manufacturing the same
US8779489B2 (en) 2010-08-23 2014-07-15 L. Pierre de Rochemont Power FET with a resonant transistor gate
WO2012061656A2 (en) 2010-11-03 2012-05-10 De Rochemont L Pierre Semiconductor chip carriers with monolithically integrated quantum dot devices and method of manufacture thereof
US20120292777A1 (en) * 2011-05-18 2012-11-22 Lotz Jonathan P Backside Power Delivery Using Die Stacking
FR2987545B1 (fr) * 2012-02-23 2015-02-06 Thales Sa Circuit imprime de structure multicouche comprenant des lignes de transmission a faibles pertes dielectriques et son procede
KR101472628B1 (ko) * 2012-07-02 2014-12-15 삼성전기주식회사 커패시터 내장형 기판
US9561324B2 (en) 2013-07-19 2017-02-07 Bigfoot Biomedical, Inc. Infusion pump system and method
KR102078015B1 (ko) 2013-11-07 2020-04-07 삼성전기주식회사 커패시터 내장형 저온동시소성 세라믹 기판
TWI529906B (zh) * 2013-12-09 2016-04-11 矽品精密工業股份有限公司 半導體封裝件之製法
US9628052B2 (en) * 2014-02-18 2017-04-18 Qualcomm Incorporated Embedded multi-terminal capacitor
US9659850B2 (en) * 2014-12-08 2017-05-23 Qualcomm Incorporated Package substrate comprising capacitor, redistribution layer and discrete coaxial connection
KR102365103B1 (ko) * 2014-12-12 2022-02-21 삼성전자주식회사 반도체 패키지
JP2016162904A (ja) * 2015-03-03 2016-09-05 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9971970B1 (en) 2015-04-27 2018-05-15 Rigetti & Co, Inc. Microwave integrated quantum circuits with VIAS and methods for making the same
WO2017123525A1 (en) 2016-01-13 2017-07-20 Bigfoot Biomedical, Inc. User interface for diabetes management system
CN112933333B (zh) 2016-01-14 2023-03-28 比格福特生物医药公司 调整胰岛素输送速率
US10610643B2 (en) 2016-01-14 2020-04-07 Bigfoot Biomedical, Inc. Occlusion resolution in medication delivery devices, systems, and methods
US11096624B2 (en) 2016-12-12 2021-08-24 Bigfoot Biomedical, Inc. Alarms and alerts for medication delivery devices and systems
WO2018125231A1 (en) * 2016-12-30 2018-07-05 Intel Corporation Electronic chip with under-side power block
US10978403B2 (en) 2019-01-30 2021-04-13 Delta Electronics, Inc. Package structure and method for fabricating the same
US10881792B2 (en) 2017-01-13 2021-01-05 Bigfoot Biomedical, Inc. System and method for adjusting insulin delivery
US11027063B2 (en) 2017-01-13 2021-06-08 Bigfoot Biomedical, Inc. Insulin delivery methods, systems and devices
USD874471S1 (en) 2017-06-08 2020-02-04 Insulet Corporation Display screen with a graphical user interface
US11121301B1 (en) 2017-06-19 2021-09-14 Rigetti & Co, Inc. Microwave integrated quantum circuits with cap wafers and their methods of manufacture
US10134712B1 (en) * 2017-08-23 2018-11-20 Micron Technology, Inc. Methods and systems for improving power delivery and signaling in stacked semiconductor devices
USD928199S1 (en) 2018-04-02 2021-08-17 Bigfoot Biomedical, Inc. Medication delivery device with icons
US12033797B2 (en) 2018-10-18 2024-07-09 Smoltek Ab Discrete metal-insulator-metal (MIM) energy storage component and manufacturing method
TW202038266A (zh) * 2018-11-26 2020-10-16 瑞典商斯莫勒科技公司 具有離散的能量儲存構件之半導體組件
USD920343S1 (en) 2019-01-09 2021-05-25 Bigfoot Biomedical, Inc. Display screen or portion thereof with graphical user interface associated with insulin delivery
US11202375B2 (en) * 2019-04-29 2021-12-14 Qualcomm Incorporated Surface mount passive component shorted together
US11404388B2 (en) 2019-04-29 2022-08-02 Qualcomm Incorporated Surface mount passive component shorted together and a die
USD977502S1 (en) 2020-06-09 2023-02-07 Insulet Corporation Display screen with graphical user interface
WO2024147928A1 (en) 2023-01-06 2024-07-11 Insulet Corporation Automatically or manually initiated meal bolus delivery with subsequent automatic safety constraint relaxation

Family Cites Families (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4926241A (en) 1988-02-19 1990-05-15 Microelectronics And Computer Technology Corporation Flip substrate for chip mount
EP0359513A3 (en) 1988-09-14 1990-12-19 Hitachi, Ltd. Semiconductor chip carrier and method of making it
US5060116A (en) 1990-04-20 1991-10-22 Grobman Warren D Electronics system with direct write engineering change capability
US5177594A (en) 1991-01-09 1993-01-05 International Business Machines Corporation Semiconductor chip interposer module with engineering change wiring and distributed decoupling capacitance
US5177670A (en) 1991-02-08 1993-01-05 Hitachi, Ltd. Capacitor-carrying semiconductor module
JP2966972B2 (ja) 1991-07-05 1999-10-25 株式会社日立製作所 半導体チップキャリアとそれを実装したモジュール及びそれを組み込んだ電子機器
US5800575A (en) 1992-04-06 1998-09-01 Zycon Corporation In situ method of forming a bypass capacitor element internally within a capacitive PCB
JPH05335183A (ja) 1992-05-28 1993-12-17 Murata Mfg Co Ltd 多層基板を備えた電子部品及びその製造方法
US5354955A (en) 1992-12-02 1994-10-11 International Business Machines Corporation Direct jump engineering change system
US5377139A (en) 1992-12-11 1994-12-27 Motorola, Inc. Process forming an integrated circuit
JP3325351B2 (ja) * 1993-08-18 2002-09-17 株式会社東芝 半導体装置
US5523619A (en) * 1993-11-03 1996-06-04 International Business Machines Corporation High density memory structure
JP3309522B2 (ja) 1993-11-15 2002-07-29 株式会社村田製作所 多層基板及びその製造方法
US5639989A (en) 1994-04-19 1997-06-17 Motorola Inc. Shielded electronic component assembly and method for making the same
US5469324A (en) 1994-10-07 1995-11-21 Storage Technology Corporation Integrated decoupling capacitive core for a printed circuit board and method of making same
JPH08167630A (ja) * 1994-12-15 1996-06-25 Hitachi Ltd チップ接続構造
JPH08172274A (ja) 1994-12-20 1996-07-02 Murata Mfg Co Ltd セラミック多層基板
US5714801A (en) * 1995-03-31 1998-02-03 Kabushiki Kaisha Toshiba Semiconductor package
US5818699A (en) 1995-07-05 1998-10-06 Kabushiki Kaisha Toshiba Multi-chip module and production method thereof
US5691568A (en) 1996-05-31 1997-11-25 Lsi Logic Corporation Wire bondable package design with maxium electrical performance and minimum number of layers
US5796587A (en) 1996-06-12 1998-08-18 International Business Machines Corporation Printed circut board with embedded decoupling capacitance and method for producing same
US5745335A (en) 1996-06-27 1998-04-28 Gennum Corporation Multi-layer film capacitor structures and method
US5949654A (en) 1996-07-03 1999-09-07 Kabushiki Kaisha Toshiba Multi-chip module, an electronic device, and production method thereof
TW424321B (en) * 1996-10-31 2001-03-01 Sharp Kk Integrated electronic circuit
JP3882954B2 (ja) 1997-03-19 2007-02-21 Ｔｄｋ株式会社 チップ型積層セラミックコンデンサ
US6072690A (en) * 1998-01-15 2000-06-06 International Business Machines Corporation High k dielectric capacitor with low k sheathed signal vias
US6075427A (en) 1998-01-23 2000-06-13 Lucent Technologies Inc. MCM with high Q overlapping resonator
US5939782A (en) * 1998-03-03 1999-08-17 Sun Microsystems, Inc. Package construction for integrated circuit chip with bypass capacitor
US6218729B1 (en) * 1999-03-11 2001-04-17 Atmel Corporation Apparatus and method for an integrated circuit having high Q reactive components
US6183669B1 (en) * 1999-03-25 2001-02-06 Murata Manufacturing Co., Ltd. Paste composition, circuit board using the same, ceramic green sheet, ceramic substrate, and method for manufacturing ceramic multilayer substrate
US6252761B1 (en) 1999-09-15 2001-06-26 National Semiconductor Corporation Embedded multi-layer ceramic capacitor in a low-temperature con-fired ceramic (LTCC) substrate
US6452776B1 (en) 2000-04-06 2002-09-17 Intel Corporation Capacitor with defect isolation and bypass

Also Published As

Publication number Publication date
EP1515365A3 (en) 2006-10-04
DE60128145T2 (de) 2008-01-03
KR20020042698A (ko) 2002-06-05
EP1358675B1 (en) 2007-04-25
CN100492628C (zh) 2009-05-27
JP2004505469A (ja) 2004-02-19
EP1358675A2 (en) 2003-11-05
DE60128145D1 (de) 2007-06-06
WO2002011207A2 (en) 2002-02-07
EP1515365B1 (en) 2010-03-31
ATE360889T1 (de) 2007-05-15
CN1470069A (zh) 2004-01-21
EP1515365A2 (en) 2005-03-16
WO2002011207A3 (en) 2003-08-28
US6611419B1 (en) 2003-08-26
AU2001280850A1 (en) 2002-02-13

Similar Documents

Publication Publication Date Title
KR100591217B1 (ko) 매립 커패시터를 갖는 기판을 포함하는 전자 조립체 및 그제조 방법
US6970362B1 (en) Electronic assemblies and systems comprising interposer with embedded capacitors
US6775150B1 (en) Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture
US5635767A (en) Semiconductor device having built-in high frequency bypass capacitor
KR100550480B1 (ko) 다중 계층 어레이 커패시터 및 그 제작 방법
US6770969B2 (en) High performance capacitor
JP3138383B2 (ja) マルチチップモジュール
US6967398B2 (en) Module power distribution network
KR101414751B1 (ko) 커패시터 내장 기판 및 그 제조 방법
JP2011139083A (ja) 積層キャリアを有するマルチチップ電子パッケージ及び該パッケージの組立体
JP2002260959A (ja) 積層コンデンサとその製造方法およびこのコンデンサを用いた半導体装置、電子回路基板
CN102638931B (zh) 电子组件、使寄生电容最小的方法及电路板结构制造方法
KR20010049422A (ko) 고주파 모듈
US20040211954A1 (en) Compositive laminate substrate with inorganic substrate and organic substrate
JP2531467B2 (ja) テ―プキャリアパッケ―ジ
JPS63239970A (ja) 半導体装置
JP3272831B2 (ja) 多層配線基板、及びこれを用いた半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130603

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140603

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150529

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160527

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170601

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee