JPH08172274A - セラミック多層基板 - Google Patents
セラミック多層基板Info
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- JPH08172274A JPH08172274A JP6317018A JP31701894A JPH08172274A JP H08172274 A JPH08172274 A JP H08172274A JP 6317018 A JP6317018 A JP 6317018A JP 31701894 A JP31701894 A JP 31701894A JP H08172274 A JPH08172274 A JP H08172274A
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- Japan
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- ceramic
- glass
- substrate
- thermal expansion
- dielectric constant
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Abstract
(57)【要約】
【目的】異なるセラミック基板の張り合わせ時やその後
のヒートショックによるクラックの発生が抑えられ、か
つ、耐湿性、絶縁特性に優れた信頼性の高いセラミック
多層基板を提供する。 【構成】熱膨張係数の差が１×１０-6／℃以内の異種の
セラミック基板が、ガラスによって張り合わされてい
る。そして、ガラスの熱膨張係数と両隣のセラミック基
板との熱膨張係数との差は、１×１０-6／℃以内にある
ことが好ましい。
のヒートショックによるクラックの発生が抑えられ、か
つ、耐湿性、絶縁特性に優れた信頼性の高いセラミック
多層基板を提供する。 【構成】熱膨張係数の差が１×１０-6／℃以内の異種の
セラミック基板が、ガラスによって張り合わされてい
る。そして、ガラスの熱膨張係数と両隣のセラミック基
板との熱膨張係数との差は、１×１０-6／℃以内にある
ことが好ましい。
Description
【０００１】
【産業上の利用分野】本発明は電子機器、電子部品を構
成するセラミック多層基板に関する。
成するセラミック多層基板に関する。
【０００２】
【従来の技術】近年、電子機器、電子部品を構成する回
路基板として、セラミック多層基板が多く用いられるよ
うになってきた。このセラミック多層基板には、電子機
器、電子部品の高密度化・高集積化などを実現させるた
めに、低誘電率基板と高誘電率基板などの異なる特性を
有するセラミック基板が張り合わされたものがある。
路基板として、セラミック多層基板が多く用いられるよ
うになってきた。このセラミック多層基板には、電子機
器、電子部品の高密度化・高集積化などを実現させるた
めに、低誘電率基板と高誘電率基板などの異なる特性を
有するセラミック基板が張り合わされたものがある。
【０００３】具体的にセラミック多層基板は、例えば、
高誘電率セラミック基板内部に複数のコンデンサなどを
設け、これを配線によって表面に引き出すとともに表面
に厚膜回路を構成した第１のセラミック基板と、低誘電
率セラミック基板内部に複数のコンデンサやコイルなど
を設け、これらを配線によって表面に引き出すとともに
表面に厚膜回路を構成した第２のセラミック基板とを、
樹脂あるいはガラスなどによって張り合わせると同時に
対向する導体を接続し、さらに第１あるいは第２のセラ
ミック基板の表面に他の電子部品を装着した構成を備え
ている。
高誘電率セラミック基板内部に複数のコンデンサなどを
設け、これを配線によって表面に引き出すとともに表面
に厚膜回路を構成した第１のセラミック基板と、低誘電
率セラミック基板内部に複数のコンデンサやコイルなど
を設け、これらを配線によって表面に引き出すとともに
表面に厚膜回路を構成した第２のセラミック基板とを、
樹脂あるいはガラスなどによって張り合わせると同時に
対向する導体を接続し、さらに第１あるいは第２のセラ
ミック基板の表面に他の電子部品を装着した構成を備え
ている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
異種特性のセラミック基板をガラスまたは樹脂で張り合
わせて一体化したセラミック多層基板は、次のような問
題点を有していた。
異種特性のセラミック基板をガラスまたは樹脂で張り合
わせて一体化したセラミック多層基板は、次のような問
題点を有していた。
【０００５】即ち、一体化するセラミック基板の熱膨張
係数が互いに大きく違う場合、ガラスを溶融させて張り
合わせた後の降温時やヒートショックなどで、張り合わ
せ部やセラミック基板に応力を生じ、クラックが発生し
た。
係数が互いに大きく違う場合、ガラスを溶融させて張り
合わせた後の降温時やヒートショックなどで、張り合わ
せ部やセラミック基板に応力を生じ、クラックが発生し
た。
【０００６】また接合部に発生する応力を緩和するた
め、ヤング率の小さい樹脂を使用することにより、クラ
ックの発生は抑えられるが、張り合わせ部の耐湿性が劣
化し、高信頼性の要求されるところでの使用は不可能で
あった。
め、ヤング率の小さい樹脂を使用することにより、クラ
ックの発生は抑えられるが、張り合わせ部の耐湿性が劣
化し、高信頼性の要求されるところでの使用は不可能で
あった。
【０００７】そこで本発明の目的は、異なるセラミック
基板の張り合わせ時やその後のヒートショックによるク
ラックの発生が抑えられ、かつ、耐湿性、絶縁特性に優
れた信頼性の高いセラミック多層基板およびその製造方
法を提供することにある。
基板の張り合わせ時やその後のヒートショックによるク
ラックの発生が抑えられ、かつ、耐湿性、絶縁特性に優
れた信頼性の高いセラミック多層基板およびその製造方
法を提供することにある。
【０００８】
【課題を解決するための手段】上記目的を達成するた
め、本発明のセラミック多層基板は、熱膨張係数の差が
１×１０-6／℃以内の異種のセラミック基板がガラスに
よって張り合わされていることを特徴とする。
め、本発明のセラミック多層基板は、熱膨張係数の差が
１×１０-6／℃以内の異種のセラミック基板がガラスに
よって張り合わされていることを特徴とする。
【０００９】また、内部に受動素子が形成され、該受動
素子が配線によって表面に引き出されているとともに、
表面に厚膜回路が形成されている第１のセラミック基板
と、該第１のセラミック基板との熱膨張係数の差が１×
１０-6／℃以内にあって内部に受動素子が形成され、該
受動素子が配線によって表面に引き出されているととも
に、表面に厚膜回路が形成されている第２のセラミック
基板とが、ガラスによって張り合わされており、かつ、
該ガラスの層内に形成されたバイア導体によって対向す
る導体が接続され、さらに、第１または第２のセラミッ
ク基板の表面に電子部品が装着されていることを特徴と
する。
素子が配線によって表面に引き出されているとともに、
表面に厚膜回路が形成されている第１のセラミック基板
と、該第１のセラミック基板との熱膨張係数の差が１×
１０-6／℃以内にあって内部に受動素子が形成され、該
受動素子が配線によって表面に引き出されているととも
に、表面に厚膜回路が形成されている第２のセラミック
基板とが、ガラスによって張り合わされており、かつ、
該ガラスの層内に形成されたバイア導体によって対向す
る導体が接続され、さらに、第１または第２のセラミッ
ク基板の表面に電子部品が装着されていることを特徴と
する。
【００１０】そして、ガラスの熱膨張係数と、該ガラス
の一方面、他方面とそれぞれ接する各セラミック基板の
熱膨張係数との差が、１×１０-6／℃以内にあることが
好ましい。
の一方面、他方面とそれぞれ接する各セラミック基板の
熱膨張係数との差が、１×１０-6／℃以内にあることが
好ましい。
【００１１】
【作用】本発明のセラミック多層基板は、熱膨張係数の
差が１×１０-6／℃以内の異種のセラミック基板をガラ
スで張り合わせたものである。したがって、ガラスを溶
融させて張り合わせた後の降温時あるいはその後のヒー
トショック時に、セラミック基板の熱膨張係数の違いに
よって発生する応力が小さくなる。
差が１×１０-6／℃以内の異種のセラミック基板をガラ
スで張り合わせたものである。したがって、ガラスを溶
融させて張り合わせた後の降温時あるいはその後のヒー
トショック時に、セラミック基板の熱膨張係数の違いに
よって発生する応力が小さくなる。
【００１２】そして、張り合わせる２種のセラミック基
板との熱膨張係数の差が１×１０-6／℃以内にあるガラ
スを選定することによって、上記発生応力がさらに小さ
くなる。
板との熱膨張係数の差が１×１０-6／℃以内にあるガラ
スを選定することによって、上記発生応力がさらに小さ
くなる。
【００１３】また、ガラスで張り合わすため、樹脂で張
り合わせた場合と比べて、耐湿性、絶縁特性に優れたも
のとなる。
り合わせた場合と比べて、耐湿性、絶縁特性に優れたも
のとなる。
【００１４】
【実施例】以下、本発明の実施例について、互いの熱膨
張係数の差が１×１０-6／℃以内のＢａＴｉＯ3 系の高
誘電率基板とＢａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 系の低誘電
率基板とを張り合わせたセラミック多層基板を例として
説明する。
張係数の差が１×１０-6／℃以内のＢａＴｉＯ3 系の高
誘電率基板とＢａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2 系の低誘電
率基板とを張り合わせたセラミック多層基板を例として
説明する。
【００１５】図１は、セラミック多層基板の断面図であ
る。同図において、１は高誘電率基板、２は低誘電率基
板、３は高誘電率基板１と低誘電率基板２とを張り合わ
せるガラスである。そして、高誘電率基板１には、その
内部にコンデンサ４が形成され、そのコンデンサ４の電
極は配線により表面に引き出されている。また、低誘電
率基板２には、コイル５、グランド電極６、内部配線７
が形成され、それら配線は表面に引き出されている。さ
らに、高誘電率基板１の表面には厚膜抵抗体８が形成さ
れ、低誘電率基板２の表面には厚膜抵抗体８が形成さ
れ、表面実装部品９が取り付けられている。そして、高
誘電率基板１の回路と低誘電率基板２の回路とは、バイ
ア導体１０によって電気的に接続され、外部接続用の端
面電極１１が形成されている。
る。同図において、１は高誘電率基板、２は低誘電率基
板、３は高誘電率基板１と低誘電率基板２とを張り合わ
せるガラスである。そして、高誘電率基板１には、その
内部にコンデンサ４が形成され、そのコンデンサ４の電
極は配線により表面に引き出されている。また、低誘電
率基板２には、コイル５、グランド電極６、内部配線７
が形成され、それら配線は表面に引き出されている。さ
らに、高誘電率基板１の表面には厚膜抵抗体８が形成さ
れ、低誘電率基板２の表面には厚膜抵抗体８が形成さ
れ、表面実装部品９が取り付けられている。そして、高
誘電率基板１の回路と低誘電率基板２の回路とは、バイ
ア導体１０によって電気的に接続され、外部接続用の端
面電極１１が形成されている。
【００１６】また、図２は、図１に示すセラミック多層
基板中の高誘電率基板１、低誘電率基板２およびガラス
３の熱膨張係数と温度の関係を示すグラフである。な
お、図２のグラフは、４０〜５００℃の範囲にわたっ
て、温度幅２０℃で熱膨張係数を順次測定し、その値を
グラフにプロットし曲線で結んだものである。
基板中の高誘電率基板１、低誘電率基板２およびガラス
３の熱膨張係数と温度の関係を示すグラフである。な
お、図２のグラフは、４０〜５００℃の範囲にわたっ
て、温度幅２０℃で熱膨張係数を順次測定し、その値を
グラフにプロットし曲線で結んだものである。
【００１７】次に上記セラミック多層基板の製造方法を
説明する。まず、内部にコンデンサ４を有し、表面に厚
膜抵抗体８を有する高誘電率基板１を作製した。即ち、
ＢａＴｉＯ3 系セラミック原料に有機バインダ溶液を加
えてスラリー状とし、ドクターブレード法でセラミック
グリーンシート（以下、グリーンシートと称す）を作製
し、このグリーンシートにバイア配線用の穴をあけた。
その後、このグリーンシートに導体ペーストでコンデン
サ電極パターンとバイア配線を含む配線パターンを形成
し、所定枚数積み重ねて積層体を作製した。その後、こ
の積層体を１２５０℃で焼成して、内部にコンデンサ４
を有し、このコンデンサ４がバイア導体（一部図示せ
ず）で表面に引き出された高誘電率基板１を得た。次
に、この高誘電率基板１の表面に、導体ペーストで回路
パターンを形成するとともに、厚膜抵抗体８と端面電極
１１を形成した。
説明する。まず、内部にコンデンサ４を有し、表面に厚
膜抵抗体８を有する高誘電率基板１を作製した。即ち、
ＢａＴｉＯ3 系セラミック原料に有機バインダ溶液を加
えてスラリー状とし、ドクターブレード法でセラミック
グリーンシート（以下、グリーンシートと称す）を作製
し、このグリーンシートにバイア配線用の穴をあけた。
その後、このグリーンシートに導体ペーストでコンデン
サ電極パターンとバイア配線を含む配線パターンを形成
し、所定枚数積み重ねて積層体を作製した。その後、こ
の積層体を１２５０℃で焼成して、内部にコンデンサ４
を有し、このコンデンサ４がバイア導体（一部図示せ
ず）で表面に引き出された高誘電率基板１を得た。次
に、この高誘電率基板１の表面に、導体ペーストで回路
パターンを形成するとともに、厚膜抵抗体８と端面電極
１１を形成した。
【００１８】また、内部にコイル５、グランド電極６、
内部配線７を有し、表面に厚膜抵抗体８を有する低誘電
率基板２を作製した。即ち、ＢａＯ−Ａｌ2 Ｏ3 −Ｓｉ
Ｏ2系セラミック原料に有機バインダ溶液を加えてスラ
リー状とし、ドクターブレード法でグリーンシートを作
製し、このグリーンシートにバイア配線用の穴をあけ
た。その後、このグリーンシートに導体ペーストでスパ
イラル状のコイルパターンとグランド電極、バイア配線
を含む配線パターンを形成し、所定枚数積み重ねて積層
体を作製した。その後、この積層体を９５０℃で焼成し
て、内部にコイル５、グランド電極６、内部配線７を有
し、これらがバイア導体（一部図示せず）で表面に引き
出された低誘電率基板２を得た。その後、この低誘電率
基板２の表面に、導体ペーストで回路パターンを形成す
るとともに、厚膜抵抗体８を形成した。
内部配線７を有し、表面に厚膜抵抗体８を有する低誘電
率基板２を作製した。即ち、ＢａＯ−Ａｌ2 Ｏ3 −Ｓｉ
Ｏ2系セラミック原料に有機バインダ溶液を加えてスラ
リー状とし、ドクターブレード法でグリーンシートを作
製し、このグリーンシートにバイア配線用の穴をあけ
た。その後、このグリーンシートに導体ペーストでスパ
イラル状のコイルパターンとグランド電極、バイア配線
を含む配線パターンを形成し、所定枚数積み重ねて積層
体を作製した。その後、この積層体を９５０℃で焼成し
て、内部にコイル５、グランド電極６、内部配線７を有
し、これらがバイア導体（一部図示せず）で表面に引き
出された低誘電率基板２を得た。その後、この低誘電率
基板２の表面に、導体ペーストで回路パターンを形成す
るとともに、厚膜抵抗体８を形成した。
【００１９】以上、得られた高誘電率基板１および低誘
電率基板２の熱膨張係数の差は、図２に示す通り、４０
〜５００℃の温度範囲にわたって１×１０-6／℃以内に
あった。
電率基板２の熱膨張係数の差は、図２に示す通り、４０
〜５００℃の温度範囲にわたって１×１０-6／℃以内に
あった。
【００２０】次に、ガラスペーストを作製した。即ち、
ガラスとして０．３３ＺｎＯ−０．５０Ｂ2 Ｏ3 −０．
０９ＳｉＯ2 −０．０４ＬｉＯ−０．０４ＣａＯ（但
し、重量比）からなるガラス粉末に、アクリル樹脂やエ
チルセルロース樹脂をテレピネオールなどの有機溶剤に
溶解した有機ビヒクルを添加し、混合・分散させて得
た。なお、このガラスのガラス転移点は４７７℃、軟化
点は５８０℃であり、熱膨張係数は、図２に示す通り、
高誘電率基板と低誘電率基板の間にあった。また、Ａｇ
系の導体粉末に、同様に、アクリル樹脂やエチルセルロ
ース樹脂をテレピネオールなどの有機溶剤に溶解した有
機ビヒクルを添加し、混合・分散させてバイア導体用ペ
ーストを得た。
ガラスとして０．３３ＺｎＯ−０．５０Ｂ2 Ｏ3 −０．
０９ＳｉＯ2 −０．０４ＬｉＯ−０．０４ＣａＯ（但
し、重量比）からなるガラス粉末に、アクリル樹脂やエ
チルセルロース樹脂をテレピネオールなどの有機溶剤に
溶解した有機ビヒクルを添加し、混合・分散させて得
た。なお、このガラスのガラス転移点は４７７℃、軟化
点は５８０℃であり、熱膨張係数は、図２に示す通り、
高誘電率基板と低誘電率基板の間にあった。また、Ａｇ
系の導体粉末に、同様に、アクリル樹脂やエチルセルロ
ース樹脂をテレピネオールなどの有機溶剤に溶解した有
機ビヒクルを添加し、混合・分散させてバイア導体用ペ
ーストを得た。
【００２１】次に、高誘電率基板１と低誘電率基板２
を、バイア導体１０で電気的に接続しながら、ガラス３
で張り合わせた。即ち、高誘電率基板１と接合させる低
誘電率基板２の面に、ガラスペーストをスクリーン印刷
法で塗布し、乾燥させた。なお、基板表面に露出してい
る導体接合用のバイアランドの部分には、ガラスペース
トを塗布せず、バイア導体用ペーストを塗布し乾燥させ
た。その後、低誘電率基板２のガラスペースト層上に、
高誘電率基板１の接合すべき面を重ね、６１０℃で熱処
理してガラス３の層を形成し溶融させて張り合わせた。
を、バイア導体１０で電気的に接続しながら、ガラス３
で張り合わせた。即ち、高誘電率基板１と接合させる低
誘電率基板２の面に、ガラスペーストをスクリーン印刷
法で塗布し、乾燥させた。なお、基板表面に露出してい
る導体接合用のバイアランドの部分には、ガラスペース
トを塗布せず、バイア導体用ペーストを塗布し乾燥させ
た。その後、低誘電率基板２のガラスペースト層上に、
高誘電率基板１の接合すべき面を重ね、６１０℃で熱処
理してガラス３の層を形成し溶融させて張り合わせた。
【００２２】その後、はんだあるいは導電ペーストなど
で、その表面に表面実装部品９を取り付けた。
で、その表面に表面実装部品９を取り付けた。
【００２３】以上、得られたセラミック多層基板は、ガ
ラス３によって張り合わせた後の降温時にクラックが発
生することなく、その後の耐ヒートショック性も良好で
あった。また、ガラス３で張り合わせたもののため、耐
湿性、絶縁特性に優れていた。
ラス３によって張り合わせた後の降温時にクラックが発
生することなく、その後の耐ヒートショック性も良好で
あった。また、ガラス３で張り合わせたもののため、耐
湿性、絶縁特性に優れていた。
【００２４】なお、上記実施例における熱膨張係数の差
が１×１０-6／℃以内となるセラミック基板の組み合わ
せとしては、以下のようなものが挙げられる。即ち、Ｂ
ａＴｉＯ3 を主成分として副成分としてＢｉ2 Ｏ3 −Ｔ
ｉＯ2 ，Ｂｉ2 Ｏ3 −ＳｎＯ2 ，Ｂｉ2 Ｏ3 −ＺｒＯ2
などのビスマス化合物と希土類元素の酸化物を添加した
高誘電率基板と、上述のＢａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2
系の低誘電率基板との組み合わせがある。また、ＰｂＯ
−ＭｇＯ−Ｎｂ2 Ｏ5 系の高誘電率基板と、ＢａＯ−Ｓ
ｒＯ−ＳｉＯ2 −ＺｒＯ2 系、Ｎｄ2 Ｏ3 −ＢａＯ−Ｔ
ｉＯ2 系、ＣａＯ−ＺｒＯ2 系などの低誘電率基板との
組み合わせがある。そして、これらセラミック基板の組
み合わせにおいて、本発明の目的とする効果が得られ
る。
が１×１０-6／℃以内となるセラミック基板の組み合わ
せとしては、以下のようなものが挙げられる。即ち、Ｂ
ａＴｉＯ3 を主成分として副成分としてＢｉ2 Ｏ3 −Ｔ
ｉＯ2 ，Ｂｉ2 Ｏ3 −ＳｎＯ2 ，Ｂｉ2 Ｏ3 −ＺｒＯ2
などのビスマス化合物と希土類元素の酸化物を添加した
高誘電率基板と、上述のＢａＯ−Ａｌ2 Ｏ3 −ＳｉＯ2
系の低誘電率基板との組み合わせがある。また、ＰｂＯ
−ＭｇＯ−Ｎｂ2 Ｏ5 系の高誘電率基板と、ＢａＯ−Ｓ
ｒＯ−ＳｉＯ2 −ＺｒＯ2 系、Ｎｄ2 Ｏ3 −ＢａＯ−Ｔ
ｉＯ2 系、ＣａＯ−ＺｒＯ2 系などの低誘電率基板との
組み合わせがある。そして、これらセラミック基板の組
み合わせにおいて、本発明の目的とする効果が得られ
る。
【００２５】また、上記実施例においては、ガラスとし
て０．３３ＺｎＯ−０．５０Ｂ2 Ｏ3 −０．０９ＳｉＯ
2 −０．０４ＬｉＯ−０．０４ＣａＯ（但し、重量比）
からなるものを用いているが、本発明はこれのみに限定
されるものではない。即ち、硼珪酸鉛系、硼珪酸ビスマ
ス系、硼珪酸亜鉛系など種々のガラスの内から、絶縁特
性に優れたものを任意に選定して用いることができる。
そして、張り合わせる２種のセラミック基板との熱膨張
係数の差が１×１０-6／℃以内にあるガラスを選定し
て、セラミック基板とガラスとの間の熱膨張係数の差を
抑えることによって、クラックの発生をさらによく防止
することができる。
て０．３３ＺｎＯ−０．５０Ｂ2 Ｏ3 −０．０９ＳｉＯ
2 −０．０４ＬｉＯ−０．０４ＣａＯ（但し、重量比）
からなるものを用いているが、本発明はこれのみに限定
されるものではない。即ち、硼珪酸鉛系、硼珪酸ビスマ
ス系、硼珪酸亜鉛系など種々のガラスの内から、絶縁特
性に優れたものを任意に選定して用いることができる。
そして、張り合わせる２種のセラミック基板との熱膨張
係数の差が１×１０-6／℃以内にあるガラスを選定し
て、セラミック基板とガラスとの間の熱膨張係数の差を
抑えることによって、クラックの発生をさらによく防止
することができる。
【００２６】また、張り合わせに用いるガラス層の厚み
は、厚いほうが応力緩和の効果が高いが、通常５μｍ以
上あれば十分である。
は、厚いほうが応力緩和の効果が高いが、通常５μｍ以
上あれば十分である。
【００２７】また、熱処理してガラスを溶融させて張り
合わせるとき、ガラスペースト層内の有機成分除去を確
実に行なうために、前もって加熱してペースト層の有機
成分を分解除去しておくか、熱処理して溶融させる時に
有機成分除去に十分な時間をとるのが好ましい。
合わせるとき、ガラスペースト層内の有機成分除去を確
実に行なうために、前もって加熱してペースト層の有機
成分を分解除去しておくか、熱処理して溶融させる時に
有機成分除去に十分な時間をとるのが好ましい。
【００２８】さらに、上記したセラミック多層基板の製
造において、高誘電率基板１および低誘電率基板２の表
面の回路パターンは、それぞれ基板と同時焼成で形成す
ることもできる。
造において、高誘電率基板１および低誘電率基板２の表
面の回路パターンは、それぞれ基板と同時焼成で形成す
ることもできる。
【００２９】
【発明の効果】以上の説明で明らかなように、本発明の
セラミック多層基板は、熱膨張係数の差が１．０×１０
-6／℃以内の異種のセラミック基板をガラスで張り合わ
せたものである。したがって、ガラスを溶融させて張り
合わせた後の降温時、あるいはその後のヒートショック
時のクラックの発生を抑えたセラミック多層基板が得ら
れる。
セラミック多層基板は、熱膨張係数の差が１．０×１０
-6／℃以内の異種のセラミック基板をガラスで張り合わ
せたものである。したがって、ガラスを溶融させて張り
合わせた後の降温時、あるいはその後のヒートショック
時のクラックの発生を抑えたセラミック多層基板が得ら
れる。
【００３０】そして、張り合わせる２種のセラミック基
板との熱膨張係数の差が１×１０-6／℃以内にあるガラ
スを用いることによって、応力の発生がさらに抑えら
れ、セラミック多層基板の耐クラック性がより一層向上
する。
板との熱膨張係数の差が１×１０-6／℃以内にあるガラ
スを用いることによって、応力の発生がさらに抑えら
れ、セラミック多層基板の耐クラック性がより一層向上
する。
【００３１】さらに、本発明の張り合わせは、樹脂接着
剤で熱膨張差を緩和させるものではなく、耐湿性、絶縁
特性のよいガラスで張り合わせて一体化させるもののた
め、信頼性高いセラミック多層基板が得られる。
剤で熱膨張差を緩和させるものではなく、耐湿性、絶縁
特性のよいガラスで張り合わせて一体化させるもののた
め、信頼性高いセラミック多層基板が得られる。
【図１】本発明の一実施例を示すセラミック多層基板で
ある。
ある。
【図２】本発明のセラミック多層基板中の高誘電率基
板、低誘電率基板およびガラスの熱膨張係数を示すグラ
フである。
板、低誘電率基板およびガラスの熱膨張係数を示すグラ
フである。
１ 高誘電率基板 ２ 低誘電率基板 ３ ガラス ４ コンデンサ ５ コイル ６ グランド電極 ７ 内部配線 ８ 抵抗体 ９ 表面実装部品 １０ バイア導体 １１ 端面電極
Claims (3)
- 【請求項１】 熱膨張係数の差が１×１０-6／℃以内の
異種のセラミック基板がガラスによって張り合わされて
いることを特徴とするセラミック多層基板。 - 【請求項２】 内部に受動素子が形成され、該受動素子
が配線によって表面に引き出されているとともに、表面
に厚膜回路が形成されている第１のセラミック基板と、
該第１のセラミック基板との熱膨張係数の差が１×１０
-6／℃以内にあって内部に受動素子が形成され、該受動
素子が配線によって表面に引き出されているとともに、
表面に厚膜回路が形成されている第２のセラミック基板
とが、ガラスによって張り合わされており、かつ、該ガ
ラスの層内に形成されたバイア導体によって対向する導
体が接続され、さらに、第１または第２のセラミック基
板の表面に電子部品が装着されていることを特徴とする
セラミック多層基板。 - 【請求項３】 ガラスの熱膨張係数と、該ガラスの一方
面、他方面とそれぞれ接する各セラミック基板の熱膨張
係数との差が、１×１０-6／℃以内にあることを特徴と
する請求項１または請求項２記載のセラミック多層基
板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317018A JPH08172274A (ja) | 1994-12-20 | 1994-12-20 | セラミック多層基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6317018A JPH08172274A (ja) | 1994-12-20 | 1994-12-20 | セラミック多層基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08172274A true JPH08172274A (ja) | 1996-07-02 |
Family
ID=18083506
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6317018A Pending JPH08172274A (ja) | 1994-12-20 | 1994-12-20 | セラミック多層基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08172274A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002019430A2 (en) * | 2000-08-30 | 2002-03-07 | Intel Corporation | Hybrid substrate with embedded capacitors and methods of manufacture |
| US6611419B1 (en) | 2000-07-31 | 2003-08-26 | Intel Corporation | Electronic assembly comprising substrate with embedded capacitors |
| US6970362B1 (en) | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
-
1994
- 1994-12-20 JP JP6317018A patent/JPH08172274A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6611419B1 (en) | 2000-07-31 | 2003-08-26 | Intel Corporation | Electronic assembly comprising substrate with embedded capacitors |
| US6970362B1 (en) | 2000-07-31 | 2005-11-29 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
| US7339798B2 (en) | 2000-07-31 | 2008-03-04 | Intel Corporation | Electronic assemblies and systems comprising interposer with embedded capacitors |
| WO2002019430A2 (en) * | 2000-08-30 | 2002-03-07 | Intel Corporation | Hybrid substrate with embedded capacitors and methods of manufacture |
| WO2002019430A3 (en) * | 2000-08-30 | 2002-09-12 | Intel Corp | Hybrid substrate with embedded capacitors and methods of manufacture |
| US6775150B1 (en) | 2000-08-30 | 2004-08-10 | Intel Corporation | Electronic assembly comprising ceramic/organic hybrid substrate with embedded capacitors and methods of manufacture |
| US7120031B2 (en) | 2000-08-30 | 2006-10-10 | Intel Corporation | Data processing system comprising ceramic/organic hybrid substrate with embedded capacitors |
| US7535728B2 (en) | 2000-08-30 | 2009-05-19 | Intel Corporation | Electronic assemblies comprising ceramic/organic hybrid substrate with embedded capacitors |
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