JPH10303068A - 複合積層セラミック部品 - Google Patents
複合積層セラミック部品Info
- Publication number
- JPH10303068A JPH10303068A JP10878997A JP10878997A JPH10303068A JP H10303068 A JPH10303068 A JP H10303068A JP 10878997 A JP10878997 A JP 10878997A JP 10878997 A JP10878997 A JP 10878997A JP H10303068 A JPH10303068 A JP H10303068A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- dielectric constant
- low dielectric
- constant layer
- multilayer ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/03—Use of materials for the substrate
- H05K1/0306—Inorganic insulating substrates, e.g. ceramic, glass
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/16—Printed circuits incorporating printed electric components, e.g. printed resistor, capacitor, inductor
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
- H05K3/4673—Application methods or materials of intermediate insulating layers not specially adapted to any one of the previous methods of adding a circuit layer
- H05K3/4676—Single layer compositions
Landscapes
- Coils Or Transformers For Communication (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
Abstract
(57)【要約】
【課題】 高誘電率層の端面に発生するクラックを抑制
し、電気的特性の信頼性を確保し、しかも、異種材料を
積層した場合の外観上の不良を少なくした複合積層セラ
ミック部品を提供することを目的とするものである。 【解決手段】 高誘電率層２，３と低誘電率層１，４を
積層し、この積層面には導体層を有する複合積層セラミ
ック積層体であって、積層体最上層の表層電極５には電
子部品１７を搭載するための導体配線と回路を、最下層
には裏面電極１３，１４を配置し、かつ積層体内部には
前記最上層の導体配線、結合回路と最下層の裏面電極１
３，１４とを電気的に接続させたビアホール導体１１，
１２と、積層体縁端面には最下層の裏面電極１３，１４
と電気的に接続され、かつ最下層の裏面電極１３，１４
から最上層の導体配線と回路へ届かないように形成され
たスルーホール導体１４，１６とを配置した構成により
クラックの発生を抑えた信頼性の高い複合積層セラミッ
ク部品を得ることができる。
し、電気的特性の信頼性を確保し、しかも、異種材料を
積層した場合の外観上の不良を少なくした複合積層セラ
ミック部品を提供することを目的とするものである。 【解決手段】 高誘電率層２，３と低誘電率層１，４を
積層し、この積層面には導体層を有する複合積層セラミ
ック積層体であって、積層体最上層の表層電極５には電
子部品１７を搭載するための導体配線と回路を、最下層
には裏面電極１３，１４を配置し、かつ積層体内部には
前記最上層の導体配線、結合回路と最下層の裏面電極１
３，１４とを電気的に接続させたビアホール導体１１，
１２と、積層体縁端面には最下層の裏面電極１３，１４
と電気的に接続され、かつ最下層の裏面電極１３，１４
から最上層の導体配線と回路へ届かないように形成され
たスルーホール導体１４，１６とを配置した構成により
クラックの発生を抑えた信頼性の高い複合積層セラミッ
ク部品を得ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は焼成挙動及び熱膨張
率の異なった異種の材料を積層・一体焼結したＬＣ複合
積層セラミック部品あるいは高周波用バンドパスフィル
タ、ローパスフィルタ内蔵複合積層セラミック部品等に
用いられる複合積層セラミック部品に関する。
率の異なった異種の材料を積層・一体焼結したＬＣ複合
積層セラミック部品あるいは高周波用バンドパスフィル
タ、ローパスフィルタ内蔵複合積層セラミック部品等に
用いられる複合積層セラミック部品に関する。
【０００２】
【従来の技術】近年、電子機器の小型化、多機能化に伴
ってその内部に用いられる電子部品にも軽薄短小化が求
められている。そのため、限られた面積のセラミック基
板上に抵抗体や配線パターンなどをより高密度に印刷し
たり、あるいはチップ部品をより高密度に集積するとい
った方法を採っていた。
ってその内部に用いられる電子部品にも軽薄短小化が求
められている。そのため、限られた面積のセラミック基
板上に抵抗体や配線パターンなどをより高密度に印刷し
たり、あるいはチップ部品をより高密度に集積するとい
った方法を採っていた。
【０００３】しかし、高密度化方法では部品の小型化及
び部品を実装する基板の小型化には限界がある。
び部品を実装する基板の小型化には限界がある。
【０００４】さらに、高周波部品では配線パターンを緻
密にすることによってノイズやライン間の浮遊容量が発
生しやすくなり、ひいては品質の低下を招くといった問
題があった。
密にすることによってノイズやライン間の浮遊容量が発
生しやすくなり、ひいては品質の低下を招くといった問
題があった。
【０００５】そこで、基板内部にコンデンサや共振器を
設けた構造をもつ新しい構造の複合積層セラミック部品
が開発されつつある。
設けた構造をもつ新しい構造の複合積層セラミック部品
が開発されつつある。
【０００６】その一例として、図７に示されるようにコ
ンデンサあるいは共振器形成用の高誘電率層２，３を配
線パターン形成用の低誘電率層１，４で挟み込み、表層
電極５、シールド電極６，８、共振器電極７、入出力電
極９，１０用の導体層を含み外部電極として２２，２３
のような端面電極構成をとったものがあげられる。な
お、１７は表層電極５上に搭載された電子部品である。
ンデンサあるいは共振器形成用の高誘電率層２，３を配
線パターン形成用の低誘電率層１，４で挟み込み、表層
電極５、シールド電極６，８、共振器電極７、入出力電
極９，１０用の導体層を含み外部電極として２２，２３
のような端面電極構成をとったものがあげられる。な
お、１７は表層電極５上に搭載された電子部品である。
【０００７】
【発明が解決しようとする課題】しかしながら、異種積
層体を一体焼結することによって得られた図７のような
複合積層セラミック部品をプリント基板に実装し、熱衝
撃（１２５℃〜−４０℃）による信頼性試験を行うと高
誘電率層縁端面の端子電極に多数のクラックが発生する
ため、外部電極が導通不良となり信号が得られなくなる
という問題があった。
層体を一体焼結することによって得られた図７のような
複合積層セラミック部品をプリント基板に実装し、熱衝
撃（１２５℃〜−４０℃）による信頼性試験を行うと高
誘電率層縁端面の端子電極に多数のクラックが発生する
ため、外部電極が導通不良となり信号が得られなくなる
という問題があった。
【０００８】また、図７のような構成の異種積層体は低
誘電率層と高誘電率層の焼成時の収縮や材料の熱膨張率
が異なるため、これらの材料を積層して一体焼結する
と、図１０のように低誘電率層材料のめくれ上がりや剥
離が生じやすく、これを抑えるためには材料の熱的特性
（収縮率、膨張率）をできるだけ一致させる必要があっ
た。
誘電率層と高誘電率層の焼成時の収縮や材料の熱膨張率
が異なるため、これらの材料を積層して一体焼結する
と、図１０のように低誘電率層材料のめくれ上がりや剥
離が生じやすく、これを抑えるためには材料の熱的特性
（収縮率、膨張率）をできるだけ一致させる必要があっ
た。
【０００９】しかし、熱的特性を完全一致させることは
困難であるため、ほぼ近い熱的特性値の材料を使いこな
す必要がある。特に、熱的特性の完全一致がなされてい
ない材料同士を積層すると、異種材料の界面に導体層を
形成した場合は一部分でめくれが生じやすく、しかもめ
くれが生じなかったにしても低誘電率層１上にうねりが
発生するという問題があった。
困難であるため、ほぼ近い熱的特性値の材料を使いこな
す必要がある。特に、熱的特性の完全一致がなされてい
ない材料同士を積層すると、異種材料の界面に導体層を
形成した場合は一部分でめくれが生じやすく、しかもめ
くれが生じなかったにしても低誘電率層１上にうねりが
発生するという問題があった。
【００１０】本発明では高誘電率層の端面に発生するク
ラックを抑制し、電気的特性の信頼性を確保し、しか
も、異種材料を積層した場合の外観上の不良を少なくし
た複合積層セラミック部品を提供することを目的とする
ものである。
ラックを抑制し、電気的特性の信頼性を確保し、しか
も、異種材料を積層した場合の外観上の不良を少なくし
た複合積層セラミック部品を提供することを目的とする
ものである。
【００１１】
【課題を解決するための手段】上記課題、特に外部電極
部に発生するクラック発生を解決するため、本発明は高
誘電率層と低誘電率層の少なくとも２層以上を積層し、
この積層面には導体層を有する複合積層セラミック積層
体であって、前記積層体最上層には部品を搭載するため
の導体配線と回路を、最下層には外部電極を配置し、か
つ前記積層体内部には前記最上層の導体配線、結合回路
と最下層の外部電極とを電気的に接続させたビアホール
導体と、前記積層体縁端面には最下層の外部電極と電気
的に接続され、かつ最下層の外部電極から最上層の導体
配線と回路へ届かないように形成されたスルーホール導
体とを配置した複合積層セラミック部品とするものであ
る。
部に発生するクラック発生を解決するため、本発明は高
誘電率層と低誘電率層の少なくとも２層以上を積層し、
この積層面には導体層を有する複合積層セラミック積層
体であって、前記積層体最上層には部品を搭載するため
の導体配線と回路を、最下層には外部電極を配置し、か
つ前記積層体内部には前記最上層の導体配線、結合回路
と最下層の外部電極とを電気的に接続させたビアホール
導体と、前記積層体縁端面には最下層の外部電極と電気
的に接続され、かつ最下層の外部電極から最上層の導体
配線と回路へ届かないように形成されたスルーホール導
体とを配置した複合積層セラミック部品とするものであ
る。
【００１２】外観上の不良を解決するため本発明は、複
合積層セラミック部品の内層導体を前記低誘電率層と高
誘電率層の積層界面より２０μｍ以上離すことにより、
低誘電率層の表面うねり及び剥離を防止するものであ
る。
合積層セラミック部品の内層導体を前記低誘電率層と高
誘電率層の積層界面より２０μｍ以上離すことにより、
低誘電率層の表面うねり及び剥離を防止するものであ
る。
【００１３】また、さらには高誘電率層をＢｉ2Ｏ3−Ｃ
ａＯ−Ｎｂ2Ｏ5系誘電体セラミック、低誘電率層をＳｉ
Ｏ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフォルステライト粉
末からなるガラスセラミックとし、かつ高誘電率層と低
誘電率層との界面には高誘電率層のＢｉ2Ｏ3−ＣａＯ−
Ｎｂ2Ｏ5系誘電体セラミックと低誘電率層のＳｉＯ2−
ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を設けた複合積層セ
ラミック部品とするものである。
ａＯ−Ｎｂ2Ｏ5系誘電体セラミック、低誘電率層をＳｉ
Ｏ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフォルステライト粉
末からなるガラスセラミックとし、かつ高誘電率層と低
誘電率層との界面には高誘電率層のＢｉ2Ｏ3−ＣａＯ−
Ｎｂ2Ｏ5系誘電体セラミックと低誘電率層のＳｉＯ2−
ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を設けた複合積層セ
ラミック部品とするものである。
【００１４】この構成により、プリント基板実装後の熱
衝撃によるクラック発生を防止し、また、焼成による異
種材料の積層界面における低誘電率層表面のうねりや剥
離を抑えた複合積層セラミック部品を得ることができ
る。
衝撃によるクラック発生を防止し、また、焼成による異
種材料の積層界面における低誘電率層表面のうねりや剥
離を抑えた複合積層セラミック部品を得ることができ
る。
【００１５】
【発明の実施の形態】本発明請求項１記載の発明は、高
誘電率層と低誘電率層の少なくとも２層以上を積層し、
この積層面には導体層を有する複合積層セラミック積層
体であって、前記積層体最上層には部品を搭載するため
の導体配線と回路を、最下層には外部電極を配置し、か
つ前記積層体内部には前記最上層の導体配線、結合回路
と最下層の外部電極とを電気的に接続させたビアホール
導体と、前記積層体縁端面には最下層の外部電極と電気
的に接続され、かつ最下層の外部電極から最上層の導体
配線と回路へ届かないように形成されたスルーホール導
体とを配置したものであり、この構成によりプリント基
板に実装したときの熱衝撃によるクラックの発生を防止
し、かつ信号の導通経路を２重にすることにより、仮に
クラックが発生しても信頼性を確保するという作用を有
する。
誘電率層と低誘電率層の少なくとも２層以上を積層し、
この積層面には導体層を有する複合積層セラミック積層
体であって、前記積層体最上層には部品を搭載するため
の導体配線と回路を、最下層には外部電極を配置し、か
つ前記積層体内部には前記最上層の導体配線、結合回路
と最下層の外部電極とを電気的に接続させたビアホール
導体と、前記積層体縁端面には最下層の外部電極と電気
的に接続され、かつ最下層の外部電極から最上層の導体
配線と回路へ届かないように形成されたスルーホール導
体とを配置したものであり、この構成によりプリント基
板に実装したときの熱衝撃によるクラックの発生を防止
し、かつ信号の導通経路を２重にすることにより、仮に
クラックが発生しても信頼性を確保するという作用を有
する。
【００１６】請求項２記載の発明は、高誘電率層内には
少なくともバンドパスフィルタを形成するための共振
器、入出力、２層のシールド導体を配置し、かつ最上層
には部品を搭載するためのランド電極と結合回路を形成
した低誘電率層と、最下層には外部電極を形成した低誘
電率層を配置したバンドパスフィルタ内蔵複合積層セラ
ミック部品であり、この構成によりプリント基板に実装
したときの熱衝撃によるクラックの発生を防止し、かつ
信号の導通経路を２重にすることにより、仮にクラック
が発生しても確実に信頼性を確保するという作用を有す
る複合積層セラミック部品の応用構成例である。
少なくともバンドパスフィルタを形成するための共振
器、入出力、２層のシールド導体を配置し、かつ最上層
には部品を搭載するためのランド電極と結合回路を形成
した低誘電率層と、最下層には外部電極を形成した低誘
電率層を配置したバンドパスフィルタ内蔵複合積層セラ
ミック部品であり、この構成によりプリント基板に実装
したときの熱衝撃によるクラックの発生を防止し、かつ
信号の導通経路を２重にすることにより、仮にクラック
が発生しても確実に信頼性を確保するという作用を有す
る複合積層セラミック部品の応用構成例である。
【００１７】請求項３の発明は高誘電率層内には少なく
ともバンドパスフィルタを形成するための共振器、入出
力、２層のシールド導体と、ローパスフィルタを形成す
るためのコンデンサ導体を配置し、かつ最上層には部品
を搭載するためのランド電極と結合回路を形成し、その
内部にはローパスフィルタを形成するためのインダク
タ、コンデンサ導体を形成した低誘電率層と、最下層に
は外部電極を形成した低誘電率層を配置したバンドパス
フィルタ・ローパスフィルタ内蔵複合積層セラミック部
品であり、この構成によりプリント基板に実装したとき
の熱衝撃によるクラックの発生を防止し、かつ信号の導
通経路を２重にすることにより、仮にクラックが発生し
ても確実に信頼性を確保するという作用を有する複合積
層セラミック部品の応用構成例である。
ともバンドパスフィルタを形成するための共振器、入出
力、２層のシールド導体と、ローパスフィルタを形成す
るためのコンデンサ導体を配置し、かつ最上層には部品
を搭載するためのランド電極と結合回路を形成し、その
内部にはローパスフィルタを形成するためのインダク
タ、コンデンサ導体を形成した低誘電率層と、最下層に
は外部電極を形成した低誘電率層を配置したバンドパス
フィルタ・ローパスフィルタ内蔵複合積層セラミック部
品であり、この構成によりプリント基板に実装したとき
の熱衝撃によるクラックの発生を防止し、かつ信号の導
通経路を２重にすることにより、仮にクラックが発生し
ても確実に信頼性を確保するという作用を有する複合積
層セラミック部品の応用構成例である。
【００１８】請求項４記載の発明は前記縁端面のスルー
ホール導体は前記高誘電率層内の共振器、入出力、２層
の上下面側のシールド導体の少なくともいずれかと電気
的に接続され、かつ前記外部電極を形成した低誘電率層
の外部電極と電気的に接続されたバンドパスフィルタ内
蔵複合積層セラミック部品及びバンドパスフィルタ・ロ
ーパスフィルタ内蔵複合積層セラミック部品であり、こ
の構成により、信号の確保をさらに確実に信頼性高く得
ることができるという作用を有する。
ホール導体は前記高誘電率層内の共振器、入出力、２層
の上下面側のシールド導体の少なくともいずれかと電気
的に接続され、かつ前記外部電極を形成した低誘電率層
の外部電極と電気的に接続されたバンドパスフィルタ内
蔵複合積層セラミック部品及びバンドパスフィルタ・ロ
ーパスフィルタ内蔵複合積層セラミック部品であり、こ
の構成により、信号の確保をさらに確実に信頼性高く得
ることができるという作用を有する。
【００１９】請求項５記載の発明は、複合積層セラミッ
ク部品の内層導体を低誘電率層と高誘電率層の積層界面
より２０μｍ以上離すことにより、低誘電率層の表面う
ねり及び剥離を防止するという作用を有する。
ク部品の内層導体を低誘電率層と高誘電率層の積層界面
より２０μｍ以上離すことにより、低誘電率層の表面う
ねり及び剥離を防止するという作用を有する。
【００２０】請求項６記載の発明は高誘電体内に配接し
た２層のシールド層を前記高誘電体層の上面及び下面よ
り内側に２０μｍ以上離すことにより、低誘電率層の表
面うねり及び層間剥離を防止する作用を有する複合積層
セラミック部品の応用構成例である。
た２層のシールド層を前記高誘電体層の上面及び下面よ
り内側に２０μｍ以上離すことにより、低誘電率層の表
面うねり及び層間剥離を防止する作用を有する複合積層
セラミック部品の応用構成例である。
【００２１】請求項７記載の発明は高誘電率層がＢｉ2
Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックであり、低
誘電率層がＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフオ
ルステライト粉末からなり、かつ高誘電率層と低誘電率
層との界面には前記高誘電率層のＢｉ2Ｏ3−ＣａＯ−Ｎ
ｂ2Ｏ5系誘電体セラミックと前記低誘電率層のＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を設けた構成にす
ることにより、高誘電率層と低誘電率層との熱的特性
（収縮率、熱膨張率）の差を吸収し、確実に低誘電率層
の表面うねりや層間剥離を抑えるという作用を有する。
Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックであり、低
誘電率層がＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフオ
ルステライト粉末からなり、かつ高誘電率層と低誘電率
層との界面には前記高誘電率層のＢｉ2Ｏ3−ＣａＯ−Ｎ
ｂ2Ｏ5系誘電体セラミックと前記低誘電率層のＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を設けた構成にす
ることにより、高誘電率層と低誘電率層との熱的特性
（収縮率、熱膨張率）の差を吸収し、確実に低誘電率層
の表面うねりや層間剥離を抑えるという作用を有する。
【００２２】請求項８記載の発明は高誘電率層がＢｉ2
Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックであり、低
誘電率層がＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフォ
ルステライト粉末からなり、かつ高誘電率層と低誘電率
層との界面には前記高誘電率層のＢｉ2Ｏ3−ＣａＯ−Ｎ
ｂ2Ｏ5系誘電体セラミックと前記低誘電率層のＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層と、前記混合層と
高誘電率層の界面及び前記混合層と低誘電率層の界面か
らそれぞれ高誘電率層側と低誘電率層側２０μｍ以上離
れたところへシールド層を設けた構成にすることによ
り、高誘電率層と低誘電率層との熱的特製（収縮率、熱
膨張率）の差を吸収し、さらに確実に低誘電率層の表面
うねりや層間剥離を抑えるという作用を有する。
Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックであり、低
誘電率層がＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスとフォ
ルステライト粉末からなり、かつ高誘電率層と低誘電率
層との界面には前記高誘電率層のＢｉ2Ｏ3−ＣａＯ−Ｎ
ｂ2Ｏ5系誘電体セラミックと前記低誘電率層のＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層と、前記混合層と
高誘電率層の界面及び前記混合層と低誘電率層の界面か
らそれぞれ高誘電率層側と低誘電率層側２０μｍ以上離
れたところへシールド層を設けた構成にすることによ
り、高誘電率層と低誘電率層との熱的特製（収縮率、熱
膨張率）の差を吸収し、さらに確実に低誘電率層の表面
うねりや層間剥離を抑えるという作用を有する。
【００２３】請求項９記載の発明は混合層の混合割合の
重量比（Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミッ
ク）／（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）を０．
５以下にすることにより、高誘電率層と低誘電率層間の
接着性を強固にし、高誘電率層と低誘電率層との熱的特
性（収縮率、熱膨張率）の差を吸収し、より一層確実に
低誘電率層の表面うねりや層間剥離を抑えるという作用
を有する。
重量比（Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミッ
ク）／（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）を０．
５以下にすることにより、高誘電率層と低誘電率層間の
接着性を強固にし、高誘電率層と低誘電率層との熱的特
性（収縮率、熱膨張率）の差を吸収し、より一層確実に
低誘電率層の表面うねりや層間剥離を抑えるという作用
を有する。
【００２４】以下、本発明の一実施の形態について図面
を用いて説明する。図１は本発明の一実施の形態におけ
る複合積層セラミック部品を示す断面図であり、図１に
おいてはバンドパスフィルタ内蔵の複合積層セラミック
部品を一例として示した。
を用いて説明する。図１は本発明の一実施の形態におけ
る複合積層セラミック部品を示す断面図であり、図１に
おいてはバンドパスフィルタ内蔵の複合積層セラミック
部品を一例として示した。
【００２５】図１において、ガラスを主成分とする低誘
電率層４上には、シールド電極８が形成されると共にＢ
ｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックスからな
る高誘電率層３が設けられている。この高誘電率層３上
にはバンドパスフィルタとしての共振記電極７と薄膜の
Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックスから
なる高誘電率層２を介してバンドパスフィルタへの信号
入出力層である入出力電極９，１０が形成されている。
この上に同じくＢｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セ
ラミックスからなる高誘電率層２が設けられ、この高誘
電率層２の上面にはシールド電極６が形成されている。
電率層４上には、シールド電極８が形成されると共にＢ
ｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックスからな
る高誘電率層３が設けられている。この高誘電率層３上
にはバンドパスフィルタとしての共振記電極７と薄膜の
Ｂｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミックスから
なる高誘電率層２を介してバンドパスフィルタへの信号
入出力層である入出力電極９，１０が形成されている。
この上に同じくＢｉ2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セ
ラミックスからなる高誘電率層２が設けられ、この高誘
電率層２の上面にはシールド電極６が形成されている。
【００２６】シールド電極６を設けた高誘電率層２上に
はガラスを主成分とする低誘電率層１が設けられ、この
低誘電率層１の上面にはランド電極及びインダクタンス
を構成する表層電極５が形成されている。この表層電極
５の一部には低誘電率層１，４と高誘電率層２，３を貫
通し、低誘電率層４の裏面部に設けられた裏面電極１
３，１４に達するようにビアホール導体１１，１２が設
けられ、入出力電極９，１０にそれぞれ接続されてい
る。複合積層セラミック部品の縁端面部には、入出力電
極９，１０と裏面電極１３，１４導体面と電気的に接続
しているスルーホール導体１５，１６が形成されてい
る。
はガラスを主成分とする低誘電率層１が設けられ、この
低誘電率層１の上面にはランド電極及びインダクタンス
を構成する表層電極５が形成されている。この表層電極
５の一部には低誘電率層１，４と高誘電率層２，３を貫
通し、低誘電率層４の裏面部に設けられた裏面電極１
３，１４に達するようにビアホール導体１１，１２が設
けられ、入出力電極９，１０にそれぞれ接続されてい
る。複合積層セラミック部品の縁端面部には、入出力電
極９，１０と裏面電極１３，１４導体面と電気的に接続
しているスルーホール導体１５，１６が形成されてい
る。
【００２７】このスルーホール導体１５，１６の役割
は、プリント基板に本実施の形態の複合積層セラミック
部品をはんだを介して実装したとき、はんだフィレット
がこのスルーホール導体１５，１６に確実に被覆されて
いるか外観確認するためのものである。また、もう一つ
の役割として、信号の経路を２経路設けることにより、
信頼性を確実にすることである。
は、プリント基板に本実施の形態の複合積層セラミック
部品をはんだを介して実装したとき、はんだフィレット
がこのスルーホール導体１５，１６に確実に被覆されて
いるか外観確認するためのものである。また、もう一つ
の役割として、信号の経路を２経路設けることにより、
信頼性を確実にすることである。
【００２８】これらの構成のものはグリーンシートを用
いて構成したものを一括焼成して形成されている。
いて構成したものを一括焼成して形成されている。
【００２９】ここではバンドパスフィルタ内蔵の複合積
層セラミック部品を例としたが、図３のように低誘電率
層１内にインダクタ１８−Ｌ及びコンデンサ１９−Ｃ
１、高誘電率層２，３内にコンデンサ１９−Ｃ２〜１９
−Ｃ５を形成することによりバンドパスフィルタとロー
パスフィルタを内蔵した複合積層セラミック部品を構成
することができ、低誘電率層と高誘電率層を交互に構成
することも可能である。
層セラミック部品を例としたが、図３のように低誘電率
層１内にインダクタ１８−Ｌ及びコンデンサ１９−Ｃ
１、高誘電率層２，３内にコンデンサ１９−Ｃ２〜１９
−Ｃ５を形成することによりバンドパスフィルタとロー
パスフィルタを内蔵した複合積層セラミック部品を構成
することができ、低誘電率層と高誘電率層を交互に構成
することも可能である。
【００３０】
【実施例】次に本発明の特徴とする高誘電率層と低誘電
率層の材料について、具体的な実施例を説明する。
率層の材料について、具体的な実施例を説明する。
【００３１】（実施例１）高誘電率層２，３及び低誘電
率層１，４のグリーンシートをそれぞれ下記のように作
製した。高誘電率層２，３の作製に当たっては、特開平
５−２２５８２６号公報記載の誘電率５８のＢｉ2Ｏ3−
ＣａＯ−Ｎｂ2Ｏ5（以下ＢＣＮと略記）系誘電体粉末５
００ｇをメチルエチルケトン２００ｇ中にジブチルフタ
レート１０ｇ、ポリビニルブチラール樹脂２５ｇを溶か
した溶液中に加え、ボールミルで２４時間混合した。得
られたスラリーからドクターブレード法により厚さ５０
μｍのＢＣＮ誘電体グリーンシートを作製した。
率層１，４のグリーンシートをそれぞれ下記のように作
製した。高誘電率層２，３の作製に当たっては、特開平
５−２２５８２６号公報記載の誘電率５８のＢｉ2Ｏ3−
ＣａＯ−Ｎｂ2Ｏ5（以下ＢＣＮと略記）系誘電体粉末５
００ｇをメチルエチルケトン２００ｇ中にジブチルフタ
レート１０ｇ、ポリビニルブチラール樹脂２５ｇを溶か
した溶液中に加え、ボールミルで２４時間混合した。得
られたスラリーからドクターブレード法により厚さ５０
μｍのＢＣＮ誘電体グリーンシートを作製した。
【００３２】ここでＢＣＮ系誘電体材料を用いたのは、
その焼成開始温度が後で述べる低誘電率層材料の焼成時
の収縮開始温度に比較的近いためである。一方、例えば
チタン酸バリウムを高誘電率材料として用いた場合は、
その焼成温度を１２００℃以上で行う必要があるが、こ
の温度は低誘電率層材料の焼成時の収縮開始温度よりも
高すぎるため、複合積層して焼成した後、得られる基板
は変形やクラックが生じやすいと同時に、内層及び表層
電極として用いられる導電率の高いＡｇやＣｕが溶融し
てしまうからである。
その焼成開始温度が後で述べる低誘電率層材料の焼成時
の収縮開始温度に比較的近いためである。一方、例えば
チタン酸バリウムを高誘電率材料として用いた場合は、
その焼成温度を１２００℃以上で行う必要があるが、こ
の温度は低誘電率層材料の焼成時の収縮開始温度よりも
高すぎるため、複合積層して焼成した後、得られる基板
は変形やクラックが生じやすいと同時に、内層及び表層
電極として用いられる導電率の高いＡｇやＣｕが溶融し
てしまうからである。
【００３３】低誘電率層１，４のグリーンシートは以下
のように作製した。低誘電率層１，４に用いられるガラ
スはＳｉＯ2，Ｈ3ＢＯ3，Ａｌ（ＯＨ）3，ＣａＣＯ3，
ＢａＣＯ3，ＳｒＣＯ3，Ｌａ2Ｏ3等の原料を白金または
白金ロジウム坩堝中で溶融し、冷却後粉砕してガラス粉
末を作製した。得られたガラス粉末５００ｇをメチルエ
チルケトン３００ｇ中にジブチルフタレート２５ｇ、ポ
リビニルブチラール樹脂５０ｇを溶かした溶液中に加
え、ボールミルで２４時間混合粉砕した。得られたスラ
リーから周知のドクターブレード法により厚さ５０μｍ
のグリーンシートを作製した。
のように作製した。低誘電率層１，４に用いられるガラ
スはＳｉＯ2，Ｈ3ＢＯ3，Ａｌ（ＯＨ）3，ＣａＣＯ3，
ＢａＣＯ3，ＳｒＣＯ3，Ｌａ2Ｏ3等の原料を白金または
白金ロジウム坩堝中で溶融し、冷却後粉砕してガラス粉
末を作製した。得られたガラス粉末５００ｇをメチルエ
チルケトン３００ｇ中にジブチルフタレート２５ｇ、ポ
リビニルブチラール樹脂５０ｇを溶かした溶液中に加
え、ボールミルで２４時間混合粉砕した。得られたスラ
リーから周知のドクターブレード法により厚さ５０μｍ
のグリーンシートを作製した。
【００３４】前述の方法で作製した高誘電率層シートを
積層し、６０℃で熱圧着することにより６００μｍ厚の
高誘電率層２，３と共振器電極７と入出力電極９，１０
に介在させる５０μｍ厚の高誘電率層２を作製した。同
様に低誘電率層シートを積層し、６０℃で熱圧着するこ
とにより低誘電率層１，４（各２００μｍ厚）を作製し
た。これらの１〜４層中に導体層間の導通を得るため、
ビアホール１１，１２を形成し、銀ペーストを充填し
た。また、入出力電極９，１０から裏面電極１３，１４
へ達するスルーホール導体１５，１６を形成するため、
高誘電率層２の一部、高誘電率層３及び低誘電率層４に
スルーホール穴を形成した。その後、１〜４層上に銀ペ
ーストをスクリーン印刷法により所定の導体パターンに
印刷し、それぞれ表層電極５、シールド電極６，８、共
振器電極７、入出力電極９，１０用の導体層とスルーホ
ール導体１５，１６を形成した。次いで各１〜４層を順
次位置決めして積層し、８０℃で熱圧着した後、４００
℃〜４５０℃で脱バインダーし、その後９００℃〜９５
０℃の温度で焼成し、複合積層セラミック部品を形成し
た。
積層し、６０℃で熱圧着することにより６００μｍ厚の
高誘電率層２，３と共振器電極７と入出力電極９，１０
に介在させる５０μｍ厚の高誘電率層２を作製した。同
様に低誘電率層シートを積層し、６０℃で熱圧着するこ
とにより低誘電率層１，４（各２００μｍ厚）を作製し
た。これらの１〜４層中に導体層間の導通を得るため、
ビアホール１１，１２を形成し、銀ペーストを充填し
た。また、入出力電極９，１０から裏面電極１３，１４
へ達するスルーホール導体１５，１６を形成するため、
高誘電率層２の一部、高誘電率層３及び低誘電率層４に
スルーホール穴を形成した。その後、１〜４層上に銀ペ
ーストをスクリーン印刷法により所定の導体パターンに
印刷し、それぞれ表層電極５、シールド電極６，８、共
振器電極７、入出力電極９，１０用の導体層とスルーホ
ール導体１５，１６を形成した。次いで各１〜４層を順
次位置決めして積層し、８０℃で熱圧着した後、４００
℃〜４５０℃で脱バインダーし、その後９００℃〜９５
０℃の温度で焼成し、複合積層セラミック部品を形成し
た。
【００３５】次に、複合積層セラミック部品の裏面部に
プリント基板と接続するための裏面電極１３，１４を得
るため、スクリーン印刷法で銀ペーストを印刷・焼成し
て裏面電極１３，１４を形成した。ついでバレルメッキ
によりニッケル、はんだメッキ層を形成し、図１の複合
積層セラミック部品とした。このときの焼成後のスルー
ホールの穴径はφ３、スルーホールの長さ（入出力から
裏面電極までの距離）は焼成後で６７５μｍであった。
ちなみに複合積層セラミック部品の焼成後の厚みは１３
００μｍであった。
プリント基板と接続するための裏面電極１３，１４を得
るため、スクリーン印刷法で銀ペーストを印刷・焼成し
て裏面電極１３，１４を形成した。ついでバレルメッキ
によりニッケル、はんだメッキ層を形成し、図１の複合
積層セラミック部品とした。このときの焼成後のスルー
ホールの穴径はφ３、スルーホールの長さ（入出力から
裏面電極までの距離）は焼成後で６７５μｍであった。
ちなみに複合積層セラミック部品の焼成後の厚みは１３
００μｍであった。
【００３６】本実施例においてはその一例としてスルー
ホール導体１５，１６が、入出力電極９，１０と裏面電
極１３，１４と接続されている場合について述べたが、
スルーホールは複合セラミック部品の縁端面部にいくら
でも形成することが可能であり、図示されていない箇所
でスルーホール導体は共振器電極７、シールド電極８、
裏面電極１３，１４と接続されている。
ホール導体１５，１６が、入出力電極９，１０と裏面電
極１３，１４と接続されている場合について述べたが、
スルーホールは複合セラミック部品の縁端面部にいくら
でも形成することが可能であり、図示されていない箇所
でスルーホール導体は共振器電極７、シールド電極８、
裏面電極１３，１４と接続されている。
【００３７】また同様に、ビアホールについても図示さ
れていない箇所で表層電極５、シールド電極６，８、共
振器電極７、裏面電極１３，１４と接続されている。
れていない箇所で表層電極５、シールド電極６，８、共
振器電極７、裏面電極１３，１４と接続されている。
【００３８】なお、本実施例においては、内層電極（共
振器電極、シールド電極、出力電極）とスルーホール導
体とが複合積層セラミック部品の縁端面で接続されてい
る場合について述べたが、この構成の応用例として内層
電極とスルーホール導体とが縁端面で接続されていない
構成も本発明の範疇に入ることはいうまでもない。
振器電極、シールド電極、出力電極）とスルーホール導
体とが複合積層セラミック部品の縁端面で接続されてい
る場合について述べたが、この構成の応用例として内層
電極とスルーホール導体とが縁端面で接続されていない
構成も本発明の範疇に入ることはいうまでもない。
【００３９】（実施例２）実施例１と同様な方法で複合
積層セラミック部品を形成した。このときスルーホール
導体１５，１６は図２に示すようにシールド電極６から
裏面電極１３，１４に達するように形成した。焼成後の
スルーホールの穴径はφ３、長さは１１５０μｍであっ
た。複合積層セラミック部品の厚みは実施例１と同様１
３００μｍである。
積層セラミック部品を形成した。このときスルーホール
導体１５，１６は図２に示すようにシールド電極６から
裏面電極１３，１４に達するように形成した。焼成後の
スルーホールの穴径はφ３、長さは１１５０μｍであっ
た。複合積層セラミック部品の厚みは実施例１と同様１
３００μｍである。
【００４０】（比較例１）実施例１と同様な方法で作製
した高誘電率層２，３および低誘電率層１，４ブロック
上に表層電極５、シールド電極６，８、共振器電極７、
入出力電極９，１０用の導体層をスクリーン印刷法で形
成し、各ブロックを積層・熱圧着した後、４００℃〜４
５０℃で脱バインダーし、その後９００℃〜９５０℃の
温度で焼成し、図７のような複合積層セラミック部品を
形成した。
した高誘電率層２，３および低誘電率層１，４ブロック
上に表層電極５、シールド電極６，８、共振器電極７、
入出力電極９，１０用の導体層をスクリーン印刷法で形
成し、各ブロックを積層・熱圧着した後、４００℃〜４
５０℃で脱バインダーし、その後９００℃〜９５０℃の
温度で焼成し、図７のような複合積層セラミック部品を
形成した。
【００４１】次に、複合積層セラミック部品の縁端面部
にプリント基板と接続するための端子電極を得るため、
スクリーン印刷法で銀ペーストを印刷・焼成して、端面
電極２２，２３を形成した。ついでパレルメッキにより
ニッケル、はんだメッキ層を形成し、図７の複合積層セ
ラミック部品とした。このときの端面電極の幅は焼成後
で８００μｍであった。
にプリント基板と接続するための端子電極を得るため、
スクリーン印刷法で銀ペーストを印刷・焼成して、端面
電極２２，２３を形成した。ついでパレルメッキにより
ニッケル、はんだメッキ層を形成し、図７の複合積層セ
ラミック部品とした。このときの端面電極の幅は焼成後
で８００μｍであった。
【００４２】（比較例２）実施例１と同様な方法で図８
のような複合積層セラミック部品を形成した。このとき
スルーホール導体１５，１６は表層電極５から裏面電極
１３，１４に達するように形成した。焼成後のスルーホ
ールの穴径はφ３、長さは１３００μｍであった。複合
積層セラミック部品の厚みは実施例１と同様１３００μ
ｍである。
のような複合積層セラミック部品を形成した。このとき
スルーホール導体１５，１６は表層電極５から裏面電極
１３，１４に達するように形成した。焼成後のスルーホ
ールの穴径はφ３、長さは１３００μｍであった。複合
積層セラミック部品の厚みは実施例１と同様１３００μ
ｍである。
【００４３】以上の実施例１、実施例２、比較例１およ
び比較例２の複合積層セラミック部品をプリント基板に
はんだ層を介して実装し、熱衝撃試験片とした。これら
の試験片を熱衝撃試験器（−４０℃〜１２５℃、各温度
３０分間保持）に入れ、何サイクルで試験片にクラック
が発生するか評価を行った（３００サイクルまで確
認）。その結果を（表１）に示す。
び比較例２の複合積層セラミック部品をプリント基板に
はんだ層を介して実装し、熱衝撃試験片とした。これら
の試験片を熱衝撃試験器（−４０℃〜１２５℃、各温度
３０分間保持）に入れ、何サイクルで試験片にクラック
が発生するか評価を行った（３００サイクルまで確
認）。その結果を（表１）に示す。
【００４４】
【表１】
【００４５】以上（表１）に示されたように、本実施例
の構成はいずれも熱衝撃によるクラック発生を２００サ
イクル以上に抑えることができた。一般的に積層セラミ
ック部品の熱衝撃信頼性試験において、品質保証サイク
ル数は２００サイクル以上あれば問題なしと考えられる
ので、本実施例の構成によれば熱衝撃の信頼性を大幅に
向上できる。好ましくは、（スルーホール長さ）／（複
合積層セラミック部品厚み）が０．８９以下がよい。
の構成はいずれも熱衝撃によるクラック発生を２００サ
イクル以上に抑えることができた。一般的に積層セラミ
ック部品の熱衝撃信頼性試験において、品質保証サイク
ル数は２００サイクル以上あれば問題なしと考えられる
ので、本実施例の構成によれば熱衝撃の信頼性を大幅に
向上できる。好ましくは、（スルーホール長さ）／（複
合積層セラミック部品厚み）が０．８９以下がよい。
【００４６】（実施例３）実施例１と同様な方法で図４
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６および低誘電率層４とシールド電
極８の間には高誘電率層２Ａ，３Ａと全く同一組成のＢ
ＣＮ系誘電体セラミック２Ｂ，３Ｂ（焼成後厚み：２０
μｍ）が介在している。このときの複合積層セラミック
部品の焼成後厚みは１３４０μｍである。焼成後のスル
ーホール系はφ３、長さは６９５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６および低誘電率層４とシールド電
極８の間には高誘電率層２Ａ，３Ａと全く同一組成のＢ
ＣＮ系誘電体セラミック２Ｂ，３Ｂ（焼成後厚み：２０
μｍ）が介在している。このときの複合積層セラミック
部品の焼成後厚みは１３４０μｍである。焼成後のスル
ーホール系はφ３、長さは６９５μｍである。
【００４７】（実施例４）実施例１と同様な方法で図４
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間には高誘電率層２Ａ，３Ａと全く同一組成のＢＣ
Ｎ系誘電体セラミック２Ｂ，３Ｂ（焼成後厚み：４０μ
ｍ）が介在している。このときの複合積層セラミック部
品の焼成後厚みは１３８０μｍである。焼成後のスルー
ホール系はφ３、長さは７１５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間には高誘電率層２Ａ，３Ａと全く同一組成のＢＣ
Ｎ系誘電体セラミック２Ｂ，３Ｂ（焼成後厚み：４０μ
ｍ）が介在している。このときの複合積層セラミック部
品の焼成後厚みは１３８０μｍである。焼成後のスルー
ホール系はφ３、長さは７１５μｍである。
【００４８】（実施例５）実施例１と同様な方法で図５
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対して、
ＳｉＯ 2−ＢａＯ−Ｌａ2Ｏ3系ガラス３重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．０３であ
る。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対して、
ＳｉＯ 2−ＢａＯ−Ｌａ2Ｏ3系ガラス３重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．０３であ
る。
【００４９】また、複合積層セラミック部品の焼成後厚
みは１３４０μｍである。焼成後のスルーホール系はφ
３、長さは６９５μｍである。
みは１３４０μｍである。焼成後のスルーホール系はφ
３、長さは６９５μｍである。
【００５０】（実施例６）実施例１と同様な方法で図５
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス５重量部である。こ
の時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．０５であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス５重量部である。こ
の時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．０５であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
【００５１】（実施例７）実施例１と同様な方法で図５
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス２０重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．２であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス２０重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．２であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
【００５２】（実施例８）実施例１と同様な方法で図５
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス５０重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．５であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。この混合層のＢＣＮ系誘電体セラミッ
クとＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合
は、ＢＣＮ系誘電体セラミック１００重量部に対してＳ
ｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス５０重量部である。
この時の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラ
ス）／（ＢＣＮ系誘電体セラミック）比は０．５であ
る。また、複合積層セラミック部品の焼成後厚みは１３
４０μｍである。焼成後のスルーホール系はφ３、長さ
は６９５μｍである。
【００５３】（実施例９）実施例１と同様な方法で図６
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
と高誘電率層２，３と全く同一成分のＢＣＮ系誘電体セ
ラミック層２Ｂ，３Ｂ（（焼成後厚み：２０μｍ）が介
在している。混合層のＢＣＮ系誘電体セラミックとＳｉ
Ｏ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合は、ＢＣＮ
系誘電体セラミック１００重量部に対してＳｉＯ2−Ｂ
ａＯ−Ｌａ2Ｏ3系ガラス２０重量部である。この時の混
合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）／（Ｂ
ＣＮ系誘電体セラミック）比は０．２である。また、複
合積層セラミック部品の焼成後厚みは１３８０μｍであ
る。焼成後のスルーホール系はφ３、長さは７１５μｍ
である。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
と高誘電率層２，３と全く同一成分のＢＣＮ系誘電体セ
ラミック層２Ｂ，３Ｂ（（焼成後厚み：２０μｍ）が介
在している。混合層のＢＣＮ系誘電体セラミックとＳｉ
Ｏ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合は、ＢＣＮ
系誘電体セラミック１００重量部に対してＳｉＯ2−Ｂ
ａＯ−Ｌａ2Ｏ3系ガラス２０重量部である。この時の混
合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）／（Ｂ
ＣＮ系誘電体セラミック）比は０．２である。また、複
合積層セラミック部品の焼成後厚みは１３８０μｍであ
る。焼成後のスルーホール系はφ３、長さは７１５μｍ
である。
【００５４】（比較例３）実施例１と同様な方法で図５
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。混合層のＢＣＮ系誘電体セラミックと
ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合は、Ｂ
ＣＮ系誘電体セラミック１００重量部に対してＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラス６０重量部である。この時
の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）／
（ＢＣＮ系誘電体セラミック）比は０．６である。ま
た、複合積層セラミック部品の焼成後厚みは１３４０μ
ｍである。焼成後のスルーホール系はφ３、長さは６９
５μｍである。
のような複合積層セラミック部品を形成した。低誘電率
層１とシールド電極６及び低誘電率層４とシールド電極
８の間にはＢＣＮ系誘電体セラミックと低誘電率層１，
４に用いられるガラス成分ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3
系ガラスの混合層２０，２１（焼成後厚み：２０μｍ）
が介在している。混合層のＢＣＮ系誘電体セラミックと
ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合割合は、Ｂ
ＣＮ系誘電体セラミック１００重量部に対してＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラス６０重量部である。この時
の混合層の（ＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラス）／
（ＢＣＮ系誘電体セラミック）比は０．６である。ま
た、複合積層セラミック部品の焼成後厚みは１３４０μ
ｍである。焼成後のスルーホール系はφ３、長さは６９
５μｍである。
【００５５】以上実施例３，４，５，９，７，８，比較
例１，３の複合積層セラミック部品の表層電極層５を形
成する低誘電率層１の表面うねりを表面粗さ計で測定し
た。また、複合積層セラミック部品の外観を調べ、共振
器のＱを測定した。特に外観は複合積層セラミック部品
の縁端面の凹み長さＤをデジタルマイクロスコープによ
り測定し、Ｑはネットワークアナライザで測定した。凹
み部分の測定箇所は図９に示す通りである。
例１，３の複合積層セラミック部品の表層電極層５を形
成する低誘電率層１の表面うねりを表面粗さ計で測定し
た。また、複合積層セラミック部品の外観を調べ、共振
器のＱを測定した。特に外観は複合積層セラミック部品
の縁端面の凹み長さＤをデジタルマイクロスコープによ
り測定し、Ｑはネットワークアナライザで測定した。凹
み部分の測定箇所は図９に示す通りである。
【００５６】以上の結果を（表２）に示す。
【００５７】
【表２】
【００５８】実施例３，４のようにシールド電極６，８
を低誘電率層と高誘電体層の積層界面より高誘電率層側
に２０μｍ以上離すことにより、従来例である比較例１
より表面のうねりを半分以下の値に抑えることができ、
しかもその効果は離せば離すほど大きくなることがわか
った。
を低誘電率層と高誘電体層の積層界面より高誘電率層側
に２０μｍ以上離すことにより、従来例である比較例１
より表面のうねりを半分以下の値に抑えることができ、
しかもその効果は離せば離すほど大きくなることがわか
った。
【００５９】しかしながら、複合積層セラミック部品の
縁端面の凹みは、従来例（比較例１）と同じ値であっ
た。以上のことより実施例３，４の構成は、表面うねり
を低く抑える効果はあるが、凹みの改善にはつながらな
いことが分かった。
縁端面の凹みは、従来例（比較例１）と同じ値であっ
た。以上のことより実施例３，４の構成は、表面うねり
を低く抑える効果はあるが、凹みの改善にはつながらな
いことが分かった。
【００６０】実施例５から実施例８は、低誘電率層１，
４とシールド電極６，８間にＢＣＮ系誘電体セラミック
とＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を介在
させたものである。いずれの場合も表面うねりは実施例
３と同程度の値であり、比較例１よりは大幅に向上して
いる。縁端面の凹みについては、混合層介在の効果は大
きく、特に実施例７の配合組成が最も小さい値を示して
いる。
４とシールド電極６，８間にＢＣＮ系誘電体セラミック
とＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系ガラスの混合層を介在
させたものである。いずれの場合も表面うねりは実施例
３と同程度の値であり、比較例１よりは大幅に向上して
いる。縁端面の凹みについては、混合層介在の効果は大
きく、特に実施例７の配合組成が最も小さい値を示して
いる。
【００６１】しかしながら、比較例３のように混合層の
ガラス成分が多くなってくると、表面うねり、凹みとも
大きくなってくる。また、ガスラ成分が多くなってくる
と、誘電体材料中へのガラス成分の拡散が激しくなり、
材料のＱ値、誘電率とも低下してくるので、比較例３の
使用は困難である。
ガラス成分が多くなってくると、表面うねり、凹みとも
大きくなってくる。また、ガスラ成分が多くなってくる
と、誘電体材料中へのガラス成分の拡散が激しくなり、
材料のＱ値、誘電率とも低下してくるので、比較例３の
使用は困難である。
【００６２】以上の結果より、複合積層セラミック基板
の表面のうねり、剥離、縁端面の凹みを抑える最適な混
合範囲としては０．０３〜０．５が好ましい。また、こ
こでは具体例として挙げなかったが、ＢＣＮ系誘電体セ
ラミックとガラスの混合比０．０３〜０の範囲でも表面
のうねり、剥離は抑えられる。故に縁端面部の凹みを考
慮に入れなければ、０〜０．５の範囲で使用可能であ
る。
の表面のうねり、剥離、縁端面の凹みを抑える最適な混
合範囲としては０．０３〜０．５が好ましい。また、こ
こでは具体例として挙げなかったが、ＢＣＮ系誘電体セ
ラミックとガラスの混合比０．０３〜０の範囲でも表面
のうねり、剥離は抑えられる。故に縁端面部の凹みを考
慮に入れなければ、０〜０．５の範囲で使用可能であ
る。
【００６３】実施例９は図６のように、低誘電率層とシ
ールド電極間にＢＣＮ系誘電体セラミック（焼成後厚
み：２０μｍ）と実施例６の配合組成の混合層（焼成厚
み：２０μｍ）を介在させたものである。この構成が最
も表面うねりが小さく、凹みも最も小さい値を示してい
た。
ールド電極間にＢＣＮ系誘電体セラミック（焼成後厚
み：２０μｍ）と実施例６の配合組成の混合層（焼成厚
み：２０μｍ）を介在させたものである。この構成が最
も表面うねりが小さく、凹みも最も小さい値を示してい
た。
【００６４】
【発明の効果】以上の結果から、本発明によれば、熱衝
撃試験によるクラックの発生を抑止し、さらには信号の
経路を２重に設けた構造により、より信頼性は向上す
る。また、シールド電極形成位置及び混合層の介在によ
り、外観上の変形の少ない複合積層セラミック部品の形
成が可能となる。
撃試験によるクラックの発生を抑止し、さらには信号の
経路を２重に設けた構造により、より信頼性は向上す
る。また、シールド電極形成位置及び混合層の介在によ
り、外観上の変形の少ない複合積層セラミック部品の形
成が可能となる。
【図１】本発明の一実施の形態を示すバンドパスフィル
タ内蔵複合積層セラミック部品の断面図
タ内蔵複合積層セラミック部品の断面図
【図２】本発明の一実施の形態を示すバンドパスフィル
タ内蔵複合積層セラミック部品の断面図
タ内蔵複合積層セラミック部品の断面図
【図３】本発明の一実施の形態を示すバンドパスフィル
タ内蔵複合積層セラミック部品の断面図
タ内蔵複合積層セラミック部品の断面図
【図４】本発明の一実施の形態を示すバンドパスフィル
タ・ローパスフィルタ内蔵複合積層セラミック部品の断
面図
タ・ローパスフィルタ内蔵複合積層セラミック部品の断
面図
【図５】本発明の一実施の形態を示すバンドパスフィル
タ内蔵複合積層セラミック部品の断面図
タ内蔵複合積層セラミック部品の断面図
【図６】本発明の一実施の形態を示すバンドパスフィル
タ内蔵複合積層セラミック部品の断面図
タ内蔵複合積層セラミック部品の断面図
【図７】従来例の形態を示すバンドパスフィルタ内蔵複
合積層セラミック部品の断面図
合積層セラミック部品の断面図
【図８】比較例２に示すバンドパスフィルタ内蔵複合積
層セラミック部品の断面図
層セラミック部品の断面図
【図９】複合積層セラミック部品縁端面部の凹みの状態
を示す断面図
を示す断面図
【図１０】従来の複合積層セラミック部品のめくれ（剥
離）の状態を示す断面図
離）の状態を示す断面図
１，４ 低誘電率層 ２，２Ａ，２Ｂ，３，３Ａ，３Ｂ 高誘電率層 ５ 表層電極 ６，８ シールド電極 ７ 共振器電極 ９，１０ 入出力電極 １１，１２ ビアホール導体 １３，１４ 裏面電極 １５，１６ スルーホール導体 １７ 電子部品 １８−Ｌ 内層インダクタ １９−Ｃ１，１９−Ｃ２，１９−Ｃ３，１９−Ｃ４，１
９−Ｃ５ 内層コンデンサ ２０，２１ 混合層 ２２，２３ 端面電極 Ｄ 凹み長さ
９−Ｃ５ 内層コンデンサ ２０，２１ 混合層 ２２，２３ 端面電極 Ｄ 凹み長さ
フロントページの続き (72)発明者 斉藤 隆一 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 木村 涼 大阪府門真市大字門真1006番地 松下電器 産業株式会社内
Claims (9)
- 【請求項１】 高誘電率層と低誘電率層の少なくとも２
層以上を積層し、この積層面には導体層を有する複合積
層セラミック積層体であって、前記積層体最上層には部
品を搭載するための導体配線と回路を、最下層には外部
電極を配置し、かつ前記積層体内部には前記最上層の導
体配線、結合回路と最下層の外部電極とを電気的に接続
させたビアホール導体と、前記積層体縁端面には最下層
の外部電極と電気的に接続され、かつ最下層の外部電極
から最上層の導体配線と回路へ届かないように形成され
たスルーホール導体とを配置したことを特徴とする複合
積層セラミック部品。 - 【請求項２】 高誘電率層内には少なくともバンドパス
フィルタを形成するための共振器、入出力、２層のシー
ルド導体を配置し、かつ前記最上層には部品を搭載する
ためのランド電極と結合回路を形成した低誘電率層と、
最下層には外部電極を形成した低誘電率層を配置したこ
とを特徴とする請求項１記載の複合積層セラミック部
品。 - 【請求項３】 高誘電率層内には少なくともバンドパス
フィルタを形成するための共振器、入出力、２層のシー
ルド導体と、ローパスフィルタを形成するためのコンデ
ンサ導体を配置し、かつ最上層には部品を搭載するため
のランド電極と結合回路を形成し、その内部にはローパ
スフィルタを形成するためのインダクタ、コンデンサ導
体を形成した低誘電率層と、最下層には外部電極を形成
した低誘電率層を配置したことを特徴とする請求項１記
載の複合積層セラミック部品。 - 【請求項４】 縁端面のスルーホール導体は高誘電率層
内の共振器、入出力、２層の上下面側のシールド導体の
少なくともいずれかと電気的に接続され、かつ外部電極
を形成した低誘電率層の外部電極と電気的に接続された
ことを特徴とする請求項１から３のいずれか１つに記載
の複合積層セラミック部品。 - 【請求項５】 複合積層セラミック部品の内層導体を低
誘電率層と高誘電率層の積層界面より２０μｍ以上離す
ことにより、低誘電率層の表面うねり及び剥離を防止し
たことを特徴とする請求項１記載の複合積層セラミック
部品。 - 【請求項６】 高誘電体内に配接した２層のシールド層
を前記高誘電体層の上面及び下面より内側に２０μｍ以
上離すことにより、低誘電率層の表面うねり及び剥離を
防止したことを特徴とする請求項２または請求項３記載
の複合積層セラミック部品。 - 【請求項７】 高誘電率層がＢｉ2Ｏ3−ＣａＯ−Ｎｂ2
Ｏ5系誘電体セラミックであり、低誘電率層がＳｉＯ2−
ＢａＯ−Ｌａ2Ｏ3系ガラスとフォルステライト粉末から
なり、かつ高誘電率層と低誘電率層との界面には前記高
誘電率層のＢｉ 2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミ
ックと前記低誘電率層のＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系
ガラスの混合層を設けたことを特徴とする請求項１記載
の複合積層セラミック部品。 - 【請求項８】 高誘電率層がＢｉ2Ｏ3−ＣａＯ−Ｎｂ2
Ｏ5系誘電体セラミックであり、低誘電率層がＳｉＯ2−
ＢａＯ−Ｌａ2Ｏ3系ガラスとフォルステライト粉末から
なり、かつ高誘電率層と低誘電率層との界面には前記高
誘電率層のＢｉ 2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミ
ックと前記低誘電率層のＳｉＯ2−ＢａＯ−Ｌａ2Ｏ3系
の混合層と、前記混合層と高誘電率層の界面及び前記混
合層と低誘電率層の界面からそれぞれ高誘電率層側と低
誘電率層側へ２０μｍ以上離れたところへシールド層を
設けたことを特徴とする請求項１から４のいずれか１つ
に記載の複合積層セラミック部品。 - 【請求項９】 前項混合層の混合割合の重量比が、Ｂｉ
2Ｏ3−ＣａＯ−Ｎｂ2Ｏ5系誘電体セラミック／ＳｉＯ2
−ＢａＯ−Ｌａ2Ｏ3系ガラス比が０．５以下であること
を特徴とする請求項１から８のいずれか１つに記載の複
合積層セラミック部品。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878997A JPH10303068A (ja) | 1997-04-25 | 1997-04-25 | 複合積層セラミック部品 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10878997A JPH10303068A (ja) | 1997-04-25 | 1997-04-25 | 複合積層セラミック部品 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10303068A true JPH10303068A (ja) | 1998-11-13 |
Family
ID=14493530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10878997A Pending JPH10303068A (ja) | 1997-04-25 | 1997-04-25 | 複合積層セラミック部品 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10303068A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1195783A2 (en) * | 2000-10-06 | 2002-04-10 | TDK Corporation | Multilayer electronic device |
| US7193862B2 (en) | 2002-05-22 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Ceramic laminated device, communication equipment and method of manufacturing ceramic laminated device |
| JP2009252930A (ja) * | 2008-04-04 | 2009-10-29 | Panasonic Corp | 静電気対策部品およびこの静電気対策部品を備えた発光ダイオードモジュール |
| US7663455B2 (en) | 2006-05-10 | 2010-02-16 | Tdk Corporation | Band-pass filter element and high frequency module |
| JP2011205123A (ja) * | 2005-03-29 | 2011-10-13 | Kyocera Corp | コイル内蔵基板および電子装置 |
| JP2013030656A (ja) * | 2011-07-29 | 2013-02-07 | Toko Inc | 積層型電子部品 |
| JP2015228438A (ja) * | 2014-06-02 | 2015-12-17 | Tdk株式会社 | 積層コイル部品 |
| CN114455960A (zh) * | 2022-01-20 | 2022-05-10 | 烟台大学 | 一种金属/陶瓷吸波复合材料及其制备方法 |
-
1997
- 1997-04-25 JP JP10878997A patent/JPH10303068A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1195783A2 (en) * | 2000-10-06 | 2002-04-10 | TDK Corporation | Multilayer electronic device |
| EP1195783A3 (en) * | 2000-10-06 | 2006-06-07 | TDK Corporation | Multilayer electronic device |
| US7193862B2 (en) | 2002-05-22 | 2007-03-20 | Matsushita Electric Industrial Co., Ltd. | Ceramic laminated device, communication equipment and method of manufacturing ceramic laminated device |
| JP2011205123A (ja) * | 2005-03-29 | 2011-10-13 | Kyocera Corp | コイル内蔵基板および電子装置 |
| US7663455B2 (en) | 2006-05-10 | 2010-02-16 | Tdk Corporation | Band-pass filter element and high frequency module |
| JP2009252930A (ja) * | 2008-04-04 | 2009-10-29 | Panasonic Corp | 静電気対策部品およびこの静電気対策部品を備えた発光ダイオードモジュール |
| JP2013030656A (ja) * | 2011-07-29 | 2013-02-07 | Toko Inc | 積層型電子部品 |
| JP2015228438A (ja) * | 2014-06-02 | 2015-12-17 | Tdk株式会社 | 積層コイル部品 |
| CN114455960A (zh) * | 2022-01-20 | 2022-05-10 | 烟台大学 | 一种金属/陶瓷吸波复合材料及其制备方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6036798A (en) | Process for producing electronic part with laminated substrates | |
| US6426551B1 (en) | Composite monolithic electronic component | |
| US8124883B2 (en) | Ceramic multilayer substrate and method for manufacturing the same | |
| KR0174635B1 (ko) | 세라믹 다층 기판과 이것의 제조방법 | |
| US20080223606A1 (en) | Ceramic Substrate and Method for Manufacturing the Same | |
| KR100344923B1 (ko) | 하이브리드 적층체 및 이의 제조방법 | |
| WO1993008672A1 (en) | Manufacture of multilayer ceramic part, and multilayer ceramic part | |
| JP3225851B2 (ja) | 複合積層セラミック部品 | |
| US6207905B1 (en) | Glass-ceramic composition, circuit substrate using the same and manufacture method thereof | |
| KR101751058B1 (ko) | 적층 세라믹 캐패시터 및 그 제조 방법 | |
| JPH10303068A (ja) | 複合積層セラミック部品 | |
| JP2007194617A (ja) | 配線基板内蔵用コンデンサ及び配線基板 | |
| JPH10135073A (ja) | 複合セラミック電子部品およびその製造方法 | |
| JP4122612B2 (ja) | 低温焼成セラミック回路基板 | |
| JP2970652B1 (ja) | 積層セラミック部品およびその製造方法 | |
| JP4028810B2 (ja) | 多層配線基板の製造方法 | |
| JPH0346978B2 (ja) | ||
| JP4693284B2 (ja) | 多層配線基板およびその製造方法 | |
| JP2555638B2 (ja) | 多層セラミック基板の製造方法 | |
| JPH11209178A (ja) | 複合積層セラミック部品およびその製造方法 | |
| JPH0795630B2 (ja) | 複合積層セラミック部品 | |
| JPH05235550A (ja) | 低誘電率ガラスセラミック多層配線基板およびその製造方法 | |
| JP2003026472A (ja) | 積層セラミック電子部品の製造方法、積層セラミック電子部品および積層セラミック電子部品製造用の生の複合積層体 | |
| JPH10158032A (ja) | ガラスセラミック焼結体およびそれを用いた多層配線基板 | |
| JPH08172274A (ja) | セラミック多層基板 |