KR100570160B1

KR100570160B1 - 전기광학장치용 디지털 드라이버 회로 및 이것을 갖춘 전기광학장치

Info

Publication number: KR100570160B1
Application number: KR1019990010003A
Authority: KR
Inventors: 마츠에다요지로; 마이클제이.퀸
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 1998-03-24
Filing date: 1999-03-24
Publication date: 2006-04-12
Also published as: CN1239276A; JPH11272242A; TW511060B; JP3644240B2; KR19990078199A; CN1159692C; US6384806B1

Abstract

TFT 액티브 매트릭스 구동방식의 액정장치등을 구동하는 디지털 드라이버 회로에 있어서, 저소비 전력화를 도모하면서 구동 능력을 높인다.

디지털 화상신호가 입력되고, 아날로그의 구동신호를 생성하는 디지털 드라이버 회로는, 디지털 화상신호의 하위 비트의 값에 따라 시간 경과에 의해 계단형으로 전압이 각각 변화하는 복수 계열의 기준 멀티 램프파중 1 계열을 선택하는 계열선택수단과, 상위 비트의 값에 따라 선택된 적어도 1 계열의 기준 멀티 램프파에서의 계단형으로 변화하는 전압을 시간축상에서 선택하는 시간선택수단을 갖춘다.

전기광학장치, 디지털 드라이버 회로, 램프파, TFT 어레이 기판

Description

전기광학장치용 디지털 드라이버 회로 및 이것을 갖춘 전기광학장치{Digital driver circuit for electro-optical device and electro-optical device having the digital driver circuit}

도 1은 본 발명의 실시예 1의 디지털 드라이버 회로의 구성을 나타내는 블록도.

도 2는 실시예 1의 디지털 드라이버 회로의 회로도.

도 3은 실시예 1의 디지털 드라이버 회로로 사용되는 복수 계열의 기준 멀티 램프파의 파형도(波形圖).

도 4는 실시예 1의 디지털 드라이버 회로에서의 각종 신호의 타이밍 차트.

도 5a,b는 비교예에서의 1 계열의 멀티 램프파의 기본적인 파형도(도 5(A)) 및 γ 보정을 행하기 위한 비교예에서의 1 계열의 멀티 램프파의 파형도(도 5(B)).

도 6은 본 발명의 실시예 2의 디지털 드라이버 회로의 구성을 나타내는 블록도.

도 7은 실시예 2의 디지털 드라이버 회로의 회로도.

도 8은 실시예 2의 디지털 드라이버 회로로 사용되는 복수 계열의 기준 멀티 램프파의 파형도(도 8(A)) 및 참조용 멀티 램프파의 파형도(도 8(B)).

도 9는 실시예 2의 디지털 드라이버 회로에서의 각종 신호의 타이밍 차트.

도 10은 본 발명의 실시예 3의 디지털 드라이버 회로의 회로도.

도 11은 실시예 3의 디지털 드라이버 회로에서의 각종 신호의 타이밍 차트.

도 12는 본 발명의 실시예 4의 디지털 드라이버 회로의 회로도.

도 13은 실시예 4의 디지털 드라이버 회로에서의 각종 신호의 타이밍 차트.

도 14는 각 실시예에서 기준 멀티 램프파를 생성하는 멀티 램프파 생성회로의 블록도.

도 15는 본 발명에 의한 액정장치의 하나의 실시예의 블록도.

도 16은 본 발명에 의한 액정장치의 다른 실시예의 블록도.

도 17은 본 발명에 의한 액정장치의 또 다른 실시예의 블록도.

도 18은 본 발명에 의한 전자기기의 실시예의 개략 구성을 나타내는 블록도.

도 19는 전자기기의 일례로서의 액정 프로젝터를 나타내는 단면도.

도 20은 전자기기의 다른 예로서의 퍼스널 컴퓨터를 나타내는 정면도.

도 21은 전자기기의 일례로서의 페이저를 나타내는 분해 사시도.

도 22는 전자기기의 일례로서의 TCP를 사용한 액정장치를 나타내는 사시도.

* 도면의 주요 부분에 대한 부호의 설명 *

10: 시프트 레지스터 회로 11: 래치 회로 A

12: 래치 회로 B 16: 디코더 회로

18: PWM 회로 19: 레벨 시프터 회로

21: 제 1 스위칭 회로 22: 제 2 스위칭 회로

25: SC-DAC 회로 41: 신호선

42: 주사선 50: 멀티 램프파 생성회로

100: TFT 어레이 기판 101: 신호선 구동회로

102: 주사선 구동회로 200: 디지털 드라이버 회로

본 발명은 TFT 액티브 매트릭스 구동방식의 액정장치등의 전기광학장치를 구동하기 위해 마땅히 사용되는 디지털 드라이버 회로 및 그 디지털 드라이버 회로를 갖춘 전기광학장치, 및 그 전기광학장치를 갖춘 전자기기의 기술분야에 속하며, 특히 디지털 화상신호를 입력신호로 하고, 멀티 램프파를 사용하여 아날로그의 구동신호를 생성하는 디지털 드라이버 회로의 기술분야에 속한다.

(종래의 기술)

종래에는 디지털 화상신호를 입력신호로 하고 액정 패널등의 표시 패널을 계조(階調) 표시 가능하게 구동하는 디지털 드라이버 회로의 일례로서, 용량이 상이한 복수의 콘덴서에 축적된 전하를 디지털 화상신호에 따라 스위칭 소자에 의해 선택적으로 차지 셰어 또는 차지 펌프하여 복수 종류의 전압을 생성하는 SC-DAC(Switched Capacitor-Digital to Analog Converter : 스위치 제어 콘덴서형 DA 컨버터) 회로를 갖춘 형식의 것이 있다. 이 형식에서는, SC-DAC 회로가 복수종류 의 전압을 각 계조에 대응하는 구동신호로서 표시 패널의 신호선에 출력하고, 이것에 의해 계조표시를 실현할 수 있다. 이와 같이 SC-DAC 회로를 갖춘 형식의 디지털 드라이버 회로는, 주로 표시 패널에 대하여 외장되는 디지털 드라이버 회로로 사용되고 있다.

또, 표시 패널을 계조표시 가능하게 구동하는 디지털 드라이버 회로의 다른 예로서는, 일본국 특허공개 평 9-54309호 공보에 개시된 직렬 분압 저항 회로를 갖춘 형식의 것이 있다. 이 형식에서는 직렬 분압 저항 회로가, 디지털 화상신호에 따라 복수의 기준전압을 분압하여 복수 종류의 전압을 생성하고, 각 계조에 대응하는 구동신호로서 표시 패널의 신호선에 출력하고, 이것에 의해 계조표시를 실현할 수 있다.

또, 표시 패널을 계조표시 가능하게 구동하는 디지털 드라이버 회로의 다른 예로서는, 일본국 특허공개 평 9-244588호 공보에 개시된 PWM(펄스폭 변조)회로를 갖추고 있고 램프파(톱니형 파) 전압을 이용하는 형식의 것이 있다. 이 형식에서는 디지털 화상신호를 PWM 회로에 의해 펄스폭 변조하고, 각 디지털 화상신호에 대응하는 펄스폭을 가지는 펄스신호를 생성한다. 그리고 이 펄스폭에 따라 램프파를 시간축상에서 선택함으로써 복수 종류의 전압을 생성하고, 각 계조에 대응하는 구동신호로서 표시 패널의 신호선에 출력하고, 이것에 의해 계조표시를 실현할 수 있다.

이런 종류의 디지털 드라이버 회로에는 회로구성의 간소화나 저소비 전력화라는 일반적 요청이 강하며, 동시에 표시 패널의 대형화에 대처하기 위해 고구동 능력화라는 요청도 강하다. 또, 특히 액정 패널등의 표시 패널과 같이 표시 패널에서의 구동신호 전압에 대한 비선형 계조 특성에 따라 필요해지는 γ 보정을 가능한한 간단한 회로구성 및 제어에 의해 양호한 정밀도로 행할 필요성도 있다.

그러나, 상기한 종래의 SC-DAC 회로를 갖춘 형식의 디지털 드라이버 회로에 의하면, 구동 능력을 높이기 위해서는 대용량의 콘덴서가 필요해지기 때문에, 예를들면 대각 5'' 정도의 사이즈의 액정 패널을 구동하는 것이 실용상 한계다. 즉, 이 사이즈보다도 큰 액정 패널등의 표시 패널을 구동하는 것은 이 형식의 디지털 드라이버 회로에서는 곤란하다. 특히, 디지털 드라이버 회로를 내장하는 표시 패널의 경우, 큰 콘덴서를 기판상에 형성할 필요가 있는 이 형식은 회로 면적이나 화소 피치의 관점에서 부적절하다.

또, 상기한 종래의 직렬 분압 저항 회로를 갖춘 형식의 디지털 드라이버 회로에 의하면, 구동 능력을 높이기 위해서는 전류증가에 따르는 각 저항기에서의 소비 전력이 필연적으로 커져 저소비 전력화라는 일반적 요청에 따르는 것은 근본적으로 곤란하다. 동시에, 구동 능력을 높이기 위해서는 각 저항기를 스위칭 제어하기 위한 박막 트랜지스터등의 스위칭 소자의 사이즈를 크게 할 필요성이 생겨 회로 전체의 면적이 증가한다. 특히, 디지털 드라이버 회로를 내장하는 표시 패널의 경우, 다수의 저항기와 함께 이와 같은 대형 박막 트랜지스터등을 기판상에 형성할 필요가 있는 이 형식은, 회로 면적이나 피치의 관점에서 부적절하다.

또한, 상기한 종래의 PWM 회로를 갖춘 형식의 디지털 드라이버 회로에 의하면, 계조표시를 정확히 실현하기 위해서는 시간에 대한 램프파의 전압 제어를 상당히 높은 정밀도로 행할 필요가 있다. 따라서, 램프파를 공급하기 위한 앰프에는, 펄스신호에 따른 정확한 타이밍으로 신호선에 대하여 전압을 고속으로 포화시키는 것만큼의 높은 능력이 요구되고, 또 램프파의 파형 자체에 대해서도 높은 정밀도가 요구된다. 이 결과, 이 형식의 회로를 실현하는 것은 실천적인 의미에서 상당히 곤란하다. 또, 구동 능력을 높이기 위해서는 대전력의 램프파를 저출력 임피던스로 입력할 필요가 있기 때문에, 해당 디지털 드라이버 회로에서의 소비 전력은 상당히 커진다는 문제점이 있다. 특히, 디지털 화상신호에 대한 γ 보정이 필요한 경우에는 다시 이하의 문제가 있다. 즉, γ 보정 방식으로서, (ⅰ) 표시 패널의 특성에 따라 PWM 기본 클록의 듀티를 계조 레벨에 대하여 바꾸는 방식, (ⅱ) 시간축에 대한 램프파형을 표시 패널 특성에 따라 S자형으로 바꾸는 방식, (ⅲ) 미세하게 단계적으로 변화하는 전압에 의해 표시 패널의 특성에 따른 의사(擬似) S자형 램프파형을 생성하는 방식중 어느 것을 채용하는 경우에도, 상기의 γ 보정을 행하지 않는 경우와 비교하여 더 높은 정밀도로 전압을 제어할 필요성이 생긴다. 따라서, 이 형식의 디지털 드라이버 회로에 의해 복수의 신호선을 구동하기 위한 전압을 보증하는 것은 실천상 불가능에 가깝다. 이상으로부터 이 형식의 디지털 드라이버 회로는 실용화되어 있지 않다.

본 발명은 상기한 문제점을 감안하여 구성된 것이며, 소비 전력이 비교적 낮고 또한 구동 능력이 비교적 높은 디지털 드라이버 회로 및 그 디지털 드라이버 회 로를 갖춘 전기광학장치 및 그 전기광학장치를 갖춘 전자기기를 제공하는 것을 과제로 한다.

(과제를 해결하기 위한 수단)

청구항 1에 기재된 디지털 드라이버 회로는 상기 과제를 해결하기 위해 n(단, n은 2 이상의 자연수) 비트의 디지털 화상신호가 입력되고, 그 디지털 화상신호에 대응하는 아날로그의 구동신호를 생성하여 전기광학장치의 신호선에 출력하기 위한 디지털 드라이버 회로로서, 상기 n 비트중 y(단, y는 자연수) 비트의 값에 따라, 시간경과에 의해 계단형으로 전압이 각각 변화하는 복수 계열의 기준 멀티 램프파중 상기 구동신호의 생성용으로 1 계열을 선택하는 계열선택수단과, 상기 n 비트중 상기 y 비트보다도 상위에 위치하는 x(단, x는 자연수) 비트의 값에 따라, 적어도 상기 선택된 1 계열의 기준 멀티 램프파에서의 계단형으로 변화하는 전압을 시간축상에서 선택하는 시간선택수단을 갖추고 있으며, 상기 선택된 1 계열에서의 선택된 전압에 의거하여 상기 구동신호를 출력하는 것을 특징으로 한다.

청구항 1에 기재된 디지털 드라이버 회로에 의하면, 한쪽에서 계열선택수단에 의해, n 비트(예를들면, 6 비트, 8 비트, 16 비트 등) 중 y 비트(예를들면, 중위(中位) 또는 최하위의 3 비트, 4 비트 등)의 값에 따라, 복수 계열의 기준 멀티 램프파중 구동신호의 생성용으로 1 계열이 선택된다. 다른 쪽에서, 시간선택수단에 의해, n 비트중 y 비트보다도 상위에 위치하는 x 비트(예를들면, 최상위의 3 비트, 4 비트 등)의 값에 따라, 적어도 상기 선택된 1 계열의 기준 멀티 램프파에서의 계단형으로 변화하는 전압이, 시간축상에서 선택된다. 이 계열의 선택과 전압의 선택 은 동시에 행해져도 되며 어느 것이 먼저 행해져도 된다. 이와 같이 계열의 선택과 전압의 선택을 조합함으로써 각 디지털 화상신호의 값에 대응하는 전압(즉, 구동신호)을 생성하기 때문에 각 계열의 기준 멀티 램프파의 각각에서의 계단형의 전압변화는 1 단(段)마다 비교적 큰 변화가 되며, 또 1 단마다 비교적 긴 시간을 거친 변화가 된다. 따라서, 각 계열의 기준 멀티 램프파의 각각에 대해서 요구되는 시간에 대한 정밀도는 현저하게 낮아지고, 다시 기준 멀티 램프파를 공급하기 위한 앰프의 능력이 낮아도, 신호선을 구동신호의 전압으로 포화시키는데 충분한 시간적 여유를 확보할 수 있다. 즉, 각 램프파의 상승 부분의 전압을 사용하지 않고, 상승한 후에 도달하는 일정 전압(포화전압)을 사용하여 구동신호를 생성하면, 해당 각 램프파에 대한 급준한 상승 특성은 불필요해진다. 이상의 결과, 본 발명의 디지털 드라이버 회로에 의하면, 비교적 스루 레이트가 적은 회로를 사용하여, 소비 전력을 적게 하면서 구동 능력을 높일 수 있게 되며 온도 보상도 용이해진다. 또, 이와 같은 회로는 회로면적이 비교적 작고 또 비교적 단순한 회로로 구성할 수 있다. 따라서, 특히 대형 표시 패널 등의 전기광학장치를 구동하는 구동 능력이 높은 디지털 드라이버 회로로서, 혹은 전기광학장치에 내장 가능한 소형이고 또 저소비 능력의 디지털 드라이버 회로로서 본 발명은 적합하다.

청구항 2 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 에 기재된 디지털 드라이버 회로에 있어서, 상기 시간선택수단은, 상기 x 비트의 값에 따라 펄스폭이 다른 펄스신호를 생성하는 PWM 회로와, 그 펄스폭에 따라 상기 전압을 시간축상에서 선택하는 제 1 스위칭 회로를 갖추고 있으며, 상기 계열선택수단은, 상기 y 비트의 값을 디코드하는 디코더와, 그 디코드된 값에 따라 상기 1 계열을 선택하는 제 2 스위칭 회로를 갖춘 것을 특징으로 한다.

청구항 2 에 기재된 디지털 드라이버 회로에 의하면, 시간선택수단에서는 먼저 x 비트의 값에 따라 펄스폭이 다른 펄스신호가, PWM 회로에 의해 생성되고, 이어서 이 펄스폭에 따라 기준 멀티 램프파에서의 계단형으로 변화하는 전압이, 예를들면 박막 트랜지스터로 구성되는 제 1 스위칭 회로에 의해 시간축상에서 선택된다. 한편, 계열선택수단에서는 먼저 y 비트의 값이 디코더에 의해 디코드되고, 이어서 이 디코드된 값에 따라 1 계열의 기준 멀티 램프파가, 예를들면 박막 트랜지스터로 구성되는 제 2 스위칭 회로에 의해 선택된다. 따라서, 기준 멀티 램프파의 계열의 선택 및 전압의 선택을, PWM 회로, 디코더 및 스위칭 회로를 조합하여 사용함으로써 확실하고 또 고신뢰성으로 행할 수 있으며, 게다가 이와 같은 구성을 채용하면 소비 전력을 낮게 억제하면서 높은 구동 능력을 실현할 수 있다.

청구항 3 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 또는 2 에 기재된 디지털 드라이버 회로에 있어서, 상기 선택된 1 계열에서의 선택된 전압을 상기 구동신호로서 출력하는 것을 특징으로 한다.

청구항 3 에 기재된 디지털 드라이버 회로에 의하면, 선택된 계열의 기준 멀티 램프파에서의 선택된 전압이, 그대로 구동신호로서 출력된다. 따라서, 예를들면 디지털 화상신호의 비트수(n)가 6 비트정도로 적은 경우에는, 예를들면 상위 3 비트에 따라 시간축상에서 전압을 선택하는 동시에 하위 3 비트에 따라 기준 멀티 램프파의 계열을 선택하는 등, 해당 디지털 드라이버 회로는 회로구성 및 선택방식이 비교적 단순하게 해결되는 관점에서 특히 유효하다.

청구항 4 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 또는 2 에 기재된 디지털 드라이버 회로에 있어서, 상기 n 비트중 상기 y 비트보다도 하위에 위치하는 z (단, z는 자연수) 비트의 값에 따라, 상기 선택된 1 계열에서의 선택된 전압을 변화시키는 전압변화수단을 또 갖추고 있으며, 그 변화된 전압을 상기 구동신호로서 출력하는 것을 특징으로 한다.

청구항 4 에 기재된 디지털 드라이버 회로에 의하면, 선택된 계열의 기준 멀티 램프파에서의 선택된 전압이, y 비트보다도 하위에 위치하는 z 비트(예를들면, 최하위의 3 비트, 4 비트 등) 의 값에 따라, 전압변화수단에 의해 변화된다. 그리고, 이 변화된 전압이 구동신호로서 출력된다. 따라서, 예를들면 디지털 화상신호의 비트수(n)가 8 비트정도로 많은 경우에는, 상위 3 비트에 따라 시간축상에서 전압을 선택하는 동시에 중위 2 비트에 따라 기준 멀티 램프파의 계열을 선택하고, 다시 최하위 3 비트에 따라 선택된 전압을 미세하게 변화시키는 등, 해당 디지털 드라이버 회로는 저소비 전력이며 또 고구동 능력으로 다계조를 실현하는 관점에서 유효하다.

청구항 5에 기재된 디지털 드라이버 회로는, 상기한 청구항 4 에 기재된 디지털 드라이버 회로에 있어서, 상기 전압변화수단은, 상기 선택된 1 계열에서의 선택된 전압을, 상기 z 비트의 값에 따라 증감하는 SC-DAC 회로를 갖추고 있으며, 상기 계열선택수단은, 상기 SC-DAC 회로에 의해 증감을 행하기 위한 복수 계열의 참조용 멀티 램프파중 1 계열을 상기 y 비트의 값에 따라 다시 선택하고, 상기 시간 선택수단은, 상기 x 비트의 값에 따라, 적어도 상기 선택된 1 계열의 참조용 멀티 램프파에서의 계단형으로 변화하는 전압을 시간축상에서 다시 선택하는 것을 특징으로 한다.

청구항 5 에 기재된 디지털 드라이버 회로에 의하면, 계열선택수단에서는 SC-DAC 회로로 증감을 행하기 위한 복수 계열의 참조용 멀티 램프파중 1 계열이, y 비트의 값에 따라 다시 선택된다. 한편, 시간선택수단에서는 x 비트의 값에 따라 적어도 상기 선택된 1 계열의 참조용 멀티 램프파에서의 계단형으로 변화하는 전압이 시간축상에서 다시 선택된다. 이 계열의 선택과 전압의 선택은 동시에 행해져도 되며, 어느 것이 먼저 행해져도 된다. 그리고, 전압변화수단에서는 선택된 계열의 기준 멀티 램프파에서의 선택된 전압이, z 비트의 값에 따라 SC-DAC 회로에 의해 증감된다. 따라서, 예를들면 디지털 화상신호의 비트수(n)가 8 비트정도로 많은 경우에도, 최하위 3 비트에 따라 선택된 전압을 SC-DAC 회로를 이용하여 미세하게 변화시키는 등, 해당 디지털 드라이버 회로는 저소비 전력이며 또 고구동 능력으로 다계조를 실현하는 관점에서 유효하다. 특히, SC-DAC 회로를 사용하여 구동신호의 전압의 미세한 조정만을 행하는 본 발명은, 모든 계조를 SC-DAC 회로를 사용하여 실현하는 종래의 기술과 비교하여, 구동 능력의 한계를 현저하게 높일 수 있다. 따라서, 일반적으로 한정된 사이즈를 가지고 상당히 큰 콘덴서를 넣는, 스페이스가 부족한 표시 패널에 내장하는 디지털 드라이버 회로로서 본 발명은 적당하다.

청구항 6 에 기재된 디지털 드라이버 회로는, 상기한 청구항 5 에 기재된 디지털 드라이버 회로에 있어서, 상기 SC-DAC 회로는 상기 선택된 1 계열의 기준 멀 티 램프파에서의 선택된 전압과 상기 선택된 1 계열의 참조용 멀티 램프파에서의 선택된 전압에 의거하여 상기 z 비트의 값에 따라 복수의 콘덴서를 사용한 차지 셰어를 행하는 것을 특징으로 한다.

청구항 6 에 기재된 디지털 드라이버 회로에 의하면, 선택된 계열의 기준 멀티 램프파에서의 선택된 전압과, 선택된 계열의 참조용 멀티 램프파에서의 선택된 전압에 의거하여, z 비트의 값에 따라 복수의 콘덴서를 사용한 차지 셰어가 SC-DAC 회로에 의해 행해진다. 따라서, 기준 멀티 램프파의 전압과, 그 기준 멀티 램프파에 대응하는 참조용 멀티 램프파의 전압 사이에 있는 전압을 차지 셰어에 의해 출력할 수 있다.

청구항 7 에 기재된 디지털 드라이버 회로는, 상기한 청구항 6 에 기재된 디지털 드라이버 회로에 있어서, 상기 전압변화수단은 상기 z 비트의 값을 반전시켜 상기 SC-DAC 회로에 입력하는 반전수단을 또 갖추고 있으며, 상기 SC-DAC 회로는 상기 반전된 z 비트의 값에 따라 상기 차지 셰어에 의한 전압 감산을 행하는 것을 특징으로 한다.

청구항 7 에 기재된 디지털 드라이버 회로에 의하면, 전압변화수단에서는 먼저 반전수단으로 z 비트의 값이 반전되고, 이 반전된 z 비트의 값이 SC-DAC 회로에 입력된다. 그러면, SC-DAC 회로에서는 이 반전된 z 비트의 값에 따라 차지 셰어에 의한 전압 감산이 행해진다. 따라서, 기준 멀티 램프파의 전압과, 그 기준 멀티 램프파에 대응하는 동시에 동일 시간에 있어서 그 기준 멀티 램프파의 전압보다도 저전압의 참조용 멀티 램프파의 전압 사이에 있는 전압을 전압 감산에 의해 출력할 수 있다. 이와 같이, 참조용 멀티 램프파의 전압을 기준 멀티 램프파보다도 저전압으로 해두면, 해당 디지털 드라이버 회로내에서의 참조용 멀티 램프파의 취급이 용이해지는 동시에, 참조용 멀티 램프파를 생성하는 앰프의 능력이 낮게 해결되기 때문에 유리하다.

청구항 8 에 기재된 디지털 드라이버 회로는, 상기의 청구항 5에 기재된 디지털 드라이버 회로에 있어서, 상기 SC-DAC는 상기 선택된 1 계열의 기준 멀티 램프파에서의 선택된 전압과, 상기 선택된 1 계열의 참조용 멀티 램프파에서의 선택된 전압에 의거하여 상기 z 비트의 값에 따라 복수의 콘덴서를 사용한 차지 펌핑을 행하는 것을 특징으로 한다.

청구항 8 에 기재된 디지털 드라이버 회로에 의하면, 선택된 계열의 기준 멀티 램프파에서의 선택된 전압과, 선택된 계열의 참조용 멀티 램프파에서의 선택된 전압에 의거하여, z 비트의 값에 따라 복수의 콘덴서를 사용한 차지 펌프가 SC-DAC 회로에 의해 행해진다. 보다 구체적으로는, 예를들면 선택된 계열의 참조용 멀티 램프파의 전위와 중심 전위와의 차이분(差分)을, 선택된 콘덴서를 사용하여, 선택된 계열의 기준용 멀티 램프파의 전위에 가산한다. 따라서, 차지 펌핑에 의해, 적은 용량으로 큰 전압을 인가하는 것이 가능해진다. 이 때문에, 각 콘덴서를 소형화하여 회로 전체의 점유면적을 작게 할 수 있다.

청구항 9 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 내지 8 에 기재된 디지털 드라이버 회로에 있어서, 상기 복수 계열의 기준 멀티 램프파의 전압은 계단형으로 단조(單調)로 증가 또는 감소하는 1 기간내에서, 소정의 시간단위마 다 증가 또는 감소하고, 상기 복수 계열의 기준 멀티 램프파의 전압의 동일 시간단위에서의 대소관계는 상기 1 기간내의 모든 시간단위에 있어서 일정하며, 또한 상기 1 기간내에서, 하나의 시간단위에서의 복수 계열의 기준 멀티 램프파의 전압의 최고치는, 그 하나의 시간단위에 이어지는 다른 시간단위에서의 기준 멀티 램프파의 전압의 최저치보다도 작게 설정되어 있는 것을 특징으로 한다.

청구항 9 에 기재된 디지털 드라이버 회로에 의하면, 복수 계열의 기준 멀티 램프파에 있어서, 소정 간격으로 이산적(離散的)인 값을 취하는 전압이 어느 계열의 기준 멀티 램프파의 어느 시간 단위에 과부족 없이 나타나기 때문에, 기준 멀티 램프파의 계열을 선택하고 또 그 전압을 시간축상에서 선택함으로써, 효율적으로 이산적인 값을 취하는 전압을 얻을 수 있으며, 이 전압을 그대로 구동신호로서, 혹은 이 전압에 의거하여 다계조의 구동신호를 출력할 수 있다.

청구항 10 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 내지 9 에 기재된 디지털 드라이버 회로에 있어서, 상기 복수 계열의 기준 멀티 램프파를 생성하는 멀티 램프파 생성수단을 또 갖춘 것을 특징으로 한다.

청구항 10 에 기재된 디지털 드라이버 회로에 의하면, 복수 계열의 기준 멀티 램프파는, 해당 디지털 드라이버 회로에 갖추어진 멀티 램프파 생성수단에 의해 생성된다. 따라서, 특히 외부로부터 기준 멀티 램프파를 공급할 필요가 없기 때문에 편리하다. 또, 상기의 SC-DAC 회로를 갖춘 형식의 디지털 드라이버 회로의 경우에는 복수 계열의 참조용 멀티 램프파를 생성하는 참조용 멀티 램프파 생성수단을 다시 갖추어도 된다. 혹은, 디지털 드라이버 회로의 외부로부터 이와 같은 기준 멀 티 램프파나 참조용 멀티 램프파의 한쪽 또는 양쪽을 공급하도록 구성해도 된다.

청구항 11 에 기재된 디지털 드라이버 회로는, 상기한 청구항 10 에 기재된 디지털 드라이버 회로에 있어서, 상기 멀티 램프파 생성수단은 상기 복수 계열의 기준 멀티 램프파의 전압을 각각 조정함으로써, 상기 전기광학장치에 대한 상기 디지털 화상신호의 γ 보정을 행하는 것을 특징으로 한다.

청구항 11 에 기재된 디지털 드라이버 회로에 의하면, 멀티 램프파 생성수단으로 복수 계열의 기준 멀티 램프파의 전압이 각각 조정되고, 표시 패널등의 전기광학장치에 대한 디지털 화상신호의 γ 보정이 행해진다. 이때, 각 계열의 기준 멀티 램프파의 각각에서의 계단형 전압변화는, 1 단마다 크고 또 긴 시간을 거친 변화이기 때문에, 해당 γ 보정을 행하는 경우에도 기준 멀티 램프파의 시간에 대해 요구되는 정밀도는 낮게 해결된다. 이 때문에, 비교적 스루 레이트가 적은 멀티 램프파 생성수단을 사용하여, 소비 전력을 낮게 또 구동 능력을 높이면서 γ 보정을 고정밀도로 행하는 것이 가능해진다.

청구항 12 에 기재된 디지털 드라이버 회로는, 상기한 청구항 1 내지 9 중 어느 한 항에 기재된 디지털 드라이버 회로에 있어서, 상기 복수 계열의 기준 멀티 램프파의 전압을 각각 조정함으로써, 상기 전기광학장치에 대한 상기 디지털 화상신호의 γ 보정을 행하는 것을 특징으로 한다.

청구항 12 에 기재된 디지털 드라이버 회로에 의하면, 복수 계열의 기준 멀티 램프파의 전압이 각각 조정되고, 표시 패널등의 전기광학장치에 대한 디지털 화상신호의 γ 보정이 행해진다. 이때, 각 계열의 기준 멀티 램프파의 각각에서의 계 단형 전압변화는 1 단마다 크고 또 긴 시간을 거친 변화이기 때문에, 해당 γ 보정을 행하는 경우에도 기준 멀티 램프파의 시간에 대해서 요구되는 정밀도는 낮게 해결된다. 이 때문에, 비교적 스루 레이트가 적은 멀티 램프파 생성수단을 사용하여, 소비 전력을 낮고 또 구동능력을 높이면서 γ 보정을 고정밀도로 행하는 것이 가능해진다.

청구항 13 에 기재된 전기광학장치는 상기한 청구항 1 내지 12 중 어느 한 항에 기재된 디지털 드라이버 회로를 갖춘 것을 특징으로 한다.

청구항 13 에 기재된 전기광학장치에 의하면, 상기한 본 발명의 디지털 드라이버 회로를 갖추고 있기 때문에, 저소비 전력으로 대형 전기광학장치를 실현할 수 있다.

청구항 14 에 기재된 전기광학장치는, 상기한 청구항 13 에 기재된 전기광학장치에 있어서, 해당 전기광학장치는, 각 화소에서의 스위칭 소자로서 박막 트랜지스터를 갖춘 TFT 액티브 매트릭스 구동방식의 액정장치로 구성되어 있으며, 상기 계열선택수단 및 상기 시간선택수단은 각각 박막 트랜지스터를 포함하여 구성되어 있는 것을 특징으로 한다.

청구항 14 에 기재된 전기광학장치에 의하면, TFT 액티브 매트릭스 구동방식의 액정장치를 구동하는 디지털 드라이버 회로에서의 계열선택수단 및 시간선택수단도 각각 박막 트랜지스터를 포함하여 구성되어 있기 때문에, 장치 전체로서 박막 트랜지스터를 이용하여 각종 소자나 수단을 구성할 수 있다. 이 때문에 제조상 유리하다. 특히, 이와 같은 디지털 드라이버 회로는 TFT 매트릭스 기판상에 박막 트 랜지스터를 사용하여 회로면적이 비교적 작고 또 비교적 단순한 회로로 구성할 수 있으며, 대화면이면서 저소비 전력의 TFT 액티브 매트릭스 구동방식의 액정장치를 실현할 수 있다. 더욱이, 디지털 드라이버 회로에 있어서 기준 멀티 램프파의 전압을 조정하여 γ 보정을 행하는 구성을 취함으로써 고정밀도의 γ 보정을 행하면서 다계조의 고품위 표시동작을 행할 수 있다.

청구항 15 에 기재된 전자기기는 상기한 청구항 13 또는 14 에 기재된 전기광학장치를 갖춘 것을 특징으로 한다.

청구항 15 에 기재된 전자기기에 의하면 상기한 본 발명의 전기광학장치를 갖추고 있기 때문에 대형이고 또 저소비 전력이며, 게다가 다계조의 고품위 표시동작 등을 행할 수 있는 텔레비젼, 카 내비게이션 장치, 전자수첩, 휴대전화 등의 전자기기를 실현할 수 있다.

본 발명의 이와 같은 작용 및 다른 이득은 다음에 설명하는 실시예로부터 명확해질 것이다.

(실시예)

이하에 본 발명의 실시예를 도면에 의거하여 설명한다.

(실시예 1)

본 발명의 실시예 1인 디지털 드라이버 회로를 도 1 내지 도 5를 참조하여 설명한다. 도 1은 실시예 1의 디지털 드라이버 회로의 개념을 나타내는 블록도이 며, 도 2는 그보다 상세한 구성을 나타내는 회로도이다. 도 3은 실시예 1에서 이용되는 기준 멀티 램프파의 일례를 나타내는 파형도이며, 도 4는 실시예 1에서의 각종 신호의 타이밍 차트이다. 또, 도 5는 비교예에서의 기준 멀티 램프파를 나타내는 파형도이다.

이하에 설명하는 실시예 1은 6 비트의 디지털 화상신호가 입력되고, 이것에 대응하는 아날로그의 구동신호를 생성하고, 전기광학장치의 일례로서의 액정장치에서의 액정 패널부분의 신호선에 출력하기 위한 디지털 드라이버 회로이다. 특히, 실시예 1에서는 8 계열의 기준 멀티 램프파중 1 계열을 디지털 화상신호의 하위 3 비트에 따라 선택하는 동시에, 이 선택된 기준 멀티 램프파의 전압을 상위 3 비트에 따라 시간축상에서 선택하도록 구성되어 있다.

도 1에서, 실시예 1의 디지털 드라이버 회로는, 복수개의 디지털 드라이버 회로에 대응하는 단수(段數)를 가지는 시프트 레지스터 회로(10)의 대응단으로부터의 전송신호로 6 비트의 디지털 화상신호를 래치하는 래치 회로(A11)와, 래치 회로(A11)에 래치된 디지털 화상신호를 6 비트씩 래치 펄스신호(LP)의 타이밍으로 래치하는 래치 회로(B12)와, 래치 회로(B12)에 래치된 하위 3 비트를 디코드하는 디코더 회로(16)와, 래치 회로(B12)에 래치된 상위 3 비트에 의거하여 펄스폭 변조하는 PWM 회로(18)와, 디코더 회로(16)로부터의 디코더 출력신호 및 PWM 회로(18)로부터의 PWM 신호의 전압 레벨을 높이는 레벨 시프터 회로(19)와, 디코더 회로(16)로부터 레벨 시프터 회로(19)를 통해 입력되는 디코더 출력신호에 따라, 시간경과에 의해 계단형으로 전압이 각각 변화하는 8 계열의 기준 멀티 램프파(RAMP1∼RAMP8) 중 하나를 선택 출력하는 제 1 스위칭 회로(21)와, 제 1 스위칭 회로(21)로부터 선택 출력되는 기준 멀티 램프파의 계단형으로 변화하는 전압을, PWM 회로(18)로부터 레벨 시프터 회로(19)를 통해 입력되는 PWM 신호의 펄스폭에 따라 시간축상에서 선택하여 구동신호로서 액정 패널의 신호선에 출력하는 제 2 스위칭 회로(22)를 갖추어 구성되어 있다.

도 2에서, 디지털 드라이버 회로에는, 외부의 화상 신호원으로부터 6 비트의 디지털 화상신호(D0∼D5)(단, D0 이 하위 비트이고, D5 가 상위 비트라고 한다) 가 입력되어 있다. 해당 디지털 드라이버 회로에 외장 또는 내장된 클록 생성회로로부터 PWM 기본 클록(PCL2⁰, PCL2¹ 및 PCL2²)이 PWM 회로(18)에서의 펄스폭 변조용으로 입력되어 있다. 또, 8 계열의 기준 멀티 램프파(RAMP1∼RAMP8)가 해당 디지털 드라이버 회로에 외장 또는 내장된 멀티 램프파 생성회로로부터 입력되어 있다.

래치 회로(A11)는 각 비트의 디지털 화상신호(D0∼D5)에 대응하고 있으며 트랜스미션 게이트와 인버터를 각각 포함하여 구성되는 복수의 래치부(A0∼A5)를 갖추고, 각 래치부(A0∼A5)에는 시프트 레지스터 회로(10)의 대응단으로부터의 전송신호가 입력된다. 그리고, 이 전송신호의 타이밍으로 래치 회로(A11)는, 디지털 화상신호(D0∼D5)를 래치하도록 구성되어 있다.

래치 회로(B12)는 각 비트의 디지털 화상신호(D0∼D5)에 대응하고 있으며 트랜스미션 게이트와 인버터를 각각 포함하여 구성되는 복수의 래치부(B0∼B5)를 갖추고, 각 래치부(B0∼B5)에는 래치 펄스(LP)가 입력된다. 그리고, 이 래치 펄스(LP)의 타이밍으로 래치 회로(B12)는 래치 회로(A11)로부터의 디지털 화상신호(D0∼D5)를 일거에 래치하도록 구성되어 있다.

3 비트의 디코더 회로(16)는 디지털 화상신호(D0∼D5)의 하위 3 비트(D0∼D2)를 디코드한다. 복수의 박막 트랜지스터로 구성된 제 1 스위칭 회로(21)는, 그 3 비트의 디코더 출력신호에 따라 기준 멀티 램프파(RAMP1∼RAMP8) 중 하나를 선택적으로 제 2 스위칭 회로(22)의 입력단자에 공급하도록 구성되어 있다. 즉, 디코더 회로(16) 및 제 1 스위칭 회로(21)로, 계열 선택수단의 일례가 구성되어 있다.

3 비트의 PWM 회로(18)는 상위 x 비트(D3∼D5)의 값에 따라 펄스폭이 다른 3 비트의 PWM 신호를 PWM 기본 클록(PCL2⁰, PCL2¹ 및 PCL2²)에 의거하여 생성한다. 복수의 박막 트랜지스터로 구성된 제 2 스위칭 회로(22)는, 제 1 스위칭 회로(21)를 통해 공급되는 기준 멀티 램프파의 전압을 3 비트의 PWM 신호의 펄스폭에 따라 선택적으로 신호선에 공급하도록 구성되어 있다. 즉, PWM 회로(18) 및 제 2 스위칭 회로(22)로, 시간선택수단의 일례가 구성되어 있다. 또, 리세트 신호(RS1)가 도시하지 않은 제어회로로부터 입력되면, PWM 회로(18)는 리세트된다. 또, 제 2 스위칭 회로(22)의 출력에 접속된 C0 은 액정 패널에서의 신호선, 화소전극등으로 구성되는 용량을 나타낸다.

또, 레벨 시프터 회로(19)는, 예를들면 5V를 전원전압으로 하는 PWM 신호나 디코더 출력신호의 전압레벨을 12V까지 높인다. 단, 이와 같은 전원전압의 값은, 5V 나 12V 로 한정되는 것이 아니라, 다시 예를들면 5V 로 충분히 스위칭 회로(21)나 (22)에서의 스위칭동작을 행할 수 있는 것이라면 해당 레벨 시프터 회로(19)를 생략하여 구성해도 된다.

여기에서, 기준 멀티 램프파(RAMP1∼RAMP8)의 구체적인 파형의 일례를 도 3에 나타낸다. 도 3은 시간단위(T0∼T7)를 포함하는 시간축에 대한 복수 계열의 멀티 램프파(RAMP1∼RAMP8)의 각 전압치를 나타낸 그래프이며, 도면중, (0),(1),(2),…,(63)은 각 전압에 대응하는 디지털 화상신호의 값(+진수의 값)을 나타내고 있다.

도 3으로 나타내는 바와 같이, 기준 멀티 램프파(RAMP1∼RAMP8)의 전압은, 계단형으로 단조(單調)로 증가 또는 감소하는 1 기간(T0∼T7) 내에서는, 소정의 시간 단위 Ti(i=0, 1, …, 7) 마다 증가 또는 감소(도 3으로 나타낸 1 기간에서는 증가)한다. 그리고, 기준 멀티 램프파(RAMP1∼RAMP8)의 전압의 동일 시간 단위(Ti)에서의 대소관계는, 1 기간(T0∼T7) 내의 모든 시간단위(Ti)에 있어서 일정하다. 즉, 멀티 램프파(RAMPj)(j=1, 2, …, 8)의 시간단위(Ti)에서의 전압을 V(j, i)로 하면, 어느 시간단위(Ti)에 대해서도 V(1, i) ＜ V(2, i) ＜ … ＜ V(8, i) 가 성립한다. 다시, 1 기간(T0∼T7) 내에서는, 하나의 시간단위(Ti)에서의 복수 계열의 기준 멀티 램프파의 전압의 최고치, 즉 멀티 램프파(RAMP8)의 전압인 V(8, i)는, 그 하나의 시간단위에 이어지는 다른 시간단위에서의 기준 멀티 램프파의 전압의 최저치, 즉 멀티 램프파(RAMP8)의 전압인 V(1, i + 1) 보다도 작게 설정되어 있다. 즉, 어느 시간단위(Ti)에 대해서도 V(8, i) ＜ V(1, i + i) 가 성립한다.

이와 같이 규칙적으로 기준 멀티 램프파(RAMP1∼RAMP8) 의 파형을 규정하고 있기 때문에, 소정 간격으로 이산적인 값을 취하는 전압이 어느 기준 멀티 램프파(RAMP1∼RAMP8)의 어느 시간단위(Ti)에 과부족 없이 나타난다. 이 때문에 기준 멀티 램프파(RAMP1∼RAMP8)를 선택하고, 또 그 전압을 시간축상에서 선택함으로써 효율적으로 이산적인 값을 취하는 전압을 얻을 수 있다.

이어서, 이상과 같이 구성된 본 실시예의 동작에 대해 도 4의 타이밍 차트를 참조하여 설명한다. 도 4의 예에서는 디지털 화상신호의 6 비트의 값은, 전반의 1 기간(좌반분(左半分))에서는 (101000)이고, 후반의 1 기간(우반분(右半分))에서는 (010000)인 것으로 한다.

도 4에서, 전반의 1 기간에서는, 한쪽에서 디코더 회로(16)에 의해 하위 비트(000)의 값이 디코더되고, 그 디코드 출력신호에 따라 제 1 스위칭 회로(21)에 의해 기준 멀티 램프파(RAMP1)가 선택되고 있다. 그리고, 이 기준 멀티 램프파(RAMP1)가 제 2 스위칭 회로(22)의 입력단자에 공급된다. 다른 쪽에서, PWM 회로(18)에 의해, PWM 기본 클록(PCL2⁰, PCL2¹ 및 PCL2²) 에 의거하여 상위 3 비트(101) 의 값 "5"에 대응하고, T4(즉, 5 번째의 시간단위)까지 하이 레벨이 되는 3 비트의 PWM 신호(PWM out)가 생성되고, 제 2 스위칭 회로(22)의 제어단자(즉, 각 박막 트랜지스터의 게이트 전극)에 공급된다. 그리고, 입력단자에 공급된 기준 멀티 램프파(RAMP1)의 시간단위(T4)에서의 전압이 구동신호 전압으로서 제 2 스위칭 회로(22)로부터 신호선에 출력된다.

이것에 이어지는 시간단위(T blank)에서는, 래치 펄스(LP)에 의해 다음의 디지털 화상신호가 래치 회로(B12)에 의해 래치되고, 다시 리세트 신호(RS1)에 의해 PWM 회로(18)가 리세트된다.

또, 후반의 1 기간에서는, 한쪽에서 디코더 회로(16)에 의해 하위 비트(000)의 값이 디코더되고, 그 디코드 출력신호에 따라 제 1 스위칭 회로(21)에 의해 기준 멀티 램프파(RAMP1)가 선택되고 있다. 그리고, 이 기준 멀티 램프파(RAMP1)가 제 2 스위칭 회로(22)의 입력단자에 공급된다. 다른쪽에서 PWM 회로(18)에 의해 PWM 기본 클록(PCL2⁰, PCL2¹ 및 PCL2²)에 의거하여, 상위 3 비트(010)의 값 "2"에 대응하고, T1(즉, 2 번째의 시간단위)까지 하이 레벨이 되는 3 비트의 PWM신호가 생성되고, 제 2 스위칭 회로(22)의 제어단자에 공급된다. 그리고, 입력단자에 공급된 기준 멀티 램프파(RAMP1)의 시간단위(T2)에서의 전압이 구동신호 전압으로서 제 2 스위칭 회로(22)로부터 신호선에 출력된다.

이것에 이어지는 시간단위(T blank)에서는 래치 펄스(LP)에 의해 다음의 디지털 화상신호가 래치 회로(B12)에 의해 래치되고, 다시 리세트 신호(RS1)에 의해 PWM 회로(18)가 리세트된다.

본 실시예에서는 이와 같이 출력되는 구동신호는, TFT 액티브 매트릭스 구동방식의 액정 패널의 신호선에 공급되는 것으로 한다. 이 경우, n 행째의 화소행을 구동하기 위한 주사신호(Yn)가 공급되는 1 수평주사기간과, 상기의 1 기간(T0∼T7)이 대응지어 진다. 그리고, 도 4 에서 전반의 1 기간내의 시간단위(T7)와 후반의 1 기간의 시간단위(T0) 사이에 있는 (T blank)는 수평 귀선(歸線) 기간에 대응하고 있으며, 1 수평 주사기간 = T0 + T1 + … + T7 + T blank 가 성립되어 있다. 또, 도 3 및 도 4로 나타낸 바와 같이 기준 멀티 램프파가 1 기간(T0∼T7)에서 극성 반전하고 있는 것은, 액정 패널의 구동에 있어서, 주사선마다 구동 전압 극성을 반전시키는 주사선 반전구동방식을 실시하기 때문이다.

이상 설명한 바와 같이 본 실시예에 따르면, 기준 멀티 램프파(RAMP1∼RAM8)의 선택과 시간축상에서의 전압의 선택(즉, 시간단위(T0∼T7)의 선택)을 조합함으로써, 각 디지털 화상신호(D0∼D5)의 값에 대응하는 구동신호를 생성하기 때문에, 각 기준 멀티 램프파(RAMP1∼RAMP8)의 각각에서의 계단형 전압변화는, 1 단마다 비교적 큰 변화가 되며, 또 1 단마다 비교적 긴 시간을 거친 변화가 된다.

여기에서, 상기한 종래의 PWM 및 램프파를 이용한 형식의 디지털 드라이버 회로에 있어서 계조표시를 가능하게 하는 1 계열의 기준 멀티 램프파를 비교예로서 도 5에 나타낸다. 도 5(A)의 비교예에서는 시간단위(Ti'(I=0∼63)) 마다 전압이 빈번하게 변화하고 있으며, 또 각 전압변화도 미소한 변화가 되었다. 도 5(B)의 비교예는 다시 γ 보정을 전압변화로 가능하게 하는 1 계열의 멀티 램프파의 경우이며, 이 비교예에서는 시간단위 (Ti'(I=0∼63)) 마다 전압이 빈번하게 변화하고 있으며, 특히 중앙 전압 부근에서의 각 전압변화는 상당히 미소한 변화가 되었다.

도 3(본 실시예) 및 도 5(비교예)를 비교하면 명확한 바와 같이, 본 실시예에서의 기준 멀티 램프파(RAMP1∼RAMP8)의 각각에서의 계단형 전압변화는 비교예의 기준 멀티 램프파와 비교하면, 동일 계조수의 구동신호를 얻는 것이라면, 1 단마다 큰 변화가 되고, 또 1 단마다 긴 시간을 거친 변화가 된다. 예를들면, 계열수를 M(M : 자연수)으로 하고, 1 계열의 기준 멀티 램프파(비교예)의 경우의 1 단마다의 전압변화가 △V 라고 한다면, 본 실시예에서는 같은 미세한 계조변화를 실현하기 위해 필요한 1 단마다의 전압변화는 △V × M 이라는 큰 것이 된다. 다시, 1 계열 의 기준 멀티 램프파(비교예)의 경우의 1 단의 시간이 △T 라고 한다면, 본 실시예에서는 같은 미세한 계조변화를 실현하기 위해 필요한 1 단의 시간은 △T × M 이라는 긴 것이 된다.

다시, 본 실시예에서, γ 보정을 멀티 램프파의 전압변화에 의해 행하는 경우에도, 도 3으로 나타낸 복수 계열의 멀티 램프파(RAMP1∼RAMP8)의 간격이나 각도가 약간 변화하는 것뿐이며, 도 5(B)로 나타낸 비교예와 비교하여, 동일 계조수의 구동신호를 얻는 것이라면 1 단마다의 전압변화를 크게 할 수 있고, 또 1 단마다의 시간도 길게 취할 수 있다.

따라서, 본 실시예에 따르면 기준 멀티 램프파(RAMP1∼RAMP8)의 각각에 대해 요구되는 시간에 대한 정밀도는 현저하게 낮아지고, 다시 기준 멀티 램프파(RAMP1∼RAMP8)를 공급하기 위한 앰프의 능력이 낮아도, 표시 패널의 신호선 등으로 구성되는 용량(C0)을 구동신호의 전압에 포화시키는데 충분한 시간적 여유를 확보할 수 있다. 즉, 기준 멀티 램프파(RAMP1∼RAMP8)의 각각에 포함되는 각 램프파의 상승부분의 전압을 이용하지 않고, 상승한 후에 도달하는 일정 전압(포화전압)을 이용하여 구동신호를 생성하기 때문에, 해당 각 램프파에 대한 급준한 상승 특성은 불필요해진다. 이것은 특히 표시 패널의 화소 열마다 형성된 다수의 신호선을 복수 혹은 모두 동시에 구동하는 경우에는 상당히 유리해진다.

이상의 결과, 본 실시예의 디지털 드라이버 회로에 의하면, 비교적 스루 레이트가 적은 회로를 이용하고, 소비 전력을 낮게 하면서 구동 능력을 높일 수 있으며, 온도보상등도 용이해진다. 또한, 이와 같은 회로는 회로면적이 비교적 작고 또 비교적 단순한 회로로서 구성할 수 있다. 따라서, 특히 대형 액정 패널을 구동하는 구동 능력이 높은 디지털 드라이버 회로로서, 혹은 액정 패널에 내장 가능한 소형이며 저소비 전력의 디지털 드라이버 회로로서, 본 실시예는 적당하다.

실시예 1에서는 특히, 선택된 기준 멀티 램프파에서의 선택된 전압을 구동신호로서 그대로 출력하도록 구성되어 있다. 이 때문에, 예를들면 디지털 화상신호의 비트수가 6 비트정도로 적은 경우에는, 해당 디지털 드라이버 회로는 회로구성 및 선택방식이 비교적 단순하게 해결되는 관점에서는 특히 유효하다. 또, 전압신호인 구동신호로 액정 패널등의 전압구동형 전기광학장치를 구동할 뿐만 아니라, 기준 멀티 램프파에 관계되는 전류 공급 능력을 높임으로써 EL(전기 루미네선스) 패널등의 전류 구동형 전기광학장치를 구동할 수 있다.

(실시예 2)

본 발명의 실시예 2인 디지털 드라이버 회로를 도 6 내지 도 9를 참조하여 설명한다. 도 6은 실시예 2의 디지털 드라이버 회로의 개념을 나타내는 블록도이며, 도 7은 그보다 상세한 구성을 나타내는 회로도이다. 도 8은 실시예 2에서 이용되는 기준 멀티 램프파 및 참조용 멀티 램프파를 나타내는 파형도이며, 도 9는 실시예 2에서의 각종 신호의 타이밍 차트이다. 또, 도 6 내지 도 9에 있어서, 도 1, 도 2 및 도 4로 나타낸 실시예 1에서의 구성요소나 신호와 같은 구성요소나 신호에는 같은 참조부호를 붙이며, 그 설명은 생략한다.

이하에 설명하는 실시예 2는 8 비트의 디지털 화상신호가 입력되고, 이것에 대응하는 아날로그의 구동신호를 생성하고, 전기광학장치의 일례로서의 액정 패널 의 신호선에 출력하기 위한 디지털 드라이버 회로이다. 특히, 실시예 2에서는 4 계열의 기준 멀티 램프파중 1 계열을 디지털 화상신호의 중위 2 비트에 따라 선택하는 동시에, 이 선택된 기준 멀티 램프파의 전압을 상위 3 비트에 따라 시간축상에서 선택하는 것으로 거친 계조의 전압을 얻은 후, 이 거친 계조의 전압에 의거하여 SC-DAC 회로에 의해 미세한 계조의 전압을 얻도록 구성되어 있다.

도 6에서, 실시예 2의 디지털 드라이버 회로는, 복수개의 디지털 드라이버 회로에 대응하는 단수를 가지는 시프트 레지스터 회로(10') 의 대응단으로부터의 전송신호로 8 비트의 디지털 화상신호를 래치하는 래치 회로(A11')와, 래치 회로(A11')에 래치된 디지털 화상신호를 8 비트씩 래치 펄스 신호(LP)의 타이밍으로 래치하는 래치 회로(B12')와, 래치 회로(B12')에 래치된 중위 2 비트를 디코드하는 디코더 회로(16')와, 래치 회로(B12')에 래치된 상위 3 비트에 의거하여 펄스폭 변조하는 PWM 회로(18)와, 디코더 회로(16')로부터의 디코더 출력신호 및 PWM 회로(18)로부터의 PWM 신호 및 하위 3 비트의 전압 레벨을 높이는 레벨 시프터 회로(19')와, 디코더 회로(16')로부터 레벨 시프터 회로(19')를 통해 입력되는 디코더 출력신호에 따라, 시간경과에 의해 계단형으로 전압이 각각 변화하는 4 계열의 기준 멀티 램프파(RAMP1∼RAMP4) 중 하나를 선택 출력하는 제 1 스위칭 회로(A21a)와, 제 1 스위칭 회로(A21a)로부터 선택 출력되는 기준 멀티 램프파의 계단형으로 변화하는 전압을, PWM 회로(18)로부터 레벨 시프터 회로(19')를 통해 입력되는 PWM 신호의 펄스폭에 따라, 시간축상에서 선택하는 제 2 스위칭 회로(A22a)를 갖추어 구성되어 있다. 실시예 2의 디지털 드라이버 회로는 다시 레벨 시프터 회로(19')를 통해 입력되는 하위 3 비트의 값에 따라 제 2 스위칭 회로(A22a)에 의해 선택된 전압을 증감하고, 구동신호로서 신호선에 출력하는 SC-DAC 회로(25)를 갖춘다. 해당 디지털 드라이버 회로에는, SC-DAC 회로(25)에 의한 전압의 증감을 행할 때 참조용으로 이용되는 멀티 램프파(RAMP1∼RAMP4)에 각각 대응하는 복수 계열의 참조용 멀티 램프파(REF1∼REF4)가 입력된다. 그리고, 디지털 드라이버 회로는 다시, 디코더 회로(16')로부터 레벨 시프터 회로(19')를 통해 입력되는 디코더 출력신호에 따라, 참조용 멀티 램프파(REF1∼REF4) 중 하나를 선택 출력하는 제 1 스위칭 회로(B21b)와, 제 1 스위칭 회로(B21b)로부터 선택 출력되는 참조용 멀티 램프파의 계단형으로 변화하는 전압을, PWM 회로(18)로부터 레벨 시프터 회로(19')를 통해 입력되는 PWM 신호의 펄스폭에 따라, 시간축 상에서 선택하는 제 2 스위칭 회로(B22b)를 갖추어 구성되어 있다. 이와 같이, 실시예 2에서는 하위 3 비트의 값에 따라 제 2 스위칭 회로(A22a)에 의해 선택된 전압을 변화시키는 전압변화수단의 일례가 SC-DAC 회로(25)로 구성되어 있다.

도 7에서, 디지털 드라이버 회로에는, 8 비트의 디지털 화상신호(D0∼D7)(단, D0이 하위 비트이고, D7 이 상위 비트라고 한다), PWM 기본 클록(PCL2⁰, PCL2¹ 및 PCL2²), 4 계열의 기준 멀티 램프파(RAMP1∼RAMP4), 및 4 계열의 참조용 멀티 램프파(REF1∼REF4)가 입력되어 있다.

래치 회로(A11')는 각 비트의 디지털 화상신호(D0∼D7)에 대응하고 있으며 트랜스미션 게이트와 인버터를 각각 포함하여 구성되는 복수의 래치부(A0∼A7)를 갖추며, 각 래치부(A0∼A7)에는 시프트 레지스터회로(10')로부터의 전송신호가 순차 입력된다. 그리고, 이 전송신호의 타이밍으로 래치 회로(A11')는 디지털 화상신호(D0∼D5)를 래치하도록 구성되어 있다.

래치 회로(B12')는, 각 비트의 디지털 화상신호(D0∼D7)에 대응하고 있으며 트랜스미션 게이트와 인버터를 각각 포함하여 구성되는 복수의 래치부(B0∼B7)를 갖추고, 각 래치부(B0∼B7)에는 래치 펄스(LP)가 입력된다. 그리고, 이 래치 펄스(LP)의 타이밍으로 래치 회로(B12')는, 래치 회로(A11')로부터의 디지털 화상신호(D0∼D7)를 일거에 래치하도록 구성되어 있다.

2 비트의 디코더 회로(16')는 디지털 화상신호(D0∼D7)의 중위 2 비트(D3, D4)를 디코드한다. 복수의 박막 트랜지스터로 구성된 제 1 스위칭 회로(A21a)는, 그 2 비트의 디코더 출력신호에 따라, 기준 멀티 램프파(RAMP1∼RAMP4) 중 하나를 선택적으로 제 2 스위칭 회로(A22a)의 입력단자에 공급하도록 구성되어 있다. 즉, 디코더 회로(16') 및 제 1 스위칭 회로(A21a)로, 계열선택수단의 일례가 구성되어 있다. 제 1 스위칭 회로(A21a)와 같이 구성된 제 1 스위칭 회로(B21b)는, 2 비트의 디코더 출력신호에 따라 참조용 멀티 램프파(REF1∼REF4) 중 하나를 선택적으로 제 2 스위칭 회로(B22b)의 입력단자에 공급하도록 구성되어 있다.

복수의 박막 트랜지스터로 구성된 제 2 스위칭 회로(A22a)는, 제 1 스위칭 회로(A21a)를 통해 공급되는 기준 멀티 램프파의 전압을 3 비트의 PWM 신호의 펄스폭에 따라 선택적으로 SC-DAC 회로의 기준 전압 단자에 공급하도록 구성되어 있다. 즉, PWM 회로(18) 및 제 2 스위칭 회로(A22a)로, 시간선택수단의 일례가 구성되어 있다. 제 2 스위칭 회로(A22a)와 같이 구성된 제 2 스위칭 회로(B22b)는, 제 1 스위칭 회로(B21b)를 통해 공급되는 참조용 멀티 램프파의 전압을 3 비트의 PWM 신호의 펄스폭에 따라 선택적으로 SC-DAC 회로의 참조 전압 단자에 공급하도록 구성되어 있다.

SC-DAC 회로(25)는 용량비가 4C : 2C : 1C 인 3 개의 콘덴서를 갖춘다. 각 콘덴서는 리세트 신호(RS3) 및 그 반전 신호에 의해 리세트(TFT25a)가 도통상태가 되고, 리세트된다. 그리고, 리세트 신호(RS3)가 로우 레벨이 되면 리세트(TFT25a)가 비도통 상태가 되고, 각 콘덴서에는 제 2 스위칭 회로(B22b)로부터 선택적으로 공급되는 참조용 멀티 램프파의 전압이 축적된다. 이 때, 레벨 시프터 회로(19')를 통해 입력되는 하위 3 비트의 값에 따라 스위칭(TFT25b)이 도통 상태가 되고, 각 콘덴서에 축적된 전압이 제 2 스위칭 회로(A22a)로부터 선택적으로 공급되는 기준 멀티 램프파에 가산되도록 구성되어 있다.

또, 레벨 시프터 회로(19')는, 예를들면 5V 를 전원전압으로 하는 PWM 신호나 디코더 출력신호의 전압 레벨을 12V 까지 높인다.

여기에서, 기준 멀티 램프파(RAMP1∼RAMP4) 및 이것에 대응하는 참조용 멀티 램프파(REF1∼REF4)의 구체적인 파형의 일례를 도 8 에 나타낸다. 도 8은 설명의 편의상, 시간단위(T0∼T3)에 대한 각각의 멀티 램프파의 각 전압치를 나타낸 그래프이다.

도 8의 예에서 각 참조용 멀티 램프파는, 대응하는 기준 멀티 램프파의 전압을 SC-DAC 회로(25)에서의 상기한 전압 가산형 차지 셰어에 의해 높일 수 있도록 대응하는 기준 멀티 램프파의 전압보다도 각각 높게 설정되어 있다.

이어서, 이상과 같이 구성된 본 실시예의 동작에 대해 도 9의 타이밍 차트를 참조하여 설명한다.

도 9에서, 상위 6 비트에 대해서는 도 4를 참조하여 설명한 실시예 1의 경우와 마찬가지로 전반의 1 기간에서는 기준 멀티 램프파(RAMP1)의 시간단위(T4)에서의 전압이 제 2 스위칭 회로(A22a)로부터 출력되고, 후반의 1 기간에서는 기준 멀티 램프파(RAMP1)의 시간단위(T2)에서의 전압이 제 2 스위칭 회로(A22a)로부터 출력된다. 이것과 병행하여 전반의 1 기간에서는, 참조용 멀티 램프파(REF1)의 시간단위(T4)에서의 전압이 제 2 스위칭 회로(B22b)로부터 출력되고, 후반의 1 기간에서는 참조용 멀티 램프파(REF1)의 시간단위(T2)에서의 전압이 제 2 스위칭 회로(B22b)로부터 출력된다.

실시예 2에서는 특히 리세트 신호(RS2)의 타이밍으로, 레벨 시프터 회로(19')를 통해 하위 3 비트가 SC-DAC 회로(25)에 입력되고, 리세트 신호(RS3)가 로우 레벨이 되는 기간에, SC-DAC 회로(25)의 각 콘덴서에 축적된 전압이 하위 3 비트의 값에 따라 제 2 스위칭 회로(A22a)로부터 출력된 기준 멀티 램프파에 대하여 차지 셰어에 의해 전압 가산된다. 즉, 차지 셰어의 경우에는 SC-DAC 회로(25)를 구성하는 각 콘덴서에서, 대향하는 전극측이, 스위치(TFT)에 의한 접속과 함께 "V ref -V center(단, V ref : 선택된 참조용 멀티 램프파(REF)의 전압)"분만큼 시프트함으로써 기준 멀티 램프파(RAMP)의 전압에 대한 전압가산이 행해진다.

이상과 같이, 실시예 2에서는 8 비트의 디지털 화상신호에 대하여, 상위 3 비트에 따라 시간축상에서 전압을 선택하는 동시에 중위 2 비트에 따라 기준 멀티 램프파의 계열을 선택하고, 다시 하위 3 비트에 따라 선택된 전압을 미세하게 변화시키기 때문에, 저소비 전력이고 또 고구동 능력으로 다계조를 실현하는 관점에서 유효하다.

본 실시예에서는 SC-DAC 회로(25)를 이용하여 구동신호의 전압의 미세한 조정만을 행하기 때문에, 모든 계조를 SC-DAC 회로를 이용하여 실현하는 종래의 기술과 비교하여, 구동 능력의 한계를 현저하게 높일 수 있다. 따라서, 일반적으로 한정된 사이즈를 가지고 상당히 큰 콘덴서를 만들어 넣는, 스페이가 부족한 액정 패널에 내장하는 디지털 드라이버 회로로서 본 실시예는 적당하다.

본 실시예에서는 특히, 선택된 기준 멀티 램프파에서의 선택된 전압과, 선택된 참조용 멀티 램프파에서의 선택된 전압에 의거하여 하위 3 비트의 값에 따라 복수의 콘덴서를 사용한 차지 셰어가 SC-DAC 회로에 의해 행해진다. 따라서, 기준 멀티 램프파의 전압과, 그 기준 멀티 램프파에 대응하는 참조용 멀티 램프파의 전압 사이에 있는 전압을 차지 셰어에 의해 출력할 수 있다.

(실시예 3)

본 발명의 실시예 3의 디지털 드라이버 회로를 도 10 및 도 11을 참조하여 설명한다. 도 10은 실시예 3의 디지털 드라이버 회로의 회로도이다. 도 11은 실시예 3에서의 각종 신호의 타이밍 차트이다. 또, 도 10 및 도 11에 있어서, 도 7 및 도 9로 나타낸 실시예 2에서의 구성요소나 신호와 같은 구성요소나 신호에는 같은 참조 부호를 붙이고 그 설명은 생략한다.

도 10에서, 실시예 3의 디지털 드라이버 회로는, 실시예 2와 비교하여 래치 회로(B12')로부터 출력되는 하위 3 비트를 각각 반전시키는 반전수단의 일례로서의 반전회로(26)를 갖춘 점이 다르며 그 외의 구성은 같다.

그리고, SC-DAC 회로(25)는 반전된 하위 3 비트의 값에 따라 참조용 멀티 램프파를 이용하여 차지 셰어에 의한 전압 감산을 행한다. 도 11로 나타내는 바와 같이 기타 동작에 대해서는 실시예 2의 경우와 같다.

따라서, 동일 시각에 있어서 기준 멀티 램프파(RAMP1∼RAMP4)의 전압과, 이들보다도 각각 저전압인 참조용 멀티 램프파(REF1∼REF4)의 전압 사이에 있는 전압을 전압 감산에 의해 출력할 수 있다. 이와 같이, 본 실시예에서는 참조용 멀티 램프파(REF1∼REF4)의 전압은, 기준 멀티 램프파(RAMP1∼RAMP4)보다도 저전압으로 할 수 있기 때문에, 디지털 드라이버 회로내에서의 참조용 멀티 램프파의 취급이 용이해지는 동시에, 참조용 멀티 램프파(REF1∼REF4)를 생성하는 앰프의 능력이 낮게 해결되기 때문에 유리하다.

(실시예 4)

본 발명의 실시예 4의 디지털 드라이버 회로를 도 12 및 도 13 을 참조하여 설명한다. 도 12는 실시예 4의 디지털 드라이버 회로의 회로도이다. 도 13은 실시예 4에서의 각종 신호의 타이밍 차트이다. 또, 도 12 및 도 13에서, 도 7 및 도 9로 나타낸 실시예 2에서의 구성요소나 신호와 같은 구성요소나 신호에는 같은 참조부호를 붙이고, 그 설명은 생략한다.

도 12에서, 실시예 4의 디지털 드라이버 회로는, 실시예 2와 비교하여 다음 과 같은 점이 다르다. 즉, SC-DAC 회로(25')는, 전원(V center 25c)와, 전원(V center 25C)를 리세트 신호(RS3) 및 그 반전 신호(RS3')에 의해 선택적으로 3 개의 콘덴서에 공급하는 스위칭 회로(25d)와, 선택된 참조용 멀티 램프파를 리세트 신호(RS3) 및 그 반전 신호(RS3')에 의해 선택적으로 3 개의 콘덴서에 공급하는 스위칭 회로(25e)를 갖추고 있으며, 선택된 참조용 멀티 램프파(REF)의 전위와 전위(V center)와의 차이분을, 선택된 콘덴서를 이용하고, 선택된 기준용 멀티 램프파(RAMP)의 전위에 가산하는, 즉 차지 펌핑하도록 구성되어 있다.

이와 같이 차지 펌핑을 행하는 경우에는 도 13으로 나타내는 바와 같이, 참조용 멀티 램프파(REF)의 파형은, 계조 전압의 차이가 큰 곳일수록 큰 전압이 되지만, 차지 셰어에 의한 구동의 경우보다 전압 진폭이 작게 된다. 왜냐하면, SC-DAC 회로(25')에서는 차지 펌핑에 의해 적은 용량으로 큰 전압을 억제하는 것이 가능하기 때문이다. 이 때문에, SC-DAC 회로(25')의 경우, TFT 등의 소자수는 약간 증가하지만, 콘덴서를 소형으로 할 수 있기 때문에 회로 전체의 점유면적을 적게 할 수 있다.

그리고, SC-DAC 회로(25')는 도 12 및 도 13으로 나타내는 바와 같이, 하위 3 비트의 값에 따라 상기의 차지 펌핑을 행하는데, 기타 동작에 대해서는 실시예 2의 경우와 같다.

여기에서, 이상 설명한 각 실시예에서의 디지털 드라이버 회로에 대하여, 기준 멀티 램프파를 공급하는 멀티 램프파 생성회로에 대하여 도 14를 참조하여 설명한다.

도 14에 있어서, 멀티 램프파 생성회로(50)는 복수의 메모리(51), 복수의 10 비트 DAC(디지털/아날로그 컨버터)회로(52) 및 복수의 출력 앰프 회로(53)를 갖추어 구성되어 있다. 메모리(51)는 각 계열의 RAMP 파형을 규정하기 위한 이산적인 전압치를 격납한다. 10 비트 DAC 회로(52)는 메모리(51)에 격납된 전압치에 따라 아날로그 데이터를 각각 출력한다. 출력 앰프 회로(53)는 10 비트 DAC 회로(52)로부터 출력되는 아날로그 데이터를 증폭하는데, 그 입력전압이 변화하는 결과로서, 각 멀티 램프파가 생성되도록 구성되어 있다. 이와같이, 멀티 램프파 생성회로(50)에서는, 스루 레이트는 출력 앰프 회로(53)의 성능에 의존하고 있으며, 10 비트 DAC 회로(52)는 전압치만을 출력 앰프 회로(53)에 공급하는 것만으로 된다.

이상과 같이, 복잡한 제어를 행할 필요가 없고, 출력 앰프 회로(53)의 스루 레이트나 출력 파워가 낮아도 되기 때문에, 해당 멀티 램프파 생성회로(50)는 전체적으로 상당히 간단한 회로로 구성 가능하며, 실용상 매우 유리하다. 이 때, 특히 멀티 램프파에 포함되는 각 램프파에 있어서 도달하는 일정 전압(포화전압)의 정밀도가 있으면 멀티 램프파의 형상은 불문이기 때문에, 그 일정 전압이 얻어지는 범위내에서 스루 레이트를 가능한한 적게 설정함으로써 소비 전력을 한계까지 낮출 수 있다.

본 실시예에 따르면, 상기와 같이 각 계열의 기준 멀티 램프파의 각각에서의 계단형 전압변화는 1 단마다 크고 긴 시간을 거친 변화이며, 한편 구동신호의 생성에는 상승시의 전압은 이용되지 않고, 상승후에 도달하는 일정 전압이 이용된다. 이 때문에 완만한 상승이어도 도달하는 일정 전압의 정밀도가 높으면 출력 앰프 회로(53)의 스루 레이트가 적어도, 혹은 스루 레이트의 정밀도가 낮아도, 해당 출력 앰프 회로(53)로부터 출력되는 기준 멀티 램프파를 사용하여 저소비 전력이며 높은 구동 능력을 실현할 수 있다.

이상과 같이 구성된 멀티 램프파 생성회로는 디지털 드라이버 회로에 외장되어도 되며 내장되어도 된다. 또, 참조용 멀티 램프를 생성하는 멀티 램프파 생성회로도 마찬가지로 구성되어 있으며, 메모리에 격납되는 패러미터를 변경하는 것으로, 기준 멀티 램프파보다도 전압이 높은 혹은 낮은 참조용 멀티 램프파를 생성할 수 있다.

또, 이와 같이 구성된 멀티 램프파 생성회로에 있어서, 복수 계열의 기준 멀티 램프파의 전압을 각각 조정함으로써 액정 패널에 대한 디지털 화상신호의 γ 보정을 행하도록 구성해도 된다. 이 경우에도, 각 계열의 기준 멀티 램프파의 각각에서의 계단형 전압변화는, 1 단마다 크고 긴 시간을 거친 변화이기 때문에, 기준 멀티 램프파의 시간에 대해 요구되는 정밀도는 낮게 해결되고, 기준 멀티 램프파에 포함되는 각 램프파의 상승부분의 전압을 이용하지 않고, 상승한 후에 도달하는 일정한 전압을 사용하여 구동신호를 생성하는 본 실시예에서는 각 램프파에 급준한 상승 특성은 불필요해진다. 이 때문에, 비교적 스루 레이트가 적은 혹은 스루 레이트의 정밀도가 낮은 멀티 램프파 생성회로를 이용하여 소비 전력을 낮게 또 구동 능력을 높이면서 γ 보정을 고정밀도로 행할 수 있다.

이상 설명한 각 실시예에서는, 상위의 복수 비트에 따라 시간축상의 선택을 하고, 중위 또는 하위의 복수 비트에 따라 기준 멀티 램프파의 계열을 선택하고, 혹은 이것에 덧붙여, 하위의 복수 비트에 따라 SC-DAC 로 전압을 변화시키도록 했는데, 이들 각 위치의 비트수는 각 실시예에서의 수에 한정되지 않고 임의이며, 장치의 사양에 따라 적절히 변경할 수 있다.

여기에서, 이상 설명한 본 발명에 의한 실시예와, 상기한 종래의 일본국 특허 공개 평 9-54309호 공보에 개시된 직렬 분압 저항 회로를 갖춘 형식의 디지털 드라이버 회로(이하. "비교예 1"로 칭한다)와, 상기한 종래의 SC-DAC 회로로 모든 계조 전압을 얻는 형식의 디지털 드라이버 회로(이하, "비교예 2"로 칭한다)를, 디지털 드라이버 회로로서 중요한 각종 항목에 대하여 비교해 본다.

우선, 래치 회로를 제외한 부분에서 필요한 대형 TFT 의 수에 대해서는, 본 실시예의 경우, 16 개 정도로 충분한 것과 비교하여, 비교예 1에서는 48 개 정도가 필요하다. 이것은 비교예 1 에서는 저항에 접속된 TFT 에서의 소스 및 드레인 사이의 저항을 낮출 필요가 있기 때문이다. 따라서, 이와 같은 대형 TFT의 개수 증대로 회로면적이 커진다. 또, 비교예 2에서는 이와 같은 대형 TFT는 필요하지 않다.

다음, 비교예 1에서는 폴리 실리콘등으로 구성되는 저항기를 설치할 필요가 있다. 본 실시예나 비교예 2의 경우에는 이와 같은 저항기는 필요하지 않다. 한편, 비교예 2에서는 다수의 콘덴서를 각각 차지(charge)하거나 리세트하는 배선이 필요해져 회로면적의 증대를 초래한다. 또, 구동 능력을 높이기 위해 대용량의 콘덴서를 설치하면 더욱 회로면적의 증대를 초래한다. 이 때문에 비교예 2의 경우에는, 대각 5'' 정도의 사이즈의 액정 패널을 구동하는 것이 한계이다. 이에 비해 본 실 시예나 비교예 1 의 경우에는 큰 사이즈의 액정 패널등을 구동하는 것이 가능하다.

이어서, 수직 사이즈에 대해 고찰을 덧붙이면 회로 피치가 0.15mm 인 경우, 본 실시예에서는 약 3mm까지 미세화가 가능하다. 이에 비하여 비교예 1에서는 6∼7mm 정도가 된다. 한편, 비교예 2에서는 4.2mm 정도까지의 미세화가 가능하다.

마지막으로, 소비 전력에 대해서 생각해 보면, 동일한 구동 능력을 발휘시키는 경우, 비교예 1에서는 저항에서의 전력소비가 크기 때문에 전체적으로 소비 전력도 크다. 이에 비하여, 본 실시예나 비교예 2에서는 비교예 1과 같이 저항에 대량의 전류가 흐르는 구성을 채용하고 있지 않기 때문에 소비 전력이 적다.

이상과 같이 본 실시예의 디지털 드라이버 회로가 구동 능력의 관점, 소비 전력의 관점, 회로면적의 관점 등에서 총합적으로 매우 우수하다는 것을 알 수 있다.

(액정장치의 실시예)

이상 설명한 각 실시예의 디지털 드라이버 회로를 내장하는 전기광학장치의 일례인 액정장치의 각 실시예에 대하여 도 15, 도 16 및 도 17을 참조하여 설명한다.

도 15로 나타내는 액정장치의 1 실시예는, 한 쌍의 기판 사이에 끼워진 액정을 갖추고 있으며, 한쪽 기판인 TFT 어레이 기판(100) 위에는 매트릭스형상의 각 화소에서의 액정에 전압을 인가하기 위한 화소전극(40)이 설치되어 있다. 화소전극(40)에는, 각 화소에 형성된 TFT(30)의 소스 및 드레인을 통해 신호선(41)으로부터의 구동신호가 데이터신호로서 공급된다. TFT(30)의 게이트에는 주사선(41)으로부터 주사신호가 공급된다.

도 15의 실시예에서는 특히 신호선 구동회로(101)는 시프트 레지스터 회로(10)를 1개 가지는 동시에 상기한 실시예 1의 디지털 드라이버 회로(도 2 참조)와 같은 디지털 드라이버 회로(200)를 신호선(41)에 대응하는 수만큼 복수개 가지며, 각 신호선(41)을 구동하도록 구성되어 있다. 기준 멀티 램프파(RAMP1∼RAMP8)용 배선은 모든 디지털 드라이버 회로(200)에 공통으로 접속되어 있다. 이 때문에, 이들 멀티 램프파를 출력하는 앰프는 최종적으로 복수의 신호선(41)의 전압을 포화시키는 전압 공급 능력이 필요해지는데, 상기와 같이 계단형 멀티 램프파를 복수 계열 사용하기 때문에 각 멀티 램프파에 의해 신호선(41)을 전기적 포화하는데 충분한 시간적 여유가 있다.

신호선 구동회로(101)는 TFT 어레이 기판(100) 상에 형성되어 있다. 상기와 같이 각 디지털 드라이버 회로(200)는, 예를들면 화소 피치가 0.15mm 인 경우라도 수직 사이즈를 약 3mm까지 미세화할 수 있다.

도 16으로 나타내는 액정장치의 다른 실시예는, 실시예 2부터 실시예 4의 디지털 드라이버 회로(도 7, 도 10 및 도 12 참조)중 어느 하나와 같은 디지털 드라이버 회로(200')를 신호선(41)에 대응하는 수만큼 복수개 가진다. 기준 멀티 램프파(RAMP1∼RAMP4) 및 참조용 멀티 램프파(REF1∼REF4)용 배선은 모든 디지털 드라이버 회로(200')에 공통으로 접속되어 있다. 도 16의 액정장치에서의 기타 구성에 대해서는 도 15의 예와 같다.

도 17로 나타내는 액정장치의 또 다른 실시예는, 상기한 실시예 1의 디지털 드라이버 회로(도 2 참조)와 같은 디지털 드라이버 회로(200)를 상하로 2 분할한 디지털 드라이버 회로(200A)(하측) 및 (200B)(상측)를 갖추어 구성되어 있다. 보다 구체적으로는 하측의 신호선 구동회로(101A)는, 시프트 레지스터 회로(10A)를 1 개 가지는 동시에, 이와 같이 분할된 디지털 드라이버 회로(200A)를 짝수번째(번호 X2, X4, … , X 2n)의 신호선(41)에 대응하는 수만큼 복수개 가지고, 각 짝수번째의 신호선(41)을 구동하도록 구성되어 있으며, 상측의 신호선 구동회로(101B)는, 시프트 레지스터 회로(10B)를 1 개 가지는 동시에, 이와 같이 분할된 디지털 드라이버 회로(200B)를 홀수번째(번호 X1, X3, … , X 2n-1)의 신호선(41)에 대응하는 수만큼 복수개 가지고, 각 홀수번째의 신호선(41)을 구동하도록 구성되어 있다. 이 때문에, 디지털 드라이버 회로(200A) 및 (200B)의 비트수는 각각, 실시예 1의 디지털 드라이버 회로(200)의 비트수(즉, m 비트)의 1/2(즉, m/2 비트)로 되어 있다.

또, 본 실시예의 액정장치에서는, 그 제조 도중 또는 제조 후에 행해지는 소정 종류의 전기특성 검사를 행하기 위한 검사회로에 대해서도 상하로 2 분할되고, 하측에 검사회로(210B) 및 상측에 검사회로(210A)로 하여 설치되어 있다. 검사회로(210A) 및 (210B)는 각각 TFT 등으로 각각 구성되는 복수의 아날로그 스위치(211)와, 그 개폐를 각각 제어하는 복수의 스위치 개폐제어 회로(212)를 갖춘다. 그리고, 짝수번째의 신호선(41)을 통해 신호선의 개방(단선), 단락 등을 검사할 때에는, 상측의 검사회로(210A)에 접속된 검사용 단자(ANG out T, T out T 및 T in T)에서 소정 전압을 인가하거나 전류를 계측하거나 한다. 한편, 홀수번째의 신호선(41)을 통해 검사할 때에는, 하측의 검사회로(210B)에 접속된 검사용 단자(ANG out B, T out B 및 T in B)에서 소정 전압을 인가하거나 전류를 계측하거나 하도록 구성되어 있다.

또, 도 17에서는 주사선(42)을 따라 각 화소행마다 형성되어 있고, 각 화소에서의 액정용량에 대하여 축적 용량을 부가하기 위한 용량선(43)이 나타나 있는데, 도 15 및 도 16으로 나타낸 액정장치의 각 실시예에서도 도시하지 않은 용량선이 마찬가지로 형성되어 있다.

본 실시예의 액정장치는, 이와 같이 상하로 분할된 각 회로가 서로 짜 넣어져 배치됨으로써 전체적으로 콤팩트한 구성이 된다. 즉, 디지털 드라이버 회로나 검사회로를 분할함으로써 각 회로를 구성하는 소자수가 1/2 이 되며, 하나로 합쳐 이들 회로를 각각 형성하는 경우와 비교하여 각 회로에 의한 점유면적이 각각 줄어 각 회로에 대한 여유를 가진 소자의 배치, 배선이 가능해진다.

특히, 중앙에 화상표시영역이 있는 동시에 그 상하에 주변영역이 있는 액정 패널 등의 전기광학 패널에 대해서는, 해당 상하의 주변영역에 밸런스가 좋고 여유를 가진 소자의 배치나 배선이 가능해진다.

또, 이와 같이 분할하는 것은 회로의 균등배치를 가능하게 하며, 장치기판상에서의 데드 스페이스의 유효이용을 도모할 수 있다. 예를들면, 액정 패널의 경우, 한쌍의 기판을 서로 접착하여 양 기판 사이에 액정을 봉입하기 위한 실재(seal 材) 바로 아래에 있는 데드 스페이스를 활용할 수 있다. 즉, 실재는 기판에 여분의 응력을 주지 않도록 기판 주위에 균등한 폭으로 접하도록 형성되어 있기 때문에, 회로를 분할하여 각 회로의 소자수를 줄이고, 각 회로를 실재 바로 아래 영역의 형상 에 맞추어 균등하게 배치하면 좋다.

그리고, 이런 종류의 전기광학 패널과 같이 화소 피치에 의해 주사선에 따른 한 방향에 대한 회로소자의 피치가 특별히 제약을 받는 경우에는 본 실시예는 유효하다.

또, 검사회로의 사이즈는 디지털 드라이버 회로의 소자 사이즈보다도 작기 때문에 검사회로의 분할로 더욱 스페이스를 줄일 수 있으며 레이 아웃 설계상 유리하다.

또, 시프트 레지스터(10A) 및 (10B) 의 단수가, 실시예 1의 경우와 비교하여 반정도가 되기 때문에 동작 주파수도 1/2 이 되어 회로 설계상 유리하다.

또, 도 17에서, 상측의 멀티 램프파(RAMP 1T∼8T)의 위상과, 하측의 멀티 램프파(RAMP1B∼8B)의 위상을 180 도 어긋나게 함으로써 도트 반전구동을 행할 수 있으며, 이것으로 표시화상의 플리커 등의 방지나 직류 전압 인가에 의한 액정의 열화방지도 도모할 수 있다.

이상과 같이 도 15 내지 도 17로 나타낸 액정장치의 각 실시예에 따르면, 화상표시영역을 크게 해도 충분히 구동할 수 있고, 장치 본체에 대한 화상표시영역을 차지하는 비율을 크게 할 수 있으며, 게다가 소비 전력을 낮출 수 있다. 또, 멀티 램프파의 각 전압치를 조정하는 것으로 γ 보정을 양호한 정밀도로 행할 수 있다.

또, 도 15 내지 도 17로 나타낸 액정장치의 각 실시예에서는 각 화소에서의 스위칭 소자로서 TFT(30)를 갖춘 TFT 액티브 매트릭스 구동방식의 액정장치로서 구성되어 있는데, 디지털 드라이버 회로(200)를 구성하는 각종 스위치나 논리회로등( 도 2, 도 7, 도 10 및 도 12 참조)에 대해서도 TFT 로 구성하는 것이 바람직하다. 즉, 이와 같이 구성하면 장치는 전체적으로 박막 형성 기술로 각종 소자를 구성할 수 있기 때문에 제조상 유리하다.

(전자기기)

이어서, 이상 설명한 액정장치를 갖춘 전자기기의 실시예에 대해 도 18 내지 도 22를 참조하여 설명한다.

우선, 도 18에 이와 같이 액정장치를 갖춘 전자기기의 개략 구성을 나타낸다.

도 18에서 전자기기는 표시정보 출력원(1000), 표시정보 처리회로(1002), 구동회로(1004), 액정 패널(1006), 클록 발생회로(1008) 및 전원회로(1010)를 갖추어 구성되어 있다. 표시정보 출력원(1000)은 ROM(Read Only Memory), RAM(Random Access Memory), 광디스크장치 등의 메모리, 텔레비젼 신호를 동조하여 출력하는 동조회로등을 포함하며, 클록 발생회로(1008)로부터의 클록신호에 의거하여, 소정 포맷 화상신호등의 표시정보를 표시정보 처리회로(1002)에 출력한다. 표시정보 처리회로(1002)는, 증폭·극성(極性) 반전 회로, 상 전개 회로, 로테이션 회로, 감마 보정 회로, 클램프 회로 등 주지의 각종 처리 회로를 포함하여 구성되어 있으며, 클록신호에 의거하여 입력된 표시정보로부터 디지털신호를 순차 생성하고, 클록신호(C LK)와 함께 구동회로(1004)에 출력한다. 구동회로(1004)는 상기한 각 실시예에서의 디지털 드라이버 회로에 대응하고 있으며, 액정 패널(1006)을 구동한다. 전원회로(1010)는 상기의 각 회로에 소정 전원을 공급한다. 또, 액정 패널(1006)을 구성하는 TFT 어레이 기판상에 구동회로(1004)를 탑재해도 되며, 이것에 덧붙여 표시정보 처리회로(1002)를 탑재해도 된다.

이어서 도 19 내지 도 22에 이와 같이 구성된 전자기기의 구체예를 각각 나타낸다.

도 19에서, 전자기기의 일례인 액정 프로젝터(1100)는, 상기한 구동회로(1004)가 TFT 어레이 기판상에 탑재된 액정 패널(1006)을 포함하는 액정 모듈을 3 개 준비하고, 각각 RGB 용 라이트 밸브(100R, 100G 및 100B)로서 사용한 프로젝터로서 구성되어 있다. 액정 프로젝터(1100)에서는, 메탈 할라이드 램프(metal halide lamp)등의 백색 광원 램프 유닛(1102)으로부터 투사광이 발사되면, 3 개의 미러(1106) 및 2 개의 다이크로익 미러(dichroic mirror)(1108)에 의해 RGB 의 3 원색에 대응하는 광성분(R, G, B)으로 나누어지고, 각 색에 대응하는 라이트 밸브(100R, 100G 및 100B)에 각각 인도된다. 이때, 특히 B광은, 긴 광로에 의한 광손실을 막기 위해 입사 렌즈(1122), 릴레이 렌즈(1123) 및 출사 렌즈(1124)로 구성되는 릴레이 렌즈계(1121)를 통해 인도된다. 그리고, 라이트 밸브(100R, 100G 및 100B)에 의해 각각 변조된 3 원색에 대응하는 광성분은, 다이크로익 프리즘(1112)에 의해 다시 합성된 후, 투사 렌즈(1114)를 통해 스크린(1120)에 컬러 화상으로서 투사된다.

본 실시예에서는 특히 차광층을 TFT의 하측에도 설치해 두면, 해당 액정 패널(1006)로부터의 입사광에 의거한 액정 프로젝터내의 투사광학계에 의한 반사광, 입사광이 통과할 때의 TFT 어레이 기판의 표면으로부터의 반사광, 다른 액정 패널 로부터 출사한 후에 다이크로익 프리즘(1112)을 통과하는 입사광의 일부(R 광 및 G 광의 일부)등이, 되돌아 오는 광으로서 TFT 어레이 기판의 측으로부터 입사해도, 화소전극의 스위칭용 TFT 등의 채널에 대한 차광(遮光)을 충분히 행할 수 있다. 이 경우, 소형화에 적합한 프리즘을 투사광학계에 사용해도, 각 액정 패널의 TFT 어레이 기판과 프리즘 사이에, 되돌아오는 광 방지용 AR 필름을 부착하거나, 편광판에 AR 피막처리를 행하거나 하는 것이 불필요하기 때문에 구성을 소형, 간이화하는데 대단히 유리하다.

도 20에서, 전자기기의 다른 예인 멀티 미디어 대응의 랩탑(laptop)형 퍼스널 컴퓨터(PC)(1200)는 상기한 액정 패널(1006)이 톱 커버 케이스 내에 갖추어져 있으며, 또 CPU, 메모리, 모뎀 등을 수용하는 동시에 키보드(1202)가 짜넣어진 본체(1204)를 갖추고 있다.

도 21 에서, 전자기기의 다른 예인 페이저(1300)는 금속 프레임(1302) 내에 상기의 구동회로(1004)가 TFT 어레이 기판상에 탑재되어 액정 모듈을 이루는 액정 패널(1006)이, 백 라이트(1306a)를 포함하는 라이트 가이드(1306), 회로기판(1308), 제 1 및 제 2 의 실드판(1310) 및 (1312), 두 개의 탄성도전체(1314) 및 (1316), 및 필름 캐리어 테이프(1318)와 함께 수용되어 있다. 이 예의 경우, 상기의 표시정보 처리회로(1002)(도 18 참조)는 회로기판(1308)에 탑재해도 되며, 액정 패널(1006)의 TFT 어레이 기판상에 탑재해도 된다. 또, 상기의 구동회로(1004)를 회로 기판(1308) 상에 탑재하는 것도 가능하다.

또, 도 21로 나타내는 예는 페이저이기 때문에, 회로기판(1308) 등이 설치되 어 있다. 그러나, 구동회로(1004)나 또 표시정보 처리회로(1002)를 탑재하여 액정 모듈을 이루는 액정 패널(1006)의 경우에는 금속 프레임(1302) 내에 액정 패널(1006)을 고정한 것을 액정장치로서, 혹은 이것에 덧붙여 라이트 가이드(1306)를 짜 넣은 백 라이트식 액정장치로서 생산, 판매, 사용하는 것도 가능하다.

또, 도 22로 나타내는 바와 같이, 구동회로(1004)나 표시정보 처리회로(1002)를 탑재하지 않는 액정 패널(1006)의 경우에는, 구동회로(1004)나 표시정보 처리회로(1002)를 포함하는 IC(1324)가 폴리이미드 테이프(1322) 상에 실장(實裝)된 TCP(Tape Carrier Package)(1320)에, TFT 어레이 기판(100)의 주변부에 설치된 이방성 도통 필름을 통해 물리적, 전기적으로 접속하고, 액정장치로서 생산, 판매, 사용하는 것도 가능하다.

이상, 도 19 내지 도 22를 참조하여 설명한 전자기기 외에도, 액정 텔레비젼, 뷰 파인더형 또는 모니터 직시형 비디오 테이프 레코더, 카 내비게이션 장치, 전자수첩, 전자식 탁상 계산기, 워드 프로세서, 엔지니어링·워크 스테이션(EWS), 휴대전화, 텔레비젼 전화, POS 단말, 터치 패널을 갖춘 장치등이 도 18로 나타낸 전자기기의 예로서 들 수 있다.

이상 설명한 바와 같이, 본 실시예에 따르면 대형이고 저소비 전력의 액정장치를 갖춘 각종 전자기기를 실현할 수 있다.

본 발명의 디지털 드라이버 회로에 의하면, 기준 멀티 램프파의 계열의 선택 과 전압의 선택을 조합함으로써 각 디지털 화상신호의 값에 대응하는 구동신호를 생성하기 때문에, 기준 멀티 램프파의 각각에 대해 요구되는 시간에 대한 정밀도는 현저하게 낮아지며, 더욱이 기준 멀티 램프파를 공급하기 위한 앰프의 능력이 낮아도, 신호선을 구동신호의 전압에 포화시키는데 충분한 시간적 여유를 확보할 수 있다. 이상의 결과, 본 발명의 디지털 드라이버 회로에 의하면, 비교적 스루 레이트가 적은 회로를 사용하여 소비 전력을 낮게 하면서 구동 능력을 높일 수 있으며, 온도보상이나 γ 보정을 비교적 간단하게 또한 양호한 정밀도로 행할 수 있다.

본 발명의 전기광학장치에 의하면, 대형이고 저소비 전력이며, 비교적 값싼 액정장치 등의 장치를 실현할 수 있다.

또, 본 발명의 전자기기에 의하면 대형이며 저소비 전력이며, 비교적 값싼 액정장치 등을 갖춘 각종 전자기기를 실현할 수 있다.

Claims

복수 비트의 디지털 화상 신호가 입력되고, 상기 복수 비트의 디지털 화상 신호에 대응하는 아날로그의 구동신호를 생성하여 전기광학장치의 신호선에 출력하기 위한 디지털 드라이버 회로로서,

상기 복수 비트의 디지털 화상 신호 중에서, y(단, y는 자연수) 비트 분의 제 1 디지털 화상 신호에 기초하여, 시간 경과에 따라 계단형으로 전압이 각각 변화하는 복수의 기준 멀티 램프파 중 하나의 기준 멀티 램프파를 선택하는 계열 선택 수단과,

상기 복수 비트의 디지털 화상 신호 중에서, x(단, x는 자연수) 비트 분의 제 2 디지털 화상 신호에 기초하여, 상기 계열 선택 수단에 의해 선택된 상기 하나의 기준 멀티 램프파의 시간축 상에서의 기간을 선택하는 시간 선택 수단을 구비하고 있으며,

상기 하나의 기준 멀티 램프파와 상기 시간 선택 수단에 의해 선택된 상기 기간에 기초하여 상기 아날로그 구동 신호를 출력하는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항에 있어서,

상기 계열 선택 수단은 상기 제 1 디지털 화상 신호를 디코드하는 디코더 회로와, 상기 디코더 회로에서 디코드된 값에 따라 상기 하나의 기준 멀티 램프파를 선택하는 제 1 스위칭 회로를 구비하고,

상기 시간 선택 수단은 상기 제 2 디지털 화상 신호에 따라 펄스 신호를 생성하는 PWM 회로와, 상기 펄스 신호에 따라 상기 하나의 기준 멀티 램프파의 시간축상에서의 기간을 선택하는 제 2 스위칭 회로를 구비하는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 있어서,

상기 선택된 하나의 기준 멀티 램프파에서의 선택된 전압을 상기 구동 신호로서 출력하는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 있어서,

전압 변화 수단을 더 구비하고,

상기 전압 변화 수단은 상기 시간 선택 수단의 출력 신호에 기초하여 전압을 변화시키고 그 변화된 전압을 상기 아날로그 구동 신호로 하여 출력하는 것을 특징으로 하는 디지털 드라이버 회로.
제 4 항에 있어서,

상기 전압 변화 수단은 상기 복수 비트의 디지털 화상 신호 중, z(단, z는 자연수) 비트 분의 제 3 디지털 화상 신호에 기초하여 상기 아날로그 구동 신호를 출력하는 SC-DAC(Switched Capacitor - Digital to Analog Converter) 회로를 구비하는 것을 특징으로 하는 디지털 드라이버 회로.
제 5 항에 있어서,

상기 SC-DAC 회로는 복수의 커패시터를 포함하고,

상기 복수의 커패시터 각각에 대하여, 상기 제 3 디지털 화상 신호에 기초하여 도통 상태가 설정되는 트랜지스터가 설치되어 있는 것을 특징으로 하는 디지털 드라이버 회로.
제 6 항에 있어서,

상기 제 3 디지털 화상 신호를 반전하는 반전 수단을 더 구비하고,

상기 반전 수단에 의해 생성한 제 4 디지털 화상 신호가 상기 트랜지스터의 게이트에 공급되는 것을 특징으로 하는 디지털 드라이버 회로.
제 5 항에 있어서,

상기 SC-DAC 회로는 복수의 커패시터를 구비하고,

상기 복수의 커패시터 각각에 대하여, 상기 제 3 디지털 화상 신호에 기초하여 도통 상태가 설정되는 트랜지스터가 설치되어 있고,

상기 트랜지스터가 상기 제 3 디지털 화상 신호에 의해 선택된 경우에, 상기 복수의 커패시터 중 상기 트랜지스터에 대응하는 커패시터가 상기 트랜지스터를 통하여 신호선에 접속되는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 기준 멀티 램프파의 전압은 계단형으로 단조(單調)로 증가 또는 감소하는 1 기간내에서는 소정의 시간단위마다 증가 또는 감소하고,

상기 복수의 기준 멀티 램프파의 전압의 동일 시간단위에서의 대소관계는, 상기 1 기간내의 모든 시간단위에 있어서 일정하며, 상기 1 기간내에서, 하나의 시간단위에서의 복수의 기준 멀티 램프파의 전압의 최고치는 상기 하나의 시간단위에 이어지는 다른 시간단위에서의 기준 멀티 램프파의 전압의 최저치보다도 작게 설정되어 있는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 기준 멀티 램프파를 생성하는 멀티 램프파 생성 수단을 더 구비하는 것을 특징으로 하는 디지털 드라이버 회로.
제 10 항에 있어서,

상기 멀티 램프파 생성 수단은 상기 복수의 기준 멀티 램프파의 전압을 각각 조정함으로써, 상기 전기광학장치에 대한 상기 디지털 화상 신호의 γ 보정을 행하는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 있어서,

상기 복수의 기준 멀티 램프파의 전압을 각각 조정함으로써, 상기 전기광학장치에 대한 상기 디지털 화상 신호의 γ 보정을 행하는 것을 특징으로 하는 디지털 드라이버 회로.
제 1 항 또는 제 2 항에 기재된 디지털 드라이버 회로를 구비하는 것을 특징으로 하는 전기광학장치.
제 13 항에 있어서,

상기 전기광학장치는 각 화소에서의 스위칭 소자로서 박막 트랜지스터를 구비한 TFT 액티브 매트릭스 구동방식의 액정 장치로 구성되어 있으며,

상기 계열 선택 수단 및 상기 시간 선택 수단은 각각 박막 트랜지스터를 포함하여 구성되어 있는 것을 특징으로 하는 전기광학장치.
제 13 항에 기재된 전기광학장치를 구비하는 것을 특징으로 하는 전자기기.
제 5 항에 있어서,

상기 시간 선택 수단은 상기 제 2 디지털 화상 신호에 기초하여, 상기 SC-DAC 회로에 출력 신호를 공급하는 것을 특징으로 하는 디지털 드라이버 회로.