JP4155396B2

JP4155396B2 - 表示装置

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Publication number: JP4155396B2
Application number: JP2002377197A
Authority: JP
Inventors: 秀夫佐藤; 友彦佐藤; 則夫萬場; 正博槙; 貴之仲尾
Original assignee: 株式会社日立ディスプレイズ
Priority date: 2002-12-26
Filing date: 2002-12-26
Publication date: 2008-09-24
Anticipated expiration: 2022-12-26
Also published as: CN1512467A; US7277078B2; JP2004205958A; US20040135778A1; CN100388330C

Description

【０００１】
【発明の属する技術分野】
本発明は、表示装置に係わり、特に、各画素に印加する映像信号電圧のガンマ補正に適用して有効な技術に関する。
【０００２】
【従来の技術】
ＴＦＴ（Thin Film Transistor）方式の液晶表示モジュールは、ノート型パーソナルコンピュータ等の表示装置として広く使用されている。
この液晶表示モジュールとして、薄膜トランジスタ（ＴＦＴ）をポリシリコン上に形成するものも（以下、ポリシリコン型の液晶表示モジュールという）知られている。
このポリシリコン型の液晶表示モジュールにおいて、１水平走査ライン期間内の表示データを格納し、また、１水平走査ライン期間内で逐次増加、あるいは、減少する参照データを発生し、前記格納された表示データと参照データとを比較し、一致した場合に、映像信号電圧発生回路で生成された映像信号電圧をサンプリングして、各画素に印加する方式（以下、ＰＷＭ方式という）が知られている（特許文献１、特許文献２参照）。
前述した映像信号電圧発生回路で生成される映像信号電圧には、電圧波形が傾斜波の電圧（以下、ランプ電圧という）が使用される。
【０００３】
なお、本願発明に関連する先行技術文献情報としては以下のものがある。
【特許文献１】
特開平６−１７８２３８号公報
【特許文献２】
特開平１１−２７２２４２号公報
【０００４】
【発明が解決しようとする課題】
前述の特許文献１にも記載されているように、各画素に印加する映像信号電圧は、液晶の透過率カーブを考慮してガンマ補正する必要があるが、前述の特許文献１、特許文献２に記載されている液晶表示装置では、このガンマ補正を、映像信号電圧発生回路で行なっている。
図１８は、従来のガンマ補正の方法の一例を示す図であり、前述の特許文献１の図７、あるいは、前述の特許文献２の図１４に開示されているガンマ補正の方法を示す図である。
これらの図に示すように、前述の特許文献１、特許文献２に記載されているガンマ補正の方法は、ランプ発生回路の出力を、必要とするガンマ特性に合わせて変調させる方法である。
具体的には、予めメモリ（ＭＭ）にガンマ特性を記憶し、このメモリ（ＭＭ）の値を順に読み出しデジタルアナログ変換器（ＤＡＣ）でアナログ電圧に変換する方法である。なお、図１８において、ＡＭＰは、デジタルアナログ変換器（ＤＡＣ）で変換されたアナログ電圧を増幅するアンプ、ＲＡＭＰはアンプ（ＡＭＰ）から出力されるランプ電圧である。
【０００５】
しかしながら、前述した方法では、高分解能のデジタルアナログ変換器が必要であり、そのため、高分解能デジタルアナログ変換器は回路規模が大きくなるとともに、精密な精度が要求されるので、表示パネルと同一基板上に形成することが困難であるという問題点があった。
また、ランプ発生回路の出力は、表示パネル内で、映像信号線（ドレイン線）の配線容量によって遅延するが、この遅延による電圧誤差は、ランプ電圧の時間に対する傾きに依存する。
ガンマ補正を行なう場合、この傾斜は領域毎に異なり、その最大傾斜は高くなる。このため、誤差が大きくなるとともに、その誤差が領域毎に異なるという問題点があった。
【０００６】
本発明は、前記従来技術の問題点を解決するためになされたものであり、本発明の目的は、ランプ電圧を変調することなく、各画素に印加する映像信号電圧のガンマ補正を行うことが可能な表示装置を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面によって明らかにする。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記の通りである。
本発明は、複数の画素を有する表示部と、前記複数の画素に映像信号電圧を印加する複数の映像信号線と、前記複数の映像信号線に映像信号電圧を供給する駆動回路とを備え、前記駆動回路が、外部から入力される表示データを格納する格納回路と、参照データを生成する参照データ発生回路と、ランプ電圧を生成するランプ電圧発生回路と、前記格納回路に格納された表示データと、前記参照データ発生回路で生成された参照データとを比較する複数の比較回路と、前記比較回路での比較結果に基づき、前記ランプ電圧発生回路で生成されたランプ電圧をサンプリングし、当該サンプリングしたランプ電圧を映像信号電圧として、各映像信号線に出力する複数のサンプリング回路とを有する表示装置であって、前記参照データ発生回路で生成される参照データを、時間に対して非線形に変化させたことを特徴とする。
【０００８】
ここで、前記参照データ発生回路は、それぞれ周波数が異なる複数のクロックが入力され、選択制御信号に基づき前記複数のクロックの中から１つのクロックを選択する選択回路と、前記選択回路で選択されたクロックをカウントし、そのカウント数を前記参照データとして出力するカウンタと、予め設定されたカウント数と前記カウンタのカウント数とに基づき、前記選択回路で選択するクロックを指示する選択制御信号を、前記選択回路に対して送出する制御部とを有する。また、前記制御部は、予め設定されたカウント数を格納する複数のレジスタと、前記各レジスタに格納されたカウント数と、前記カウンタのカウント数とを比較する複数の比較器と、前記複数の比較器での比較結果に基づき、前記選択制御信号を生成する制御回路とを有する。
また、本発明において、ランプ電圧発生回路は、正極性のランプ電圧と負極性のランプ電圧とを生成し、前記サンプリング手段は、前記外部から入力される交流化信号と前記比較回路での比較結果とに基づき、ランプ電圧発生手段で生成された正極性ランプ電圧、あるいは負極性のランプ電圧をサンプリングし、当該サンプリングしたランプ電圧を映像信号電圧として各映像信号線に出力することを特徴とする。
【０００９】
また、本発明において、ランプ電圧発生回路は、正極性のランプ電圧と負極性のランプ電圧とを生成し、前記サンプリング回路は、入力される２つの比較回路の中の一方の比較回路の比較結果に基づき、前記ランプ電圧発生回路で生成された正極性のランプ電圧をサンプリングする第１サンプリング回路と、入力される２つの比較回路の中の他方の比較回路の比較結果に基づき、前記ランプ電圧発生回路で生成された負極性のランプ電圧をサンプリングする第２サンプリング回路と、外部から入力される交流化信号に基づき、前記入力される２つの比較回路の中の一方の比較回路の比較結果を前記第１サンプリング回路、あるいは、前記第２サンプリング回路に入力し、並びに、前記入力される２つの比較回路の中の他方の比較回路の比較結果を前記第２サンプリング回路、あるいは、前記第１サンプリング回路に入力する第１スイッチング回路と、前記交流化信号に基づき、前記１スイッチング回路での入れ替えに同期して、前記第１サンプリング回路でサンプリングした正極性のランプ電圧を映像信号電圧として、隣接する映像信号線の中の一方の映像信号線、あるいは、他方の映像信号線に出力し、並びに、前記第２サンプリング回路でサンプリングした負極性のランプ電圧を映像信号電圧として、隣接する映像信号線の中の他方の映像信号線、あるいは、一方の映像信号線に出力する第２スイッチング回路とを有する。
【００１０】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
なお、実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
［実施の形態１］
図１は、本発明の実施の形態の液晶表示装置の概略構成を示すブロック図である。本実施の形態の液晶表示装置は、薄膜トランジスタ（ＴＦＴ）をポリシリコン上に形成したポリシリコン型の液晶表示モジュールである。
本実施の形態の液晶表示装置は、ドレインドライバ１００と、タイミング制御回路２００と、参照データ発生回路３００と、ランプ電圧発生回路４００と、ゲートドライバ５００と、表示部８００とで構成される。
表示部８００には、マトリクス状に配置される複数の画素と、各画素に映像信号電圧を供給するドレイン信号線Ｄと、各画素に走査信号電圧を供給するゲート信号線Ｇとが形成される。
【００１１】
各画素は、薄膜トランジスタで構成される画素トランジスタ（ＧＴＦＴ）を備え、この画素トランジスタ（ＧＴＦＴ）は、ドレイン信号線Ｄと画素電極（ＩＴＯ１）との間に接続され、かつ、ゲートはゲート信号線Ｇに接続される。
画素電極（ＩＴＯ１）と対向電極（コモン電極ともいう；図示せず）との間には、液晶が封入されるので、画素電極（ＩＴＯ１）と対向電極との間には、画素容量（ＣLC）が等価的に接続される。
なお、図１では、図示の簡略化のため、画素トランジスタ（ＧＴＦＴ）は、１個のみを図示している。
ドレインドライバ１００は、シフトレジスタ１１０と、ラッチ回路１２０と、ラッチ回路１３０と、コンパレータ１４０と、サンプルホールド回路１５０とで構成される。
【００１２】
タイミング制御回路２００には、クロック（ＣＬＫ）、水平同期信号（Ｈｓ）、垂直同期信号（Ｖｓ）、表示タイミング信号（ＤＴＭＧ）、並びに、表示データ（Ｄｉ）が入力され、タイミング制御回路２００は、ドレインドライバ１００、参照データ発生回路３００、ランプ電圧発生回路４００、並びに、ゲートドライバ５００を制御する信号を生成する。
以下、本実施の形態の液晶表示装置の駆動方法について説明する。
なお、一般に、液晶表示装置は、液晶の劣化を防止するために、交流化駆動方法が採用されるが、本実施の形態の液晶表示装置は、交流化駆動方法として、ドット反転法を採用している。
このドット反転法は、行方向および列方向において、互いに隣接する画素に印加される映像信号の極性が互いに逆極性となる駆動方法である。
シフトレジスタ１１０は、タイミング制御回路２００から送出されるスタート信号（ＨＳＴ）とクロック信号（ＨＣＫ）とで動作し、ラッチ回路１２０を制御する多相パルスを出力する。
ラッチ回路１２０は、この多相パルスに基づき、タイミング制御回路２００から送出される表示データ（ＤＡＴＡ）を、順次１水平走査ライン分保持する。
【００１３】
ラッチ回路１３０は、タイミング制御回路２００から送出される、１水平走査ライン分の表示データの転送終了のタイミング信号（ＬＴ）が入力されると、ラッチ回路１２０の表示データを同一のタイミングで一斉に保持する。
コンパレータ１４０は、ラッチ回路１３０に保持された表示データと、参照データ発生回路３００から送出される参照データ（ＮＣＮＴ）との大小を比較する。
より詳しくは、タイミング制御回路２００から送出される初期化信号（ＲＳ）で初期化された後、参照データ（ＮＣＮＴ）が表示データよりも小さいか、または等しい時にＨｉｇｈレベル（以下、Ｈレベルという）を出力する。
参照データ発生回路３００は、タイミング制御回路２００から送出されるクロック（ＣＫ）と初期化信号（ＲＳ）を入力とするアップカウンタである。
サンプルホールド回路１５０は、コンパレータ１４０の出力と、交流化信号（Ｍ，ＭＢ）、ランプ電圧発生回路４００の出力（ＲＡＭＰ１，ＲＡＭＰ２）を入力とし、表示部８００のドレイン線Ｄに映像信号電圧を出力する。
ここで、交流化信号（Ｍ）、交流化信号（ＭＢ）は、表示部８００の画素電極に印加する映像信号電圧の極性を制御する論理信号であり、互いに反転する関係にあり、ライン毎、および、フレーム毎にそれらの論理は反転する。
【００１４】
ランプ電圧発生回路４００の出力（ＲＡＭＰ１）は正極性のランプ電圧、および出力（ＲＡＭＰ２）は負極性のランプ電圧であり、出力（ＲＡＭＰ１）および出力（ＲＡＭＰ２）のそれぞれのランプ電圧は、その傾斜の絶対値はともに等しくされる。
サンプルホールド回路１５０は、交流化信号（Ｍ，ＭＢ）の制御の元に、コンパレータ１４０の出力信号で、ランプ電圧（ＲＡＭＰ１）をスイッチング素子（ＳＷＡ）で、あるいはランプ電圧（ＲＡＭＰ２）をスイッチング素子（ＳＷＢ）でサンプリングし、このサンプリングした電圧を、映像信号電圧としてドレイン線（Ｄ）に出力する。
図１の場合、交流化信号（Ｍ）がＨレベル、交流化信号（ＭＢ）がＬレベルの時、ドレイン線（Ｄ１）には、正極性のランプ電圧（ＲＡＭＰ１）をサンプリングした電圧が出力され、ドレイン線（Ｄ２）には、負極性のランプ電圧（ＲＡＭＰ２）をサンプリングした電圧が出力される。
また、交流化信号（Ｍ）がＬレベル、交流化信号（ＭＢ）がＨレベルの時、ドレイン線（Ｄ１）には、負極性のランプ電圧（ＲＡＭＰ２）をサンプリングした電圧が出力され、ドレイン線（Ｄ２）には、正極性のランプ電圧（ＲＡＭＰ１）をサンプリングした電圧が出力される。
【００１５】
これにより、ドレイン線Ｄに出力する映像信号の極性を、隣り合うドレイン信号線の間で、１水平ライン毎に反転することができる。なお、図１において、ＬＳは、レベルシフト回路である。
ゲートドライバ５００は、タイミング制御回路２００から送出されるスタート信号（ＶＳＴ）、クロック（ＶＣＫ）で動作し、表示部８００のゲート線Ｇに、順次１水平走査ライン期間、画素トランジスタ（ＧＴＦＴ）をオンとする走査信号を出力する。
以上の動作により、表示部８００に画像が表示される。
本実施の形態では、交流化をサンプルホールド回路１５０で行なうので、ランプ電圧発生回路４００から出力されるランプ電圧（ＲＡＭＰ１，ＲＡＭＰ２）は、それぞれ正極性および負極性のまま極性を代えなくてもよいため、電圧振幅を低減し、消費電力を低減できる。
さらに、ランプ発生回路４００の出カインピーダンスを低減し、遅延時間を短くできるので、高い品質の表示画像を得ることができる。
【００１６】
本実施の形態では、前記ガンマ補正を、参照データ発生回路３００で行っている。
図２は、図１に示す参照データ発生回路３００の概略構成を示すブロック図である。
参照データ発生回路３００は、分周回路３１０と、セレクタ３２０と、カウンタ３３０と、レジスタ３４０と、コンパレータ３５０と、制御回路３６０とで構成される。
分周回路３１０は、入力クロック（ＣＫ）を分周して、４つの分周信号（ｆ１，ｆ２，ｆ３，ｆ４）を出力する。なお、図２において、ＲＳは初期化信号である。
ｆ０を基準周波数とした時の、分周回路３１０の各出力の周波数は、それぞれｆ１／ｆ０＝１、ｆ２／ｆ０＝１／２、ｆ３／ｆ０＝１／４、ｆ４／ｆ０＝１／８である。
セレクタ３２０は、制御回路３６０の出力信号に基づき、分周回路３１０から出力される４つの分周信号（ｆ１，ｆ２，ｆ３，ｆ４）から１つの信号（入力信号（ｆｉｎ））を選択して、カウンタ３３０に出力する。
カウンタ３３０は、入力信号（ｆｉｎ）をカウントするアップカウンタである。
【００１７】
レジスタ３４０には、ガンマ補正用のデータ（Ｎ１〜Ｎ６）が予め記憶されている。本実施の形態では、６点の場合を示している。
コンパレータ３５０は、カウンタ３３０の出力値と、レジスタ３４０に格納されているガンマ補正データの値とを比較する。
制御回路３６０は、コンパレータ３５０の出力を入力として、セレクタ３２０を制御する。
図４に、図２に示すカウンタ３３０のカウント値（Ｎｃ）と、カウンタ３３０に入力される入力信号（ｆｉｎ）の周波数との関係を示す。
レジスタ３４０に記憶された値（Ｎ１〜Ｎ６）と、カウンタ３３０のカウンタ値（Ｎｃ）によって、カウンタ３３０の入力信号（ｆｉｎ）の周波数を、図４に示すように制御する。
図５は、参照データ発生回路３００のカウンタ値の時間応答を示す図である。なお、この図５において、Ｔは時間であり、Ｎｃはカウント値である。
カウンタ３３０は、初期化信号ＲＳでリセットされ、その後、入力信号（ｆｉｎ）の周波数が、図４に示すように、ｆ４→ｆ３→ｆ２→ｆ１→ｆ２→ｆ３→ｆ４と変化する。
この場合に、参照データ発生回路３００のカウント値（Ｎｃ）は、入力信号（ｆｉｎ）の周波数が低い場合には傾斜が緩く、入力信号（ｆｉｎ）の周波数が高い場合には急峻となる。この結果、参照データ発生回路３００のカウント値の時間応答は図５に示す特性となる。
【００１８】
図３は、図１に示すランプ電圧発生回路４００の回路構成を示す回路図である。
ランプ電圧発生回路４００は、図３に示すように、正極性のランプ電圧（ＲＡＭＰ１）と、負極性のランプ電圧（ＲＡＭＰ２）を生成する２つのランプ発生回路で構成される。
ランプ電圧（ＲＡＭＰ１）を生成するランプ発生回路は、演算増幅器４１１と、インバータ４１２と、スイッチング素子（４１３，４１５）と、抵抗４１４と、コンデンサ４１６とで構成され、ランプ電圧（ＲＡＭＰ２）を生成するランプ発生回路は、演算増幅器４２１と、インバータ４２２と、スイッチング素子（４２３，４２５）と、抵抗４２４と、コンデンサ４２６とで構成する。
それぞれのランプ発生回路は、初期化信号（ＲＳ）がＨレベルとなると、スイッチング素子（４１３，４２３）がオフし、スイッチング素子（４１５，４２５）がオンする。
この状態では、それぞれのランプ発生回路は、ボルテージホロワ回路を構成するので、各出力は接地電位（ＧＮＤ）となる。
次に、初期化信号（ＲＳ）がＬレベルとなると、スイッチング素子（４１３，４２３）がオンし、スイッチング素子（４１５，４２５）がオフする。
これにより、コンデンサ（４１６，４２６）が充電されるので、ランプ電圧（ＲＡＭＰ１）は時間と共に上昇し、ランプ電圧（ＲＡＭＰ２）は時間と共に減少する。
【００１９】
図６は、ランプ電圧発生回路４００の時間応答を示す図である。なお、図６において、Ｔは時間、Ｖは電圧である。
図５に示す参照データ発生回路３００のカウント値（Ｎｃ）の時間応答と、図６に示すランプ電圧発生回路４００の時間応答から、参照データ発生回路３００のカウント値（Ｎｃ）と、ランプ電圧発生回路４００の出力電圧（Ｖ）との関係は、参照データ発生回路３００のカウント値（Ｎｃ）の時間応答の逆関数となる。
すなわち、駆動する液晶の電圧と透過率の関係（ガンマ特性）は、参照データ発生回路３００のカウント値の時間応答を、このガンマ特性と相似の関係に設定することで補正できる。
このように、本実施の形態では、参照データ発生回路３００を構成するカウンタ３３０の入力信号の周波数を、参照データ発生回路３００のカウント値（Ｎｃ）によって切換えることで、駆動する液晶のガンマ特性を補正することができる。
この方法では、ランプ電圧発生回路４００から出力されるランプ電圧（ＲＡＭＰ１，ＲＡＭＰ２）は常に一定の傾斜で良いので、ドレイン信号線Ｄに遅延があっても、その誤差の絶対値が一定であるため、表示画質への影響を軽減することができる。
【００２０】
図７は、参照データ発生回路３００に使用されるコンパレータ３５０の一例の回路構成を示す回路図である。
図７に示す回路は、３ビット入力のコンパレータであり、インバータ（３１，３２，３３）と、ＯＲ回路（３４，４５，３６）と、ＡＮＤ回路３７と、ＳＲフリップフロップ３８で構成する。
図７において、ａ０，ａ１，ａ２がカウンタ３３０からの信号、ｂ０，ｂ１，ｂ２がレジスタ３４０から信号である。
図８に、図７に示すコンパレータ回路の真理値表を示す。この図８は、ＡＮＤ回路３７の出力ｃについて記載している。
カウンタ３３０のカウンタ値が、０から増加する場合、出力ｃが０から１に変化するのは、ｂの値が、カウンタ３３０のカウンタ値と等しくなった時点である。
この出力ｃを、ＳＲフリップフロップ３８に入力することで、その出力ｄは、ａ≧ｂでＨレベルとなる。
図９に、図７に示すコンパレータ回路における、ｂ＝０１１のときのタイミング図を示す。
出力ｃは、ａ＝０１１とａ＝１１１で、Ｈレベルとなり、ＳＲフリップフロップ３８の出力ｄは、ａ≧ｂで、Ｈレベルとなる。
【００２１】
図１０は、図２に示すカウンタ３３０の回路構成の一例を示す回路図である。図１０に示す回路は、４ビットカウンタであり、ラッチ回路３８０とインクリメンタ３７０とで構成される。
ラッチ回路３８０は、Ｄ型フリップフロップ（３８１〜３８４）で構成され、クロック（ＣＫ）と、初期化信号（ＲＳ）と、入力（ｅｉ０〜ｅｉ３）で動作し、クロック（ＣＫ）のタイミングで、入力（ｅｉ０〜ｅｉ３）をラッチし、出力（ｅｏ０〜ｅｏ３）を出力する。
インクリメンタ３７０は、ＡＮＤ回路（３７５〜３７７）と、ＥＯＲ回路（排他的論理和回路）（３７１〜３７４）とで構成され、ラッチ回路３８０の出力に”１”を加算し、ラッチ３８０に入力する。
この構成により、クロック（ＣＫ）のタイミングで、ラッチ回路３８０の出力に”１”を加算する同期型のカウンタ３３０を実現できる。
図１０に示すカウンタ３３０は、分周回路３１０にも適用可能である。
【００２２】
図１１は、図２に示す制御回路３６０とセレクタ３２０の回路構成の一例を示す回路図である。
図１１に示す制御回路３６０は、インバータ（３６１〜３６６）と、ＡＮＤ回路（３９１〜３９５）と、ＯＲ回路（３９６〜３９８）とで構成され、コンパレータ３５０の出力を入力し、セレクタ信号（ｓ１〜ｓ４）を出力する。
セレクタ３２０は、ＡＮＤ回路（３２１〜３２４）と、ＯＲ回路（３２５〜３２７）とで構成され、セレクタ信号（ｓ１〜ｓ４）により、分周回路の出力信号（ｆ１〜ｆ４）の中の一つを選択し、入力信号（ｆｉｎ）を出力する。
前述したように、コンパレータ３５０の出力は、Ｃ１→Ｃ２→Ｃ３→Ｃ４→Ｃ５→Ｃ６の順にＨレベルとなる。仮に、コンパレータ３５０の出力（Ｃ１〜Ｃ６）がＬレベルの場合、セレクタ信号（ｓ１）がＨレベルとなり、ＡＮＤ回路３２１により、入力信号（ｆｉｎ）として、周波数がｆ４の分周信号が選択される。次に、コンパレータ３５０の出力（Ｃ１）がＨレベルとなると、ＡＮＤ回路３９１により、セレクタ信号（ｓ２）がＨレベルとなり、ＡＮＤ回路３２２により、入力信号（ｆｉｎ）として、周波数がｆ３の分周信号が選択される。
以下、同様にして、セレクタ３２０で選択される分周信号は、ｆ４→ｆ３→ｆ２→ｆ１→ｆ２→ｆ３→ｆ４と変化する。
【００２３】
図１２は、図２に示すコンパレータ３５０をダイナミック回路で構成した場合の回路構成を示す回路図である。
図１２に示す回路は、スイッチング素子（４１〜４８）と、インバータ（５２〜５５）と、コンデンサ５１とで構成される。
初期化信号（ＲＳ）がＨレベルで、スイッチング素子４１がオフ、スイッチング素子４８がオンし、出力はＬレベルとなる。
次に、初期化信号（ＲＳ）がＬレベルとなると、スイッチング素子４１がオン、スイッチング素子４８がオフし、スイッチング素子（４２〜４７）によるスイッチング素子論理で出力ｄを制御する。
スイッチング素子論理では、並列接続が論理和、直列接続が論理積となるので、イッチング素子（４２〜４７）の構成は図７に示す回路と等価になる。
【００２４】
図１２に示すダイナミック回路を、薄膜トランジスタで構成した場合の回路構成を図１３、図１４に示す。
図１３に示す回路が、Ｐ型ＭＯＳトランジスタ（以下、ＰＭＯＳという）で、また、図１４に示す回路が、Ｎ型ＭＯＳトランジスタ（以下、ＮＭＯＳという）でスイッチング素子論理を構成したものである。
図１５、１６は、図３に示すランプ電圧発生回路４００を構成する演算増幅器（４１１，４２１）を、薄膜トランジスタで構成した場合の回路構成を示す回路図である。
図１５に示す回路が、正極性のランプ電圧（ＲＡＭＰ１）を生成するランプ発生回路に使用される演算増幅器で、図１６に示す回路が、負極性のランプ電圧（ＲＡＭＰ２）を生成するランプ発生回路に使用される演算増幅器である。
図１５に示す回路では、出力トランジスタ４３５をソース接地のＰＭＯＳトランジスタで構成し、この構成により、正極性のランプ電圧（ＲＡＭＰ１）を生成する際に、必要となる出力端子から掃出す方向の電流（ソース電流）を確保するとともに、出力電圧を電源電圧近傍まで高めることができる。
図１６に示す回路では、出力トランジスタ４４５をソース接地のＮＭＯＳトランジスタで構成し、この構成で、負極性のランプ電圧（ＲＡＭＰ２）を生成する際に、必要となる出力端子に吸込む方向の電流（シンク電流）を確保するとともに、出力電圧を負の電源電圧近傍まで低くすることができる。
【００２５】
［実施の形態２］
図１７は、本発明の実施の形態２の液晶表示装置の概略構成を示すブロック図である。
前述の実施の形態と相異する点は、サンプルホールド回路１５０の構成である。
本実施の形態では、サンプルホールド回路１５０内に正極性のランプ電圧（ＲＡＭＰ１）を増幅するバッファアンプ（ＢＡＡ）と、負極性のランプ電圧（ＲＡＭＰ２）を増幅するバッファアンプ（ＢＡＢ）とを設け、ドレイン信号線Ｄをバッファアンプで駆動するものである。
この結果、ランプ電圧発生回路４００の表示画像による負荷変動を抑制できるので、高品質の画像を表示することができる。
なお、バッファアンプ（ＢＡＡ）と、バッファアンプ（ＢＡＢ）とは、隣接する２つのドレイン信号線（例えば、図１７に示すドレイン信号（Ｄ１）とドレイン信号線（Ｄ２））毎に設けられ、２つのドレイン信号線で、バッファアンプ（ＢＡＡ）と、バッファアンプ（ＢＡＢ）とを兼用する。
そのため、本実施の形態では、サンプルホールド回路１５０には、隣接する２つのドレイン信号線に対応する２つのコンパレータ１４０の出力が入力される。
【００２６】
そして、交流化信号（Ｍ，ＭＢ）で制御されるスイッチング素子（ＳＷ１）により、一方のコンパレータ１４０の出力を、正極性のランプ電圧（ＲＡＭＰ１）をサンプリングするスイッチング素子（ＳＷＡ）、あるいは、負極性のランプ電圧（ＲＡＭＰ２）をサンプリングするスイッチング素子（ＳＷＢ）に出力し、同時に、他方のコンパレータ１４０の出力を、スイッチング素子（ＳＷＢ）、あるいは、スイッチング素子（ＳＷＡ）に出力する。
また、交流化信号（Ｍ，ＭＢ）で制御されるスイッチング素子（ＳＷ２）により、正極性のランプ電圧（ＲＡＭＰ１）を増幅するバッファアンプ（ＢＡＡ）の出力を、一方のドレイン信号線、あるいは、他方のドレイン信号線に出力し、同時に、負極性のランプ電圧（ＲＡＭＰ２）を増幅するバッファアンプ（ＢＡＢ）の出力を、他方のドレイン信号線、あるいは、一方のドレイン信号線に出力する。
【００２７】
例えば、図１７の場合、交流化信号（Ｍ）がＨレベル、交流化信号（ＭＢ）がＬレベルの時、ドレイン信号線（Ｄ１）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＡ）に、並びに、ドレイン信号線（Ｄ２）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＢ）に入力され、そして、ドレイン線（Ｄ１）には、バッファアンプ（ＢＡＡ）の出力電圧が、並びに、ドレイン線（Ｄ２）には、バッファアンプ（ＢＡＢ）の出力電圧が出力される。また、交流化信号（Ｍ）がＬレベル、交流化信号（ＭＢ）がＨレベルの時、ドレイン信号線（Ｄ１）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＢ）に、並びに、ドレイン信号線（Ｄ２）に対応するコンパレータ１４０の出力は、スイッチング素子（ＳＷＡ）に入力され、そして、ドレイン線（Ｄ１）には、バッファアンプ（ＢＡＢ）の出力電圧が、並びに、ドレイン線（Ｄ２）には、バッファアンプ（ＢＡＡ）の出力電圧が出力される。
これにより、ドレイン線Ｄに出力する映像信号の極性を、隣り合うドレイン信号線の間で、１水平走査ライン毎に反転することができる。
【００２８】
以上説明したように、液晶に印加する映像信号電圧のガンマ補正を、参照データ発生回路３００で行うようにしたので、ランプ電圧発生回路４００から出力されるランプ電圧を、一定傾斜にすることができ、このため、ドレイン信号線Ｄ上で、ランプ電圧の電圧波形に遅延があっても、その誤差を一定にすることが可能となり、高精度のドレインドライバに適用することができる。
また、参照データ発生回路３００は論理回路で実現でき、表示部８００と同一基板に形成し易く、その上、ガンマ補正のためのデータはレジスタに保存するので、製品毎またはパネル毎と個別に設定することができる。
また、ランプ電圧発生回路４００から出力されるランプ電圧（ＲＡＭＰ１，ＲＡＭＰ２）は、それぞれ正極性および負極性のまま極性を変えなくて良いので、回路を簡略化できるばかりか、表示部８００と同一基板に形成することができる。
【００２９】
したがって、本実施の形態の液晶表示装置によれば、出荷時にガンマ補正を個別に行なうことや温度によって補正値を変化させる温度補償を行なうことで、より高品位のディスプレイを実現することができる。
また、ドレインドライバとその周辺回路を、表示部８００と同一基板に形成することで、部品点数、接続端子数を少なくできるので、信頼性の高いディスプレイを実現することができる。
さらに、交流化をサンプルホールド回路１５０で行うので、ランプ電圧発生回路４００から出力されるランプ電圧（ＲＡＭＰ１，ＲＡＭＰ２）は、それぞれ正極性および負極性のまま極性を変えなくて良い。このため、電圧振幅を低減し、消費電力を低減することができる。
さらに、ランプ発生回路４００の出力インピーダンスを低減し、遅延時間を短くできるので、高い品質の表示画像を得ることができる。
なお、前述の説明では、本発明を、液晶表示モジュールに適用した実施の形態について説明したが、本発明はこれに限定されるものではなく、本発明は、ＥＬ表示装置などの他の表示装置にも適用可能であることはいうまでもない。
以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００３０】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
（１）本発明の表示装置によれば、ガンマ補正のためのデータをレジスタに保存するので、製品毎またはパネル毎と個別に設定することができ、出荷時にガンマ補正を個別に行うこと、あるいは、温度によって補正値を変化させる温度補償を行なうことでより高品位のディスプレイを実現することが可能となる。
（２）本発明の表示装置によれば、駆動回路を表示部と同一基板に形成することができるので、部品点数、接続端子数を少なくでき、信頼性の高いディスプレイを実現することが可能となる。
（３）本発明の表示装置によれば、ランプ電圧発生回路の電圧振幅を低減し、消費電力を低減できるとともに、ランプ発生回路の出力インピーダンスを低減し、遅延時間を短くできるので、高い品質の表示画像を得ることが可能となる。
【図面の簡単な説明】
【図１】本発明の実施の形態１の液晶表示装置の概略構成を示すブロック図である。
【図２】図１に示す参照データ発生回路の概略構成を示すブロック図である。
【図３】図１に示すランプ電圧発生回路の回路構成を示す回路図である。
【図４】図２に示すカウンタのカウント値（Ｎｃ）と、カウンタに入力される入力信号（ｆｉｎ）の周波数との関係を示す図である。
【図５】図１に示す参照データ発生回路のカウンタ値の時間応答を示す図である。
【図６】図１に示すランプ電圧発生回路の時間応答を示す図である。
【図７】図１に示す参照データ発生回路に使用されるコンパレータの一例の回路構成を示す回路図である。
【図８】図７に示すコンパレータ回路の真理値表を示す図である。
【図９】図７に示すコンパレータ回路における、ｂ＝０１１のときのタイミング図である。
【図１０】図２に示すカウンタの回路構成の一例を示す回路図である。
【図１１】図２に示す制御回路とセレクタの回路構成の一例を示す回路図である。
【図１２】図２に示すコンパレータをダイナミック回路で構成した場合の回路構成を示す回路図である。
【図１３】図１２に示すダイナミック回路を、薄膜トランジスタで構成した場合の回路構成を示す回路図である。
【図１４】図１２に示すダイナミック回路を、薄膜トランジスタで構成した場合の回路構成を示す回路図である。
【図１５】図３に示すランプ電圧発生回路を構成する演算増幅器を、薄膜トランジスタで構成した場合の回路構成を示す回路図である。
【図１６】図３に示すランプ電圧発生回路を構成する演算増幅器を、薄膜トランジスタで構成した場合の回路構成を示す回路図である。
【図１７】本発明の実施の形態２の液晶表示装置の概略構成を示すブロック図である。
【図１８】従来のガンマ補正の方法の一例を示す図である。
【符号の説明】
３１，３２，３３，５２〜５５，７２〜７４，９２〜９７，３６１〜３６６，４１２，４２２…インバータ、３４，３５，３６，３２５〜３２７，３９６〜３９８…ＯＲ回路、３７，３２１〜３２４，３７５〜３７７，３９１〜３９５…ＡＮＤ回路、３８…ＳＲフリップフロップ回路、４１〜４８，４１３，４１５，４２３，４２５，ＳＷ１，ＳＷ２，ＳＷＡ，ＳＷＢ…スイッチング素子、５１，７１，９１，４１５，４２５…コンデンサ、６１〜６７，８１，４３３〜４３５，４４１，４４２，４４７〜４４９…Ｐ型ＭＯＳトランジスタ、８２〜８８，４３１，４３２，４３７〜４３９，４４３〜４４５…Ｎ型ＭＯＳトランジスタ、１００…ドレインドライバ、１１０…シフトレジスタ、１２０，１３０，３８０…ラッチ回路、１４０，３５０…コンパレータ、１５０…サンプルホールド回路、２００…タイミング制御回路、３００…参照データ発生回路、３１０…分周回路、３２０…セレクタ、３３０…カウンタ、３４０…レジスタ、３６０…制御回路、３７０…インクリメンタ、３７１〜３７４…ＥＯＲ回路、３８１〜３８４…Ｄ型フリップフロップ回路、４００…ランプ電圧発生回路、４１１，４２１…演算増幅器、４１４，４２４，４３６，４４６…抵抗、５００…ゲートドライバ、８００…表示部、ＢＡＡ，ＢＡＢ…バッファアンプ、ＬＳ…レベルシフト回路、ＧＴＦＴ…画素トランジスタ、Ｄ…ドレイン信号線、Ｇ…ゲート信号線、ＭＭ…メモリ、ＤＡＣ…デジタルアナログ変換器。

Claims

複数の画素を有する表示部と、
前記複数の画素に映像信号電圧を印加する複数の映像信号線と、
前記複数の映像信号線に映像信号電圧を供給する駆動回路とを備える表示装置であって、
前記駆動回路は、外部から入力される表示データを格納する格納回路と、
参照データを生成する参照データ発生回路と、
正極性のランプ電圧と負極性のランプ電圧とを生成するランプ電圧発生回路と、
前記格納回路に格納された表示データと、前記参照データ発生回路で生成された参照データとを比較し、前記参照データが前記表示データと一致するまでの期間を表す出力信号を出力する複数の比較回路と、
隣接する前記２つの比較回路の出力信号が入力され、隣接する映像信号線に互いに逆極性の映像信号電圧を出力するサンプリング回路とを有し、
前記サンプリング回路は、前記入力される前記２つの比較回路の中の一方の比較回路の出力信号に基づき、前記ランプ電圧発生回路で生成された正極性のランプ電圧をサンプリングする第１サンプリング回路と、
前記入力される前記２つの比較回路の中の他方の比較回路の出力信号に基づき、前記ランプ電圧発生回路で生成された負極性のランプ電圧をサンプリングする第２サンプリング回路と、
外部から入力される交流化信号に基づき、前記入力される２つの比較回路の中の一方の比較回路の出力信号を前記第１サンプリング回路、あるいは、前記第２サンプリング回路に入力し、並びに、前記入力される２つの比較回路の中の他方の比較回路の出力信号を前記第２サンプリング回路、あるいは、前記第１サンプリング回路に入力する第１スイッチング回路と、
前記交流化信号に基づき、前記１スイッチング回路での入れ替えに同期して、前記第１サンプリング回路でサンプリングした正極性のランプ電圧を映像信号電圧として、前記隣接する映像信号線の中の一方の映像信号線、あるいは、他方の映像信号線に出力し、並びに、前記第２サンプリング回路でサンプリングした負極性のランプ電圧を映像信号電圧として、前記隣接する映像信号線の中の他方の映像信号線、あるいは、一方の映像信号線に出力する第２スイッチング回路とを有することを特徴とする表示装置。
前記第２スイッチング回路の前段に、サンプリングしたランプ電圧を増幅するバッファアンプ回路を有することを特徴とする請求項１に記載の表示装置。
前記参照データ発生回路で生成される参照データは、時間に対して非線形に変化することを特徴とする請求項１または請求項２に記載の表示装置。
前記参照データ発生回路は、それぞれ周波数が異なる複数のクロックが入力され、選択制御信号に基づき前記複数のクロックの中から１つのクロックを選択する選択回路と、
前記選択回路で選択されたクロックをカウントし、そのカウント数を前記参照データとして出力するカウンタと、
予め設定されたカウント数と前記カウンタのカウント数とに基づき、前記選択回路で選択するクロックを指示する選択制御信号を、前記選択回路に対して送出する制御部とを有することを特徴とする請求項３に記載の表示装置。
前記制御部は、予め設定されたカウント数を格納する複数のレジスタと、
前記各レジスタに格納されたカウント数と、前記カウンタのカウント数とを比較する複数の比較器と、
前記複数の比較器での比較結果に基づき、前記選択制御信号を生成する制御回路とを有することを特徴とする請求項４に記載の表示装置。
前記駆動回路は、前記表示部が形成される基板上に、薄膜トランジスタを用いて一体に形成されることを特徴とする請求項１ないし請求項５に記載の表示装置。