KR100538601B1

KR100538601B1 - 신호파형 등화장치

Info

Publication number: KR100538601B1
Application number: KR1019980041802A
Authority: KR
Inventors: 도시히코 후쿠오카; 다이스케 하야시; 다카야 하야시; 시게루 소가
Original assignee: 마츠시타 덴끼 산교 가부시키가이샤
Priority date: 1997-10-07
Filing date: 1998-10-07
Publication date: 2006-02-28
Also published as: CN1213906A; EP0907261A2; JP3865482B2; JPH11112390A; US6421378B1; KR19990036892A; CN1131604C; EP0907261A3

Abstract

신호파형 등화장치에 있어서 AFC/APC의 기능을 파형등화 기능과 융합시킴과 함께 회로규모를 삭감하기 위한 것이다.

파형등화부(1)는 전단의 FFE블럭(10)과 후단의 DFE블럭(20)으로 나뉘어 구성되어 있고, 그 사이에 AFC/APC블럭(40)이 설치되어 있다. AFC/APC블럭(40)은 AFC/APC계수 갱신부(41)에 의해 주파수오차 및 위상오차 제거를 위한 계수를 LMS 알고리즘에 기초하여 갱신하고, 탭(42)에 의해 변조신호와 갱신한 계수를 승산한다. 또한 오차평가 블럭(30)에 의해 생성된 에러 데이터는 FFE 및 DFE계수 갱신부(11, 21)뿐만 아니라 AFC/APC계수 갱신부(41)에 의해서도 계수 갱신을 위해 이용된다. 즉 파형등화부(1) 및 AFC/APC블럭(40)은 오차평가블럭(30)을 공용하여 대폭적인 회로규모의 삭감이 실현된다.

Description

신호파형 등화장치{SIGNAL WAVEFORM EQUALIZER APPARATUS}

본 발명은 다치(多値) 디지털 마이크로파 통신의 수신측에서 이용되는 신호파형 등화장치에 관한 것이다.

디지털 마이크로파 통신의 변복조 기술은 최근, 주파수를 유효하게 이용하기 위해 다치화되는 경향이 있다. 예를 들면 변조방식으로서 QPSK，16QAM뿐만 아니라 64QAM，256QAM 등이 이용되기 시작하고 있다.

이와 같이 변복조의 다치화가 진행되면 전송로에서 발생하는 신호의 일그러짐 등에 따른 영향이 커져, 이를 위해 정상적인 신호를 수신측에서 보증하는 기술이 더욱 더 중요하게 된다. 그래서 수신측에서 전송로의 등화를 실행하는 자동 적응형 등화기가 제안되고 있다.

도 13은 전송로 및 그 등화의 모델을 나타낸 것이다. 도 13에 도시된 바와 같이 송신기로부터 보내진 신호는 전송로의 특성에 따라 변화하는 데다가 또한 잡음이 가해진 형태로 수신된다. 이 때문에 전송신호는 반사파 등에 의해 시간적으로 지연된 고스트 신호의 영향을 받아 일그러짐이 발생하거나, 잡음 등으로 인해 위상오차나 주파수 오차가 생기거나 하므로 여러가지 요인이 복잡하게 얽혀 수신측에서는 원래의 전송신호와 다른 파형의 신호가 관측된다.

그래서 수신측에서는 일반적으로 수신기의 앞에 직렬로 삽입한 등화기에 의해 수신신호 Ｘ_０를 수신기에 있어서 바람직한 신호 Ｚ₀로 등화시킨 후, 반송파 재생처리로서 주파수 오차를 제거하는 AFC(Auto Frequency Control) 및 위상오차를 제거하는 APC(Auto Phase Control)를 실행한다.

등화에 관해서는 잡음이 매우 작은 경우는 전송로의 전달함수의 역특성을 갖는 등화기를 사용하면 되지만 잡음이 어느 정도 큰 경우는 잡음도 고려하여 등화기를 설계할 필요가 있다. 실제로 등화기는 디지털 필터를 이용하여 구성되고 디지털 필터를 이용하여 구성된 등화기를 디지털 등화기라고 한다.

도 14는 디지털 필터 구성의 일례를 도시한 블럭도이다. 도 14에 있어서 X₀는 전송로를 거쳐 입력된 수신신호이고, X₁∼Ｘ_ｍ은 수신신호 X₀를 각 지연소자에 의해 지연시킨 신호이며, Ｃ_０∼Ｃ_ｍ은 등화계수이다. 수신신호 X₀는 승산기에 의해 등화계수 Ｃ_０와 승산된다. 마찬가지로 신호 X₁∼Ｘ_ｍ은 승산기에 의해 등화계수 Ｃ₁ ∼Ｃ_ｍ과 각각 승산된다. 각 승산기의 승산결과는 가산기에 의해 가산되어 등화신호 Ｚ_０로서 출력된다. 디지털 필터에 있어서, 어떤 지연신호와 등화계수를 승산하는 기구를 탭(Tap)이라고 한다. 각 탭에서의 승산결과를 가산함으로써 등화신호 Ｚ₀가 얻어지는데, 이 때 신호를 복원하는 것으로 최적의 등화계수 Ｃ₀∼Ｃ_m를 산출할 필요가 있다. 통상 등화계수를 산출하기 위해서 LMS(Least Mean Square) 알고리즘이 이용된다.

또한 종래의 AFC/APC로서는 위상오차 검출기, 루프 필터 및 디지털 VCO에 의해 그 기능을 실현한 것이 있다(일특개평 7-66843호 공보참조).

등화기는 전술한 바와 같이 디지털 필터로 구성되어 있기 때문에 복소승산이 필요하며, 그 탭수가 증대함에 따라 회로규모 및 소비전력은 비약적으로 증대한다. 또한 AFC/APC에 있어서, 루프 필터에서는 곱합(Sum of Product)연산이 필요하고 또 디지털 VCO는 일반적으로 데이터를 기억하는 기억수단을 구비하고 있어 신호의 비트수가 커지면 막대한 기억용량이 필요하게 된다. 이런 점에서 신호파형 등화장치에 있어서 회로규모 삭감은 중요한 과제인 것이다.

한편 도 13에 도시한 바와 같이 파형등화 및 AFC/APC는 1회의 처리에서 끝나는 것이 아니라 AFC/APC가 실행된 신호가 다시 파형등화를 위해 귀환되어 최종적으로 신호가 어떤 기준에 달해 수습될 때 까지 파형등화 및 AFC/APC는 반복 실행된다. 그리고 신호는 최종적으로는 거의 동시에 등화되고 또한 주파수 오차 및 위상오차가 제거된다. 바꾸어 말하면 우선 파형등화에 의해 등화신호로 된 다음 AFC/APC에 의해 오차가 제거된 신호로 되는 것과 같이, 각각의 기능이 단독으로 실현되는 것이 아니라 등화 및 AFC/APC의 상승 효과에 따라 상호 처리의 효과가 높아진다. 그런데 이와 같이 파형등화 및 AFC/APC는 원래 상호관계가 깊어 단독으로 기능하는 것이 곤란함에도 불구하고 기능을 공유하는 블럭이 존재하지 않아 각각 독립된 구성으로 실현되고 있다.

상기의 문제를 감안하여, 본 발명은 신호파형 등화장치로서 AFC/APC의 기능을 파형등화의 기능과 융합시킴과 함께 회로규모를 삭감하는 것을 과제로 삼는다.

상기 과제를 해결하기 위하여 본 발명이 강구한 신호파형 등화장치는, 다치(多値) 변조되어 전송된 신호의 파형을 전송 전의 신호파형으로 등화시키는 신호파형 등화장치로서, 입력된 변조신호를 LMS(Least Mean Square) 알고리즘에 의거하여 등화시키는 파형등화부와, 상기 파형등화부가 등화계수를 갱신하는데 필요한 에러 데이터를 생성하는 오차평가 블록과, 상기 입력된 변조신호의 주파수 오차 및 위상 오차를 제거하는 AFC(Auto Frequency Control)/APC(Auto Phase Control)블럭을 구비하고, 상기 AFC/APC 블럭은, 상기 LMS 알고리즘에 의거해서, 상기 입력된 변조신호의 주파수 오차 및 위상 오차를 제거하고, 또한, 상기 오차평가 블럭에 의해 생성된 에러 데이터를 이용하여 계수의 갱신을 행하며, 상기 파형등화부의 FFE(feed forward equalizer) 블럭에서 출력되는 상기 변조신호는 상기 AFC/APC 블록으로 입력되고, 또한, 상기 AFC/APC 블록의 출력신호는 상기 파형등화부의 DFE(decision feedback equalizer)로 입력되며, 상기 FFE 블록은, FFE 전방필터와 FFE 후방필터로 나뉘어 진 FFE 필터부를 구비하고, 상기 DFE 블록은, DFE 전방필터와 DFE 후방필터로 나뉘어 진 DFE 필터부를 구비하며, 상기 FFE 전방필터와 FFE 후방필터 및 상기 DFE 전방필터와 DFE 후방필터는 각각 동일한 구성을 갖는 복소 연산 매크로(complex operation macro)를 구비한다.

바람직하게는, 상기 AFC/APC 블록은, 상기 입력된 변조신호와, 상기 주파수오차 및 위상오차의 제거를 위한 계수와를 승산하는 단일 탭을 구비한다.

보다 바람직하게는, 상기 파형 등화부의 DFE 및 FFE 블럭의 필터부는 같은 수의 탭을 구비한다.

상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부 도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.

（ 실시예 ）

이하 본 발명의 실시예에 대하여 도면을 참조하면서 설명하기로 한다.

도 1은 본 발명의 신호파형 등화장치의 구성을 개략적으로 도시한 블럭도이다. 도 1에서 10은 변조신호의 파형등화를 실행하는 파형등화부(1)의 전단인 FFE（Feed Forｗard Equalizer）블럭이고, 20은 파형등화부(1)의 후단인 DFE（Decision Feedback Equalizer）블럭이며, 30은 오차평가 블럭이고, 40은 변조신호의 주파수오차 및 위상오차를 제거하는 AFC（Auto Frequency Control）/APC（Auto Phase Control）블럭이다. FFE블럭(10)은 FFE계수 갱신부(11) 및 FFE필터부(12)를 구비하고, DFE블럭(20)은 DFE계수 갱신부(21) 및 DFE필터부(22)를 구비하며, AFC/APC블럭(40)은 AFC/APC계수 갱신부(41) 및 탭(42)을 구비하고 있다.

도 1에 도시한 본 발명에 관한 신호파형 등화장치는 다치변조되어 전송된 변조신호를 수신하여 등화신호로 변환시켜 출력한다. 수신된 변조신호는 우선 파형등화부(1)의 전단인 FFE블럭(10)에 의해 등화된 후, AFC/APC블럭(40)에 입력되어 주파수오차 및 위상오차가 제거된다. AFC/APC블럭(40)으로부터 출력된 변조신호는 파형등화부(1)의 후단인 DFE블럭(20)에 의해 등화되어 당해 신호파형 등화장치로부터 등화신호로서 출력된다.

본 발명에서, 파형등화부(1) 및 AFC/APC블럭(40)은 모두 LMS알고리즘에 기초하여 동작하는 것으로 한다. 그리고 파형등화부(1) 및 AFC/APC블럭(40)은 모두 오차평가 블럭(30)에 의해 생성된 에러 데이터를 이용하여 계수의 갱신을 실행하는 것으로 한다.

파형등화부(1)에 있어서 등화계수를 생성하기 위한 알고리즘에 대하여 설명하기로 한다.

송신기로부터 보내진 신호는 전송로의 특성에 따라 변화하며 또한 잡음이 가해진 형태로 수신기에 보내진다. 전송로의 특성이 일정하다면 전송로의 역특성을 산출하여, 산출된 역특성을 실현하는 일정의 등화계수를 이용하면 된다. 그러나 노이즈의 영향이나 특성이 시시각각으로 변화하는 시스템에서는 수신신호의 상태에 따라서 등화계수를 차례로 갱신해야 할 필요가 있다. 등화계수의 갱신에 이용되는 것이 자동적응형 알고리즘이라고 불리는 것이다. 실제로는 한 단계 앞의 등화계수를 기초로 하여 다음 단계의 등화계수를 산출하는 것이지만 이 경우 어떤 평가지표를 설정하여 그 값이 최소로 되도록 등화계수의 갱신을 실행해 간다. 이러한 알고리즘의 대표적인 것으로서 LMS알고리즘이 있다.

LMS(Least Mean Square) 알고리즘은 등화계수의 평가지표로서 평균 2승오차를 이용하는 것이다. 구체적으로는 수학식 1과 같이 등화계수가 결정된다.

Ｃ_n+1，m = C_n，m - α×Ｘ_m×ｅ₀

ｎ: 등화계수의 갱신회수 m : 등화계수의 탭 번호

ｅ₀ : Ｚ₀ - χ₀ (χ₀는 전송전의 신호) α : 스텝 사이즈

여기서 신호 Ｘ_m 및 에러 데이터 ｅ0를

Ｘ_m = Ｘ_ｍ(r) - ｊＸ_ｍ(i)

ｅ₀ = ｅ_0(r) ＋ｊｅ_0(i)

로 복소표현하면(단, r은 실수부 데이터를, i는 허수부 데이터를 나타냄, 이하 같음),

Ｘ_ｍ × ｅ₀ ＝(Ｘ_ｍ(r)×ｅ_0(r)＋Ｘ_ｍ(i)×ｅ_0(i)）

＋ｊ(Ｘ_ｍ(r) ×ｅ_0(i)－Ｘ_ｍ(i)×ｅ_0(r)）

로 되고, 수학식 1은 다음과 같이 된다.

Ｃ_{n＋１, m(r)}＝Ｃ_{n, m(r)}－α×(Ｘ_ｍ(r)×ｅ_0(r)＋Ｘ_ｍ(i)×ｅ_0(i)）

Ｃ_{n＋１, m(i)}＝Ｃ_{n, m(i)}－α×(Ｘ_ｍ(r)×ｅ_0(i)－Ｘ_ｍ(i)×ｅ_0(r)）

그러나 실제 전송계의 경우, 수신측에서는 전송전의 신호 χ₀는 알 수 없으므로 에러 데이터 ｅ₀의 산출에 이용할 수 없다. 그래서 수신측에서 전송전의 신호를 추측하여 그 추측치를 기준신호로서 이용하여 파형등화를 실행한다. 이것을 블라인드 알고리즘이라고 한다. 블라인드 알고리즘을 이용하여 어떤 제약하에 수천회의 갱신을 반복하면 등화계수는 수습되어 신호파형의 등화가 실현된다.

STOP＆GO 알고리즘이라는 것은 LMS에러와 사토 에러(Sato Error)의 벡터 방향에 따라 복소승산에서의 계수 갱신 여부를 결정하는 방법이다. 우선 LMS에러는 다음과 같이 정의된다. LMS에러를 LMSER，기준신호를 D로 하면,

LMSER = Z₀ - D

로 된다.

다음으로 사토 에러는 다음과 같이 정의된다. 사토 에러의 기준치를 B로 하면 B는 다음과 같이 정의된다.

B = E(|An|^２）／E(|An|)

Ａn : 기준신호의 벡터 Ｅ( ）: 평균

사토 에러를 SATER로 하면,

SATER = Ｚ₀ - Ｂ

로 된다.

도 11은 64QAM의 위상도의 제 1 상한(象限)을 도시한 것으로, LMS에러와 사토 에러의 관계를 나타낸 것이다. 도 11에 있어서 흑점은 신호점 위치, 원으로 둘러 싼 흑점은 사토 에러의 기준점이다. 등화신호 Ｚ₀가 도 11의 흰점의 위치에 있다고 한다면 LMS에러 및 사토 에러는 도 11에 도시한 벡터로 된다. 사토 에러의 기준점은 각 상한에 하나씩, 즉 모두 4개가 있고, LMS에러의 기준위치는 각 신호점으로서, 64QAM의 경우 모두 64점이 있다.

STOP＆GO알고리즘을 이용하면 등화계수의 갱신식은 다음과 같이 된다.

Ｃ_{n＋１, m(r)} ＝Ｃ_{n, m(r)} －α×(Ｘ_ｍ(r)×ｅ_0(r)×f_r＋Ｘ_ｍ(i)×ｅ_0(i)×f_i）

Ｃ_{n＋１, m(i)} ＝Ｃ_{n, m(i)} －α×(Ｘ_ｍ(r)×ｅ_0(i)×f_i-Ｘ_ｍ(i)×ｅ_0(r)×f_r）

여기서 ｆ_r 및 ｆ_i는 실축 및 허축 각각에 대해서 독립으로 산출되는 플래그이며 이하의 조건에 따라 정의된다.

ｆ_r＝１；sgn(LMSER의 Ｉ성분)＝sgn(SATER의 Ｉ성분)

０；sgn(LMSER의 Ｉ성분)≠sgn(SATER의 Ｉ성분)

ｆ_i＝１；sgn(LMSER의 Ｑ성분)＝sgn(SATER의 Ｑ성분)

０；sgn(LMSER의 Ｑ성분)≠sgn(SATER의 Ｑ성분)

여기서 ｅ_0(r)×f_r을 EI로 하고 ｅ_0(i)×f_i을 EQ로 하면 수학식 4 및 수학식 5는 각각 다음과 같이 된다.

Ｃ_{n+1, m(r)} ＝Ｃ_{n, m(r)} － α ×(Ｘ_ｍ(r)×EI＋Ｘ_ｍ(i)×EQ）

Ｃ_{n+1, m(i)} ＝Ｃ_{n, m(r)} － α ×(Ｘ_ｍ(r)×EQ＋Ｘ_ｍ(i)×EI）

여기서 EI 및 EQ를 에러 데이터라 한다.

본 실시예에 관한 파형등화장치는 수학식 6 및 수학식 7에 의하여 등화계수의 갱신을 실행하는 것이다.

본 발명의 AFC/APC블럭(40)에서의 주파수보정 및 위상보정도 LMS 알고리즘에 의해 실현한다. 보정계수의 갱신식은 다음과 같다.

H_n+1 ＝ H_nF_n ＋ μ(D_n－H_nU_n)U_n ^*

F_n+1 ＝ F_n ＋ μf(H_n+1 －F_nH_n)H_n ^*

상기 수학식에 있어서,

Ｈn : 위상 보정계수

Ｆn : 주파수 보정계수

Ｄn : 결정(Decision) 신호

Ｕn : 입력신호

μ, μｆ : 스텝 사이즈

를 나타낸다. 또 *는 공역(共役)복소수를 나타낸다. LMS 알고리즘에 근거한 상기 수학식을 이용함으로써 주파수오차 및 위상오차의 동시 보정이 가능하게 된다. 수학식 8에 있어서의 Ｄ_n－Ｈ_nＵ_n은 등화계수를 구하는 STOP＆GO 알고리즘에서의 에러 데이터에 상당하고, 이것은 오차평가 블럭(30)에서 출력되는 에러 데이터를 이용할 수 있다.

또한 오차를 제거한 신호는 Ｈ_nＵ_n이고 본 알고리즘에 있어서는 Ｈ_n에 Ｆ_n의 성분이 포함되어 있기 때문에 Ｈ_nＵ_n이 위상오차 및 주파수오차 양쪽을 보정한 신호로 된다. 최종적으로 AFC/APC를 실행한 신호는 Ｈ_nＵ_n ^*이다.

（ 제 1 실시예 ）

도 2는 본 발명의 제 1 실시예에 관한 신호파형 등화장치의 구성을 도시한 구성도이다. 도 2에 있어서 FFE필터부(12)는 m＋1개(m은 양의 정수)의 탭과 지연소자 및 가산기에 의해 구성되어 있으며, 각 탭에는 FFE계수 갱신부(11)에 의해 갱신된 등화계수 C_fo∼C_fm이 각각 주어진다. 또 DFE필터부(22)는 슬라이서(25)와 m＋1개의 탭과 지연소자 및 가산기에 의해 구성되어 있으며, 각 탭에는 DFE계수 갱신부(21)에 의해 갱신된 등화계수 C_do∼C_dm이 각각 주어진다. 슬라이서(25)는 변조신호가, 예컨대 도 12에 나타난 바와 같이 위상 평면도(도 12는 64QAM) 상에 있어 점선으로 구획된 어느 영역에 속하는지를 판단하여 그 영역에 존재하는 신호점 위치에 대응하는 신호(결정 신호)를 출력한다. 예를 들어 변조신호의 실수성분(I 데이터)가 13이고 허수성분(Q 데이터)가 15일 때 I 데이터＝9, Q 데이터＝9라는 결정 신호를 출력한다.

오차평가 블럭(30)에 의해 생성된 에러 데이터 Err은 FFE계수 갱신부(11), DFE계수 갱신부(21) 및 AFC/APC계수 갱신부(41)에 입력되어 계수 갱신을 위해 이용된다.

본 실시예에서 AFC/APC 블럭(40)은 파형등화부(1)의 한가운데에 배치되어 있다. 즉 파형등화부(1)의 전단인 FFE블럭(10)의 탭수와 후단인 DFE블럭(20)의 탭수가 같은 상태이다. 이는 회로구성을 간략하게 하여 회로규모를 작게 하기 위한 것인데 이러한 구성에 의해 성능도 향상된다는 것이 알려져 있다.

도 3은 시뮬레이션에 의해 얻어진 본 실시예에서의 좌표점 배치도(Constellation)이며, 도 4는 마찬가지로 시뮬레이션에 의해 얻어진 비교예로서, AFC/APC블럭(40)을 파형등화부(1) 전체의 뒤에 배치한 경우의 좌표점 배치도이다.

도 3에 나타난 좌표점 배치도는 도 4에 비해 등화신호가 신호점 위치 쪽으로 몰려있어 이를 보더라도 본 실시예가 비교예보다 성능면에서 우수하다는 것을 알 수 있다.

( 제 2 실시예 )

본 발명의 제 2 실시예는 도 1에 나타낸 본 발명에 관한 신호파형 등화장치에 있어서 FFE필터부(12) 및 DFE필터부(22)가 각각 전방필터와 후방필터로 나뉘어져 구성되어 있으며 각 필터가 구성을 공통으로 하는 복소연산부를 구비하고 있는 것이다.

이하에서 본 실시예에 관한 신호파형 등화장치에 대해 자세히 설명하기로 한다. 여기서는 편의상 FFE필터부(12) 및 DFE필터부(22)는 모두 필터 탭수가 8인 것으로 하여 설명하기로 한다.

도 5는 본 실시예에 관한 신호파형 등화장치에서의 FFE필터부(12)의 구성도이다. 도 5에 있어서 50A 및 50B는 나중에 상술할 복소연산 매크로에 의해 실현되는 복소연산부이고, 51a 및 51b는 변조신호의 실수성분을 차례로 보유하는 데이터 보유기열이며, 52a 및 52b는 변조신호의 허수성분을 차례로 보유하는 데이터 보유기열, 53a 및 53b는 탭계수를 차례로 보유하는 데이터 보유기열, 54a 및 54c는 실수성분 계산용 가산기, 55a 및 55c는 허수성분 계산용 가산기, 54b, 54d, 55b 및 55d는 데이터 보유기이다.

데이터 보유기열(51a, 52a, 53a) 및 복소연산부(50A)에 의해 FFE 전방필터(12a)가 구성되어 있다. 또한 데이터 보유기열(51b, 52b, 53b)과 복소연산부(50B), 가산기(54a, 54c, 55a, 55c) 및 데이터 보유기(54b, 54d, 55b, 55d)에 의해 FFE 후방필터(12b)가 구성되어 있다.

FFE 전방필터(12a)에 있어 데이터 보유기열(51a, 52a)은 외부에서 다치변조되어 차례로 전송되어 온 변조신호의 실수성분 및 허수성분을 각각 보유한다. 한편 데이터 보유기열(53a)은 FFE계수 갱신부(11)에서 생성 출력된 탭계수를 보유한다. 여기서 탭계수는 변조신호가 전송되는 속도의 2배의 속도로 전송되는 것으로 하고 데이터 보유기열(53a)은 탭계수의 실수성분 및 허수성분을 직렬로 전송하는 구성으로 한다. 복소연산부(50A)는 데이터 보유기열(51a, 52a)에 보유된 4개의 변조신호의 실수성분과 허수성분, 그리고 데이터 보유기열(53a)에 보유된 4개의 탭계수의 실수성분 및 허수성분을 이용하여 데이터를 적절하게 바꾸면서 복소연산을 실행하고, 연산 결과의 실수성분(DRa)과 허수성분(DIa)을 FFE 후방필터(12b)로 출력한다.

FFE 후방필터(12b)에 있어서 데이터 보유기열(51b, 52b)은 FFE 전방필터(12a)의 데이터 보유기열(51a, 52a)에서 일단 유지된 다음에 출력된 변조신호의 실수성분과 허수성분을 각각 보유한다. 한편 데이터 보유기열(53b)은 FFE 전방필터(12a)의 데이터 보유기열(53a)에서 일단 보유된 다음에 출력된 탭계수를 보유한다. 여기서 FFE 전방필터(12a)와 마찬가지로 탭계수는 변조신호가 전송되는 속도의 2배의 속도로 전송되는 것으로 하고, 데이터 보유기열(53b)은 탭계수의 실수성분 및 허수성분을 직렬로 전송하는 구성으로 한다. 복소연산부(50B)는 데이터 보유기열(51b, 52b)에 보유된 4개의 변조신호의 실수성분 및 허수성분, 그리고 데이터 보유기열(53b)에 보유된 4개의 탭계수의 실수성분 및 허수성분을 이용하여 데이터를 적절하게 바꾸면서 복소연산을 하고, 연산결과의 실수성분(DRb) 및 허수성분(DIb)을 출력한다.

FFE 후방필터(12b)의 복소연산부(50B)의 연산결과의 실수성분(DRb)은 FFE 전방필터(12a)의 복소연산부(50A) 연산결과의 실수성분(DRa)과 가산기(54a)에 의해 가산되어 보유기(54b)에 보유된다. 보유기(54b)의 보유 데이터는 데이터 보유기열(51b)에 보유된 적절한 변조신호의 실수성분과 가산기(54c)에 의해 가산되어 보유기(54d)에 보유된 다음, FFE필터부(12)의 최종결과 데이터의 실수성분으로서 출력된다. 마찬가지로 FFE 후방필터(12b)의 복소연산부(50B) 연산결과의 허수성분(DIb)은 FFE 전방필터(12a)의 복소연산부(50A)의 연산결과의 허수성분(DIa)과 가산기(55a)에 의해 가산되어 보유기(55b)에 보유된다. 이 보유기(55b)의 보유 데이터는 데이터 보유기열(52b)에 보유된 적절한 변조신호의 허수성분과 가산기(55c)에 의해 가산되어 보유기(55d)에 보유된 다음, FFE필터부(12)의 최종결과 데이터의 허수성분으로서 출력된다.

도 6은 본 실시예에 관한 신호파형 등화장치에서의 DFE필터부(22)의 구성도이다. 도 6에 있어서 50C 및 50D는 나중에 상술할 복소연산 매크로에 의해 실현되는 복소연산부이고, 60은 AFC/APC블럭(40)에 의해 주파수오차 및 위상오차가 제거된 변조신호를 결정 신호로 변환하는 슬라이서이며, 61a 및 61b는 결정 신호의 실수성분을 차례로 보유하는 데이터 보유기열, 62a 및 62b는 결정 신호의 허수성분을 차례로 보유하는 데이터 보유기열, 63a 및 63b는 탭계수를 차례로 보유하는 데이터 보유기열, 64a는 실수성분 계산용 가산기, 65a는 허수성분 계산용 가산기, 64b와 64c, 65b 및 65c는 데이터 보유기이다.

슬라이서(60)와 데이터 보유기열(61a, 62a, 63a) 및 복소연산부(50C)에 의해 DFE 전방필터(22a)가 구성되어 있다. 또한 데이터 보유기열(61b, 62b, 63b)과 복소연산부(50D), 가산기(64a, 65a) 및 데이터 보유기(64b, 64c, 65b, 65c)에 의해 DFE 후방필터(22b)가 구성되어 있다.

DFE 전방필터(22a)에 있어서 데이터 보유기열(61a, 62a)은 실수성분 및 허수성분으로 분리된 결정 신호를 각각 보유한다. 한편 데이터 보유기열(63a)은 DFE계수 갱신부(21)에서 생성 출력된 탭계수를 보유한다. 여기서 FFE필터부(12)와 마찬가지로 탭계수는 결정 신호가 전송되는 속도의 2배의 속도로 전송되는 것으로 하고 데이터 보유기열(63a)은 탭계수의 실수성분 및 허수성분을 직렬로 전송하는 구성으로 한다. 복소연산부(50C)는 데이터 보유기열(61a, 62a)에 보유된 4개의 결정 신호의 실수성분 및 허수성분, 그리고 데이터 보유기열(63a)에 보유된 4개의 탭계수의 실수성분 및 허수성분을 이용하여 데이터를 적절하게 바꾸면서 복소연산을 하고 연산결과의 실수성분(DRc) 및 허수성분(DIc)을 DFE 후방필터(22b)로 출력한다.

DFE 후방필터(22b)에 있어서 데이터 보유기열(61b, 62b)은 DFE 전방필터(22a)의 데이터 보유기열(61a, 62a)에서 일단 보유된 후, 출력된 결정 신호의 실수성분 및 허수성분을 각각 보유한다. 한편 데이터 보유기열(63b)은 DFE 전방필터(22a)의 데이터 보유기열(63a)에서 일단 보유된 후, 출력된 탭계수를 보유한다. 여기서 DFE 전방필터(22a)와 마찬가지로 탭계수는 결정 신호가 전송되는 속도의 2배의 속도로 전송되는 것으로 하고, 데이터 보유기열(63b)은 탭계수의 실수성분 및 허수성분을 직렬로 전송하는 구성으로 한다. 복소연산부(50D)는 데이터 보유기열(61b, 62b)에 보유된 4개의 결정 신호의 실수성분과 허수성분, 그리고 데이터 보유기열(63b)에 보유된 4개의 탭계수의 실수성분 및 허수성분을 이용하여 데이터를 적절하게 바꾸면서 복소연산을 하여 연산결과의 실수성분(DRd) 및 허수성분(DId)을 출력한다.

DFE 후방필터(22b)의 복소연산부(50D)의 연산결과의 실수성분(DRd)은 DFE 전방필터(22a)의 복소연산부(50C) 연산결과의 실수성분(DRc)과 가산기(64a)에 의해 가산되어 보유기(64b)에 보유된다. 보유기(64b)의 보유 데이터는 또한 보유기(64c)에 보유된 후, DFE필터부(22)의 최종결과 데이터의 실수성분으로서 출력된다. 마찬가지로 DFE 후방필터(22b)의 복소연산부(50D) 연산결과의 허수성분(DId)은 DFE 전방필터(22a)의 복소연산부(50C) 연산결과의 허수성분(DId)과 가산기(65a)에 의해 가산되어 보유기(65b)에 보유된다. 보유기(65b)의 보유 데이터는 또한 보유기(65c)에 보유된 후, DFE필터부(22)의 최종결과 데이터의 허수성분으로서 출력된다.

도 7은 본 실시예에서 이용하는 복소연산 매크로의 구성을 도시한 것이다. 이 복소연산 매크로는 4탭분의 탭계수 및 등화시킬 변조신호를 다중화하여 복소승산하는 기능을 실현하는 것이며, 도 5에 도시한 FFE필터부(12)에서의 복소연산부(50A, 50B)로서, 혹은 도 6에 도시한 DFE필터부(22)에서의 복소연산부(50C, 50D)로서 이용된다.

도 7에서 101a∼101d 및 103a∼103d는 셀렉터이며 102a∼102d 및 104a∼104d는 데이터 보유기이다. 병렬입력된 4탭분의 탭계수의 실수성분은 셀렉터(101a∼101d) 및 데이터 보유기(102a∼102d)에 의해 직렬변환되어 1탭분으로 분리되고 데이터 보유기(102d)에서 직렬출력 c로서 출력된다. 마찬가지로 병렬입력된 4탭분 탭계수의 허수성분은 셀렉터(103a∼103d) 및 데이터 보유기(104a∼104d)에 의해 직렬변환되어 1탭분으로 분리되고 데이터 보유기(104d)에서 직렬출력(d)으로서 출력된다. 이들 직렬출력 c, d는 각각 셀렉터(101a 및 103a)에 입력되고 탭계수의 실수성분 및 허수성분은 모두 데이터가 순회하는 구성으로 되어 있다.

한편, 4개의 등화할 변조신호의 실수성분 및 허수성분은 셀렉터(105 및 106)에 의해 적절한 타이밍으로 1탭분의 데이터가 그 안에서 선택되어 실수성분 a 및 허수성분 b로 출력된다.

이렇게 하여 준비된 변조신호의 실수성분 a 및 허수성분 b와 탭계수의 실수성분 c 및 허수성분 d를 기초로 하여 다음과 같은 수학식의 복소승산을 실행한다.

(a+bj) (c+dj) = (ac-bd) + (ad+bc) j

승산기(107a)는 수학식 10에서 ac를 산출하는 한편 승산기(107b)는 수학식 10에서 bd를 산출한다. 또한 승산기(108a)는 수학식 10에서 ad를 산출하는 한편 승산기(108b)는 수학식 10에서 bc를 산출한다. 감산기(107c)는 승산기(107a)에 의해 산출된 ac로부터 승산기(107b)에 의해 산출된 bd를 감산하여 복소승산에서의 실수성분으로서 ac-bd를 산출한다. 한편 가산기(108c)는 승산기(108a)에 의해 산출된 ad와 승산기(108b)에 의해 산출된 bc를 가산하여 복소승산에서의 허수성분으로서 ad + bc를 산출한다.

가산기(107d)는 감산기(107c)에 의해 산출된 복소승산에서의 실수성분 ac - bd와 데이터 보유기(107e)의 보유데이터를 가산하고 이 가산결과는 데이터 보유기(107e)에 보유된다. 한편 가산기(108d)도 똑같은 식으로 가산기(108c)에 의해 산출된 복소승산에서의 허수성분 ad+bc와 데이터 보유기(108e)의 보유 데이터를 가산하고 이 가산결과는 데이터 보유기(108e)에 보유된다.

이와 같이 1탭분의 복소승산에서의 실수성분 및 허수성분을 산출한 뒤 가산기(107d, 108d) 및 데이터 보유기(107e, 108e)에 의해 차례로 이 실수성분 및 허수성분을 가산하여 최종적으로 4탭분의 복소승산의 실수성분 및 허수성분을 출력한다.

도 8은 본 실시예에 관한 신호파형 등화장치에서의 FFE계수 갱신부(11)의 구성을 도시한 것이다. FFE계수 갱신부(11)는, 기본적으로는 STOP＆GO 알고리즘에 기초하여 수학식 6 및 수학식 7에 따라서 계수갱신의 계산을 실행하는 것이지만 여기에서는 안티로테이션 데이터를 복소승산하는 처리를 추가하고 있다. 즉, 도 8에 도시한 FFE계수 갱신부(11)는 수학식 6 및 수학식 7에 따른 계수갱신 처리와 안티로테이션 데이터의 복소승산 처리를 다중화한 회로구성으로 되어 있다.

도 8에서 셀렉터(71a)는 AFC/APC블럭(40)에서 출력된 위상성분 및 주파수성분의 오차를 제거하기 위한 안티로테이션 데이터의 사인(sin)성분 및 코사인(cosin)성분의 어느 하나를 선택 출력한다. 마찬가지로 셀렉터(71b)는 오차평가블럭(30)에서 출력된 에러 데이터의 실수성분 및 허수성분의 어느 하나를 선택 출력하고, 셀렉터(71c)는 FFE필터부(12)에서 적절한 타이밍으로 보유된 후 출력된 변조신호의 실수성분 및 허수성분의 어느 하나를 선택 출력한다.

셀렉터(71b)에 의해서 선택 출력된 에러 데이터의 실수성분 또는 허수성분과 셀렉터(71c)에 의해 선택 출력된 변조신호의 실수성분 또는 허수성분은 승산기(72)에 의해서 승산되고 그 승산결과는 곱합연산기(73)에 입력된다. 곱합연산기(73)는 셀렉터(71a)에 의해 선택 출력된 안티로테이션 데이터의 사인성분 또는 코사인성분과 승산기(72)의 승산결과를 승산하고, 이 승산결과에다, 데이터 보유기(74)에 보유되어 있던 곱합연산 결과를 가산하여 새로운 곱합연산 결과를 출력한다. 이 곱합연산 결과는 데이터 보유기(74)에 보유된다.

다음으로 수학식 6 및 수학식 7에 있어서 스텝 파라미터 α의 승산처리를 실행하는데 도 8에 도시한 FFE계수 갱신부(11)에서는 스텝 파라미터 α의 승산을 비트 시프트에 의해 실행하는 것으로 한다. 75a, 75b, 75c는 각각 스텝 파라미터 α1, α2, α3의 승산을 실행하는 비트 시프터이고, 76a, 76b, 76c는 셀렉터이다. 셀렉터(76a)는 곱합연산기(73)의 연산결과 또는 이 연산결과에 비트 시프터(75a)에 의해 α1이 승산된 데이터 중의 어느 하나를 선택 출력한다. 셀렉터(76b)는 셀렉터(76a)의 출력 데이터 또는 이 출력 데이터에 비트 시프터(75b)에 의해 α2가 승산된 데이터 중의 어느 하나를 선택 출력한다. 셀렉터(76c)는 셀렉터(76b)의 출력 데이터 또는 이 출력 데이터에 비트 시프터(75c)에 의해 α3이 승산된 데이터 중의 어느 하나를 선택 출력한다. 각 셀렉터(76a, 76b, 76c)에 의해 데이터 선택의 설정을 적절하게 변경함으로써 승산기를 사용하지 않고 8종류 값의 스텝 파라미터 승산을 실현할 수 있다. 또한 비트 시프터의 개수 또는 비트 시프트 수를 바꿈으로써 승산할 스텝 파라미터의 조합을 바꿀 수 있다.

셀렉터(76c)의 출력 데이터는 가산기(77)에 의해, FFE필터부(12)로부터 적절한 타이밍으로 보유 출력된 탭계수와 가산된다. 이 가산결과가 새로 갱신된 탭계수이며, 보유기(78)에 의해서 보유된 후 새로운 탭 계수로서 출력된다.

도 9는 본 실시예에 관한 신호파형 등화장치에서의 DFE계수 갱신부(21)의 구성을 도시한 것이다. DFE계수 갱신부(21)는, 기본적으로는 STOP＆GO 알고리즘에 기초하여 수학식 6 및 수학식 7에 따라서 계수갱신의 계산을 실행한다. 다만 도 9에 도시한 DFE계수 갱신부(21)는 DFE블럭(20)의 계수갱신을 실행하므로 FFE블럭(10) 및 AFC/APC블럭(40)을 통해 얻어진 결정 신호를 입력으로 하고 이 결정 신호와 에러 데이터의 복소승산 처리를 다중화한 회로구성으로 되어 있다.

도 9에서 셀렉터(81a)는 DFE필터부(22)로부터 적절한 타이밍으로 보유된 다음 출력된 결정 신호의 실수성분 및 허수성분의 어느 하나를 선택 출력한다. 셀렉터(81b)는 오차평가 블럭(30)에서 출력된 에러 데이터의 실수성분 및 허수성분의 어느 하나를 선택 출력한다. 곱합승산기(82)는 세렉터(81a)에 의해 선택 출력된 결정 신호의 실수성분 또는 허수성분과 셀렉터(81b)에 의해 선택 출력된 에러 데이터의 실수성분 또는 허수성분을 승산하고 이 승산결과에다 데이터 보유기(83)에 보유되어 있던 곱합연산 결과를 가산하여 새로운 곱합연산 결과를 출력한다. 이 곱합연산 결과는 데이터 보유기(83)에 보유된다.

다음으로 수학식 6 및 수학식 7에서 스텝 파라미터 α의 승산처리를 실행하는데, 도 9에 도시한 DFE계수 갱신부(21)에서는 도 8에 도시한 FFE계수 갱신부(11)와 마찬가지로 스텝 파라미터 α의 승산을 비트 시프트에 의해 실행하는 것으로 한다. 84a, 84b, 84c는 각각 스텝 파라미터 α1, α2, α3의 승산을 실행하는 비트 시프터이고, 85a, 85b, 85c는 셀렉터이다. 셀렉터(85a)는 곱합연산기(82)의 연산결과 또는 이 연산결과에 비트 시프터(84a)에 의해 α1이 승산된 데이터 중의 어느 하나를 선택 출력한다. 셀렉터(85b)는 셀렉터(85a)의 출력 데이터 또는 이 출력 데이터에 비트 시프터(84b)에 의해 α2가 승산된 데이터 중의 어느 하나를 선택 출력한다. 셀렉터(85c)는 셀렉터(85b)의 출력 데이터, 또는 이 출력 데이터에 비트 시프터(84c)에 의해 α3이 승산된 데이터 중의 어느 하나를 선택 출력한다. 각 셀렉터(85a, 85b, 85c)에 의해 적절하게 데이터 선택의 설정을 변경함으로써, 승산기를 이용하지 않고 8종류 값의 스텝 파라미터의 승산을 실현할 수 있다. 또한 이 비트 시프터의 개수 또는 비트 시프트 수를 바꿈으로써 승산하는 스텝 파라미터의 조합을 바꿀 수 있다.

셀렉터(85c)의 출력 데이터는 가산기(86)에 의해, DFE필터부(22)에서 적절한 타이밍으로 보유 출력된 탭계수와 가산된다. 이 가산결과가 새로 갱신된 탭계수이며, 보유기(87)에 의해 보유된 후 새로운 탭계수로서 출력된다.

도 10은 본 실시예에 관한 신호파형 등화장치에서의 AFC/APC계수 갱신부(41)의 구성을 도시한 것이다. AFC/APC계수 갱신부(41)는 기본적으로는 LMS 알고리즘에 기초하여 수학식 8 및 수학식 9에 따라서 계수갱신의 계산을 실행한다.

우선 수학식 8의 계산에 대하여 설명하기로 한다. 복소승산기(91a)는 에러 데이터의 실수성분 및 허수성분과 FFE필터부(12)에서 출력된 변조신호의 실수성분 및 허수성분의 복소승산을 실행한다. 이 승산결과에 수학식 8에서의 스텝 사이즈를 승산하는데, 여기서는 스텝 사이즈의 승산을 비트 시프트로써 실행하는 것으로 하고, 비트 시프트에 의해 승산을 실행할 수 있는 값을 스텝 사이즈로서 설정한다. 비트 시프터(91b)에 의해 복소승산기(91a)의 승산결과에 스텝 사이즈를 승산한다. 한편 복소승산기(93)는 갱신전의 주파수 보정계수의 실수성분 및 허수성분과, 갱신전의 위상 보정계수의 실수성분 및 허수성분을 복소승산하여 그 결과를 출력한다.

따라서 비트 시프터(91b)의 출력 데이터와 복소연산기(93)의 출력 데이터를 가산기(91c)에 의해 가산함으로써 수학식 8의 연산을 실현할 수 있다. 보유기(91ｄ)는 가산기(91c)의 출력 데이터, 즉 위상 보정계수를 보유한 후 그 실수성분 및 허수성분을 출력한다. 이 위상 보정계수는 수학식 8을 이용한 다음 연산에 필요한 갱신전의 위상 보정계수로 된다.

다음으로 수학식 9의 계산에 대하여 설명하기로 한다. 수학식 9 우변의 Ｈ_n+1에 수학식 8을 대입함으로써 수학식 9를 다음과 같이 변형한다.

F_n+1 = F_n + μf ·μ(D_n - H_nU_n) U_n ^*H_n ^*

복소승산기(92a)는 에러 데이터의 실수성분 및 허수성분과, 복소승산기(42)의 승산결과 데이터인 변조신호의 실수성분 및 허수성분의 복소승산을 실행한다. 여기서 수학식 8에 의한 위상 보정계수의 갱신연산과 마찬가지로 스텝 사이즈의 승산을 비트 시프트에 의해 실행하는 것으로 하고 비트 시프터(92b)로써 복소승산기(92a)의 승산결과에 대하여 스텝 사이즈를 승산한다.

따라서 비트 시프터(92b)의 출력 데이터와 보유기(92d)에서 출력된 갱신전의 주파수 보정계수의 실수성분 및 허수성분을 가산기(92c)에 의해 가산함으로써 수학식 11의 연산을 실현할 수 있다. 보유기(92d)는 가산기(92c)의 출력 데이터, 즉 주파수 보정계수를 보유한 후 그 실수성분 및 허수성분을 출력한다. 이 주파수 보정계수는 수학식 11을 이용한 다음 연산에 필요한 갱신전의 주파수 보정계수로 된다.

이상과 같이 본 발명에 의하면, 변조신호의 파형등화를 실행하는 파형등화부와 변조신호의 주파수오차 및 위상오차를 제거하는 AFC/APC 블럭을 구비한 신호파형 등화장치에 있어서, AFC/APC 블럭은 파형등화부와 마찬가지로 LMS 알고리즘에 기초하여 동작하므로, AFC/APC 블럭을 탭과 계수갱신부라는 파형등화부와 마찬가지 구성에 의해 실현할 수 있고, 더욱이 AFC/APC 블럭은 파형등화부와 오차평가 블럭을 공용하므로 신호파형 등화장치에 AFC/APC 기능을 융합시킬 수 있음은 물론 대폭적인 회로규모의 삭감을 실행할 수가 있다.

상술한 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구의 범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

도 1은 본 발명에 관한 신호파형 등화장치의 구성 개략을 나타낸 블럭도.

도 2는 본 발명의 제 1 실시예에 관한 신호파형 등화장치의 구성도.

도 3은 본 발명의 제 1 실시예에 관한 신호파형 등화장치에 있어서의 좌표점 배치도.

도 4는 AFC/APC블럭을 파형등화부의 후방에 배치한, 비교예로서의 신호파형 등화장치에 있어서의 좌표점 배치도.

도 5는 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 FFE필터부의 구성도.

도 6은 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 DFE필터부의 구성도.

도 7은 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 FFE필터부 및 DFE필터부에서 이용되는 복소연산 매크로의 구성도.

도 8은 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 FFE계수 갱신부의 구성도.

도 9는 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 DFE계수 갱신부의 구성도.

도 10은 본 발명의 제 2 실시예에 관한 신호파형 등화장치에 있어서의 AFC/APC계수 갱신부의 구성도.

도 11은 QAM에 있어서의 LMS에러 및 사토 에러(Sato Error)의 설명도.

도 12는 64QAM의 위상평면도에서의 슬라이스 레벨과 신호점의 위치도.

도 13은 전송로 및 그 등화의 모델도.

도 14는 디지털 등화기의 구성도.

* 도면의 주요 부분에 대한 부호의 설명 *

1 : 파형등화부 10 : FFE블럭

11 : FFE계수 갱신부 12 : FFE필터부

12a : FFE전방 필터부 12b : FFE후방 필터부

20 : DFE블럭 21 : DFE계수 갱신부

22 : DFE필터부 22a : DFE전방 필터부

22b : DFE후방 필터부 40 : AFC/APC블럭

41 : AFC/APC계수 갱신부 42 : 탭

Claims

다치(多値) 변조되어 전송된 신호의 파형을 전송 전의 신호파형으로 등화시키는 신호파형 등화장치로서,

입력된 변조신호를 LMS(Least Mean Square) 알고리즘에 의거하여 등화시키는 파형등화부와,

상기 파형등화부가 등화계수를 갱신하는데 필요한 에러 데이터를 생성하는 오차평가 블럭과,

상기 입력된 변조신호의 주파수 오차 및 위상 오차를 제거하는 AFC(Auto Frequency Control)/APC(Auto Phase Control)블럭을 구비하고,

상기 AFC/APC 블럭은, 상기 LMS 알고리즘에 의거해서, 상기 입력된 변조신호의 주파수 오차 및 위상 오차를 제거하고, 또한, 상기 오차평가 블럭에 의해 생성된 에러 데이터를 이용하여 계수의 갱신을 행하며,

상기 파형등화부의 FFE(feed forward equalizer) 블럭에서 출력되는 상기 변조신호는 상기 AFC/APC 블록으로 입력되고, 또한, 상기 AFC/APC 블록의 출력신호는 상기 파형등화부의 DFE(decision feedback equalizer)로 입력되며,

상기 FFE 블록은, FFE 전방필터와 FFE 후방필터로 나뉘어 진 FFE 필터부를 구비하고,

상기 DFE 블록은, DFE 전방필터와 DFE 후방필터로 나뉘어 진 DFE 필터부를 구비하며,

상기 FFE 전방필터와 FFE 후방필터 및 상기 DFE 전방필터와 DFE 후방필터는 각각 동일한 구성을 갖는 복소 연산 매크로(complex operation macro)를 구비하는 것을 특징으로 하는 신호파형 등화장치.
제 1 항에 있어서,

상기 AFC/APC 블록은, 상기 입력된 변조신호와, 상기 주파수오차 및 위상오차의 제거를 위한 계수와를 승산하는 단일 탭을 구비하는 것을 특징으로 하는 신호파형 등화장치.
제 1 항 또는 제 2 항에 있어서,

상기 파형 등화부의 DFE 및 FFE 블럭의 필터부는 같은 수의 탭을 구비하는 것을 특징으로 하는 신호파형 등화장치.