KR100514676B1 - 모스형 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 모스형 반도체 소자의 제조 방법에 관한 것으로,

소자분리 영역을 형성하기 전에 게이트 패턴을 먼저 형성함으로써 여러번의 공정에 의해 상기 소자분리 영역에 발생되는 필드지역과 모우트지역의 단차를 없애 누설전류가 흐르는 것을 방지하도록 하기 위하여,

모스소자를 포함하는 반도체 장치의 제조 방법에 있어서, 반도체 기판상에 패드 산화막을 증착하고, 포토 마스크를 이용하여 VTN이온 주입을 전면에 얇게 형성하는 단계와; 상기 VTN이 형성된 표면에 폴리를 증착시킨 후, N+폴리를 증착하고 이온주입을 하는 단계와; 게이트 패턴을 형성하기 위해 상기 폴리에 반사방지막(BARC)을 형성한 후, 포토 마스크를 이용하여 상기 폴리와 반사방지막을 식각하는 단계와; 상기 게이트 에치공정 후, 남겨진 게이트 패턴에 LDD이온주입을 하는 단계와; 상기 LDD공정 후, 산화막을 증착시키고 질화막을 형성시키는 단계와; 상기 질화막 위에 반사방지막을 형성하고, 이를 이용하여 STI패턴을 형성한후, 상기 반도체 기판이 노출되도록 에치하는 단계와; 상기 질화막을 마스크로 이용하여 에치공정을 함으로써 반도체 기판에 트렌치를 형성하는 단계와; 상기 질화막 및 산화막을 식각공정하여 폴리를 노출시키는 단계와; 상기 트렌치에 포토를 채우고 S/D이온주입 공정을 하는 단계와; 상기 이온주입 후, 트렌치에 포토공정을 하고, 산화막을 증착하는 단계와; 평탄화 공정을 하여 상부에 게이트 인풋 단자와 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

Description

모스형 반도체 소자의 제조 방법{The structure of MOS type semiconductor device and the method for manufacturing thereof}

본 발명은 모스형 반도체 소자의 제조 방법에 관한 것으로, 좀더 구체적으로 말하자면 반도체 제조방법시 소자분리 영역 형성 후, 트랜지스터(Transistor)를 구현하는 방법 대신에 토폴로지(Topology)가 없는 상태에서 트랜지스터를 구현한 뒤, 소자분리 영역을 형성하고 인풋 게이트(Input Gate) 단자를 포함한 게이트 라인(Gate Line)을 상부에 형성하여 잔여물에 의한 누설전류의 발생을 방지하고 임계치수 제어를 보다 균일하게할 수 있도록 하는, 모스형 반도체 소자의 제조 방법에 관한 것이다.

일반적으로 모스형 트랜지스터는, 반도체 기판상에 소자분리 영역 즉, STI(Shallow Trench Isolation) 영역을 먼저 형성한 후, 일예로 트랜지스터와 같은 반도체 소자를 형성하게 된다.

다시말해, 반도체 기판에 일정 깊이의 트렌치(Trench)를 형성한 후, 상기 트렌치에 산화막을 성장시켜 소자분리 영역을 형성하고, 각종 이온주입, 식각, 산화막 및 금속 배선층을 형성하여 트랜지스터 등을 제조한다.

도 1은 종래의 모스형 반도체 소자의 구조를 나타낸 단면도로서, 도 1에 도시되어 있는 바와 같이 종래의 모스형 반도체 소자는, STI형성 후, 게이트 라인을 형성하게 되면 필드(Field) 지역(10)과 모우트(Moat) 지역(11)에 단차가 생기게 되어 폴리(13) 공정시 그 잔여물이 다 식각되지 않고 모우트 지역(11)에 남게 되는데, 이로 인하여 상기 트랜지스터에 누설전류가 생기는 문제점이 있으며, 또한 상기 필드지역(10)에 형성된 보이드(Void)(11)에 폴리(13)가 침투하게 되어 누설전류가 발생하게 되는 문제점도 있다.

또한, 종래의 모스형 반도체 소자는, 패턴(Pattern) 및 에치(Etch)공정시 임계치수(Critical Dimension, CD)의 컨트롤에 많은 어려움이 발생하는 문제점도 있다.

본 발명의 목적은 상기와 같은 종래기술의 제반 문제점을 해결하기 위한 것으로서, 모스형 반도체 소자의 트랜지스터(Transistor)를 구현시, 소자분리 영역에 생기는 단차를 없애기 위해 토폴로지(Topology)가 없는 상태에서 트랜지스터를 먼저 구현한 후, 소자분리 영역을 형성하고 인풋 게이트(Input Gate) 단자를 포함한 게이트 라인(Gate Line)을 상부에 형성함으로써 잔여물에 의한 누설전류의 발생을 방지하고 임계치수 제어를 보다 균일하게 할 수 있도록 하는, 모스형 반도체 소자의 제조 방법을 제공하는데 있다.

상기와 같은 목적을 달성하기 위한 수단으로서 본 발명의 구성은, 모스소자를 포함하는 반도체 장치의 구조에 있어서, 반도체 기판 상부 전면에 증착된 패드 산화막의 소정 부위에 이온주입 공정에 의해 형성된 게이트 폴리와, 상기 게이트 폴리의 주위에 형성되어, 일정 깊이로 에칭된 트렌치와, 상기 게이트 폴리와 트렌치 내측에서 상부로 전면을 일정 두께만큼 덮는 산화막을 포함하여 이루어지는 것을 특징으로 한다.

또한, 상기한 목적을 달성하기 위한 수단으로서 본 발명에 의한 모스형 반도체 소자의 제조 방법은, 반도체 기판상에 패드 산화막을 증착하고, 포토 마스크를 이용하여 VTN이온 주입을 전면에 얇게 형성하는 단계와, 상기 VTN이 형성된 표면에 폴리를 증착시킨 후, N+폴리를 증착하고 이온주입을 하는 단계와, 게이트 패턴을 형성하기 위해 상기 폴리에 반사방지막(BARC:Bottom Anti Reflective Coating)을 형성한 후, 포토 마스크를 이용하여 상기 폴리와 반사방지막을 식각하는 단계와, 상기 게이트 에치공정 후, 남겨진 게이트 패턴에 LDD(Lightly Doped Drain)이온주입을 하는 단계와, 상기 LDD공정 후, 산화막을 증착시키고 질화막을 형성시키는 단계와, 상기 질화막 위에 반사방지막을 형성하고, 이를 이용하여 STI패턴을 형성한 후, 상기 반도체 기판이 노출되도록 에치하는 단계와, 상기 질화막을 마스크로 이용하여 에치공정을 함으로써 반도체 기판에 트렌치를 형성하는 단계와, 상기 질화막 및 산화막을 식각공정하여 폴리를 노출시키는 단계와, 상기 트렌치에 포토를 채우고 S/D(Source/Drain)이온주입 공정을 하는 단계와, 상기 이온주입 후, 트렌치에 포토공정을 하고, 산화막을 증착하는 단계 및 평탄화 공정을 하여 상부에 게이트 인풋 단자와 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.

여기서, 상기 VTN이 형성된 표면에 폴리를 증착시키는 단계는 상기 폴리층이 2400Å~3000Å로 증착되는 것이 바람직하다.

또한, 상기 LDD공정 후, 산화막을 증착시키고 질화막을 형성시키는 단계는 산화막 200Å~700Å와 질화막 700Å~1300Å로 증착되며, 상기 이온주입 후, 트렌치에 포토공정을 하고, 산화막을 증착하는 단계는 상기 산화막이 1200Å~1800Å로 증착되는 것이 바람직하다.

상기와 같이 공정두께에 수치한정을 둔것은 반도체의 설계과정에서 공정능력과 설정된 제조방법의 한계성을 고려하는 디자인 룰(Design rule)에 입각한 것이다.

이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

도 2는 본 발명의 실시예에 의한 모스형 반도체 소자의 구조를 나타낸 단면도이다.

도 2에 도시된 바와 같이, 표면에 각종 반도체 소자가 제조되는 반도체 기판(20)이 구비되어 있고, 상기 반도체 기판(20) 전면에는 패드 산화막(21)이 증착되어 있으며, 상기 패드 산화막(21)의 소정부위 상면에는 이온주입 공정에 의해 게이트 폴리(34)가 형성되어 있다. 상기 게이트 폴리(34) 주위에는 일정 깊이로 에칭된 트렌치(35)가 형성되어 있으며, 상기 게이트 폴리(34) 및 트렌치(35) 내측에서 상부로 일정 두께만큼 성장된 산화막(33)이 CMP공정에 의해 평탄해지면 그 상부에 게이트 인풋 단자와 라인을 형성하게 된다.

이와 같이 하여, 본 발명의 실시예에 의한 모스형 반도체 소자의 구조는, 소자분리막 형성이전에 게이트 폴리를 형성함으로써 소자분리막 형성시 발생되는 필드지역과 모우트지역의 단차를 없애 식각공정 후, 남아 있는 폴리 잔여물에 의해 누설전류가 발생되는 것을 방지할 수 있는 것이다.

도 3a 내지 도3k는 본 발명의 실시예에 의한 모스형 반도체 소자의 제조 방법을 도시한 공정 순서도로서, 이를 순차적으로 설명하면 다음과 같다.

먼저, 도 3a에 도시된 바와 같이, 다수의 반도체 소자가 형성되는 반도체 기판(20) 위에 패드 산화막(21)을 증착하고, 포토 마스크(22)를 이용하여 선택된 반도체 기판에 VTN 이온주입을 한다.

이어서, 도 3b에 도시된 바와 같이, 상기 반도체 기판 전면에 2400Å~3000Å 두께의 폴리층(23)을 증착하고, 다시 포토 마스크(24)를 이용하여 상기 VTN 패턴이 형성된 부분에 이온주입 공정을 하여 도전층을 형성한다.

이어서, 도 3c에 도시된 바와 같이, 게이트 패턴을 형성하기 위하여 상기 폴리층(23) 전면에 반사방지막(25)을 증착하고, 포토 마스크를(26) 이용하여 패드 산화막(21)이 노출될 때까지 식각한다.

이어서, 도 3d에 도시된 바와 같이, 포토 마스크(26)에 의해 남겨진 패턴 중 게이트 폴리(23)부분만 남기고, 포토층(26)과 반사방지막(25)은 식각공정을 이용하여 제거한다.

계속해서, 도 3e에 도시된 바와 같이, 상기 식각공정에 의해 남겨진 게이트 폴리(23)부분에 포토 마스크를 이용하여 LDD이온주입 공정을 진행하고, 도 3f에 도시된 바와 같이 포토층을 제거하고 전면에 200Å~800Å의 산화막(27)을 형성한다. 상기 산화막(27) 상면에는 700Å~1300Å의 질화막(28)이 증착되고 반사방지막(29)이 형성되며, 상기 반사방지막(29)을 이용하여 STI 패턴(30)을 형성한다.

이어서, 도 3g에 도시된 바와 같이, 상기 STI 패턴(30)을 마스크로 이용하여 반도체 기판(20)이 오픈될 때까지 식각공정을 통하여 반사방지막(29),질화막(28), 산화막(27), 패드 산화막(21)을 순서대로 제거한다.

이어서, 도 3h에 도시된 바와 같이, 상기 질화막(28)을 마스크로 이용하여 STI 에치를 진행하게 되는데, 이때는 상기 질화막(28)과 반도체 기판(20), 산화막(27)의 식각공정시 선택비가 높은 레서피(Recipe)를 적용하며, CN파장을 이용함으로써 EOP(End Of Point) 시그널 시스템을 이용할 수 있어 정확한 소자분리막 형성이 가능하다.

상기한 방법에 의해 폴리층은 노출이 되고, 반도체 기판은 트렌치를 형성하게 된다.

이어서, 도 3i에 도시된 바와 같이, 상기 노출된 폴리층(23)에 소스, 드레인 구조를 형성하기 위하여 트렌치(30) 부분은 포토(32)를 이용하여 채우고, 상기 폴리층(23)에 S/D이온주입 공정을 진행한다.

계속해서, 도 3j에 도시된 바와 같이, 상기 트렌치(30)의 포토층(32)을 제거하고, 상기 폴리(23)의 상면과 트렌치(30)의 내측에서 상부로 산화막(33)을 성장시킨 후, 도 3k에 도시된 바와 같이 평탄화 공정을 하여, 그 상부층에 게이트 인풋 단자와 라인을 형성한다.

이와 같은 공정을 통해 소자분리 영역 형성시 발생되는 필드지역과 모우트 지역의 단차를 없앨 수 있어 폴리 잔여물에 의한 누설전류를 막을 수 있고, 상기 게이트 패턴과 에치공정시 임계치수 제어를 보다 정확하게 관리 할 수 있게 된다.

이상에서와 같이 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 기재된 청구범위 내에 있게 된다.

이상에서 설명한 바와 같이 본 발명에 의하면, 반도체 제조 공정시 기존과 달리 트랜지스터 구현 후, 분리소자 영역을 형성함으로써 필드 지역과 모우트 지역의 단차를 없애 폴리 잔여물에 의한 누설전류의 발생을 방지할 수 있고, 게이트 패턴과 에치시 임계치수 컨트롤을 보다 일정하게 관리할 수 있는 효과가 있다.

도 1은 종래 모스형 반도체 소자의 구조를 나타낸 단면도이다.

도 2는 본 발명의 실시예에 의한 모스형 반도체 소자의 구조를 나타낸 단면도이다.

도 3a 내지 도3k는 본 발명의 실시예에 의한 모스형 반도체 소자의 제조 방법을 도시한 공정 순서도이다.

<도면의 주요부분에 대한 부호의 설명>

20 : 반도체 기판 21 : 패드 산화막

23 : 게이트 폴리 33 : 산화막

35 : 트렌치

Claims (5)

1. (삭제)
2. 모스소자를 포함하는 반도체 장치의 제조 방법에 있어서,

   반도체 기판상에 패드 산화막을 증착하고, 포토 마스크를 이용하여 VTN이온 주입을 전면에 얇게 형성하는 단계와;

   상기 VTN이 형성된 표면에 폴리를 증착시킨 후, N+폴리를 증착하고 이온주입을 하는 단계와;

   게이트 패턴을 형성하기 위해 상기 폴리에 반사방지막(BARC)을 형성한 후, 포토 마스크를 이용하여 상기 폴리와 반사방지막을 식각하는 단계와;

   상기 게이트 에치공정 후, 남겨진 게이트 패턴에 LDD이온주입을 하는 단계와;

   상기 LDD공정 후, 산화막을 증착시키고 질화막을 형성시키는 단계와;

   상기 질화막 위에 반사방지막을 형성하고, 이를 이용하여 STI패턴을 형성한후, 상기 반도체 기판이 노출되도록 에치하는 단계와;

   상기 질화막을 마스크로 이용하여 에치공정을 함으로써 반도체 기판에 트렌치를 형성하는 단계와;

   상기 질화막 및 산화막을 식각공정하여 폴리를 노출시키는 단계와;

   상기 트렌치에 포토를 채우고 S/D이온주입 공정을 하는 단계와;

   상기 이온주입 후, 트렌치에 포토공정을 하고, 산화막을 증착하는 단계와;

   평탄화 공정을 하여 상부에 게이트 인풋 단자와 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 모스형 반도체 소자의 제조 방법.
3. 제 2항에 있어서,

   상기 VTN이 형성된 표면에 폴리를 증착시키는 단계는

   상기 폴리층이 2400Å~3000Å로 증착되는 것을 특징으로 하는 모스형 반도체 소자의 제조 방법.
4. 제 2항에 있어서,

   상기 LDD공정 후, 산화막을 증착시키고 질화막을 형성시키는 단계는

   산화막 200Å~800Å와 질화막 700Å~1300Å로 증착되는 것을 특징으로 하는 모스형 반도체 소자의 제조 방법.
5. 제 2항에 있어서,

   상기 이온주입 후, 트렌치에 포토공정을 하고, 산화막을 증착하는 단계는

   상기 산화막이 1200Å~1800Å로 증착되는 것을 특징으로 하는 모스형 반도체 소자의 제조 방법.