KR100507562B1 - 신호처리회로 - Google Patents

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KR100507562B1
KR100507562B1 KR10-2002-0035965A KR20020035965A KR100507562B1 KR 100507562 B1 KR100507562 B1 KR 100507562B1 KR 20020035965 A KR20020035965 A KR 20020035965A KR 100507562 B1 KR100507562 B1 KR 100507562B1
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Abstract

본 발명은, 신호처리회로에 관한 것으로, 기준신호에 중첩하는 중첩신호를 정밀도 좋게 추출하는 것을 목적으로 한다. 워블 및 LPP가 형성된 디스크에 레이저 광을 조사한 결과로서 광학계로부터 공급된 정현파형의 워블신호를 제로레벨과 비교하는 것에 의해 펄스형 2치화 워블신호를 생성한다. 그 2치화 워블신호로부터 잡음을 제거하여, 그 신호를 소정 시간 지연시킨다. 또한, 광학계로부터의 정현파형의 워블신호를 그 극대값보다도 높은 레벨의 슬라이스 레벨과 비교함으로써, 워블신호에 중첩하는 LPP 신호를 펄스신호로 변환한 2치화 LPP 신호를 생성한다. 그리고, 잡음이 제거되고 또 지연된 2치화 워블신호가 하이레벨상태에 있는 기간만큼, 생성된 2치화 LPP 신호에 따라서 워블과 간헐적으로 동기하는 LPP를 검출한다.

Description

신호처리회로{SIGNAL PROCESSING CIRCUIT}
본 발명은, 신호처리회로에 관한 것으로, 특히, 소정 주기로 레벨 변화하는 기준신호의 소정 레벨 위치에 삽입되어 얻을 수 있는 중첩신호를 추출하는 신호처리회로에 관한 것이다.
종래부터, 정보가 기록/재생되는 그루브를 갖는 CD나 DVD 등의 기록형 디스크로서, 그루브가 반경방향을 향하여 지그재그하는 워블이 형성된 것이 알려져 있다. 또한, 서로 인접한 그루브 사이의 랜드에, 워블에 간헐적으로 동기하여 프리피트(이하, 랜드 프리피트라 칭함; LPP)가 형성된 디스크도 알려져 있다.
이러한 디스크에 정보를 기록하고, 이러한 디스크로부터 정보를 재생하는 디스크장치는, 디스크가 장착되었을 때에 해당 디스크의 표면에 대향하는 광학 헤드를 구비한다. 광학 헤드는, 레이저 광을 디스크에 조사함으로써 디스크에 정보를 기록함과 동시에, 디스크로부터의 반사광을 수광함으로써 디스크에 기록된 정보에 따른 재생신호를 출력한다. 광학 헤드에 의해 재생된 정보에는, 디스크에 형성된 워블에 기인하는 신호(이하, 워블신호라 칭함) 및 LPP에 기인하는 신호(이하, LPP 신호라 칭함)가 포함된다. 디스크장치는, 광학 헤드에 의해 재생된 정보로부터 워블신호 및 LPP 신호를 추출한다. 그리고, 그 신호들에 따라서 디스크위치를 나타낸 어드레스정보를 취득하여, 디스크를 회전시키는 스핀들 모터의 구동을 제어한다. 따라서, 디스크장치를 적정하게 기능시키기 위해서는, 디스크에 형성된 LPP로부터 그 LPP에 적정한 LPP 신호를 생성할 필요가 있다.
상기한 것처럼, 디스크에 형성되는 LPP는, 워블에 간헐적으로 동기한다. 이 때문에, LPP 신호에 근거하는 LPP의 검출 타이밍을, 워블신호가 소정의 한계치 이상의 하이레벨상태에 있는 기간만으로 하면, 잡음이 LPP 신호로서 잘못하여 검출되는 사태를 억제할 수 있고, LPP의 검출 정밀도의 향상을 꾀할 수 있다.
그러나, 디스크의 워블을 기초로 생성된 워블신호가 간단하게 하이레벨상태에 있는 기간만을 LPP 신호에 근거하는 LPP의 검출 타이밍으로 하면, 디스크면 상에 먼지가 존재하거나 흠이 생기는 것 등으로 그 워블신호에 잡음이 중첩한 경우에는, 그 잡음이 생기는 동안도 LPP의 검출이 행해지게 되고, 그 결과, LPP의 검출정밀도가 저하하여 버린다. 따라서, 워블신호가 간단히 하이레벨상태에 있는 기간만을 LPP의 검출 타이밍으로 하는 것은 적절치 않다.
본 발명은, 상술한 점을 감안하여 이루어진 것으로, 소정 주기로 레벨 변화하는 워블신호 등의 기준신호의 소정 레벨위치에 삽입될 수 있음과 동시에, 피크 레벨이 기준신호의 피크 레벨을 넘는 LPP 신호 등의 중첩신호를 정밀도 좋게 추출하는 것이 가능한 신호처리회로를 제공하는 것을 목적으로 한다.
상기 목적은 다음과 같은 국면들에 의해 달성된다.
먼저, 본 발명의 제 1 국면은, 소정 주기로 레벨 변화하는 기준신호의 소정 레벨위치에 삽입될 수 있음과 동시에, 피크 레벨이 해당 기준신호의 레벨로부터 소정값을 넘어 이격하는 중첩신호를 추출하는 신호처리회로에 있어서,
상기 기준신호와 상기 중첩신호가 중첩된 신호를 소정의 기준레벨을 한계치로서 2치화하는 제 1 펄스 생성부와,
상기 제 1 펄스 생성부에 의해 2치화된 신호의 각 극성의 누적시간을 사용하여 해당 신호로부터 잡음을 제거하는 잡음 제거부와,
상기 기준신호와 상기 중첩신호가 중첩된 신호를, 해당 기준신호의 레벨로부터 상기 소정값을 넘지 않은 범위에서 이격하는 레벨을 한계치로서 2치화하는 제 2 펄스 생성부와,
상기 잡음 제거부로부터 출력되는 신호에 따라서 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 게이트부를 구비하는 신호처리회로인 것을 특징으로 한다.
상기 제 1 국면에 기재된 발명에 있어서, 기준신호와 중첩신호가 중첩된 신호는, 소정의 기준레벨을 한계치로서 2치화된 후에, 각 극성의 누적시간을 사용하여 잡음이 제거된다. 피크 레벨이 기준신호의 레벨로부터 소정값을 넘어 이격하는 중첩신호의 추출은, 그 잡음이 제거된 신호에 따라서 출력되는, 기준신호와 중첩신호가 중첩된 신호를 기준신호의 레벨로부터 상기 소정값을 넘지 않은 범위에서 이격하는 레벨을 한계치로서 2치화된 신호에 따라서 행해진다. 즉, 이러한 구성에서, 중첩신호의 추출 타이밍은, 잡음이 제거된 신호를 기준으로 한 것으로 된다. 따라서, 본 발명에 의하면, 잡음으로 인하여 중첩신호의 추출이 행해지는 경우는 없기 때문에, 기준신호에 중첩하는 중첩신호를 정밀도 좋게 추출할 수 있다.
또한, 본 발명의 제 2 국면은, 소정주기로 레벨변화되는 기준신호의 소정레벨위치에 삽입될 수 있음과 동시에, 피크 레벨이 해당 기준신호의 피크 레벨을 넘은 중첩신호를 추출하는 신호처리회로에 있어서,
상기 기준신호와 상기 중첩신호가 중첩된 신호를 소정의 기준레벨을 한계치로서 2치화하는 제 1 펄스 생성부와,
상기 제 1 펄스 생성부에 의해 2치화된 신호의 각 극성의 누적시간을 사용하여 해당 신호로부터 잡음을 제거하는 잡음 제거부와,
상기 기준신호와 상기 중첩신호가 중첩된 신호를, 해당 기준신호의 피크 레벨 이상의 레벨을 한계치로서 2치화하는 제 2 펄스 생성부와,
상기 잡음 제거부로부터 출력되는 신호에 따라서 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 게이트부를 구비하는 신호처리회로인 것을 특징으로 한다.
상기 제 2 국면에 기재된 발명에 있어서, 중첩신호의 추출은, 잡음이 제거된 신호에 따라서 출력되는, 기준신호와 중첩신호가 중첩된 신호를 기준신호의 피크 레벨 이상의 레벨을 한계치로서 2치화된 신호에 따라서 행해진다. 즉, 이러한 구성에서, 중첩신호의 추출 타이밍은, 잡음이 제거된 신호를 기준으로 한 것으로 된다. 따라서, 본 발명에 의하면, 잡음으로 인해 중첩신호를 추출하는 일은 없기 때문에, 기준신호에 중첩하는 중첩신호를 정밀도 좋게 추출할 수 있다.
그런데, 제 1 펄스 생성부에 의해 2치화된 신호를 소정 시간 지연시킬 수 있으면, 중첩신호의 추출 타이밍을 적절한 시기에 설정하는 것이 가능해진다. 또한, 이때, 제 1 펄스 생성부에 의해 2치화된 신호가 상승하는 경우와 하강하는 경우에서 지연시간이 다르면, 더 적절한 시기에 중첩신호의 추출 타이밍을 설정하는 것이 가능해진다.
따라서, 본 발명의 제 3 국면은, 제 1 국면 또는 제 2 국면에 기재된 신호처리회로에서, 상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호를 소정시간 지연시켜도 된다는 것을 특징으로 한다.
또한, 본 발명의 제 4 국면은, 제 1 국면 또는 제 2 국면에 기재된 신호처리회로에서, 상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호의 펄스 폭을 변경시켜도 된다는 것을 특징으로 한다.
또한, 본 발명의 제 5 국면은, 제 1 국면 또는 제 2 국면에 기재된 신호처리회로에서, 상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호를 소정시간 지연시키고, 또한 해당 신호의 펄스 폭을 변경시켜도 된다는 것을 특징으로 한다.
이 경우, 본 발명의 제 6 국면은, 제 3 국면 내지 제 5 국면 중 어느 하나에 기재된 신호처리회로에서, 상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호에 따라서 소정의 클록을 출력하는 지연용 게이트부와, 상기 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 지연용 카운트부와, 상기 지연용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 지연용 카운트부에서의 카운트값을 클리어하는 지연용 유지부를 구비한 것으로 하면, 제 1 펄스 생성부에 의해 2치화된 신호의 지연시간을 임의로 설정할 수 있고, 중첩신호의 추출 타이밍을 적절한 시기에 설정할 수 있는 것을 특징으로 한다.
또한, 본 발명의 제 7 국면은, 제 6 국면에 기재된 신호처리회로에서, 상기 지연용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 지연용 게이트부와, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 지연용 게이트부를 갖고, 상기 지연용 카운트부는, 상기 제 1 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 지연용 카운터와, 상기 제 2 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 지연용 카운터를 갖고, 상기 지연용 유지부는, 상기 제 1 지연용 카운터에서의 카운트값이 제 1 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 또한 해당 제 1 지연용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 지연용 카운터에서의 카운트값이 제 2 카운트값에 이른 경우에 하이레벨상태를 리세트하고, 또한 해당 제 2 지연용 카운터에서의 카운트값을 클리어하는 것으로 하면, 제 1 펄스 생성부에 의해 2치화된 신호의 지연시간을 임의로 설정할 수 있고, 중첩신호의 추출 타이밍을 적절한 시기에 설정할 수 있는 것을 특징으로 한다.
또한, 이 경우, 본 발명의 제 8 국면은, 제 1 국면 내지 제 7 국면 중 어느 하나에 기재된 신호처리회로에 있어서, 상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호에 따라서 소정의 클록을 출력하는 잡음제거용 게이트부와, 상기 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 잡음제거용 카운트부와, 상기 잡음제거용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 잡음제거용 카운트부에서의 카운트값을 클리어하는 잡음제거용 유지부를 구비하는 것으로 하면, 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거할 수 있는 것을 특징으로 한다.
또한, 본 발명의 제 9 국면은, 제 8 국면에 기재된 신호처리회로에 있어서, 상기 잡음제거용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호 중 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 잡음제거용 게이트부와, 상기 제 1 펄스 생성부에 의해 2치화된 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 잡음제거용 게이트부를 갖고, 상기 잡음제거용 카운트부는, 상기 제 1 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 잡음제거용 카운터와, 상기 제 2 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 잡음제거용 카운터를 갖고, 상기 잡음제거용 유지부는, 상기 제 1 잡음제거용 카운터에서의 카운트값이 제 3 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 또한 해당 제 1 잡음제거용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 잡음제거용 카운터에서의 카운트값이 제 4 카운트값에 이른 경우에, 하이레벨상태를 리세트하고, 또한 해당 제 2 잡음제거용 카운터에서의 카운트값을 클리어하는 것으로 하면, 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거할 수 있는 것을 특징으로 한다.
또한, 이 경우, 본 발명의 제 10 국면은, 제 1 국면 내지 제 9 국면 중 어느 하나에 기재된 신호처리회로에 있어서, 상기 게이트부는, 상기 잡음 제거부로부터 출력되는 신호가 어느 한쪽의 극성에 있는 기간만큼, 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 것으로 하면 좋은 특징을 갖는다.
[발명의 실시예]
도 1은 본 발명의 일 실시예인 광 디스크장치(10)의 블록 구성도를 나타낸다. 또한, 도 2는 본 실시예의 광 디스크장치(10)에 장착되는 디스크(12)의 구성도이다.
본 실시예에 있어서, 광 디스크장치(10)는, 예를 들면 DVD-R/RW 드라이브로, DVD-R/RW 디스크(이하, 간단히 디스크라 칭함)(12)가 장착됨으로써 그 디스크(12)에 대하여 정보를 기록/재생한다. 광 디스크장치(10)에 장착되는 디스크(12)는, 도 2에 도시한 것처럼, 정보가 기록/재생되는 트랙인 그루브(14)를 갖는다. 그루브(14)는, 디스크(12)의 반경방향으로 소정의 주기(예를 들면, 140kHz 정도)로 지그재그하고 있다. 즉, 디스크(12)에는, 정현파형의 워블(16)이 형성되어 있다. 반경방향으로 서로 인접한 2개의 그루브(14) 사이에는, 랜드(18)가 형성되어 있다. 랜드(18)에는, 워블(16)의 위상과 동기하여 워블(16)의 외주측 피크 위치에 외주방향을 향하여 랜드 프리피트(이하, LPP라 칭함)(19)가 형성된다.
도 1에 나타낸 것처럼, 광 디스크장치(10)는, 스핀들 모터(20)를 구비한다. 스핀들 모터(20)는, 광 디스크장치(10)에 장착된 디스크(12)를 회전시키는 기능을 갖는다. 스핀들 모터(20)에는, 스핀들 서보회로(22)가 접속된다. 스핀들 서보회로(22)는, 소정의 회전수로 디스크(12)가 회전하도록 스핀들 모터(20)에 대하여 구동지령을 한다.
광 디스크장치(10)는, 또한, 광학계(24)를 구비한다. 광학계(24)는, 광학 헤드(24a)를 갖고, 광학 헤드(24a)가 광 디스크장치(10)에 장착된 디스크(12)의 표면에 대향하도록 배치되어 있다. 광학 헤드(24a)는, 레이저 광을 디스크(12)에 조사하는 것에 의해 디스크(12)에 정보를 기록함과 동시에, 디스크(12)로부터의 반사광을 수광함으로써 디스크(12)에 기록된 정보에 따른 재생신호를 출력한다.
또한, 광 디스크장치(10)는, 스레드 모터(26)를 구비하고 있다. 스레드 모터(26)는, 광학계(24)를 구성하는 캐리지를 디스크(12)의 반경방향으로 이동시키는 기능을 갖는다. 스레드 모터(26)에는, 이송 서보회로(28)가 접속되어 있다. 이송 서보회로(28)는, 소정의 지름방향위치에 광학계(24)의 캐리지가 위치하도록 스레드 모터(26)에 대하여 구동지령을 한다.
광학계(24)는, 광학계(24)의 포커스/트랙킹 제어를 하는 포커스·트랙킹 액추에이터(도시하지 않음)를 갖는다. 포커스·트랙킹 액추에이터에는, 포커스/트랙킹 서보회로(30)가 접속되어 있다. 서보회로(30)는, 광학계(24)가 소정의 규칙에 따라서 포커스/트랙킹 되도록 그 액추에이터에 대하여 구동지령을 한다. 이와 같이 스레드 모터(26) 및 포커스·트랙킹 액추에이터가 구동되어, 광학계(24)가 디스크(12)에 조사하는 레이저 빔의 위치가 제어된다.
광학계(24)에는, RF 앰프(32)가 접속되어 있다. 광학 헤드(24a)가 출력한 디스크(12)에 기록된 정보에 따른 재생신호는, RF 앰프(32)에 공급된다. RF 앰프(32)는, 재생신호를 증폭한다. RF 앰프(32)에는, 인코드/디코드회로(34)가 접속되어 있다. RF 앰프(32)에서 증폭된 재생신호의 주신호는, 인코드/디코드회로(34)에 공급된다. 인코드/디코드회로(34)는, RF 앰프(32)로부터 공급된 신호로부터 각 종의 서보신호를 추출하여, 그 신호를 각 서보회로에 출력한다.
또한, 광학계(24)에는, 신호처리부(36)가 접속되어 있다. 광학 헤드(24a)가 출력한 재생신호에는, 디스크(12)에 형성된 워블(16)에 기인하는 정현파형의 신호(이하, 이 신호를 워블신호라 칭함) 및 LPP(19)에 기인하는 신호(이하, 이 신호를 LPP 신호라 칭함)가 포함되어 있다. 신호처리부(36)는, 광학 헤드(24a)에 의한 재생신호로부터 정현파형의 워블신호 및 LPP 신호를 추출하여, 그 신호를 후술하는 것처럼 처리한다. 또한, 신호처리부(36)는, 상기한 인코드/디코드회로(34)에 접속되어 있다. 또한, 인코드/디코드회로(34)는, 신호처리부(36)로부터 공급된 신호를 복조처리하여, 그 신호로부터 디스크(12)의 트랙위치를 나타낸 어드레스정보를 추출한다.
인코드/디코드회로(34)에는, 인코드/디코드회로(40)가 접속되어 있다. 인코드/디코드회로(40)는, 광 디스크장치(10)에 장착된 디스크(12) 고유의 ECC(Error Correcting Code)의 인코드/디코드, 헤더의 검출 등의 처리를 한다. 인코드/디코드회로(40)는, RAM(42)을 갖는다. RAM(42)은, 인코드/디코드회로(40)에서의 처리의 작업용 기억영역으로서 사용된다.
인코드/디코드회로(40)에는, 인터페이스/버퍼 제어기(44)가 접속되어 있다. 인터페이스/버퍼 제어기(44)는, 호스트 컴퓨터(46)에 접속하고, 호스트 컴퓨터(46)와의 데이터를 주고받아, 데이터 버퍼를 제어한다. 인터페이스/버퍼 제어기(44)는, RAM(48)을 갖는다. RAM(48)은, 인터페이스/버퍼 제어기(40)의 작업용 기억영역으로서 사용된다.
인코드/디코드회로(34, 40) 및 인터페이스/버퍼 제어기(44)에는, CPU(50)가 접속되어 있다. CPU(50)는, 호스트 컴퓨터(46)로부터의 지령에 따라서 광 디스크장치(10) 전체의 제어, 구체적으로는, 상기한 스핀들 서보회로(22), 이송 서보회로(28) 및 포커스/트랙킹 서보회로(30)에 의한 제어, 및 광학계(24)에서의 레이저의 제어 등을 한다. 또한, 도 1에서는, 설명의 편의를 도모하기 위해서, 기록계의 블록을 생략한다.
도 3은 본 실시예에서의 광 디스크장치(10)의 신호처리부(36)내에 설치된 LPP 검출회로(52)의 블록 구성도를 나타낸다. LPP 검출회로(52)는, 비교기(54)를 구비한다. 비교기(54)에는, 광학계(24)의 광학 헤드(24a)로부터 LPP(19)에 대응한 LPP 신호가 중첩된, 디스크(12)의 워블(16)에 대응한 단일 주파수의 정현파형 워블신호가 공급된다. 상술한 것처럼, 디스크(12)에는, LPP(19)가 워블(16)의 외주측 피크 위치에 외주방향을 향하여 형성되어 있기 때문에, LPP 신호의 피크 레벨은, 정현파형 워블신호의 피크 레벨을 넘은 것으로 되어 있다.
비교기(54)는, 광학 헤드(24a)로부터 공급된 LPP 신호가 중첩된 워블신호를, 정현파형의 워블신호의 피크값(극대값)보다도 높은 일정 레벨의 슬라이스 레벨과 비교하여, 그 결과, LPP 신호가 중첩된 워블신호가 그 슬라이스 레벨보다도 낮은 경우는 로우레벨신호를 출력하는 반면, 슬라이스 레벨 이상인 경우는 하이레벨신호를 출력한다. 즉, 비교기(54)는, 정현파형의 워블신호에 중첩하는 LPP 신호를 2치화된 디지털 데이터로 변환함으로써 펄스신호를 생성한다. 이하, 이 펄스신호를 2치화 LPP 신호라 칭한다. 비교기(54)의 출력은, 게이트(56)에 공급된다.
또한, LPP 검출회로(52)는, 대역통과필터(이하, BPF라 칭함)(58)를 구비하고 있다. BPF(58)에는, 광학계(24)의 광학 헤드(24a)로부터 디스크(12)의 워블(16)에 대응한 단일 주파수의 정현파형의 워블신호가 공급된다. BPF(58)는, 정현파형의 워블신호의 주파수대역을 통과대역으로 하는 필터이다. BPF(58)의 출력은, 비교기(60)에 공급된다. 비교기(60)는, BPF(58)를 통과한 정현파형의 워블신호를 제로레벨의 슬라이스 레벨과 비교하여, 그 결과, 워블신호가 제로레벨 이상인 경우는 하이레벨신호를, 한편 워블신호가 제로레벨보다 작은 경우는 로우레벨신호를 출력한다. 즉, 비교기(60)는, 정현파형의 워블신호를 2치화된 디지털 데이터로 변환함으로써 펄스신호를 생성한다. 이하, 이 펄스신호를 2치화 워블신호라 칭한다.
비교기(60)의 출력은, 상기한 게이트(56)에 접속하는 워블신호 처리회로(62)에 공급된다. 게이트(56)는, 워블신호 처리회로(62)로부터 출력되는 신호가 하이레벨에 있을 때에 비교기(54)로부터 2치화 LPP 신호를 통과시킨다. 워블신호 처리회로(60)는, 후술하는 것처럼, 게이트(56)의 게이트 제어신호를 생성한다. LPP 검출회로(52)는, 게이트(56)를 통과한 2치화 LPP 신호를 디스크(12)의 어드레스 정보로서 처리하여, 인코드/디코드회로(34)에 공급한다.
도 4는 본 실시예의 광 디스크장치(10)의 LPP 검출회로(52)내에 설치된 워블신호 처리회로(62)의 블록 구성도이다. 워블신호 처리회로(62)에는, 2치화 워블신호가 입력된다. 워블신호 처리회로(62)의 입력단자에는, AND 게이트(64)가, 접속됨과 동시에, 반전회로(66)를 통해 AND 게이트(68)에 접속한다. AND 게이트(64, 68)에는 동시에, CPU(50)로부터의 기준클록이 공급된다. AND 게이트(64)는, 비교기(60)에서 2치화 변환된 결과 얻어진 2치화 워블신호가 하이레벨에 있을 때에 CPU(50)로부터의 기준클록을 통과시킨다.
AND 게이트(64)의 출력단자에는, 하이 게이트 카운터(70)의 클록입력단자가 접속된다. AND 게이트(64)를 통과한 기준클록은, 하이 게이트 카운터(70)에 공급된다. 하이 게이트 카운터(70)는, 공급된 기준클록을 카운트하는 기능을 갖는다. 하이 게이트 카운터(70)의 출력단자는, RS 플립플롭(72)의 세트단자에 접속한다. 하이 게이트 카운터(70)는, 기준클록을 카운트하여 얻은 카운트값 중 제 i 자리수의 값 Qi를 RS 플립플롭(72)의 세트단자에 공급한다.
반전회로(66)는, 비교기(60)에서 2치화 변환된 결과 얻어진 2치화 워블신호를 반전시키고, 그 반전신호를 AND 게이트(68)에 공급한다. AND 게이트(68)는, 반전회로(66)로부터의 신호가 하이레벨에 있을 때, 즉, 비교기(60)로부터의 2치화 워블신호가 로우레벨에 있을 때에 CPU(50)로부터의 기준클록을 통과시킨다. AND 게이트(68)의 출력단자에는, 로우 게이트 카운터(74)의 클록입력단자가 접속되어 있다. AND 게이트(68)를 통과한 기준클록은, 로우 게이트 카운터(74)에 공급된다. 로우 게이트 카운터(74)는, 공급된 기준클록을 카운트하는 기능을 갖는다. 로우 게이트 카운터(74)의 출력단자는, RS 플립플롭(72)의 리세트단자에 접속하고 있다. 로우 게이트 카운터(74)는, 기준클록을 카운트하여 얻은 카운트값 중 제 i 자리수의 값 Qi를 RS 플립플롭(72)의 리세트단자에 공급한다.
즉, RS 플립플롭(72)은, 하이 게이트 카운터(70)의 제 i 자리수의 값 Qi가, 상승하였을 때, 비반전출력 Q를 세트(즉, 하이레벨로)하고, 반전출력 인버터 Q를 리세트(즉, 로우레벨로)한다. 또한, RS 플립플롭(72)은, 로우 게이트 카운터(74)의 제 i 자리수의 값 Qi가 상승하였을 때, 비반전출력 Q를 리세트하고, 반전출력 인버터 Q를 세트한다.
RS 플립플롭(72)의 비반전 출력단자 Q는, 하이 게이트 카운터(70)의 클리어단자에 접속하고 있다. 하이 게이트 카운터(70)는, RS 플립플롭(72)의 비반전출력 Q가 하이레벨에 있을 때에 클리어 된다. 또한, RS 플립플롭(72)의 반전출력 인버터 Q는, 로우 게이트 카운터(74)의 클리어단자에 접속된다. 로우 게이트 카운터(74)는, RS 플립플롭(72)의 반전출력 인버터 Q가 하이레벨에 있을 때에 클리어 된다.
또한, RS 플립플롭(73)의 비반전출력 Q 및 반전출력 인버터 Q는, 동시에 스위치(76)의 일단에 접속된다. 스위치(76)의 타단은, AND 게이트(80)에 접속함과 동시에, 반전회로(82)를 통해 AND 게이트(84)에 접속된다. 스위치(76)는, CPU(50)로부터의 지령에 따라서 일단측의 RS 플립플롭(72)의 비반전출력 Q 및 반전출력 인버터 Q의 어느 한쪽을 선택적으로 타단측의 AND 게이트(80) 등에 접속시킨다.
AND 게이트(80, 84)에는 동시에, CPU(50)로부터의 기준클록이 공급된다. AND 게이트(80)는, 스위치(76)의 작동에 의해 RS 플립플롭(72)의 비반전출력 Q에 접속되어 있는 경우에는 그 비반전출력 Q가 하이레벨에 있을 때에, 한편, 반전출력 인버터 Q에 접속하고 있는 경우에는 그 반전출력 인버터 Q가 하이레벨에 있을 때에 기준클록을 통과시킨다.
AND 게이트(80)의 출력단자에는, 하이 게이트 카운터(86)의 클록 입력단자가 접속된다. AND 게이트(80)를 통과한 기준클록은, 하이 게이트 카운터(86)에 공급된다. 하이 게이트 카운터(86)는, 공급된 기준클록을 카운트하는 기능을 갖는다. 하이 게이트 카운터(86)의 출력단자는, RS 플립플롭(88)의 세트단자에 접속하고 있다. 하이 게이트 카운터(86)는, 기준클록을 카운트하여 얻은 카운트값 중 제 j 자리수의 값 Qj를 RS 플립플롭(88)의 세트단자에 공급한다.
반전회로(82)는, RS 플립플롭(72)의 비반전출력 Q 또는 반전출력 인버터 Q를 반전시켜, 그 반전신호를 AND 게이트(84)에 공급한다. AND 게이트(84)는, 반전회로(82)로부터의 신호가 하이레벨에 있을 때, 즉, 스위치(76)의 작동에 의해 RS 플립플롭(72)의 비반전출력 Q에 접속하고 있는 경우에는 그 비반전출력 Q가 로우레벨에 있을 때, 한편, 반전출력 인버터 Q에 접속하고 있는 경우에는 그 반전출력 인버터 Q가 로우레벨에 있을 때에 기준클록을 통과시킨다.
AND 게이트(84)의 출력단자에는, 로우 게이트 카운터(90)의 클록입력단자가 접속된다. AND 게이트(84)를 통과한 기준클록은, 로우 게이트 카운터(90)에 공급된다. 로우 게이트 카운터(90)는, 공급된 기준클록을 카운트하는 기능을 갖는다. 로우 게이트 카운터(90)의 출력단자는, RS 플립플롭(88)의 리세트단자에 접속된다. 로우 게이트 카운터(90)는, 기준클록을 카운트하여 얻은 카운트값 중 제 j 자리수의 값 Qj를 RS 플립플롭(88)의 리세트단자에 공급한다.
즉, RS 플립플롭(88)은, 하이 게이트 카운터(86)의 제 j 자리수의 값 Qj가 상승하였을 때, 그 비반전출력 Q를 하이레벨로 하고, 반전출력 인버터 Q를 로우레벨로 한다. 또한, 로우 게이트 카운터(90)의 제 j 자리수의 값 Qj가 상승하였을 때, 그 비반전출력 Q를 로우레벨로 하고, 반전출력 인버터 Q를 하이레벨로 한다.
RS 플립플롭(88)의 비반전 출력단자 Q는, 비교기(54)에서 2치화된 LPP신호를 통과시키기 위한 신호처리회로(62)의 출력단자로서 상기한 게이트(56)에 접속됨과 동시에, 하이 게이트 카운터(86)의 클리어단자에 접속된다. 하이 게이트 카운터(86)는, RS 플립플롭(88)의 비반전출력 Q가 하이레벨에 있을 때에 클리어된다. 또한, RS 플립플롭(88)의 반전출력 인버터 Q는, 로우 게이트 카운터(90)의 클리어단자에 접속된다. 로우 게이트 카운터(90)는, RS 플립플롭(88)의 반전출력 인버터 Q가 하이레벨에 있을 때에 클리어된다.
다음에, 도 5를 참조하여, 도 4에 나타낸 워블신호 처리회로(62)의 동작에 관해서 설명한다.
도 5는 본 실시예의 워블신호 처리회로(62)의 동작 파형도이다. 또한, 도 5a에는 비교기(60)의 출력파형이, 도 5b에는 기준클록이, 도 5c에는 AND 게이트(64)의 출력파형이, 도 5d에는 반전회로(66)의 출력파형이, 도 5e에는 AND 게이트(68)의 출력파형이, 도 5f에는 하이 게이트 카운터(70)의 출력파형이, 도 5g에는 로우게이트 카운터(74)의 출력파형이, 도 5h에는 RS 플립플롭(72)의 비반전 출력파형이, 도 5i에는 RS 플립플롭(72)의 반전출력파형이, 도 5j에는 AND 게이트(80)의 출력파형이, 도 5k에는 AND 게이트(84)의 출력파형이, 도 5l에는 하이 게이트 카운터(86)의 출력파형이, 도 5m에는 로우 게이트 카운터(90)의 출력파형이, 도 5n에는 RS 플립플롭(88)의 비반전 출력파형이, 도 5o에는 RS 플립플롭(88)의 반전출력파형이, 각각 도시되어 있다.
비교기(60)로부터 출력된 펄스형의 2치화 워블신호가 로우레벨로 유지되어 있는 상황하(시각 t1 이전)에서는, RS 플립플롭(72)의 비반전출력 Q가 로우레벨로 유지되고, 반전출력 인버터 Q가 하이레벨로 유지된다. 이 때문에, 하이 게이트 카운터(70)는 클리어 상태가 해제되고, 또한 로우 게이트 카운터(74)는 도 5g에 도시한 것처럼 클리어 상태로 된다.
이러한 상태로부터 도 5a에 나타낸 것처럼 시각 t1에서 펄스형의 2치화 워블신호가 하이레벨로 변화하면, 그 동안만큼 AND 게이트(64)는 도 5c에 나타낸 것처럼 기준클록을 통과시킴으로써, 하이 게이트 카운터(70)가 클록의 카운트를 시작한다. 또한, 펄스형의 2치화 워블신호가 하이레벨로부터 로우레벨로 변화된 경우는, AND 게이트(64)가 기준클록을 통과시키지 않으므로, 그 동안 하이 게이트 카운터(70)는 클록의 카운트를 중단한다.
비교기(60)로부터의 2치화 워블신호에 중첩할 수 있는 잡음을 제거해야 하고, 하이 게이트 카운터(70)가 RS 플립플롭(72)의 세트단자에, 예를 들면, 제 3 자리수의 Q3을 공급하는 것으로 하면, 하이 게이트 카운터(70)의 출력은, 클록이 8 카운트될 때까지는 로우레벨로 유지된다. 그리고, 시각 t2에서, 클록이 8 카운트된 경우, 하이 게이트 카운터(70)의 출력은, 도 5f에 나타낸 것처럼, 하이레벨로 반전한다. RS 플립플롭(72)의 세트단자에 하이레벨신호가 공급되면, RS 플립플롭(72)의 비반전출력 Q는 도 5h에 나타낸 것처럼 하이레벨로 반전하고, 반전출력 인버터 Q는 도 5i에 나타낸 것처럼 로우레벨로 반전한다. RS 플립플롭(72)의 비반전출력 Q가 하이레벨로 되면, 하이 게이트 카운터(70)는 클리어상태로 된다. 또한, RS 플립플롭(72)의 반전출력 인버터 Q가 로우레벨로 되면, 로우 게이트 카운터(74)의 클리어상태가 해제된다.
또한, 스위치(76)가 RS 플립플롭(72)의 반전출력 인버터 Q를 AND 게이트(80, 84)에 접속시키고 있는 상황하에서, RS 플립플롭(72)의 비반전출력 Q가 하이레벨로 반전하고, 반전출력 인버터 Q가 로우레벨로 반전하면, 그 동안만큼 AND 게이트(84)는 도 5k에 나타낸 것처럼 기준클록을 통과시킴으로써, 로우 게이트 카운터(90)가 클록의 카운트를 시작한다.
RS 플립플롭(88)의 비반전출력 Q가 하이레벨상태에 있는 타이밍에서 LPP(19)에 대응하는 LPP 신호가 상승하도록 RS 플립플롭(72)의 비반전출력 Q를 지연해야 하고, 로우 게이트 카운터(90)가 RS 플립플롭(88)의 리세트단자에, 예를 들면, 제 3 자리수의 값 Q3을 공급하는 것으로 하면, 로우 게이트 카운터(90)의 출력은, 클록이 8 카운트될 때까지는 로우레벨로 유지된다. 그리고, 시각 t3에서, 클록이 8 카운트된 경우, 로우 게이트 카운터(90)의 출력은, 도 5m에 나타낸 것처럼, 하이레벨 로 반전한다. 이 경우, RS 플립플롭(88)의 리세트 단자에 하이레벨의 신호가 공급된다.
RS 플립플롭(88)의 리세트 단자에 하이레벨신호가 공급되면, RS 플립플롭(88)의 비반전출력 Q는, 도 5n에 나타낸 것처럼, 로우레벨로 반전하여 리세트 되고, 반전출력 인버터 Q는 도 5o에 나타낸 것처럼 하이레벨로 반전한다. RS 플립플롭(88)의 비반전출력 Q가 리세트 되면, 하이 게이트 카운터(86)의 클리어상태는 해제된다. 또한, RS 플립플롭(88)의 반전출력 인버터 Q가 하이레벨로 되면, 로우 게이트 카운터(90)는 클리어상태로 된다.
또한, RS 플립플롭(88)의 비반전출력 Q가 로우레벨이 되면, LPP 검출회로(52)의 게이트(56)에 로우레벨신호가 공급된다. 이 경우, 게이트(56)는, 비교기(54)로부터의 2치화 LPP 신호를 통과시키지 않기 때문에, 가령 비교기(54)로부터의 2치화 LPP 신호에 잡음으로 인한 하이레벨신호가 중첩하더라도, 그 신호가 LPP(19)에 대응하는 LPP 신호로서 검출되는 것은 회피된다.
다음에, 시각 t4에서, 펄스형의 2치화 워블신호로부터 하이레벨로부터 로우레벨로 변화되면, 그 동안만큼 AND 게이트(68)는 도 5e에 나타낸 것처럼 기준클록을 통과시킴으로써, 로우 게이트 카운터(74)가 클록의 카운트를 시작한다. 또한, 펄스형의 워블신호가 로우레벨로부터 하이레벨로 변화한 경우는, AND 게이트(68)가 기준클록을 통과시키지 않으므로, 로우 게이트 카운터(74)는 클록의 카운트를 중단한다.
비교기(60)로부터의 2치화 워블신호에 중첩할 수 있는 잡음을 제거해야 하고, 로우 게이트 카운터(74)가 RS 플립플롭(72)의 리세트 단자에, 예를 들면, 제 3 자리수의 값 Q3을 공급하는 것으로 하면, 로우 게이트 카운터(74)의 출력은, 클록이 8 카운트될 때까지는 로우레벨로 유지된다. 그리고, 시각 t5에서, 클록이 8 카운트된 경우, 로우 게이트 카운터(74)의 출력은, 도 5g에 나타낸 것처럼, 하이레벨로 반전한다. RS 플립플롭(72)의 리세트단자에 하이레벨신호가 공급되면, RS 플립플롭(72)의 비반전출력 Q는, 도 5h에 나타낸 것처럼 로우레벨로 반전하고, 반전출력 인버터 Q는 도 5i에 나타낸 것처럼 하이레벨로 반전한다. RS 플립플롭(72)의 비반전출력 Q가 로우레벨로 되면, 하이 게이트 카운터(70)의 클리어상태가 해제된다. 또한, RS 플립플롭(72)의 반전출력 인버터 Q가 하이레벨이 되면, 로우 게이트 카운터(74)가 클리어상태로 된다.
또한, 스위치(76)가 RS 플립플롭(72)의 반전출력 인버터 Q를 AND 게이트(80, 84)에 접속시킨 상황하에서, RS 플립플롭(72)의 비반전출력 Q가 로우레벨로 반전하고, 반전출력 인버터 Q가 하이레벨로 반전하면, 그 동안만큼 AND 게이트(80)는 도5j에 나타낸 것처럼 기준클록을 통과시킴으로써, 하이 게이트 카운터(86)가 클록의 카운트를 시작한다.
RS 플립플롭(88)의 비반전출력 Q가 하이레벨상태에 있는 타이밍에서 LPP(19)에 대응하는 LPP 신호가 상승하도록 RS 플립플롭(72)의 비반전출력 Q를 지연해야 하고, 하이 게이트 카운터(90)가 RS 플립플롭(88)의 세트단자에, 예를 들면, 제 3 자리수의 값 Q3을 공급하는 것으로 하면, 하이 게이트 카운터(86)의 출력은, 클록이 8 카운트될 때까지는 로우레벨로 유지된다. 그리고, 시각 t6에서, 클록이 8 카운트된 경우, 하이 게이트 카운터(86)의 출력은, 도 5l에 나타낸 것처럼, 하이레벨로 반전한다. 이 경우, RS 플립플롭(88)의 세트단자에 하이레벨의 신호가 공급된다.
RS 플립플롭(88)의 세트단자에 하이레벨신호가 공급되면, RS 플립플롭(88)의 비반전출력 Q는 도 5n에 나타낸 것처럼 하이레벨로 반전하고, 반전출력 인버터 Q는 도 5o에 나타낸 것처럼 로우레벨로 반전하여 리세트 된다. RS 플립플롭(88)의 비반전출력 Q가 하이레벨이 되면, 하이 게이트 카운터(86)는 클리어상태로 된다. 또한, RS 플립플롭(88)의 반전출력 인버터 Q가 로우레벨이 되면, 로우 게이트 카운터(90)의 클리어상태는 해제된다.
또한, RS 플립플롭(88)의 비반전출력 Q가 하이레벨로 되면, LPP 검출회로(52)의 게이트(56)에 하이레벨신호가 공급된다. 이 경우, 게이트(56)는, 비교기(54)로부터의 2치화 LPP 신호를 통과시키므로, 그 2치화 LPP 신호가 디스크(12)의 어드레스 정보로서 추출된다. 즉, 2치화 LPP 신호를 어드레스 정보로서 추출하는 타이밍이 형성된다.
도 6은 본 실시예에서 2치화 LPP 신호를 어드레스 정보로서 추출하는 추출 타이밍, 즉, 디스크(12)에 형성된 LPP(19)를 검출하는 검출 타이밍을 설명하기 위한 도면을 나타낸다. 또한, 도 6a에는 비교기(60)의 입력파형이, 도 6b에는 비교기(60)의 출력파형이, 도 6c에는 비교기(60)의 출력파형인 2치화 워블신호로부터 잡음이 제거된 것으로 되는 RS 플립플롭(72)의 비반전 출력파형이, 도 6d에는 RS 플립플롭(72)의 비반전출력이 반전되고, 소정 시간 지연된 것으로 되는 RS 플립플롭(88)의 비반전 출력파형이, 도 6e에는 게이트(56)의 출력파형이, 각각 도시되어 있다.
본 실시예에 있어서, LPP 검출회로(52)는, 게이트(56)를 통과한 2치화 LPP 신호를 디스크(12)의 어드레스 정보로서 처리하고, 디스크(12)면상에서 워블(16)의 위상에 동기하여 형성된 LPP(19)를 검출한다. 게이트(56)는, RS 플립플롭(88)의 비반전출력 Q가 하이레벨에 있는 기간만큼, 비교기(54)에 의해 2치화된 2치화 LPP 신호를 통과시킨다.
RS 플립플롭(88)의 비반전출력 Q는, RS 플립플롭(72)의 비반전출력 Q를 반전시키고, 또한, 그 하강을 하이 게이트 카운터(86)의 제 j 자리수의 값 Qj가 세트되는 시간(도 6d에서의 시간 T1)만큼 지연시키고, 그 상승을 로우 게이트 카운터(90)의 제 j 자리수의 값 Qj가 세트되는 시간(도 6d에서의 시간 T2)만큼 지연시킨 것이다. 또한, 본 실시예에서는, 하이 게이트 카운터(86)의 설정값 및 로우 게이트 카운터(90)의 설정값이 동시에 제 j 자리수의 값 Qj이기 때문에, RS 플립플롭(72)의 비반전출력 Q의 하강에 의한 지연시간 T1과 상승에 의한 지연시간 T2는, 동일시간으로 되지만, 하이 게이트 카운터(86)의 설정값과 로우 게이트 카운터(90)의 설정값을 다르게 함으로써, 지연시간 T1과 T2를 다르게 할 수도 있다. 이 경우에는, RS 플립플롭(88)의 비반전출력 Q에 나타나는 신호의 펄스 폭은, RS 플립플롭(72)의 비반전출력 Q에 나타나는 신호의 펄스 폭으로부터 변경되게 된다.
또한, RS 플립플롭(72)의 비반전출력 Q는, 디스크(12)의 워블(16)에 기인하는 정현파형의 워블신호를 비교기(60)에서 2치화 한 2치화 워블신호로부터 잡음을 제거한 것이다. 따라서, RS 플립플롭(88)의 비반전출력 Q에는, 비교기(60)로부터 의 2치화 워블신호를 잡음 제거하여 반전시키고, 또한 상기한 것처럼 소정 시간 지연시킨 신호가 나타난다.
이 점은, 본 실시예에서는, 비교기(60)로부터 출력된 2치화 워블신호가 잡음의 영향을 받고 있더라도(도 6에서 시각 t12), 그 잡음에 따라서 RS 플립플롭(88)의 비반전출력 Q가 하이레벨로 되는 것은 회피된다. 이 때문에, 2치화 워블신호의 잡음으로 인해 비교기(54)에 의해 2치화된 2치화 LPP 신호가 게이트(56)를 통과하지 않고, 2치화 LPP 신호가 잡음이나 디스크(12) 표면의 흠 등으로 인해 하이레벨상태에서도, 그것이 LPP(19)로서 잘못 검출되는 경우는 없다(도 6e에서의 시각 t12). 따라서, 본 실시예에 의하면, 비교기(60)로부터의 2치화 워블신호를 잡음제거함으로써 LPP 신호를 정밀도 좋게 추출할 수 있고, 그 결과, LPP(19)의 검출 정밀도를 향상할 수 있다.
또한, 상술한 것처럼, RS 플립플롭(88)의 비반전출력 Q에는, 비교기(60)로부터 2치화 워블신호를 잡음제거하여 반전시키고, 또한 소정 시간 지연시킨 신호가 나타난다. 이 반전은, 스위치(76)의 작동에 의해 실현되므로, 스위치(76)에의 CPU(50)로부터의 지령에 따라서 전환할 수 있다. 또한, 지연은, AND 게이트(80, 84), 반전회로(82), 하이 게이트 카운터(86), 로우 게이트 카운터(90) 및 RS 플립플롭(88)의 작동에 의해 실현되고, 그 지연시간 T1, T2는, 각각 하이 게이트 카운터(86) 및 로우 게이트 카운터(90)가 각각 공급하는 카운트값에 의해 변경할 수 있다.
이 점은, 본 실시예에서는, 비교기(54)에서 2치화된 2치화 LPP 신호가 게이트(56)를 통과하는 시기, 즉, LPP 신호에 의거한 LPP(19)의 검출이 행하여지는 검출 타이밍은, 스위치(76)의 전환 및 하이 게이트 카운터(86) 및 로우 게이트 카운터(90)의 각 설정값에 따라서 변경할 수 있다. 이 때문에, LPP(19)의 검출 타이밍, 즉, LPP 신호의 추출 타이밍을 LPP(19)에 대응하는 LPP 신호가 상승해야하는 적절한 시기에 설정하는 것이 가능하다. 따라서, 본 실시예에 의하면, LPP(19)의 검출 타이밍을 임의로 설정할 수 있으므로, 그 검출 정밀도가 더욱 향상할 수 있다.
또한, 상기한 실시예에서는, RS 플립플롭(88)의 비반전출력 Q를 RS 플립플롭(72)의 비반전출력 Q를 반전시키고 지연시킨 것으로 하고 있지만, 스위치(76)에 의해 RS 플립플롭(72)의 비반전출력 Q와 AND 게이트(80, 84)가 접속된 상태에서 RS 플립플롭(72)의 비반전출력 Q를 반전시키지 않고 지연시킨 것으로 하여도 된다. 이 경우, 그 지연시간은, RS 플립플롭(88)의 비반전출력 Q가 하이레벨상태에 있는 타이밍에서 LPP(19)에 대응하는 LPP 신호가 상승하도록 설정하면 좋다.
또한, 상기 실시예에서는, 2치화 LPP 신호를 생성하는 수법으로서, LPP 신호가 중첩된 워블신호를 정현파형의 워블신호의 극대값보다도 높은 일정레벨의 슬라이스 레벨과 비교하였지만, 본 발명은 이것으로 한정되는 것이 아니라, 도 7에 나타낸 것처럼 정현파형의 워블신호와 동기하여 그 워블신호의 레벨로부터 소정값을 넘지 않은 범위에서 레벨 변화하는 슬라이스 레벨과 비교함으로써, 2치화 LPP 신호를 생성하여도 된다. 이 경우에도, 상기 실시예의 경우와 마찬가지로, LPP 신호를 정밀도 좋게 추출하는 것이 가능해진다.
또한, 상기 실시예에서는, LPP(19)를 디스크(12)의 랜드(18)의 워블(16)의 외주측 피크위치에 외주방향을 향하여 형성하는 구성을 채용하고, LPP 신호의 피크 레벨을 정현파형의 워블신호의 피크레벨을 넘도록 하였지만, 본 발명은 이것으로 한정되는 것이 아니라, LPP(19)를 워블(16)의 내주측 피크위치에 외주방향을 향하여 형성하는 구성을 채용하여, 도 8에 나타낸 것처럼 LPP 신호의 피크 레벨을 정현파형의 워블신호의 피크레벨을 넘지 않도록 하여도 된다. 이러한 구성에서는, LPP 신호가 중첩된 워블신호를 정현파형의 워블신호와 동기하여 그 워블신호의 레벨로부터 소정값을 넘지 않은 범위에서 레벨 변화하는 슬라이스 레벨과 비교함으로써 , 2치화 LPP 신호를 생성하게 된다. 이 경우에서도, LPP 신호를 정밀도 좋게 추출하는 것이 가능해진다.
상술한 것처럼, 제 1 및 제 2 국면과 제 8 국면 내지 제 10 국면에 기재된 발명에 의하면, 기준신호에 중첩하는 중첩신호를 정밀도 좋게 추출할 수 있다.
또한, 제 3 국면 내지 제 7 국면에 기재된 발명에 의하면, 중첩신호의 추출 타이밍을 적절한 시기로 설정할 수 있고, 그 결과, 기준신호에 중첩하는 중첩신호를 더욱 정밀도 좋게 추출할 수 있다.
도 1은 본 발명의 실시예인 광 디스크장치의 블록 구성도,
도 2는 본 실시예의 광 디스크장치에 장착되는 디스크의 구성도,
도 3은 본 실시예의 LPP 검출회로의 블록 구성도,
도 4는 본 실시예의 LPP 검출회로 내에 설치된 신호처리회로의 블록 구성도,
도 5는 도 4에 나타낸 신호처리회로의 동작 파형도,
도 6은 본 실시예에 있어서 디스크에 형성된 LPP를 검출하는 타이밍 설명도,
도 7은 본 발명의 다른 실시예에서의 2치화 LPP 신호를 생성하는 수법의 설명도,
도 8은 본 발명의 다른 실시예에서의 2치화 LPP 신호를 생성하는 수법의 설명도,
*도면의 주요 부분에 대한 부호의 설명*
12 : DVD-R/RW 디스크(디스크) 16 : 워블
19 : 랜드 프리피트(LPP) 36 : 신호처리부
52 : LPP 검출회로 54, 60 : 비교기
56 : 게이트 62 : 워블신호 처리회로
64, 68, 80, 84 : AND 게이트 70, 86 : 하이 게이트 카운터
72, 88 : RS 플립플롭 74, 90 : 로우 게이트 카운터

Claims (14)

  1. 소정주기에서 레벨 변화하는 기준신호의 소정레벨위치에 삽입될 수 있음과 동시에, 피크 레벨이 해당 기준신호의 레벨로부터 소정값을 넘어 이격하는 중첩신호를 추출하는 신호처리회로에 있어서,
    상기 기준신호와 상기 중첩신호가 중첩된 신호를 소정의 기준레벨을 한계치로서 2치화하는 제 1 펄스 생성부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호의 각 극성의 누적시간을 사용하여 해당 신호로부터 잡음을 제거하는 잡음 제거부와,
    상기 기준신호와 상기 중첩신호가 중첩된 신호를, 해당 기준신호의 레벨로부터 상기 소정값을 넘지 않은 범위에서 이격하는 레벨을 한계치로서 2치화하는 제 2 펄스 생성부와,
    상기 잡음 제거부로부터 출력되는 신호에 따라서 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 게이트부를 구비한 것을 특징으로 하는 신호처리회로.
  2. 소정주기에서 레벨 변화하는 기준신호의 소정레벨위치에 삽입될 수 있음과 동시에, 피크레벨이 해당 기준신호의 피크 레벨을 넘는 중첩신호를 추출하는 신호처리회로에 있어서,
    상기 기준신호와 상기 중첩신호가 중첩된 신호를 소정의 기준레벨을 한계치로서 2치화하는 제 1 펄스 생성부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호의 각 극성의 누적시간을 사용하여 해당 신호로부터 잡음을 제거하는 잡음 제거부와,
    상기 기준신호와 상기 중첩신호가 중첩된 신호를 해당 기준신호의 피크 레벨 이상의 레벨을 한계치로서 2치화하는 제 2 펄스 생성부와,
    상기 잡음 제거부로부터 출력되는 신호에 따라서 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 게이트부를 구비한 것을 특징으로 하는 신호처리회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호를 소정 기간 지연시키는 것을 특징으로 하는 신호처리회로.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호의 펄스 폭을 변경시키는 것을 특징으로 하는 신호처리회로.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거함과 동시에, 해당 신호를 소정 시간 지연시키고, 해당 신호의 펄스 폭을 변경시키는 것을 특징으로 하는 신호처리회로.
  6. 제 3 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호에 따라서 소정의 클록을 출력하는 지연용 게이트부와,
    상기 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 지연용 카운트부와,
    상기 지연용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 지연용 카운트부에서의 카운트값을 클리어하는 지연용 유지부를 구비한 것을 특징으로 하는 신호처리회로.
  7. 제 4 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호에 따라서 소정의 클록을 출력하는 지연용 게이트부와,
    상기 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 지연용 카운트부와,
    상기 지연용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 지연용 카운트부에서의 카운트값을 클리어하는 지연용 유지부를 구비한 것을 특징으로 하는 신호처리회로.
  8. 제 5 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호에 따라서 소정의 클록을 출력하는 지연용 게이트부와,
    상기 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 지연용 카운트부와,
    상기 지연용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 지연용 카운트부에서의 카운트값을 클리어하는 지연용 유지부를 구비한 것을 특징으로 하는 신호처리회로.
  9. 제 6 항에 있어서,
    상기 지연용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 지연용 게이트부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 지연용 게이트부를 갖고,
    상기 지연용 카운트부는, 상기 제 1 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 지연용 카운터와,
    상기 제 2 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 지연용 카운터를 갖고,
    상기 지연용 유지부는, 상기 제 1 지연용 카운터에서의 카운트값이 제 1 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 그 제 1 지연용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 지연용 카운터에서의 카운트값이 제 2 카운트값에 이른 경우에, 하이레벨상태를 리세트하고, 그 제 2 지연용 카운터에서의 카운트값을 클리어하는 것을 특징으로 하는 신호처리회로.
  10. 제 7 항에 있어서,
    상기 지연용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 지연용 게이트부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 지연용 게이트부를 갖고,
    상기 지연용 카운트부는, 상기 제 1 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 지연용 카운터와,
    상기 제 2 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 지연용 카운터를 갖고,
    상기 지연용 유지부는, 상기 제 1 지연용 카운터에서의 카운트값이 제 1 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 그 제 1 지연용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 지연용 카운터에서의 카운트값이 제 2 카운트값에 이른 경우에, 하이레벨상태를 리세트하고, 그 제 2 지연용 카운터에서의 카운트값을 클리어하는 것을 특징으로 하는 신호처리회로.
  11. 제 8 항에 있어서,
    상기 지연용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 지연용 게이트부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호로부터 잡음을 제거한 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 지연용 게이트부를 갖고,
    상기 지연용 카운트부는, 상기 제 1 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 지연용 카운터와,
    상기 제 2 지연용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 지연용 카운터를 갖고,
    상기 지연용 유지부는, 상기 제 1 지연용 카운터에서의 카운트값이 제 1 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 그 제 1 지연용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 지연용 카운터에서의 카운트값이 제 2 카운트값에 이른 경우에, 하이레벨상태를 리세트하고, 그 제 2 지연용 카운터에서의 카운트값을 클리어하는 것을 특징으로 하는 신호처리회로.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 잡음 제거부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호에 따라서 소정의 클록을 출력하는 잡음제거용 게이트부와,
    상기 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 잡음제거용 카운트부와,
    상기 잡음제거용 카운트부에서의 카운트값에 따라서 하이레벨상태를 세트 또는 리세트함과 동시에, 해당 상태에 따라서 상기 잡음제거용 카운트부에서의 카운트값을 클리어하는 잡음제거용 유지부를 구비한 것을 특징으로 하는 신호처리회로.
  13. 제 12 항에 있어서,
    상기 잡음제거용 게이트부는, 상기 제 1 펄스 생성부에 의해 2치화된 신호가 어느 한쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 1 잡음제거용 게이트부와,
    상기 제 1 펄스 생성부에 의해 2치화된 신호가 다른 쪽의 극성에 있는 기간만큼 소정의 클록을 출력하는 제 2 잡음제거용 게이트부를 갖고,
    상기 잡음제거용 카운트부는, 상기 제 1 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 1 잡음제거용 카운터와,
    상기 제 2 잡음제거용 게이트부로부터 출력되는 소정의 클록을 카운트하는 제 2 잡음제거용 카운터를 갖고,
    상기 잡음제거용 유지부는, 상기 제 1 잡음제거용 카운터에서의 카운트값이 제 3 카운트값에 이른 경우에, 하이레벨상태를 세트하고, 그 제 1 잡음제거용 카운터에서의 카운트값을 클리어함과 동시에, 상기 제 2 잡음제거용 카운터에서의 카운트값이 제 4 카운트값에 이른 경우에, 하이레벨상태를 리세트하고, 그 제 2 잡음제거용 카운터에서의 카운트값을 클리어하는 것을 특징으로 하는 신호처리회로.
  14. 제 1 항 또는 제 2 항에 있어서,
    상기 게이트부는, 상기 잡음 제거부로부터 출력되는 신호가 어느 한쪽의 극성에 있는 기간만큼, 상기 제 2 펄스 생성부에서 2치화된 신호를 출력하는 것을 특징으로 하는 신호처리회로.
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