KR100505076B1

KR100505076B1 - 프로그램 가능한 비휘발성 메모리 장치 및 그것을 사용한 마이크로컴퓨터

Info

Publication number: KR100505076B1
Application number: KR10-1999-7001791A
Authority: KR
Inventors: 구와노도시가주
Original assignee: 세이코 엡슨 가부시키가이샤
Priority date: 1997-07-03
Filing date: 1998-07-02
Publication date: 2005-07-29
Also published as: JP3937456B2; TW389910B; KR20000068426A; CN1175363C; WO1999001824A1; US6571311B2; US20020103958A1; CN1237253A

Abstract

시퀸서 회로를 내장시키지 않고서 회로 구성을 간이하게 한 프로그램 가능한 비휘발성 메모리 장치는, EEPR0M(101)의 데이터 기록/소거에 필요한 제어 신호의 발생원으로서 레지스터(102)를 사용한다. 레지스터(102)에는 마이크로컴퓨터(10)의 외부로부터 어드레스 버스(103)를 통하여 레지스터 어드레스 값이, 레지스터 데이터 버스(104)를 통하여 데이터 값이 입력되며, 또한 레지스터 제어 신호인 레지스터 라이트 신호(105), 레지스터 리드 신호(106), 레지스터 리셋 신호(107)의 각 신호가 입력된다. 레지스터(102)는 플립플롭을 가지며 이 플립플롭에서 버스(115, 116)를 통하여 어드레스 데이터, 재기록 데이터가 출력되는 외에, PRPM 제어 신호(l08 내지 111, 117 및 118)가 출력된다. 레지스터(102)의 어드레스 공간과 EEPR0M(101)의 어드레스 공간과는 별개이다.

Description

프로그램 가능한 비휘발성 메모리 장치 및 그것을 사용한 마이크로컴퓨터{Programmable nonvolatile memory and microcomputer using the same}

본 발명은, EEPROM(Electrica1ly Erasable ProgramabIe Read 0n1y Mgemory) 등의 비휘발성 메모리 및 그것을 사용한 마이크로컴퓨터에 관한 것이다.

도 9에 종래 기술에 의한 EEPROM 내장의 반도체 장치의 내부 구성 예를 도시한다. 상기 반도체 장치는 EEPR0M 블록(214)과 시퀸서 회로(202)를 갖는다. EEPR0M 블록(214)은 또한, EEPROM201, 센스 증폭기 회로(212) 및 승압 회로(213)를 포함하고 있다. EEPROM 블록(214)을 반도체 장치 외부로부터 제어할 수 있는 신호로서, EEPROM201의 어드레스 값을 지정할 수 있는 EEPROM 어드레스 버스(203), EEPR0M201에 대하여 데이터 값을 입출력시키는 EEPR0M 데이터 버스(204), EEPROM 블록(214) 자체의 액세스 가부가 결정되는 이네이블 신호(205), EEPROM201에의 데이터의 기록을 명령하는 프로그램 신호(206), EEPROM2O1의 데이터의 소거를 명령하는 소거 신호(207)가 준비되어 있다. 여기서, 이네이블 신호(205), 프로그램 신호(206) 및 소거 신호(207)는 각각 저(LOW) 레벨이 액티브상태이다.

또한, 반도체 장치 내부에 있어서의 EEPR0M 블록(214)의 제어 신호로서, X 디코더 이네이블 신호(208), Y 디코더 이네이블 신호(209), 센스 증폭기 이네이블 신호(210), 승압 회로 이네이블 신호(211), 프로그램 펄스 신호(215), 소거 펄스 신호(216)가 있으며, 고(HIGH) 레벨이 액티브상태이다.

여기서, EEPROM201의 특정 어드레스 데이터의 기록을 하고자 하는 경우를 생각한다. 이 데이터 기록 동작을 기록 시의 타이밍 차트인 도 l0을 참조하여 설명한다.

각 신호의 초기 상태는 하기와 같다. 이네이블 신호(205), 프로그램 신호(206) 및 소거 신호(207)는 고 레벨이며, X 디코더 이네이블 신호(208), Y 디코더 이네이블 신호(209), 센스 증폭기 이네이블 신호(210) 및 승압 회로 이네이블 신호(211)는 저 레벨이며, 어드레스 버스(203)에는 임의의 레벨이 입력되고, 데이터 버스(204)에는 임의의 데이터 값이 상기 EEPR0M201로부터 출력되고 있다.

상기 초기 상태로부터 데이터 기록을 하기 위해서는 우선 이네이블 신호(205)를 저 레벨로 하고 데이터 기록을 하고 싶은 어드레스 값을 어드레스 버스(203)에 입력한다. 그 후 프로그램 신호(206)를 저 레벨로 한 다음에, 데이터 버스(204)에 기록하고 싶은 데이터 값을 입력시킨다. 이 때, 이네이블 신호(205) 및 프로그램 신호(206)를 받은 시퀸서 회로(202)는 X 디코더 이네이블 신호(208), Y 디코더 이네이블 신호(209), 센스 증폭기 이네이블 신호(210), 승압 회로 이네이블 신호(211)를 액티브상태에서 발생시키고, 프로그램 펄스 신호(215)를 액티브상태로서 발생시킨다. 이들은, EEPROM201이 데이터의 기록 동작을 하기 위한 신호가 된다. 각 이네이블 신호의 발생되는 타이밍, 펄스 신호의 펄스 길이가 EEPROM201의 특성 방법과 같이 발생되면, EEPR0M201의 특정한 어드레스에 대하여 희망하는 데이터 값을 기록할 수 있다.

기록을 종료시키는 경우도 시퀸서 회로(202)에 의해 각 신호를 비액티브상태로 시키고, 외부로부터의 입력 신호도 비액티브상태가 되도록 제어하면, 초기 상태로 되돌릴 수 있다. 데이터의 소거를 하는 경우도 기록 시와 마찬가지로 도 11에 따라서 행하여진다. 데이터 소거의 경우는 소거 신호가 액티브상태로 되어, EEPROM201의 데이터의 소거가 행하여진다.

상술한 종래 기술에 있어서는 반도체 장치 내부에 시퀸서 회로(202)가 불가결하다. 이 시퀸서 회로(202)에서 발생시켜야 할 각 신호는 도 10에 도시한 바와 같이 타이밍에서 발생시켜야 한다. 정상으로 EEPROM201에 대하여 데이터의 기록을 하기 위해서는 이들 신호간의 발생 타이밍을 될 수 있는 한 방법으로 가까운 값에서 정확하게 발생시켜야 한다. 그 때문에, 시퀸서 회로(202)의 회로 구성은 정밀하게 신호 지연을 만들어야 하고, 복잡하게 되어 회로 규모도 커진다는 문제가 생긴다. 그 때문에, 만족해 가는 시퀸서 회로(202)를 설계하기 위해서는 충분한 검토 및 검증이 필요하고, 개발 시간이 장기화된다. 또한, 제품 개발시에 있어서의 디버그가 곤란하다는 결점도 있다.

또한, EEPROM 제어 신호 모두를 반도체 장치 외부로부터 조작할 수 있도록 구성하면, 반도체 장치의 단자 수가 증가하여 배선 영역이 증가함으로써 칩의 집적도의 악화, 칩 면적 증대라는 문제가 발생한다. 또한, 신호의 지연 시간을 정확히 하기 위해서, 회로 구성상에서 발진 회로를 탑재시킨다, 또는 반도체 장치 외부로부터 발진 신호를 입력시킨다는 등의 수단이 필요하게 되는 경우가 생긴다. 이 경우, 발진 신호 처리용으로 반도체 장치의 칩상에 새로운 회로를 추가시켜야 하며, 저 비용의 상품을 시장에 공급하는 경우에는 바람직하지 못하다.

도 1은 본 발명의 마이크로컴퓨터의 일례를 도시하는 블록도.

도 2a 내지 도 2c는 다른 동작 모드시의 메모리 공간을 설명하기 위한 개략 설명도.

도 3은 도 1에 도시하는 마이크로컴퓨터의 레지스터 블록 및 EEPR0M 블록의 상세도.

도 4는 도 3에 도시하는 레지스터 블록의 내부 구성의 일례를 도시하는 블록도.

도 5는 EEPR0M에의 데이터 기록을 설명하는 타이밍 차트.

도 6은 레지스터 블록 내의 레지스터의 구성 요소의 개략 설명도.

도 7은 레지스터 블록 내의 제어 신호 생성용 레지스터의 개략 설명도.

도 8은 레지스터 블록 내의 재기록 데이터용 레지스터의 개략 설명도.

도 9는 종래의 기술에 의한 반도체 장치의 구성을 도시하는 블록도.

도 10은 종래의 기술에 의한 EEPROM에의 데이터 기록을 설명하는 타이밍 차트.

도 11은 종래의 기술에 의한 EEPROM에의 데이터 소거를 설명하는 타이밍 차트.

그래서, 본 발명의 목적은 회로 규모가 크고 검증에 장시간을 요하여 디버그가 곤란한 시퀸서 회로를 내장시키지 않고, 프로그래밍이 가능한 비휘발성 메모리 장치 및 그것을 사용한 마이크로컴퓨터를 제공하는 데에 있다.

본 발명의 다른 목적은 시퀸서 회로를 내장시키지 않고 프로그래밍 가능하게 하면서도 외부 단자 수를 줄이고, 내부 배선 면적을 축소할 수 있는 비휘발성 메모리 장치 및 그것을 사용한 마이크로컴퓨터를 제공하는 데에 있다.

본 발명의 또한 그밖의 목적은 비휘발성 메모리를 제어하는 레지스터를 설치하여도 어드레스 영역을 확대하지 않고도 이 레지스터의 어드레스 값과 비휘발성 메모리의 어드레스 값의 중복을 방지할 수 있는 비휘발성 메모리 장치를 제공하는 데에 있다.

본 발명의 또한 그밖의 목적은 프로그래밍에 필요한 데이터를 병렬 입력 모드 및 직렬 입력 모드중 어느 하나의 모드에도 입력할 수 있고, 더구나 회로 규모를 축소할 수 있는 마이크로컴퓨터를 제공하는 데에 있다.

(발명의 개시)본 발명에 관한 비휘발성 메모리 장치는 프로그램 모드와 통상 판독 모드가 설정되는 비휘발성 메모리와, 상기 비휘발성 메모리에 접속된 레지스터를 갖는다. 프로그램 모드가 설정되었을 때에는 프로그램 모드의 실행에 필요한 복수의 데이터가 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되어 상기 비휘발성 메모리에 공급된다. 따라서, 각종 타이밍 신호도 레지스터로부터 발생됨으로써 비휘발성 메모리 장치 내부에 시퀸서 등을 필요로 하지 않고, 회로 구성이 종래에 비해 간이해 진다.

여기서, 프로그램 모드에는 데이터 재기록 동작에 가하여, 재기록 데이터의 판독 동작 및 데이터 소거 동작을 포함할 수 있다. 이들의 각 동작을 실행할 때는 그 동작에 필요한 어드레스 데이터, 재기록 데이터 및 제어 데이터 등이 레지스터에 공급되며, 또한 각각의 데이터가 상기 레지스터로부터 판독되는 것으로, 상기 비휘발성 메모리의 프로그래밍을 실행할 수 있다.

레지스터는 복수의 플립플롭을 포함하여 구성할 수 있다. 제어 데이터가 복수의 플립플롭에 공급되고, 또한 판독되는 것으로 프로그램 모드의 실행에 필요한 복수의 제어 타이밍 신호를 비휘발성 메모리에 공급할 수 있다. 이와 같이, 제어 타이밍 신호를 플립플롭으로부터 출력시키는 것으로, 종래의 시퀸서 회로에 비교하여 회로가 대폭 간이화된다.

상기 복수의 제어 타이밍 신호의 적어도 하나는 액티브가 되는 논리가 기타의 것과 다르게 되어 있는 것이 바람직하다. 이렇게 하면, 전원 투입시 등에 모든 제어 타이밍 신호가 고(HIGH) 또는 저(LOW)가 되어도, 비휘발성 메모리에 기억된 데이터가 파괴되는 일이 없어진다.

본 발명의 비휘발성 메모리 장치는 입출력 장치를 또한 가지며, 레지스터에 공급되는 데이터를 입출력 장치를 통하여 장치 외부로부터 입력할 수 있다. 이로써 레지스터의 동작을 장치 외부로부터 제어할 수 있다.

본 발명에 관한 마이크로컴퓨터는 프로그램 모드와 통상 판독 모드가 설정되는 비휘발성 메모리와, 상기 비휘발성 메모리에 접속된 레지스터와, 상기 통상 판독 모드시에 상기 비휘발성 메모리에 액세스하는 중앙 연산 처리 유닛을 갖는다. 프로그램 모드가 설정되었을 때에는 프로그램 모드의 실행에 필요한 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되어 상기 비휘발성 메모리에 공급된다.

상기 마이크로컴퓨터도 또한, 각종 타이밍 신호도 레지스터로부터 발생됨으로써, 마이크로컴퓨터 내부에 시퀸서 등을 필요로 하지 않고, 회로 구성이 종래에 비해 간이해 진다.

상기 레지스터는 어드레스 값을 가지며, 어드레스를 지정할 수 있는 것이 바람직하다. 그리고, 레지스터의 어드레스 값은 비휘발성 메모리가 할당되어 있는 어드레스 공간과는 별개의 공간에 존재하고 있는 것이 바람직하다. 이렇게 하면, 마이크로컴퓨터는 동일 어드레스 공간 내에 레지스터의 어드레스 값을 준비할 필요가 없어진다. 따라서, 특히 소용량의 어드레스 영역밖에 갖지 않는 마이크로컴퓨터의 경우에 유리해진다.

본 발명의 마이크로컴퓨터는 입출력 장치를 또한 가질 수 있으며, 레지스터에 공급되는 신호는 입출력 장치를 통하여 외부로부터 입력된다. 이렇게 하면, 레지스터의 어드레스 값을 입출력 장치를 통하여 외부로부터 입력되는 신호에 의해 지정할 수 있다. 또한, 레지스터에 기억되는 데이터 값도 입출력 장치를 통하여 외부로부터 입력된다. 그위에, 레지스터에 기억된 데이터를 입출력 장치를 통하여 외부로부터 입력되는 신호에 의해 초기화할 수도 있다.

상기 입출력 장치는 복수의 데이터가 병렬로 입력되는 병렬 입출력 장치를 포함하여 구성할 수 있다. 이 경우, 병렬 입출력 장치를 통하여 입력된 복수의 데이터가 레지스터에 공급된다.

상기 병렬 입출력 장치를 중앙 연산 처리 유닛에 접속된 데이터 버스 및 레지스터의 한쪽에 택일적으로 접속시키는 제1의 스위치를 설치할 수 있다. 이 제1의 스위치는 프로그램 모드시에는 병렬 입출력 장치를 레지스터에 접속하는 것으로, 병렬 입출력 장치를 통하여 입력된 복수의 데이터가 레지스터에 공급할 수 있다. 한편, 통상 판독 모드시에는 병렬 입출력 장치를 제1의 스위치에 의해서 데이터 버스에 접속하는 것으로, 중앙 연산 처리 유닛의 제어에 의해서 각종 데이터를 데이터 버스 및 병렬 입출력 장치를 통하여 입출력할 수 있다.

또한, 비휘발성 메모리의 입출력 선을 중앙 연산 처리 유닛에 접속된 데이터 버스 및 레지스터의 한쪽에 택일적으로 접속시키는 제2의 스위치를 설치하는 것이 바람직하다. 이 제2의 스위치는 프로그램 모드시에는 비휘발성 메모리의 입출력 선을 레지스터에 접속하는 것으로, 중앙 연산 처리 유닛이 직렬 입출력 장치를 통하여 직렬 입력된 복수의 데이터를 레지스터에 병렬로써 공급할 수 있다. 한편, 통상 판독 모드시에는 비휘발성 메모리의 입출력 선을 제2의 스위치를 통하여 데이터 버스에 접속된다. 이로써, 중앙 연산 처리 유닛은 비휘발성 메모리를 ROM 등의 기억 장치로서 이용할 수 있다.

상기 입출력 장치는 복수의 데이터가 직렬로 입력되는 직렬 입출력 장치를 포함하여 구성할 수 있다. 이 경우는 중앙 연산 처리 유닛이 직렬 입출력 장치를 통하여 직렬 입력된 복수의 데이터를 레지스터에 병렬로써 공급한다.

상기 입출력 장치는 상기 직렬 입력 모드시에 복수의 데이터를 직렬로 입력하는 직렬 입출력 장치와, 상기 병렬 입력 모드시에 상기 복수의 데이터를 병렬로 입력하는 병렬 입출력 장치를 포함하여 구성할 수도 있다. 그리고, 직렬 입력 모드시에는 상기 직렬 입출력 장치를 통하여 직렬 입력된 상기 복수의 데이터가 상기 중앙 연산 장치에 의해서 상기 레지스터에 병렬로써 공급되며, 상기 병렬 입력 모드시에는 상기 병렬 입출력 장치를 통하여 입력된 상기 복수의 데이터가 상기 레지스터에 공급된다. 이 경우에도 상술한 제1, 제2의 스위치를 설치하는 것이 바람직하다.

(발명을 실시하기 위한 최선의 형태)이하, 본 발명의 실시 예에 관해서 도면을 참조하여 상세히 설명한다.

(1 칩 마이크로컴퓨터의 개요)

도 1은 본 발명을 적용한 1 칩 마이크로컴퓨터(10)의 블록도이다. 도 1에 도시하는 마이크로컴퓨터(1O)는 EEPROM 블록(114)을 내장하며, 이 EEPROM 블록(114)에 대하여 프로그램 모드와 통상 판독하여 모드를 설정할 수 있다. 또한, 도 1에 도시하는 EEPROM 블록(114)의 프로그램 모드의 실행 방식은 2종류이며, 하나는 병렬 입력 모드이고, 다른 하나는 직렬 입력 모드이다. 도 1에 도시하는 마이크로컴퓨터(10)는 그 병렬/직렬 입력 모드의 전환이 외부로부터의 신호에 의해 가능하다.

도 1에 도시하는 마이크로컴퓨터(10)에 있어서, CPU(중앙 연산 처리 유닛)(12)에 접속된 데이터 버스(13)에는 상술한 EEPROM 블록(114) 외에, RAM(Random Access Memory)(14), 범용 논리 회로(l6) 등이 접속되어 있다. 발진 회로(18)는 마이크로컴퓨터(10) 내부에 있어서 동작상 필요한 클록 신호를 출력한다.

상기 마이크로컴퓨터(10)는 또한, 직렬 입출력 장치(20)와 병렬 입출 장치(22)를 갖는다. 직렬 입력 장치(20)는 데이터 버스(13)에 접속되어 있다. 병렬 입출력 장치(22)는 제1의 스위치(24)를 통하여 EEPR0M 블록(114) 및 데이터 버스(13)에 접속되어 있다.

상기 마이크로컴퓨터(10)는 또한, EEPROM 블록(1l4)을 제어하기 위한 레지스터 블록(102)을 갖는다. 이 레지스터 블록(102)은 데이터 버스(13)에 접속되어 있다. 또한, EEPR0M 블록(114)은 제2의 스위치(26)를 통하여 레지스터 블록(102)과 데이터 버스(13)에 접속되고 있다.

(프로그램 모드와 통상 판독 모드)

도 1에 도시하는 마이크로컴퓨터(10)에서는 EEPR0M 블록(114)을 프로그래밍하기 위한 프로그램 모드와, EEPROM 블록(114)을 ROM으로서 사용하여 그것으로부터의 데이터 판독을 실행하는 통상 판독 모드가 설정 가능하다.

통상 판독 모드가 설정되면, EEPROM 블록(114)은 제2의 스위치(26)를 통하여 데이터 버스(13)에만 접속되고, 레지스터 블록(102)과의 접속이 단절된다. 따라서, CPU10는 데이터 버스(13)를 통하여 EEPROM 블록(114)에 액세스하여, 필요한 데이터를 판독한다. 또한, 통상 판독 모드시에는 병렬 입출력 장치(22)가 제1의 스위치(24)를 통하여 데이터 버스(13)와 접속되고, 병렬 입출력 장치(22)와 레지스터 블록(102)과의 접속이 단절된다.

상기 통상 판독 모드시에 있어서, CPU10로부터 본 어드레스 공간에는 도 2a에 도시하는 바와 같이, EEPR0M 블록(114), RAM14, 범용 논리(16) 및 병렬 입출력 장치(22)가 존재하며 레지스터 블록(102)은 존재하지 않는다.

프로그램 모드가 설정된 경우에는 EEPR0M 블록(114)은 제2의 스위치(26)를 통하여 레지스터 블록(102)과 접속되어 데이터 버스(13)와의 접속이 단절된다.

또한, 프로그램 모드가 설정된 경우에는 하기와 같이, 직렬 입력 모드 및 병렬 입력 모드의 한쪽이 또한 선택되어 선택된 모드에 따라서 EEPROM 블록(114)에 대한 프로그램 모드가 실행된다.

(병렬 입력 모드와 직렬 입력 모드)

병렬 입력 모드가 선택된 경우에는 병렬 입출력 장치(22)는 제1의 스위치(22)를 통하여 레지스터 블록(102)과 접속되어 데이터 버스(13)와의 접속이 단절된다. 따라서, 병렬 입력 모드로써 프로그램 모드를 실행할 때는 CPU10은 전혀 관여하지 않고, 마이크로컴퓨터(10)의 외부로부터의 조작에만 의존하게 된다. 즉, 병렬 입출력 장치(22)를 통하여 입력되는 어드레스 데이터, 기억 데이터 및 제어 데이터는 레지스터 블록(102)에 직접 세트된다. 그리고, 레지스터 블록(102)에 세트된 데이터에 따라서, 이 레지스터 블록(102)에서 프로그램에 필요한 신호가 EEPR0M 블록(114)에 공급되어 프로그래밍이 실행된다.

상기의 경우, 마이크로컴퓨터(10)의 외부에서 본 메모리 공간에는 도 2b에 도시하는 바와 같이, 레지스터 블록(102)만이 존재하며, EEPR0M 블록(114)은 레지스터 블록(102)을 통하여 인식될 수 있다.

한편, 직렬 입력 모드가 선택된 경우에는 병렬 입출력 장치(22)는 제1의 스위치(24)를 통하여 데이터 버스(13)에 접속된 채로 좋다. 이 경우, 직렬 입출력 장치(20)를 통하여 직렬 입력되는 어드레스 데이터, 신호 데이터 및 제어 데이터는 CPU10을 통하여 레지스터 블록(102)에 세트된다. 그리고, 레지스터 블록(102)에 세트된 데이터에 의거하여 이 레지스터 블록(102)에서 프로그래밍에 필요한 신호가 EEPROM 블록(114)에 공급되어 프로그래밍이 실행된다.

상기의 경우, CPU10로부터 본 메모리 공간에는 도 2c에 도시하는 바와 같이, RAM14, 범용 논리(16), 병렬 입출력 장치(22) 및 레지스터 블록(102)이 존재하고, EEPROM 블록(114)은 레지스터 블록(102)을 개재하여 인식할 수 있을 뿐이다.

도 2a 내지 도 2c에서 분명한 바와 같이, 레지스터 블록(102)과 EEPROM 블록(114)이 동일 어드레스 공간상에 존재시킬 필요는 없고, 본 실시 예에서는 그들의 어드레스 공간을 다르게 하고 있다.

또한, 본 실시 예와 같이 병렬 입력 모드 및 직렬 입력 모드의 쌍방이 실행 가능하게 하는 것에 한정되지 않고, 어느쪽인지 한쪽의 입력 모드만을 실행하는 것이라도 된다. 프로그래밍시에 병렬 입력만 접수하는 경우에는 직렬 입출력 장치(20)는 불필요하다. 또한, 프로그래밍시에 직렬 입력만 접수하는 경우에는 제1의 스위치(24)는 불필요하고, 병렬 입출력 장치(22)를 데이터 버스에 접속해 두면 된다.

또한, 직렬 입출력 장치(20)는 레지스터 블록(102)을 통하여 데이터 버스(13)에 접속하는 구성으로서도 좋다.

(EEPROM 블록과 레지스터 블록과의 관계)

도 3에, EEPROM 블록(114)과 레지스터 블록(102)을 확대하여 도시한다. EEPROM 블록(114)은 EEPROM101, 센스 증폭기 회로(112) 및 승압 회로(113)를 포함하고 있다. 레지스터 블록(102) 내에는 복수의 어드레싱된 레지스터가 존재하지만 그 상세에 관해서는 후술한다.

여기서, 센스 증폭기 회로(112)는 EEPROM1O1에 격납되어 있는 데이터의 고(HIGH) 또는 저(LOW) 레벨을 판정하는 회로이다. 승압 회로(113)는 EEPR0M10l에 데이터의 기록/소거를 할 때에 필요하게 되는 전압을 발생시키는 회로이다.

레지스터 블록(102)에는 레지스터 어드레스 버스(103) 및 레지스터 데이터 버스(104)가 접속되며, 또한 레지스터 제어 신호가 입력된다. 또한, 병렬 입력 모드 때에는 레지스터 어드레스 버스(103) 및 레지스터 데이터 버스(104)는 병렬 입출력 장치(22)와 레지스터 블록(102)과의 사이에 형성되며, 직렬 입력 모드 때에는 데이터 버스(13)와 레지스터 블록(102)과의 사이에서 형성된다.

상기 레지스터 제어 신호에는 레지스터 라이트 신호(105), 레지스터 리드 신호(106) 및 레지스터 리셋 신호(107)의 각 신호가 포함된다. 이들의 제어 신호(105, 106 및 l07)는 각각 저 레벨이 액티브상태이다. 레지스터 블록(102)으로부터는 EEPROM 블록(114)에 대하여, X 디코더 이네이블 신호(108), Y 디코더 이네이블 신호(109), 센스 증폭기 이네이블 신호(110), 승압 회로 이네이블 신호(113), 프로그램 신호(l17), 소거 신호(118) 등의 EEPROM 블록 제어 신호가 발생된다. 또한, 레지스터 블록(102)과 EEPROM 블록(114)과는 제2의 스위치(26)의 전환상태에 따라서, EPROM 어드레스 버스(115), EEPROM 데이터 버스(116)를 통하여 접속되고 있다.

여기서, EEPR0M 블록 제어 신호는 신호(108, 109, 1l0 및 113)에 관해서는 고(HIGH) 액티브이며, 신호(117, 118)에 관해서는 저 액티브이다.

EEPROM(101)의 프로그램 모드를 실행하기 위해서 필요하게 되는 제어 신호는 마이크로컴퓨터(10)의 외부로부터 조작되는 레지스터 블록(102)으로부터 발생되는 조립으로 되어 있다. 마이크로컴퓨터(10)의 외부로부터 직접 EEPROM 제어 신호를 조작하는 일은 하지 않는다. EEPROM(101)에 대하여 데이터의 프로그램 모드를 실행할 때의 제어 신호 입력의 순서는 도 9에 도시한 종래의 기술에 의한 예와 동일하다.

(레지스터 블록의 설명)

레지스터 블록(102)의 구성예를 도 4에 도시한다. 레지스터 블록(102) 내부에는 EEPROM 제어 신호 레지스터 블록(30l), EEPROM 어드레스 레지스터 블록(302), EEPROM 데이터 레지스터 블록(303)의 3개의 레지스터 블록과, 레지스터 어드레스 디코드 블록(304)이 설치되어 있다. 레지스터 어드레스 디코드 블록(304)은 마이크로컴퓨터(10)의 외부로부터 입력되는 레지스터 어드레스 버스(103)의 신호의 내용을 디코드하여, 다음 단의 3개의 레지스터 블록(301, 302, 303)에 대하여 이네이블 신호(306)를 발생한다. 각 레지스터 블록(301, 302, 303)에 입력되는 이네이블 신호는 l개 또는 복수개 존재한다. 3개의 레지스터 블록(301, 302, 303)에는 마이크로컴퓨터(10)의 외부로부터 공급된 레지스터 라이트 신호(105), 레지스터 리드 신호(106) 및 레지스터 리셋 신호(107)가 입력되어 있다. 또한, 3개의 레지스터 블록(301, 302, 303)에는 마이크로컴퓨터(10)의 외부와의 사이에서 데이터를 입출력하는 레지스터 데이터 버스(104)가 접속되어 있다. 3개의 레지스터 블록(301, 302, 303)으로부터는 각각 다른 신호가 EEPROM 블록(114)에 대해 출력되든지, 또는 EEPROM 블록(114)과의 사이에서 입출력되고 있다. 즉, EEPROM 제어 신호 레지스터 블록(301)으로부터는 EEPROM에의 데이터 기록/소거를 제어하는 신호군(310)(도 3에 있어서의 X 디코더 이네이블 신호(108) 등)이 발생된다. EEPR0M 어드레스 레지스터 블록(302)으로부터는 EEPR0M 어드레스 버스(115)에 대하여 어드레스 신호가 발된다. EEPROM 데이터 레지스터 블록(303)은 EEPROM 블록(114)과의 사이에서 EEPROM 데이터 버스(116)를 통하여 데이터 신호가 입출력되고 있다.

일례로서, 이하의 설명에서는 레지스터 어드레스 버스(103)는 RA〔0〕, RA〔1〕, RA〔2]라는 3 비트의 신호로써 구성되어 어드레스 지정하는 것으로 한다. 레지스터 데이터 버스(104)는 RD〔0〕, RD〔1〕, RD〔2〕, RD〔3〕이라는 4 비트로 구성되어 있다고 가정한다. 이하, 레지스터 어드레스 버스(103)상의 어드레스 신호를 RA〔0:2〕, 레지스터 데이터 버스(1O4)상의 데이터 신호를 RD〔0:3〕으로 기록한다. 또한, EEPROM 어드레스 버스(115)는 EA〔0〕, EA〔1〕, EA〔2〕, EA〔3〕, EA〔4〕, EA〔5〕, EA〔6〕, EA〔7〕이라는 8 비트로 구성되어, 어드레스 지정하는 것으로 한다. EEPROM 데이터 버스(116)는 ED〔0〕, ED〔1〕, ED〔2〕, ED〔3〕이라는 4 비트로 구성되어 있다고 가정한다. 이하, EEPR0M 어드레스 버스(115)상의 어드레스 신호를 EA〔0:7〕, EEPROM 데이터 버스(l16)의 데이터 신호를 ED〔0:3〕으로 기록한다.

어드레스 신호 RA〔0:2〕 및 데이터 신호 RD〔0:3〕과 어드레스 신호 EA〔0:7〕 및 데이터 신호 ED〔0:3〕과는 어드레스 및 데이터의 조로 하여 동일한 종류의 신호이면서, 각각 별개의 공간에 위치하고 있다.

가하여, 레지스터 블록(102) 내의 레지스터의 어드레스 할당은 표1과 같게 되어 있다.

(프로그램 모드의 실행순서)

도 3에 도시하는 마이크로컴퓨터에 있어서의 EEPROM의 프로그램 모드를 실행하는 순서에 관해서 설명한다.

우선, 데이터의 기록 방법을 예로 들어, 도 5의 타이밍 차트를 참조하여 설명한다. 초기 상태에서는 마이크로컴퓨터(10)의 외부로부터의 신호인 레지스터 리셋 신호(XRESET), 레지스터 라이트 신호(XEWR), 레지스터 리드 신호(XERD)는 비액티브상태(고 레벨)로 되어 있다. 레지스터 어드레스 버스(103) 상의 어드레스 신호(RA〔0:2〕 및 레지스터 데이터 버스(104)상의 데이터 신호(RD〔0:3〕)는 임의의 레벨로 되어 있다. 또한, 레지스터 블록(102)으로부터 발생하고 있는 EEPROM 제어 신호(105, 106, 107)는 어느것이나 비액티브상태이다.

우선, 레지스터 리셋 신호(XRESET)로서 저 펄스를 입력하여, 레지스터 블록(102)을 초기화시킨다. 레지스터 블록(102)의 초기화가 외부 신호 입력에 의해 행할 수 있으며, 기록을 하기 위한 초기 상태 설정이 용이하게 할 수 있다. 그 후, 기록하고 싶은 레지스터의 어드레스를 어드레스 신호 RA〔0:2〕로 지정하고, 기록하고 싶은 데이터를 데이터 신호 RD〔0:3〕으로 지정한다. 그 다음에 레지스터 라이트 신호(XEWR)로서 저 펄스를 입력시킨다. 그러면, 이 저 펄스의 하강 에지의 타이밍으로써 지정된 어드레스의 레지스터에 지정된 데이터가 기록된다.

구체적으로는 레지스터 리셋 신호(XRESET)로서 저 펄스 입력 후, 예를 들면 어드레스(4)(이 경우, RA〔0:2〕=4H이며, “H”는 16 진수인 것을 도시한다. 이하 동일하다.)에 RD〔0:3〕=1H를 기록한다. 그 순서는 마이크로컴퓨터(10)의 외부로부터 레지스터 어드레스 버스(103)에 대하여 “4H”를 입력하고, 또한 레지스터 데이터 버스(104)에 대해서도 마이크로컴퓨터(10)의 외부로부터 “1H”를 입력한다. 그 다음에 레지스터 라이트 신호(XEWR)로서 저 펄스를 입력함으로써 상기 설정을 행할 수 있다. 그러면, 어드레스(4)의 레지스터는 EEPROM 블록(114)에 대하여 프로그램 신호(XPROG)를 발생되고 EEPROM 블록(114)은 기록 모드인 것을 인식한다.

다음에, 예를 들면 어드레스(1)(RA〔0:2〕=1H)에 대하여, 기록을 하고 싶은 EEPR0M1O1의 임의의 어드레스를 지정한다. 이 경우도 상술한 동작과 같이 RA〔0:2〕=1H를 외부로부터 레지스터 어드레스 버스(103)를 통하여 입력하고, RD〔0:3〕으로서 EEPROM101의 어드레스 값을 레지스터 데이터 버스(104)를 통하여 입력한다. 그 후 레지스터 라이트 신호(XEWR)로서 저 펄스를 입력한다. 어드레스(2)(RA〔0:2〕=2H)에도 동일한 순서로 어드레스 값을 설정한다. 그러면 어드레스 레지스터 블록(302)으로부터는 EEPROM 블록(114)에 대하여 기록을 하고 싶은 어드레스 값이 EEPROM 어드레스 버스(115)를 통하여 어드레스 신호 EA〔0:7〕로서 출력된 상태가 된다. EEPROM101에 기록하고 싶은 데이터 값도, 어드레스 신호 RA〔0:2〕=3H를 마이크로컴퓨터(10)의 외부로부터 레지스터 어드레스 버스(103)를 통하여 입력하고 그 데이터 값을 레지스터 데이터 버스(116)에 입력한다. 그 후 레지스터 라이트 신호(XEWR)로서 저 펄스를 입력하면, 기록하고 싶은 데이터 값이 EEPROM101에 대하여 EEPR0M 데이터 버스(116)를 통하여 데이터 신호 ED〔0:3〕으로서 출력된 상태가 된다.

이렇게 해서 어드레스 및 데이터의 지정이 종료되면 어드레스 신호 RA〔0:2〕=OH로 설정하고 데이터 신호 RD〔0:3〕:1H로 설정한 다음에 레지스터 라이트 신호(XEWR)로서 저 펄스를 입력한다. 그러면 어드레스(0)의 레지스터에 1H가 기록되어, 이 어드레스(0)의 레지스터로부터는 X 디코더 이네이블 신호(XDECE)가 고 레벨로 되어 EEPROM101에 출력된다.

그 후, 동일한 순서에 의해 어드레스(0)에 RD〔0:3〕=3H를 설정한 후, 레지스터 라이트 신호(XEWR)로서 저 펄스가 입력되면, Y 디코더 이네이블 신호(YDECE)가 발생된다. 또한, RD〔0:3〕7H를 설정한 후, 레지스터 라이트 신호(XEWR)로서 저 펄스가 입력되면, 승압 회로 이네이블 신호(CHGE)가 발생된다. 또한, RD〔O:3〕=OFH를 설정한 후, 레지스터 라이트 신호 (XEWR)로서 저 펄스가 입력되면 센스 증폭기 이네이블 신호(SENE)가 발생된다. 이들의 순서를 거치면 EEPR0M101에의 데이터 기록에 필요한 제어 신호를 모두 액티브상태로 함으로써 EEPROM101의 지정된 어드레스에 임의의 데이터 값의 기록을 개시할 수 있다.

상술한 액티브상태가 유지된 채로 기록에 필요한 시간이 경과하면 기록을 종료시킨다. 거기에는 기록 개시시의 순서와 반대의 순서로 순차 EEPROM 제어 신호가 비액티브가 되도록 하면 된다. 이 때문에 우선 어드레스(0)에 RD〔0:3〕=7H→3H→1H→0H라는 순서로 기록을 하고 최후로 어드레스(4)에 3H를 기록하면 EEPROM에의 데이터 기록이 종료된다.

EEPROM의 데이터 소거를 할 때는 우선 어드레스(4)에 2H를 기록함으로써 데이터 소거 모드의 설정을 한다. 그 후는 데이터 기록 모드에서의 순서와 동일한 방법으로 레지스터의 데이터를 재기록, EEPROM 제어 신호를 조작하면 EEPR0M의 특정 어드레스의 데이터를 소거할 수 있다.

레지스터에 데이터가 기록되면 그후 데이터가 재기록 될때까지는 동일한 데이터가 레지스터에 유지된다. 또한, 레지스터를 플립플롭으로 구성하고 데이터의 유지는 클록 신호의 하강 에지의 타이밍으로써 행하여진다. 따라서, X 디코더 이네이블 신호, Y 디코더 이네이블 신호 등이라는 EEPROM 제어 신호를 어드레스 매핑된 레지스터의 출력으로서 얻어지도록 구성하면 마이크로컴퓨터(10)의 외부로부터의 레지스터 라이트 신호(XWR)의 입력의 타이밍으로 EEPROM 제어 신호를 발생할 수 있다. EEPROM의 어드레스 및 데이터도 마찬가지로 레지스터로부터의 출력을 EEPROM에 입력시키도록 하면 레지스터에의 데이터 기록 제어만으로 EEPROM 데이터의 기록/소거를 할 수 있다. 따라서, 마이크로컴퓨터(10)의 외부로부터의 XWR 신호 입력의 타이밍만으로 EEPROM 제어 신호, EEPROM 어드레스·데이터의 발생 타이밍을 즉시 제어할 수 있게 되어 반도체 장치 내부에 시퀸서 회로 및 발진 회로, 발진 신호 제어 회로라는 타이밍 생성을 위한 회로를 탑재시키지 않고, EEPR0M 제어 신호 발생 타이밍을 용이하게 조종할 수 있게 된다. 복잡한 구성인 시퀸서 회로를 설계 및 검증할 필요가 없기 때문에 단(短)납기에서 EEPROM 내장의 반도체 장치를 개발할 수 있다. 또한, 마이크로컴퓨터(10)의 외부로 나오는 어드레스 신호 수, 데이터 신호 수의 삭감도 꾀하고, EEPROM을 제어하는 신호를 마이크로컴퓨터(10)의 외부에 단자로서 나오는 일 없이 제어 신호를 조종할 수 있기 대문에, 단자 수의 삭감, 그 때문의 배선 영역을 줄이게 함으로써 반도체 장치 내부의 집적율 향상, 칩 면적의 축소에도 유효하게 작용하게 된다. 마이크로컴퓨터(10)의 외부로부터의 조작도 단순화되어 반도체 장치 내부의 EEPROM에의 기록/소거를 위한 외부 또는 내부 탑재의 툴류의 개발이 용이해지고 개발공수 삭감, 개발 용이화도 추진할 수 있다.

또한, 본 실시 예에서는 레지스터 어드레스 버스와 EEPR0M 어드레스 버스를 분리하고 있고 레지스터의 어드레스 공간과 EEPROM의 어드레스 공간을 별개인 것으로 하고 있다. 그 때문에, 동일 어드레스가 레지스터와 EEPROM과의 사이에서 중복하는 일이 없다. 따라서, 마이크로컴퓨터의 경우를 예로 들면, EEPR0M을 마이크로컴퓨터의 프로그램 격납용으로서 사용하고 있는 경우에 동일 어드레스 공간 내에 레지스터용의 어드레스 영역을 준비하지 않고 실현되어 어드레스 영역의 사용 범위를 확대할 수 있다. 이 것은, 특히 소용량의 어드레스 영역밖에 갖지 않는 마이크로컴퓨터에 있어서 유효하다. EEPR0M 어드레스 버스를 마이크로컴퓨터의 어드레스 버스와 공용하는 것도 가능하며, 반도체 장치 면적의 소형화에 있어서 유용하다. 가하여, 레지스터의 수가 적은 수단으로 설계하면 레지스터 어드레스 버스의 버스폭을 작게 할 수 있고 배선 영역을 또한 저감할 수 있다.

(레지스터의 구성 요소의 설명)

다음에, 레지스터의 구성 요소의 일례를 도 6에 도시한다. 레지스터는 플립플롭회로에 의해 구성되며, 플립플롭회로(701)의 데이터 입력 신호(702)로 하여 레지스터 데이터 버스 RD〔0:3〕상의 데이터 신호 RD〔x〕(여기서, x는 0, l, 2, 3중 어느 하나)가 입력된다. 또한, 어드레스 디코드 회로로부터 발생된 레지스터 이네이블 신호(703)(XADEN)와 마이크로컴퓨터(10)의 외부로부터 입력되는 레지스터 라이트 신호(704)(XEWR)가 부정 논리곱 회로(708)에 입력된다. 그리고, 각 신호(703, 704)가 동시에 저 레벨로 된 순간에 인버터(709)를 통하여 플립플롭 회로(701)에의 클록 신호(705)로서 저 레벨 신호가 입력된다. 이 저 펄스가 플립플롭 회로(701)의 클록 단자(C)에 들어 간 순간에 플립플롭회로(70l)는 데이터 값을 기억한다. 기억된 데이터 값은 데이터 출력 단자(Q)로부터 데이터 출력 신호(706)로서 출력되어, EEPROM 제어 신호, EEPROM 어드레스 신호 또는 EEPROM 데이터 신호로서 기능한다.

이상으로, 마이크로컴퓨터(10)의 외부로부터의 레지스터 블록(102)에의 레지스터 라이트 신호(704)(XEWR)의 입력 타이밍에 의해, EEPR0M101에의 기록을 하는 신호를 직접 제어할 수 있게 된다. 따라서, EEPROM에 입력시키는 신호를 얻기 위한 타이밍을 고려한 정밀하고도 복잡한 시퀸서 회로를 탑재시키지 않고, 비교적 간이한 구성만으로 EEPROM에의 기록/소거를 할 수 있다. 이 때문에, 개발시의 디버그, 외부로부터의 단순 제어에도 유효한 마이크로컴퓨터를 실현할 수 있게 된다.

(제어 신호 생성용 레지스터의 설명)

도 7은 EEPR0M101을 위한 제어 신호를 생성하는 레지스터의 구성 예를 도시하고 있다. 도 7에 있어서 도 6에 도시하는 플립플롭(701)과 같은 예를 들면 8개의 플립플롭(7O1-1 내지 701-8)이 배치되어 있다. 이들의 데이터 입력단자(D)에는 병렬 입력되는 8비트의 각 데이터 RD〔X〕가 입력되고 이 각 데이터 RD〔X〕가 도 6과 같은 타이밍으로써 반전 출력 단자(XQ)로부터 동시에 출력되어 인버터를 통하여 EEPROM 블록(114)에 공급된다.

또한, 판독 동작 시에는 클록화된 인버터(714-1 내지 7l4-8)를 통하여 동시에 플립플롭(701-1 내지 701-8)의 반전 출력 단자(XQ)로부터의 제어 신호가 판독된다. 이 때문에 레지스터 리드 신호(XERD)와 레지스터 이네이블 신호(XADEN)가 입력되 부정 논리곱 회로(710)와 인버터(711)가 설치되고 인버터(711)의 출력이 클록화된 인버터(714-1 내지 714-8)의 클록 단자에 입력되도록 되어 있다.

플립플롭(701-l 내지 701-8)을 동시에 초기화하기 위해서, 저 액티브의 레지스터 리셋 신호(XRESET)가 플립플롭(701-1 내지 701-8)에 공급되도록 되어 있다. 여기서, 하나의 플립플롭(701-5)을 제외하는 기타의 플립플롭(701-1 내지 701-4 및 701-6 내지 701-8)의 리셋 단자(CL)에는 레지스터 리셋 신호(XRESET)가 인버터(712)를 통하여 입력되며 초기화가 행하여진다(XQ 단자가 HIGH(고)로 된다). 한편, 플립플롭(701-5)의 세트 단자(S)에는 레지스터 리셋 신호(XRESET)가 2개의 인버터(712, 713)를 통하여 입력되어 초기화가 행하여진다(XQ 단자가 저 레벨(LOW)로 된다).

여기서, 플립플롭(701-5)의 출력에 대응하는 제어 신호 XXZDECEN만이 저 액티브이며, 기타의 플립플롭(701-1 내지 701-4 및 701-6 내지 701-8)의 출력에 대응하는 제어 신호는 모두 고 액티브이다. 따라서, 전원 투입시에 플립플롭(701-1 내지 701-8)의 출력이 모두 고(HIGH) 또는 저(LOW)로 되었어도 EEPR0M101의 데이터가 파괴되는 일은 없다.

(재기록 데이터용 레지스터의 설명)

도 8에 재기록 데이터용 레지스터의 일례를 도시한다. 이 레지스터는 8비트의 데이터를 전송하는 것으로, 도 7에 도시하는 레지스터와 동일한 구성을 갖는다. 도 8에 있어서는 재기록 데이터 판독 시에 사용되는 클록화된 인버터(714-1 내지 714-8)의 입력 단자는 도시하지 않은 시행 상태 스위치를 통하여 EEPROM 블록(114)의 출력 선에 접속되어 있는 점이 도 7과 상위하다. 따라서, 재기록 데이터 판독 동작에서는 도 7과 동일 타이밍으로써 EEPR0M101에 기억되어 있는 데이터가 클록화된 인버터(714-1 내지 714-8)를 통하여 판독된다.

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Claims

삭제
프로그램 모드와 통상 판독 모드가 설정되는 비휘발성 메모리와, 상기 비휘발성 메모리에 접속된 레지스터를 가지며,

상기 프로그램 모드가 설정되었을 때에는, 상기 프로그램 모드의 실행에 필요한 복수의 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되어 상기 비휘발성 메모리에 공급되며,

상기 프로그램 모드에는 데이터 재기록 동작이 포함되며, 이 데이터 재기록에 필요한 어드레스 데이터, 재기록 데이터 및 제어 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되는 것으로, 상기 비휘발성 메모리의 데이터 재기록을 행하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2항에 있어서, 상기 프로그램 모드에는 재기록 데이터의 판독 동작이 포함되며, 이 재기록 데이터 판독에 필요한 어드레스 데이터 및 제어 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되는 것으로, 상기 비휘발성 메모리로부터의 상기 재기록 데이터의 판독을 행하며, 판독된 상기 재기록 데이터는 상기 레지스터를 통하여 출력되는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2항 또는 제 3항에 있어서, 상기 프로그램 모드에는 데이터 소거 동작이 포함되며, 이 데이터 소거에 필요한 어드레스 데이터 및 제어 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 판독되는 것으로, 상기 비휘발성 메모리의 데이터 소거를 행하는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2항 또는 제 3항에 있어서, 상기 레지스터는 복수의 플립플롭을 포함하며, 상기 제어 데이터가 상기 복수의 플립플롭에 공급되며, 또한 판독되는 것으로, 상기 프로그램 모드의 실행에 필요한 복수의 제어 타이밍 신호가 상기 비휘발성 메모리에 공급되는 것을 특징으로 하는 비휘발성 메모리 장치.
제 2항 또는 제 3항에 있어서, 상기 복수의 제어 타이밍 신호의 적어도 하나는 액티브로 되는 논리가 이외의 것과 다른 것을 특징으로 하는 비휘발성 메모리 장치.
제 2항 또는 제 3항에 있어서, 입출력 장치를 더 가지며, 상기 레지스터에 공급되는 상기 데이터는, 상기 입출력 장치를 통하여 장치 외부로부터 입력되는 것을 특징으로 하는 비휘발성 메모리 장치.
프로그램 모드와 통상 판독 모드가 설정되는 비휘발성 메모리와, 상기 비휘발성 메모리에 접속된 레지스터와, 상기 통상 판독 모드시에 상기 비휘발성 메모리에 액세스하는 중앙 연산 처리 유닛을 가지며,

상기 프로그램 모드가 설정되었을 때에는, 상기 프로그램 모드의 실행에 필요한 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되어 상기 비휘발성 메모리에 공급되며,

상기 프로그램 모드에는 데이터 재기록 동작이 포함되며, 이 데이터 재기록에 필요한 어드레스 데이터, 재기록 데이터 및 제어 데이터가 상기 레지스터에 공급되며, 또한 각각의 상기 데이터가 상기 레지스터로부터 판독되는 것으로, 상기 비휘발성 메모리의 데이터 재기록을 행하는 것을 특징으로 하는 마이크로컴퓨터.
제 8항에 있어서, 상기 레지스터는 어드레스 값을 가지고 있는 것을 특징으로 하는 마이크로컴퓨터.
제 9항에 있어서, 상기 레지스터의 어드레스 값은 상기 비휘발성 메모리가 할당되어 있는 어드레스 공간과는 별개의 공간에 존재하고 있는 것을 특징으로 하는 마이크로컴퓨터.
제 10항에 있어서, 입출력 장치를 또한 가지며, 상기 레지스터에 공급되는 신호는 상기 입출력 장치를 통하여 외부로부터 입력되는 것을 특징으로 하는 마이크로컴퓨터.
제 11항에 있어서, 상기 레지스터의 어드레스 값은 상기 입출력 장치를 통하여 외부로부터 입력되는 신호에 의해 지정되는 것을 특징으로 하는 마이크로컴퓨터.
제 11항에 있어서, 상기 레지스터에 기억되는 데이터 값은 상기 입출력 장치를 통하여 외부로부터 입력되는 것을 특징으로 하는 마이크로컴퓨터.
제 11항에 있어서, 상기 레지스터에 기억된 데이터 값은 상기 입출력 장치를 통하여 외부로부터 입력되는 신호에 의해 초기화할 수 있는 것을 특징으로 하는 마이크로컴퓨터.
제 14항에 있어서, 상기 입출력 장치는 복수의 데이터가 병렬로 입력되는 병렬 입출력 장치를 포함하며,

상기 병렬 입출력 장치를 통하여 입력된 상기 복수의 데이터가 상기 레지스터에 공급되는 것을 특징으로 하는 마이크로컴퓨터.
제 15항에 있어서, 상기 중앙 연산 처리 유닛에 접속된 데이터 버스와,

상기 병렬 입출력 장치를 상기 데이터 버스 및 상기 레지스터의 한쪽에 택일적으로 접속시키는 제1의 스위치를 더 가지며,

상기 제1의 스위치는 상기 프로그램 모드시에는 상기 병렬 입출력 장치를 상기 레지스터에 접속하고, 상기 통상 판독 모드시에는 상기 병렬 입출력 장치를 상기 데이터 버스에 접속하는 것을 특징으로 하는 마이크로컴퓨터.
제 16항에 있어서, 상기 비휘발성 메모리의 입출력 선을, 상기 데이터 버스 및 상기 레지스터의 한쪽에 택일적으로 접속시키는 제2의 스위치를 더 가지며,

상기 제2의 스위치는 상기 프로그램 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 레지스터에 접속하고, 상기 통상 판독 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 데이터 버스에 접속하는 것을 특징으로 하는 마이크로컴퓨터.
제 14항에 있어서, 상기 입출력 장치는 복수의 데이터가 직렬로 입력되는 직렬 입출력 장치를 포함하며,

상기 중앙 연산 처리 유닛은 상기 직렬 입출력 장치를 통하여 직렬 입력된 상기 복수의 데이터를 상기 레지스터에 병렬로 공급하는 것을 특징으로 하는 마이크로컴퓨터.
제 17항에 있어서, 상기 중앙 연산 처리 유닛에 접속된 데이터 버스와,

상기 비휘발성 메모리의 입출력 선을 상기 데이터 버스 및 상기 레지스터의 한쪽에 택일적으로 접속시키는 스위치를 더 가지며,

상기 스위치는 상기 프로그램 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 레지스터에 접속하고, 상기 통상 판독 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 데이터 버스에 접속하는 것을 특징으로 하는 마이크로컴퓨터.
제 14항에 있어서,

상기 프로그램 모드는 직렬 입력 모드와 병렬 입력 모드를 포함하며,

상기 입출력 장치는,

상기 직렬 입력 모드시에 복수의 데이터를 직렬로 입력하는 직렬 입출력 장치와, 상기 병렬 입력 모드시에 상기 복수의 데이터를 병렬로 입력하는 병렬 입출력 장치를 포함하며,

상기 직렬 입력 모드시에는 상기 직렬 입출력 장치를 통하여 직렬 입력된 상기 복수의 데이터가 상기 중앙 연산 유닛에 의해서 상기 레지스터에 병렬로 공급되며,

상기 병렬 입력 모드시에는 상기 병렬 입출력 장치를 통하여 입력된 상기 복수의 데이터가 상기 레지스터에 공급되는 것을 특징으로 하는 마이크로컴퓨터.
제 2O항에 있어서,

상기 중앙 연산 처리 유닛에 접속된 데이터 버스와,

상기 병렬 입출력 장치를 상기 데이터 버스 및 상기 레지스터의 한쪽에 택일적으로 접속시키는 제1의 스위치와,

상기 비휘발성 메모리의 입출력 선을 상기 데이터 버스 및 상기 레지스터의 한쪽에 택일적으로 접속시키는 제2의 스위치를 더 가지며,

상기 제1의 스위치는 상기 프로그램 모드시에는 상기 병렬 입출력 장치를 상기 레지스터에 접속하고, 상기 통상 판독 모드시에는 상기 병렬 입출력 장치를 상기 데이터 버스에 접속하며,

상기 제2의 스위치는 상기 프로그램 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 레지스터에 접속하고, 상기 통상 판독 모드시에는 상기 비휘발성 메모리의 상기 입출력 선을 상기 데이터 버스에 접속하는 것을 특징으로 하는 마이크로컴퓨터.