KR100469674B1

KR100469674B1 - 플래시메모리어레이를소거하기위한회로및방법

Info

Publication number: KR100469674B1
Application number: KR10-1998-0042102A
Authority: KR
Inventors: 코우-슈 첸; 캐이 와이 데이비드 리우
Original assignee: 아믹 테크놀로지 인코퍼레이티드
Priority date: 1997-12-11
Filing date: 1998-10-08
Publication date: 2005-06-27
Also published as: JPH11185483A; TW408331B; US5995418A; JP3699834B2; US5930174A; KR19990062522A

Abstract

EEPROM 어레이 내의 소거된 셀 드레솔드 전압들의 집중된 분포들을 달성하기위한 회로 및 방법이 개시된다. 본 발명은, 플래시 메모리 셀 어레이들을 조절하기 위해서 사용될 때, 결국 상기 어레이들의 내구성이 증가되고, 벌크 소거가 생기기 이전에 프리(pre-) 프로그래밍 동작들에 대한 필요성을 제거한다. 각 소거 이전에 메모리 어레이를 프리 프로그램하는 필요성을 제거함으로써, 상기 프로세스는 배터리 수명이 연장되고 기입 사이클 시간이 향상되기 때문에 저전력 어플리케이션들에 대한 중요한 개선을 제공한다.

Description

플래시 메모리 어레이를 소거하기 위한 회로 및 방법{CIRCUIT AND METHOD FOR ERASING FLASH MEMORY ARRAY}

본 발명은 셀들의 전압 드레솔드 분포들이 촘촘해지도록 (더욱 일정하게 되도록) 그리고 셀들의 불필요한 거친 (harsh) 프로그램이 제거되도록 플래시 메모리 어레이를 소거하기 위한 회로 및 방법에 관한 것이다. 본 발명은 프로그램 및 소거 사이클들이 최소화되고, 그 결과 적은 전력을 요구하고 상기 제품들의 수명이 더 길어지기 때문에 특히 플래시 EEPROM에 유용하다.

일반적인 불 휘발성 플래시 EEPROM (또는 EAROM)에 있어서 메모리 어레이는 메모리 셀들의 전 블록을 소거함으로써 소거된다. 메모리 셀들은 복수 개의 워드라인들과 복수 개의 비트 라인들을 따라 배열된다. 상기 메모리 어레이는 '1' 및 '0'으로서 표기되는 데이터를 포함하며, 그것의 값들은 해당하는 특정 셀의 드레솔드 전압에 의해서 결정된다. 잘 알려진 바와 같이, 셀의 드레솔드 전압은, 번갈아, 부유 게이트 (floating gate)에 저장된 전하량에 의해서 결정되며, 그것의 전하는 그러므로 코어 셀의 상태를 나타낸다. 따라서, 만약 코어 트랜지스터가 '온' 상태이면 플래시 EEPROM 셀의 코어 트랜지스터의 데이터는 '1'로서 독출 되며, 만약 코어 트랜지스터가 '오프' 상태이면 그것의 데이터는 마찬가지로 '0'으로서 독출 된다.

만약 트랜지스터가 기준 코어 셀 트랜지스터보다 더 많은 코어 셀 전류를 전도하면 불 휘발성 플래시 EEPROM의 코어 트랜지스터는 '온' 상태로 여겨지는 반면에, 만약 트랜지스터가 기준 코어 셀 트랜지스터보다 적은 코어 셀 전류를 전도하면 코어 트랜지스터는 '오프' 상태로 여겨진다. 코어 트랜지스터에 의해서 전도된 전류 량은 부유 게이트에 저장된 전하량의 직접적인 함수 (direct function)이고, 이것은 턴-온 전압에 영향을 미친다. 플래시 메모리 셀이 정상적으로 사용되는 동안에 많은 다른 동작들은 부유 게이트의 전하에 영향을 미칠 것이고, 이 때문에 그러한 동작들이 상기 셀로부터 적절한 응답을 달성하는 것을 보장하기 위해서 (즉, 예측 가능하고 적당한 양의 전하가 상기 동작 후에 그것의 게이트에 남아있는 것) 상당히 많은 노력이 행해지고 있다.

플래시 메모리 어레이의 사용에 있어 이러한 전형적인 단계들 중 하나가 "소거" 동작이다. 이 단계의 목적은 부유 게이트로부터 전하를 제거하기 위한 것이며, 그 결과 부유 게이트들을 "1" 데이터 상태 조건으로 설정한다. 소거 동작 후에 불 휘발성 EEPROM의 드레솔드 전압 분포를 제어하는 것은 매우 중요하며, 이는 메모리 어레이가 과 소거될 수 있기 때문이다. 이는 코어 셀 트랜지스터가 음의 드레솔드 전압을 나타냄을 의미한다. 만약 플래시 메모리 어레이가 과-소거된다면, 메모리 어레이로부터의 잘못된 데이터가 정정되어야 함은 자명하다. 게다가, 만약 셀의 부유 게이트가 너무 열화 되어서 '온' 상태와 '오프' 상태 사이의 차이가 검출될 수 있도록 더 이상 전하의 의미 있는 차이를 얻을 수 없다면 전반적인 불 휘발성 플래시 메모리는 더 이상 신뢰성 있게 동작되지 않을 것이다. 이는 만약 셀을 통해서 많은 누설 전류가 흐른다면, 즉, 그것이 더 전하를 유지할 수 없다는 의미에서 옳을 것이다. 다른 경우들에 있어서 셀이 너무 많은 전류를 전도하여 인접한 셀들의 "온" 전류를 압도하고 셀들을 부적절하게 만들기 때문에 그것이 다른 많은 셀들을 사용할 수 없게 한다는 것이 가능하다.

불 휘발성 플래시 EEPROM에서 과 소거된 셀들의 정정은, 그러므로, 과 소거된 셀들이 상기 플래시 메모리 어레이의 에러 동작의 원인이 될 뿐만 아니라, 코어 어레이가 프리 프로그램될 횟수를 크게 줄일 수 있기 때문에 대부분의 동작보다 훨씬 더 중요한 동작이다. 불 휘발성 플래시 메모리에서 과 소거된 셀들이 생성되는 것을 방지하는 것은 그러므로 매우 바람직하며, 이것에 대한 정정으로서, 물론, 구체적인 소거 알고리즘들의 추가 사용이 가능할 때마다 없어야 함은 자명하다.

과 소거를 방지하기 위해서, 종래 기술의 시스템들은 도 1b에 도시된 바와 같은 메커니즘을 사용해 왔다. 하위 그룹의 셀들의 많은 드레솔드 전압들을 과 소거 상태로 만드는 단일의 "소거" 펄스를 인가하는 대신에, 제 1 "프로그램" 동작이 전 어레이에 대신 수행된다. 이는 Vt_pmin 및 Vt_pmax에 의해서 일반적으로 정해지는 영역으로 모든 드레솔드 전압들을 이동시키는 효과를 가진다. 그 다음에, 제 2 "소거" 동작은 Vt_emin 및 Vt_emax에 의해서 정해지는 영역으로 셀들의 드레솔드 전압들을 위치시키는 효과를 가진다. 그러나, 이 절차는 완벽하지 않고, 상당히 많은 셀들이 도 1b의 점선 부분에 의해서 보여지는 과 소거된 상태로 여전히 종료될 수 있다. 이러한 셀들은, 차례로, 확인되어야 하며, 만약 임의의 것이 존재하는 것으로 발견된다면, 소거 정정 펄스가 드레솔드 전압을 수정하도록 인가된다. 어떠한 경우에 있어서, 상술한 방법론이 소거 절차가 생기기 이전에 어레이가 먼저 프로그램되는 것을 요구하기 때문에 최적이 아니라는 것은 자명하며, 이 스트레싱 사이클(this stressing cycle)은 상기 어레이를 포함하는 일부분의 수명을 단축시킨다.

따라서 본 발명의 목적은 셀들의 전기적인 스트레스가 감소되고, 어레이의 신뢰성 및 동작 수명이 향상될 수 있도록 어레이 내에서 프로그래밍 동작들의 필요성을 줄이는 플래시 메모리 어레이의 셀들을 소거하는 회로 및 방법을 제공하는 것이다.

본 발명의 다른 목적은 셀들의 드레솔드 전압 분포들이 타이트해지며, 그것에 의해서 셀들을 이용한 디바이스들의 성능을 향상시킬 수 있도록 플래시 메모리 셀들을 소거하는 회로 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 상기 어레이들이 낮은 전원 배터리 어플리켄이션을 포함하는 동작 환경들의 넓은 범위의 동작 환경에서 사용될 수 있도록 파워 요구를 줄일 수 있는 플래시 메모리 어레이의 셀들을 소거하는 회로 및 방법을 제공하는 것이다.

본 발명의 또 다른 목적은 셀들의 신뢰성 및 수명이 상당히 증가되도록 전형적인 그리고 전기적으로 스트레스를 가하는 "프로그램" 동작을 수행함 없이 과 소거된 플래시 메모리 셀들의 드레솔드 전압 분포를 조정하는 회로 및 방법을 제공하는 것이다.

(구성)

상술한 바와 같은 목적을 달성하기 위한 본 발명의 일 특징에 의하면, 플래시 메모리 셀 어레이의 드레솔드 전압 분포의 제어에 두 가지의 접근 방법이 채용된다. 제 1 루틴의 제 1 단계 동안에는, 과 소거된 셀들이 존재하는 지의 여부가 검출된다. 과 소거된 셀들은 드레솔드 전압 (Vt_emin) 이하의 드레솔드 전압을 가지며, 상기 Vt_emin은 소거된 상태의 셀에 대한 최소 목표 드레솔드 전압이다. 만약 상기 셀들이 발견되면, 제 1 드레솔드 조정 전압 신호가 상기 셀들의 드레솔드 전압들을 조정 (정정)하기 위해서 제 1 루틴의 제 2 단계 동안에 사용되며, 그 결과 상기 셀들 중 임의의 것에 대한 드레솔드 전압들이 제어 가능한 전압 (Vt_sp) 이상의 분포로 밀리며, 상기 Vt_sp는 Vt_emin 이상인 반면 Vt_emax 이하이다 (여기서 Vt_emax는 소거된 상태의 셀에 대한 최소 목표 드레솔드 전압 값이다). 제 2 루틴 동안에, 미 소거된 셀들이 존재하는 지의 여부가 제 1 단계 동안에 검출된다. 그리고 미 소거된 셀들은 Vt_sp보다 더 높은 드레솔드 전압을 가진다. 단지 미 소거된 셀이 발견될 때 전 어레이에 소거 펄스가 인가된다. 본 발명의 이러한 특징은 종래 기술의 그것과 다르며, 상기 종래 기술에 있어서 셀들을 소거된 상태로 다시 이동시키기 전에 모든 셀들을 프로그램 상태로 먼저 이동시키기 위해서 프로그램 펄스를 항상 발생한다. 소거 펄스 후에, 상기 제 1 루틴 동안에 수행된 것과 유사한 방법으로 과 소거된 셀들의 드레솔드 전압을 다시 조정하는 효과를 가지는 컨버젼시 사이클이 수행된다. 이 방법에 있어서, 상기 어레이들 내의 드레솔드 전압 분포는 다이내믹하게 그리고 연속적으로 집중되거나 촘촘해진다.

이 실시예에 있어서, 플래시 메모리 어레이 내의 셀들의 드레솔드 전압들의 분포는 주의 깊게 제어되며, 상기 셀들에 대한 과도한 기입 사이클링, 즉, 과도한 프로그래밍 및 소거 펄스들, 없이 상기 상태로 유지된다. 상기 조정 펄스들은 그것들이 과 소거되지 않은 상태로 드레솔드 전압들을 움직이게 하는 경향을 가지며, 상식적으로 완전히 프로그램된 상태가 아니라는 점에서 또한 종래 기술의 프로그래밍 펄스들과 다르다.

집적 회로는 플래시 메모리 셀들의 어레이, 전원, 로우 및 컬럼 어드레스 디코더들, 소거 및 프로그램 펄스 발생기들, 복수 개의 감지 증폭기들, 입력/출력 버퍼들 및 레퍼런스 셀 어레이를 포함하는 상기 어레이를 위한 일반적인 주변 지원회로, 그리고 상기 셀들의 드레솔드 전압들을 조정하기 위한 제어 회로를 포함하는 현재의 기술에 따라 제조될 수 있다. 상기 제어 회로는 앞서 언급된 루틴들을 실행할 수 있도록 구성된다 (즉, 실행 가능한 엠베디드 프로그램을 포함한다).

(실시예)

본 발명은 플래시 메모리 어레이 셀의 드레솔드 전압 (Vt) 분포를 제어하기 위한 2개의 기본적인 프로세스들을 사용한다. 과 소거 루틴으로 불리는 것에 포함되는 제 1 프로세스는 도 3a 및 도 3b에 도시된 흐름도들에서 설명된다. 제 2 프로세스는 미 소거 (under-erase) 루틴으로 불리는 것에 포함되며, 마찬가지로 도 4a 및 도 4b의 흐름도 형태로 도시되어 있다. 이러한 루틴들은 도 5에 도시된 형태의 플래시 코어 셀들을 순화시키도록 동작하며, 도 5에서 상기 각 셀이 드레인 소오스 영역 (D 및 S로 표기됨), Vcg로 표기된 제어 게이트, 그리고 FG로 표기된 부유 게이트를 포함하는 것을 알 수 있다. 제 1의 작은 P-웰은 기판으로서 코어 트랜지스터를 둘러쌓고, 이 웰은 P형 기판 (P-SUB)과 상기 제 1 P-웰 사이의 절연 영역으로서 사용되는 제 1 N-웰에 의해서 둘러싸여 있다. 제 1 입력 단자는 고농도 p+ 영역들을 통해서 상기 제 1 P-웰에 전압 신호 (Vp)를 공급하고, 제 2 입력 단자는 고농도 n+ 영역들을 통해서 전압 신호 (Vn)를 상기 제 1 N-웰에 공급한다.

계속해서, 플래시 메모리 어레이의 과 소거된 비트들이 도 3a의 흐름도에 도시된 바와 같이 소거가 생기기 이전에 검출됨을 알 수 있다. 일단 임의의 과 소거된 비트들이 검출되면, 상기 과 소거된 비트들에 대한 정정이 과 소거 정정 루틴과 함께 수행된다. 종래 기술과 달리, 이 과 소거 정정 메커니즘은 플래시 메모리 어레이 내의 높게 또는 충분히 '프로그램된' 상태로 코어 셀 드레솔드 전압 (Vt)을 위치시키지 않는다. 대신에, 본 발명은 플래시 메모리 내의 과 소거된 비트들을 비트 라인을 따라 누설 전류가 매우 적은 (insignificant) 코어 셀 드레솔드 전압 상태로 위치시킨다.

본 발명의 제 2 부분은 소거 후에 셀들의 드레솔드 전압 분포를 타이트하게 하기 위한 (더욱 일정하게 목표 드레솔드에 근접하게 하는) 메커니즘을 제공한다. 플래시 메모리 어레이의 각 엠베디드 소거 후에, 컨버젼시 사이클 (convergence cycle)이 소거된 메모리 어레이의 소정의 코어 셀 전압 (Vt)으로 자동적으로 수렴하도록 이용되며, 상기 전압 (Vt)은 바람직한 실시예에 있어서 Vt_emin과 동일하다. 이 방법에 있어서, 코어 어레이는 방금 완료된 소거 사이클 동안에 소거된 코어 셀들을 고치도록 전체적으로 스트레스를 받는다. 이는 임의의 셀의 소거된 코어 셀 드레솔드 (Vt)가 상기 플래시 메모리 어레이를 위한 소정의 더 낮은 경계 (Vt_emin) 이하에 결코 있게 하지 않음을 보장한다.

본 발명의 보다 낮은 이해를 위해서, 개략적으로 설명하면 먼저 이 분야에서 사용된 전형적인 과 소거 및 미 소거 (under-erase) 검출 및 정정 메커니즘들이 수행된다. 도 1은 플래시 메모리 어레이의 셀들을 프로그램하는 전형적인 종래 기술의 메커니즘을 보여준다. 초기 단계 (10) 후에, 소거 동작이 플래시 메모리 어레이에서 일어나기 이전에 데이터가 프로그램되었는 지의 여부를 검출하기 위해서 플래시 메모리 어레이의 바이트들 모두 단계 (12)에서 먼저 검증된다. 만약 특정 위치의 셀들이 이미 프로그램되었다면, 다음 어드레스가 단계들 (16) 및 (18)에서 도시된 바와 같이 판별된다. 이 프로세스는 모든 바이트들이 프로그램될 때까지 반복되며, 임의의 시점에서 프로그램 루틴이 단계 (20)로 빠져나간다.

도 2는 모든 바이트들이 프리 프로그램된 후에만 플래시 메모리 어레이가 소거되는 종래 기술에 사용되는 소거 프로세스를 보여준다. 어드레스 카운터는 단계들 (30) 및 (32)에서 초기화된다. 임의의 셀들이 덜 소거되었는 지의 여부를 알기 위해서 단계 (34)에서 검사가 수행되며, 이는 동작 관점에서 충분히 "프로그램된" 상태이다. 만약 셀이 미 소거 (프로그램)되었다면 컬럼 어드레스가 단계 (36)에서 증가되고, 이 루프는 특정 로우의 셀들 모두가 단계 (38)를 통해서 검사될 때까지 계속되며, 상기 단계의 특정 시점에서 로우 어드레스 포인터가 단계 (40)에서 증가된다. 상기 어레이의 모든 로우들이 검사되지 않는다면, 상기 프로세스는 단계(32)로 되돌아가고, 그렇지 않으면, 프로그램 검사 부분이 완료되고 상기 프로세스를 빠져나간다. 프로그램된 셀들이 발견되지 않는 경우 (즉, 미 소거된 셀들이 없는 경우), 소거 펄스가 단계 (44)에서 전 어레이에 인가된다. 상기 어레이의 각 컬럼이 그 다음에 검사되고, 이는 단계 (46)에서 시작하여 그 다음에 단계 (48)에서 임의의 셀이 과 소거되었는 지의 여부를 알기 위해서 검사된다. 만약 그렇다면, 소거 정정 펄스가 단계 (54)에서 그 컬럼에 인가되고, 상기 프로세스는 단계(48)로 되돌아가며, 그렇지 않으면, 상기 프로세스는 모든 셀들이 과 소거에 대해 검사될 때까지 단계들 (50) 및 (52)에서 어레이를 통해 계속해서 정지된다.

첫 번째 관찰에서와 같이 종래 기술에 반해서 본 발명은 소거 동작 이전에 모든 바이트들의 프리 프로그래밍을 요구하지 않음을 알 수 있다. 대신에, 도 3a의 흐름도에서 알 수 있듯이, 본 발명은 먼저 각각 그리고 임의의 소거 동작들 이전에 과 소거된 비트들을 검사한다. 아래의 루틴들이 실제 디바이스의 보드 상에서 콘트롤러 (프로세서)의 형태로 접근 가능한 집적 회로의 프로그램 메모리에 저장된 아래의 실행 가능한 엠베디드 루틴들과 같은 종래 형태로 구현됨을 알 수 있다. 대신에, 아래의 상기 루틴들은 상기 프로세스들을 이용하여 플래시 메모리 어레이들을 회귀하고 테스트할 목적으로 제조 단계 동안에 오프-칩 프로세서에 의해서 실행될 수 있다. 아래의 상기 루틴들을 실행하는 제어 회로의 특정 표시는 중요하지 않고, 본 발명은 어떠한 특정 물리적 실시예에 결코 제한되지 않는다.

초기에, 그러므로, 본 발명은 플래시 어레이의 메모리 셀들을 다음의 형태에서 검사한다. 먼저, 과 소거 검사 루틴은 단계 (110)에서 이와 동일한 루틴의 이전의 반복이 이미 완료되었는 지의 여부를 알기 위해서 검사하다. 만약 그렇다면, 이하 충분히 논의될 미 소거 검출 루틴인 단계 (1000)로 점프한다. 과 소거 검출 루틴이 이전에 완료되지 않았다면, 단계 (120)가 특정 로우의 각 셀의 드레솔드 전압을 검사하는 프로세스를 시작한다. 단계 (130)에서는, 만약 바이트의 셀들이 어떠한 이유로 인해서 과 소거되었다면, 상기 바이트에 대한 데이터가 '00'으로 독출되지 않고 상기 루틴은 도 3b에 관련하여 논의될 단계 (300)로 점프한다. 그렇지 않으면, 상기 루틴은 다음 어드레스를 검사하기 위한 단계들 (140) 및 (150)으로 진행한다. 모든 컬럼 어드레스들이 단계 (140)와 같이 검증되면, 상기 루틴은 그 다음에 모든 로우들이 단계 (200)에서 검증되었는 지의 여부를 결정한다. 만약 그렇지 않으면, 단계 (210)와 단계 (220)에서 다음 로우의 모든 나머지 컬럼 어드레스들이 그 다음에 검사된다. 이 프로세스는 어레이 내의 모든 바이트들이 과 소거된 셀들에 대해 검증될 때까지 계속되고 상기 루틴은 단계 (230)에서 빠져나온다.

앞서의 검증 결과로서 과 소거된 비트들이 확인된다면, 과 소거 정정 프로세스가 단지 각 소거가 실질적으로 시작하기 이전에 도 3b의 흐름도에 도시된 바와 같이 상기 과 소거된 비트들에 적용된다. 조정 가능한 프로그램 카운터는 단계(300)에서 초기화되고, 소프트 프로그램 타이머는 이 특정 루틴에 대한 제어로서 단계 (310)에서 설정된다. 과다한 시간이 고정 불가능한 (not fixable) 상당한 누설 비트들에 사용되지 않도록 이러한 변수들은, 다시 말해서, 시스템의 고려할 문제에 기초하여 필요에 따라 조정될 수 있다. 단계 (320)에서 소프트 프로그램 펄스를 받아들인 후, 과 소거된 비트들이 단계 (350)에서 전류 누설 검사를 통과할 수 있는 지의 여부를 알기 위해서 과 소거된 비트들이 단계 (330)에서 검증된다. 상기 비트들이 상기 소프트 프로그램 검증을 통과할 후, 과 소거 정정 루틴은 다른 과 소거된 비트들의 검출을 위한 다음 어드레스에 대해 도 3a의 단계 (140)에서 과 소거 정정 루틴을 제어하기 위해서 돌아간다. 그러나, 상기 비트들이 소프트 프로그램 검증을 통과하지 못하면, 상기 정정 방법은 과 소거된 비트들이 누설 검사를 통과할 수 있을 때까지 다시 적용되며, 또는 대신에, 상기 비트들이 고정될 수 없는 단계 (400)에서 시스템에게의 표시이다. 그러한 경우들에 있어서, (알려진 기술들을 사용하여 제한된 환경의 어떤 환경 하에서 구현될 수 있는) 리던던시 리페어의 몇몇 형태가 없는 디바이스는 실패로 확인된다. 단계 (320)에서 상기 소프트 프로그램 펄스는 이 분야의 종래에 사용된 것과 같은 일반적인 "프로그램" 펄스가 아니다. 대신에, 드레솔드 조정 전압 신호가 과 소거된 셀들의 드레솔드 전압들을 조정하기 위해서 사용되며, 그 결과 상기 셀들 중 임의의 셀들에 대한 드레솔드 전압들이 Vt_emin과 Vt_emax 사이에 분포되며, Vt_emax 는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값이고 Vt_emin은 그것의 최소 목표 드레솔드 전압 값이다. 바람직한 실시예에 있어서 약 0.01msec의 듀레이션과 5V의 진폭을 가지는 신호가 약 0.4㎛x0.4㎛의 부유 게이트 사이즈를 가지는 8개의 셀들의 블록을 위해서 사용됨을 발견할 수 있다. 이 신호는 비트 라인들이 5V로 바이어스되는 동안에 셀의 제어 게이트에 인가된다. 디바이스의 특성에 따라 이 소프트 프로그램 펄스의 특정 구현이 변화될 수 있음에 주의해야 하며, 본 발명이 이 소프트 프로그램 펄스의 상세에 결코 국한되지 않는다. 그러므로 소프트 프로그램 펄스 (Vt_sp)는, 요구되는 기초에 따라 셀 대 셀에, Vt_emin과 Vt_emax에 의해서 정해지는 영역으로 상기 셀의 드레솔드 전압을 옮기도록 인가된다.

만약 부가적인 과 소거된 비트들이 검출되지 않으면, 그 다음에 플래시 메모리 어레이는 각 소거 이전에 도 4a에서 미 소거에 대해 검사된다. 소거는 본 발명에 있어서 미 소거된 비트들이 검출되는 경우에 생긴다. 그렇지 않으면, 부가적인 소거는 상기 플래시 메모리 어레이에서 수행되지 않는다. 이 분야의 숙련된 자들에 알려진 바와 같이, 이는 모든 바이트들이 각 소거 이전에 프리 프로그램되는 종래 기술과 상당히 다르다. 소거 이전의 강제 프로그래밍은 많은 불리한 점들을 가지며, 이는 여분의 시간이 소요되고, 여분의 파워를 요구하며, 셀들이 물리적인 구조를 과도하게 그리고 불필요하게 스트레스를 가하고, 상기 셀들의 드레솔드 전압들을 흐트러트린다는 점을 포함한다. 게다가, 단일의 바이트가 교체될 필요가 있는 경우에도 전 디바이스를 프리 프로그램하는 것이 필요하며, 이는 매우 비효율적이다. 소거 이전의 강제 프로그래밍은 상기 어레이의 임의의 미 소거된 셀들이 실질적으로 아니다는 점에서 또한 비효율적이며, 또한 소거의 이유가 아니다. 그러나, 만약 종래 기술을 실행하고 어레이를 무분별하게 프로그램하면, 비록 이전에 없었더라도 소거될 필요가 있는 미 소거된 셀들이 분명히 생길 것이다. 본 발명은 또한 불필요한 소거가 많은 경우에 있어서 방지될 수 있다는 이유 때문에 메모리 셀들의 마손을 줄일 수 있다는 것을 알 수 있다.

그러므로, 본 발명에 있어서, 미 소거 검출 루틴이 도 4a에 도시된 바와 같이 소거 이전에 수행된다. 과 소거 검출 및 과 소거 정정 루틴들이 앞서 언급된 바와 같이 완료된 후에, 미 소거 정정 루틴이 단계 (1000)에서 시작하고, 상기 단계 (1000)에서는 먼저 상기 루틴이 이전에 완료되었는 지의 여부를 검증한다. 그리고 만약 그렇다면, 단계 (5000)에서 빠져나온다. 그렇지 않으면, 단계 (1100)는 어레이 내의 모든 비트를 계속해서 점검하도록 어드레스 카운터를 적절하게 설정한다. 단계 (1150)에서는 소거 카운터가 초기화되고, 다루기 어려운 비트를 정정하기 위한 본 발명에 의해서 행해지는 효과 정도를 제어하기 위해서 사용될 수 있다는 점에서 과 소거 정정 루틴의 PGM 카운터와 유사하다. 단계 (1200)에서는 플래시 메모리 어레이가 미 소거된 비트들이 있는 지의 여부를 알기 위해서 검사된다. 만약 메모리 어레이의 비트들이 미 소거되었다면, 상기 바이트에 대한 데이터가 단계 (1300)에서 'FF'로 독출 되지 않는다. 미 소거된 비트들이 검출되는 경우에 있어서 (그리고 단지 그 경우일 때) 미 소거 정정 루틴이 도 4b에 도시된 바와 같이 수행되고 이후 더 논의된다. 그렇지 않으면, 상기 현 루틴은 단계 (1400)에서 컬럼 어드레스들의 끝을 검사하고, 그 다음에 단계 (1200)에서 다시 다른 비 소거된 비트들을 검출하기 위해서 단계 (1500)에서 다음 컬럼 어드레스의 필요에 따라 진행한다. 한 로우의 컬럼 어드레스들 모두가 완전히 검사된 후에, 미 소거 비트들에 대한 검출은 단계 (2200)에서 컬럼 00과 함께 시작하여 단계 (2000) 및 단계(2100)에서 다음 로우에 대해 계속된다. 미 소거된 비트들을 검출하는 프로세스는 플래시 메모리 어레이의 모든 바이트들이 단계 (2300)에서와 같이 검증을 통과할 때까지 계속되거나, 대신에, 만약 어떤 다루기 힘든 비트들이 정정될 수 없다면, 소거 카운터는 단계 (1330)에서 그것의 최대 값에 도달하고 상기 루틴은 이 사실을 단계 (4100)에서 상기 콘트롤러에 알려준다. 다시, 몇몇 예들에 있어서 그러한 다루기 어려운 비트들을 정정하는 것이 가능하지만, 그러한 논의는 본 발명에 밀접한 관계가 없다.

상기 미 소거 검출 루틴은 그 다음에 도 4b에 도시된 바와 같이 미 소거 정정 절차에 의해서 야기되는 과 소거된 비트들에 대한 검출이 다시 시작하는 단계(110)로 다시 돌아간다 (도 3a). 도 4b에 있어서 이 루틴은 다음과 같이 진행한다. 소거 타이머는 단계 (3000)에서 설정되고 소거 펄스는 단계 (3100)에서 플래시 메모리 어레이에 인가된다. 소거 펄스가 단계 (3100)에서 인가된 후에, 소거된 셀들의 드레솔드 전압 (Vt) 분포를 타이트하게 (좁게)하기 위한 일정한 컨버젼시 절차가 단계 (3200)에서 시작된다. 도 6의 타이밍도는 소거 펄스가 제 1 소거 사이클 동안에 어레이에 전체적으로 인가됨을 보여준다. 이 후에, 표시된 바와 같은 전압들 및 타이밍에 따라 제 2 컨버젼시 사이클이 도 6에 도시된 바와 같이 수행된다. 상기 컨버젼시 사이클은 많은 파라미터들에 의해서 제어된다. 먼저, 단계(3200)에 표시된 바와 같이, 카운터에 의해서 설정될 수 있는 컨버젼시 카운터는 드레솔드 전압 조정 이전에 리세트 된다. 컨버젼시 카운터 (3300)는 도 6에 도시된 컨버젼시 사이클의 길이를 결정하며, 다시 제어 회로에 의해서 프로그램 및 조작 가능하다. 단계 (3400)에서는 도 6의 컨버젼시 사이클에 도시된 신호 전압들이 입력 단자들 (Vp) 및 (Vn)에 도시된 방법으로 인가된다. 이 전압의 진폭, 주파수 및 듀레이션은 어레이에서 어레이로 변화될 수 있고, 드레솔드 전압 분포가 목표 드레솔드를 모으게 가능한 많이 좁아지도록 상기 어레이들의 각 특성에 의해서 결정될 것이다. 일반적으로, 컨버젼시 절차의 목적은 드레솔드 전압들을 값 (Vt_cp)으로 설정하기 위한 것이며, 바람직한 실시예에 있어서, Vt_cp=Vt_emin. 앞서 설명된 소프트 프로그램 펄스와 달리, 그러나, 상기 컨버젼시 사이클은 셀 대 셀의 체제가 아닌 상기 어레이의 모든 셀들에 상기 컨버젼시 신호들 (소프트 소거 및 소프트 프로그램 모두)을 인가한다.

각 소프트 컨버젼시 소거 펄스 후에 과 소거 전위의 검증이 단계 (3500)에서 수행된다. 만약 비트들이 과 소거되지 않았다면, 단계 (3600)에서 독출된 데이터는 '00'이고 미 소거된 비트들의 검증이 도 4a의 단계 (1200)에서 시작하여 수행된다. 상기 비트들의 데이터가 '00'이 아니면, 소거된 드레솔드 전압 분포의 부가적인 컴프렉션 또는 타이트닝 (compression or tightening)이 단계 (3700), 단계(3800) 그리고 다시 단계 (3400)에 도시된 바와 같이 이루어진다. 이 프로세스는 과 소거된 비트들이 소거된 드레솔드 전압 분포를 전체적으로 촘촘하게 하는 방법을 통해서 검출될 때까지 또는 비트들이 너무 새기 쉽기 때문에 상기 루틴이 단계(4000)에서 빠져 나오고, 그러므로 쉽게 정정될 수 없다.

이론적인 관찰, 시뮬레이션들 그리고 실험적인 데이터에 기초하여, 출원인은 앞서 언급된 컨버젼시 사이클이 플래시 메모리 셀들의 드레솔드 전압들을 조정하는 것에 대해 매우 효율적임을 믿는다. 이 결론은 일련의 셀들에 인가된 소프트 소거 필스가 결국 더 높은 드레솔드 전압을 이미 가진 셀들에 대한 드레솔드 전압의 더 큰 하향 변화의 원인이 된다는 출원인의 관찰에 기초한다. 마찬가지로, 일련의 셀들에 인가된 소프트 프로그램 펄스는 결국 낮은 드레솔드 전압을 가진 셀들에 대한 더 큰 상향 변화의 원인이 된다. 다시 말해서, 도 1b에서, 소프트 소거 동안에, 분포 곡선의 높은 부분 (높은 드레솔드 전압)의 셀들은 분포 곡선의 낮은 부분 (낮은 드레솔드 전압)에 있는 셀들보다 절대적인 의미에서 (in an absolute sense) 비례적으로 더 낮게 움직이는 경향이 있다. 대응적으로, 소프트 프로그램 동안에, 분포 곡선의 낮은 부분 (낮은 드레솔드 전압)에 있는 셀들은 분포 곡선의 높은 부분 (높은 드레솔드 전압)에 있는 셀들보다 절대적인 의미에서 비례적으로 더 많이 움직이려는 경향이 있다. 그러므로, 상기 컨버젼시 사이클이 전압 분포들의 상부 및 하부 에지들을 서로 밀접하게 택일적으로 당기는 효과를 가진다.

본 발명의 프로세스들을 구현하는 상술한 루틴들은 단지 예로서 제공되었고, 본 발명의 제한하는 것을 의미하지 않는다. 상기 루틴들의 다른 변형예들은 여기의 기술들에 기초한 분야에 숙련된 자들에게 자명하다. 따라서, 청구 범위는 그러한 변형예들 및 그 유사한 구성들 모두를 포함하는 것으로 가능한 폭넓게 해석되어야 한다.

상기한 바와 같이, 본 발명이 각 소거 이전에 플래시 메모리 어레이 내의 모든 바이트들을 프리 프로그램하는 필요성을 제거하기 때문에, 본 발명은 상기 플래시 메모리 어레이에서 각 소거 이전에 모든 바이트들을 프리 프로그램하기 위한 전력 소모가 줄어든다는 점에서 저전력 어플리케이션들에 대한 매우 유익한 해결책을 제공한다. 결과적으로, 저전력 어플리켄이션들 내의 정상적인 배터리 수명은 향상되고 길어진다. 플래시 메모리 어레이 내의 각 소거 이전에 모드 바이트들을 프리 프로그램하는 것은 또한 결국 디바이스 성능 및 신뢰성 저하의 가속 원인이 되는 메모리 어레이의 불필요한 전기적인 스트레스를 가한다.

집적 회로가 본 발명의 기술에 따라 구성된 제어 회로를 포함하는 종래의 프로세싱 수단을 사용하여 제조될 수 있음은 자명하다. 그러한 제조 분야는 전형적인 플래시 메모리 어레이 및 종래의 지원 주변 회로 (전원, 어드레스 디코더들, I/O 데이터 버퍼들, 감지 증폭기들, 레퍼런스 어레이들, 카운터들, 타이머들, 등등)의 조합으로 만들어진 발명의 제어 회로를 포함한다. 상기 프로세싱 회로 및 주변 회로는 이 분야에 잘 알려진 많은 구성들 및 방법들 중 임의의 것을 이용하여 구현될 수 있고, 그러므로 여기서 실질적으로 상세히 설명되지 않는다. 어떤 경우에 있어서, 본 발명을 이용한 완성된 집적 회로 분야들은 더 좋은, 더 일정한 전압 드레솔드 분포가 제조 공정 동안에 구현될 수 있기 때문에 더 좋은 성능을 보일 것이다.

도 1a은 셀 플래시 EEPROM 당 단일 트랜지스터의 각 소거 이전에 종래 기술의 스킴에서 수행된 프리 프로그래밍 단계들을 보여주는 흐름도;

도 1b는 전형적인 종래 기술의 메모리 셀 어레이 내의 셀들에 대한 드레솔드 전압 분포들을 보여주는 도면;

도 2는 플래시 EEPROM을 소거하기 위한 종래 기술의 시퀀스를 보여주는 흐름도;

도 3a는 임의의 소거 동작이 수행되기 이전에 플래시 EEPROM 내의 과 소거된 셀들을 검출하기 위한 본 발명에서 사용되는 시퀀스를 설명하는 흐름도;

도 3b는 소거 동작이 수행되기 이전에 검출된 과 소거된 메모리 셀들을 정정하기 위한 본 발명에서 사용된 프로세스를 설명하는 흐름도;

도 4a는 플래시 EEPROM 내의 소거되지 않은 메모리 셀들의 검출을 위한 수단을 제공하는 본 발명에서 사용된 방법을 설명하는 흐름도;

도 4b는 플래시 EEPROM에서 소거된 메모리 셀 드레솔드 전압들을 타이트하게 하기 위한 본 발명에서 사용된 방법을 보여주는 흐름도;

도 5는 전형적인 플래시 코어 셀의 단면도; 그리고

도 6은 플래시 EEPROM의 내장된 소거 프로세스 동안에 본 발명에 의해서 적용되는 여러 가지 전압들의 타이밍을 보여주는 도면이다.

Claims

플래시 메모리 셀 어레이 내의 과 소거된 메모리 셀들을 정정하는 방법에 있어서:

소거 상태의 셀에 대한 최소 목표 드레솔드 전압인 드레솔드 전압 (Vtemin) 이하의 드레솔드 전압을 가지는 과 소거된 셀들이 존재하는 지의 여부를 검출하는 단계 (a)및;

드레솔드 조정 전압 신호를 발생하여 과 소거된 셀들의 드레솔드 전압들을 조정하는 단계 (b)를 포함하며, 그 결과 상기 셀들 중 임의의 것에 대한 드레솔드 전압들이 드레솔드 전압 (Vt_sp)으로 설정되고, 상기 Vt_sp는 Vt_emin 이상인 반면 Vt_emax 보다 작은 값을 가지며, 상기 Vt_emax는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값인 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 Vt_emax보다 큰 드레솔드 전압을 가지는 미 소거된 셀들이 존재하는 지의 여부를 검출하는 단계 (c)를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 2 항에 있어서,

상기 어레이에 소거 펄스를 인가하는 단계 (d)를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 3 항에 있어서,

상기 소거 펄스는 단지 상기 단계 (c)의 결과들이 미 소거된 셀들의 존재를 나타내면 인가되는 것을 특징으로 하는 방법.
제 3 항에 있어서,

상기 소거 펄스에 의해서 생기는 과 소거된 셀들이 존재하는 지의 여부를 검출하고, 상기 과 소거된 셀들을 정정할 필요가 있을 때 컨버젼시 사이클 동안에 상기 어레이의 드레솔드 전압들을 조정하는 단계 (e)를 부가적으로 포함하는 것을 특징으로 하는 방법.
제 5 항에 있어서,

상기 컨버젼시 사이클은 상기 어레이에 소프트 프로그램 펄스를 인가하고, 그 다음에 상기 어레이 내의 셀들의 드레솔드 전압들이 모아지도록 상기 단계 (c)로 돌아가는 것을 특징으로 하는 방법.
제 3 항에 있어서,

상기 소거 펄스는 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 인가되는 것을 특징으로 하는 방법.
제 1 항에 있어서,

상기 드레솔드 전압 조정 신호는 전체적으로 또는 셀 대 셀 체제로 상기 어레이 내의 셀들의 드레솔드 전압을 조정하기 위해서 사용되는 소프트 프로그램 펄스인 것을 특징으로 하는 방법.
플래시 메모리 셀 어레이 내의 메모리 셀들의 드레솔드 전압들의 분포를 제어하는 방법에 있어서:

과 소거된 셀들을 검출하는 단계 (a)와;

만약 과 소거된 셀들이 검출되면, Vtsp과 동일한 과 소거된 셀 드레솔드 전압들을 정정하기 위한 제 1 조정 신호를 인가함으로써 상기 과 소거된 셀들을 조정하는 단계 (b)와;

여기서, Vt_emin＜=Vt_sp＜=Vt_emax 그리고 상기 Vt_emin 및 Vt_emax는 소거된 상태의 셀에 대한 최소 및 최대 목표 드레솔드 전압 값들을 각각 나타내며;

미 소거된 셀들을 검출하는 단계 (c)와;

전 어레이에 인가되는 소거 펄스를 발생하는 단계 (d) 및;

제 2 조정 신호를 발생하여 Vt_emin 및 Vt_emax 사이의 범위로 상기 드레솔드 전압들을 줄이는 단계 (e)를 포함하는 것을 특징으로 하는 방법.
제 9 항에 있어서,

소거 펄스는 단계 (d)에서 상기 소거 펄스를 인가하기 이전에 사용된 어레이에 인가되지 않는 것을 특징으로 하는 방법.
제 9 항에 있어서,

상기 소거 펄스는 단지 미 소거된 셀들이 검출될 때 인가되는 것을 특징으로 하는 방법.
제 9 항에 있어서,

상기 단계 (e) 동안에 상기 어레이의 드레솔드 전압들은 과 소거된 셀들을 정정할 필요가 있을 때 컨버젼시 사이클 동안에 조정되는 것을 특징으로 하는 방법.
제 12 항에 있어서,

상기 컨버젼시 사이클은 상기 어레이 내의 셀들의 드레솔드 전압이 모이도록 상기 어레이에 소프트 프로그램 펄스를 인가하는 것을 포함하는 것을 특징으로 하는 방법.
각각이 도전 드레솔드 전압, 제어 게이트, 부유 게이트, 소오스 및 드레인을 가지는 플래시 메모리 셀들의 어레이와;

상기 어레이에 연결되며, 전원, 로우 및 컬럼 어드레스 디코더들, 복수 개의 카운터들 및 타이머들, 복수 개의 감지 증폭기들, I/O 버퍼들 및 레퍼런스 셀 어레이를 포함하는 주변 지원 회로; 및;

상기 셀들의 드레솔드 전압들을 조정하는 제어 회로를 포함하며,

상기 제어 회로는 (a) 드레솔드 전압 (Vt_emin) 이하의 드레솔드 전압을 가지는 상기 어레이 내의 과 소거된 셀들이 검출될 수 있도록; (b) 상기 과 소거된 셀들의 드레솔드 전압들이 목표 드레솔드 (Vt_sp)와 동일하도록 상기 드레솔드들을 조정하기 위한 드레솔드 조정 전압 신호를 발생함으로써 과 소거된 셀들의 드레솔드 전압들이 조정될 수 있도록 구성되되, 상기 Vt_sp는 Vt_emin과 Vt_emax 사이의 값을 가지며, 상기 Vt_emin 및 Vt_emax는 소거된 상태의 셀에 대한 최소 및 최대 목표 드레솔드 전압 값들을 각각 나타내는 집적 회로.
제 14 항에 있어서,

상기 제어 회로는 상기 Vt_emax보다 더 큰 드레솔드 전압을 가지는 미 소거된 셀들이 존재하는 지의 여부를 검출하도록 부가적으로 구성되는 집적 회로.
제 15 항에 있어서,

상기 제어 회로는 단지 미 소거된 셀들이 검출될 때 상기 어레이에 소거 펄스를 인가하도록 부가적으로 구성되는 집적 회로.
제 16 항에 있어서,

상기 제어 회로는 드레솔드 전압들이 상기 Vt_emin과 상기 Vt_emax 사이에 분포되도록 소프트 프로그램 펄스를 가지고 새롭게 과 소거된 셀들의 드레솔드들을 조정함으로써 소거 펄스에 의해서 새롭게 생긴 과 소거된 셀들을 정정하도록 부가적으로 구성되는 집적 회로.
제 16 항에 있어서,

상기 제어 회로는 상기 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 상기 전 어레이에 소거 펄스를 인가하도록 부가적으로 구성되는 집적 회로.
제 14 항에 있어서,

상기 제어 회로는 컨버젼시 사이클을 이용하여 상기 셀들의 드레솔드 전압들을 조정하기 위해서 구성되며, 컨버젼시 사이클 동안에 소프트 프로그램 펄스들이 Vt_emin 및 Vt_emax에 의해서 설정된 경계로 상기 어레이의 셀들의 드레솔드 전압들이 모이도록 상기 어레이에 인가되는 집적 회로.
플래시 메모리 집적 회로를 만드는 방법에 있어서:

각각이 도전 드레솔드 전압, 제어 게이트, 부유 게이트, 소오스 및 드레인을 가지는 상기 집적 회로 내의 플래시 메모리 셀들의 어레이를 제공하는 단계와;

상기 어레이를 위한 상기 집적 회로 내에 전원, 로우 및 컬럼 어드레스 디코더들, 복수 개의 카운터들 및 타이머들, 복수 개의 감지 증폭기들 및 레퍼런스 셀 어레이를 포함하는 주변 지원 회로를 제공하는 단계 및;

상기 집적 회로 내에 상기 셀들의 드레솔드 전압을 조정하는 제어 회로를 제공하는 단계를 포함하며,

상기 제어 회로는 (i) 드레솔드 전압 (Vt_emin) 이하의 드레솔드 전압을 가지는 상기 어레이 내의 과 소거된 셀들이 검출될 수 있도록; (ii) 상기 과 소거된 셀들의 드레솔드 전압들이 목표 드레솔드 (Vt_sp)와 동일하도록 상기 드레솔드들을 조정하기 위한 드레솔드 조정 전압 신호를 발생함으로써 과 소거된 셀들의 드레솔드 전압들이 조정될 수 있도록 구성되되, Vt_emin＜=Vt_sp＜=Vt_emax 그리고 상기 Vt_emin 및 Vt_emax는 소거된 상태의 셀에 대한 최소 및 최대 목표 드레솔드 전압 값들을 각각 나타내는 것을 특징으로 하는 방법.
제 20 항에 있어서,

상기 제어 회로는 상기 Vt_emax보다 더 큰 드레솔드 전압을 가지는 미 소거된 셀들이 존재하는 지의 여부를 검출하도록 부가적으로 구성되는 것을 특징으로 하는 방법.
제 21 항에 있어서,

상기 제어 회로는 단지 미 소거된 셀들이 검출될 때 상기 어레이에 소거 펄스를 인가하도록 부가적으로 구성되는 것을 특징으로 하는 방법.
제 22 항에 있어서,

상기 제어 회로는 상기 Vt_emin 및 상기 Vt_emax 사이에 분포되도록 드레솔드들을 조정함으로써 소거 펄스에 의해서 새롭게 생긴 과 소거된 셀들을 정정하도록 부가적으로 구성되는 것을 특징으로 하는 방법.
제 23 항에 있어서,

상기 제어 회로는 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 전 어레이에 상기 소거 펄스를 인가하도록 부가적으로 구성되는 것을 특징으로 하는 방법.
플래시 메모리 셀 어레이 내의 드레솔드 전압을 가지는 과 소거된 메모리 셀들을 정정하는 과 소거 정정 회로에 있어서:

과 소거 검출 루틴 및 과 소거 정정 루틴을 실행하는 제어 회로를 포함하며, (i) 상기 제어 회로가 상기 과 소거 검출 루틴 동안에 소거된 상태의 셀에 대한 최소 목표 드레솔드 값인 드레솔드 전압 (Vt_emin) 이하의 드레솔드 전압을 가지는 셀들을 상기 과 소거 검출 루틴 동안에 검출하고; (ii) 상기 제어 회로가 상기 과 소거된 셀들의 드레솔드 전압을 조정하기 위한 드레솔드 조정 전압 신호를 발생하며, 그 결과 상기 셀들 중 임의의 것들에 대한 드레솔드 전압들이 충분히 목표 드레솔드 (Vt_sp)와 동일하게 되고, 여기서 Vt_emin＜=Vt_sp＜=Vt_emax 그리고 상기 Vt_emax는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값을 나타내는 것을 특징으로 하는 방법.
제 25 항에 있어서,

상기 제어 회로는 또한 미 소거 루틴 동안에 미 소거된 셀들이 존재하는 지의 여부를 검출하며, 상기 미 소거된 셀들은 상기 Vt_emax보다 더 높은 드레솔드 전압을 가지는 것을 특징으로 하는 방법.
제 26 항에 있어서,

상기 제어 회로는 미 소거된 셀들이 상기 미 소거 루틴 동안에 발견되면 상기 어레이로 소거 펄스를 인가하는 것을 특징으로 하는 방법.
제 27 항에 있어서,

상기 제어 회로는 상기 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 소거 펄스를 인가하는 것을 특징으로 하는 방법.
플래시 메모리 셀 어레이 내의 플래시 메모리 셀들의 드레솔드 전압들을 조정하는 드레솔드 전압 분포 정정 회로에 있어서:

제어 회로를 포함하며, 상기 제어 회로는:

(a) 드레솔드 전압 조정 신호를 발생하는 신호 발생 회로와;

(b) 소거된 상태의 셀에 대한 최소 목표 드레솔드 값인 드레솔드 전압(Vt_emin) 이하의 서브-드레솔드 전압을 가지는 플래시 메모리 셀들을 검출하는 드레솔드 전압 검출 회로를 포함하고;

상기 제어 회로는 서브-드레솔드 전압들을 가지는 상기 셀들의 드레솔드 전압들을 조정하기 위한 드레솔드 조정 전압 신호를 발생하며, 그 결과 상기 셀들 중 임의의 것에 대한 드레솔드 전압들이 목표 드레솔드 전압 (Vt_sp)에 고정되며, 여기서 Vt_emin＜=Vt_sp＜=Vt_emax 그리고 상기 Vt_emax는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값을 나타내는 것을 특징으로 하는 회로.
제 29 항에 있어서,

상기 드레솔드 전압 검출 회로는 또한 미 소거된 셀들이 존재하는 지의 여부를 검출하며, 상기 미 소거된 셀들은 Vt_emax보다 더 큰 드레솔드 전압을 가지는 것을 특징으로 하는 회로.
제 30 항에 있어서,

상기 신호 발생 회로는 만약 미 소거된 셀들이 검출되면 상기 어레이에 소거 펄스를 인가하는 것을 특징으로 하는 회로.
제 31 항에 있어서,

상기 제어 회로는 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 상기 소거 펄스를 인가하는 것을 특징으로 하는 회로.
플래시 메모리 셀 어레이 내의 플래시 메모리 셀들의 드레솔드 전압들의 분포를 줄이는 회로는 있어서:

상기 어레이 내의 상기 셀들을 소거하기 위한 소거 신호를 발생하고, 드레솔드 조정 제어 신호를 발생하는 신호 발생 회로 및;

상기 신호 발생 회로를 제어하고 드레솔드 조정 루틴을 실행하는 제어 회로를 포함하며,

(a) 소거 신호가 상기 어레이에 인가된 후, 상기 드레솔드 조정 루틴이 실행되며, 상기 루틴은 소거된 상태의 셀에 대한 최소 목표 드레솔드 전압인 드레솔드 전압 (Vt_emin) 이하의 서브-드레솔드 전압을 가지는 지의 여부를 결정하고; 그리고

(b) 임의의 셀들이 상기 Vt_emin 이하의 드레솔드 전압을 가지면, 상기 드레솔드 조정 제어 신호는 Vt_emin 및 Vt_emax 사이에 놓이도록 상기 셀들의 드레솔드를 조정하기 위해서 상기 셀들에 인가되며, 여기서 상기 Vt_emax는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값인 것을 특징으로 하는 회로.
제 33 항에 있어서,

상기 제어 회로는 상기 Vt_emin보다 적은 드레솔드 전압을 가지는 과 소거된 셀들이 존재하는 지의 여부를 검출하기 위한 과 소거 루틴을 실행하는 것을 특징으로 하는 회로.
제 33 항에 있어서,

상기 소거 신호는 미 소거된 셀들이 검출될 때 단지 생성되는 것을 특징으로 하는 회로.
제 35 항에 있어서,

상기 소거 신호는 소거 펄스 직전에 프로그램 펄스를 먼저 인가함 없이 인가되는 것을 특징으로 하는 회로.
제 34 항에 있어서,

상기 제어 회로는 임의의 셀들이 과 소거될 때 상기 셀들의 드레솔드 전압 분포를 모으기 위한 제 2 드레솔드 조정 제어 신호를 발생하는 것을 특징으로 하는 회로.
플래시 메모리 셀 어레이 내의 플래시 메모리 셀들을 소거하는 회로에 있어서:

상기 어레이 내의 상기 셀들을 소거하기 위한 소거 신호를 발생하고, 드레솔드 조정 제어 신호들을 발생하는 신호 발생 회로 및;

상시 신호 발생 회로를 제어하고 과 소거 및 미 소거 루틴을 수행하는 제어회로를 포함하며,

(a) 상기 소거 신호는 단지 상기 과 소거 검출 루틴이 완료될 때 그리고 상기 미 소거 루틴이 미 소거된 셀들을 검출할 때 상기 어레이에 인가되고;

(b) 만약 소거 신호가 인가되면, 컨버젼시 루틴이 수행되며, 상기 루틴은 (i) 드레솔드 전압 (Vt_emin) 이하의 또는 드레솔드 전압 (Vt_emax) 이상의 서브-드레솔드 전압을 가지는 지의 여부를 결정하고;

상기 Vt_emin은 소거된 상태의 셀에 대한 최소 목표 드레솔드 전압 값이고, 상기 Vt_emax는 소거된 상태의 셀에 대한 최대 목표 드레솔드 전압 값이며;

(ii) 만약 임의의 셀들이 상기 컨버젼시 루틴 동안에 상기 Vt_emin 이하의 드레솔드 전압을 가지는 것으로 결정되면 제 1 드레솔드 조정 제어 신호가 상기 어레이에 인가되고; 그리고

(iii) 만약 임의의 셀들이 상기 컨버젼시 루틴 동안에 상기 Vt_emax 이하의 드레솔드 전압을 가지는 것으로 결정되면 제 2 드레솔드 조정 제어 신호가 상기 어레이에 인가되며;

상기 셀들의 드레솔드는 상기 Vt_emin 및 상기 Vt_emax사이에 놓이도록 제어되는 것을 특징으로 하는 회로.
제 38 항에 있어서,

상기 제 1 드레솔드 조정 제어 신호는 소프트 프로그램 펄스이고, 상기 제 2 드레솔드 조정 제어 신호는 글로벌 드레솔드 전압 컨버젼시인 것을 특징으로 하는 회로.
제 38 항에 있어서,

상기 제어 회로는 상기 어레이 내의 과 소거된 셀들을 정정하기 위해서 소프트 프로그램을 인가하기 위한 과 소거 검출 및 정정 절차를 제어하는 것을 특징으로 하는 회로.