JPH11185483A - フラッシュメモリアレイ消去方法及びフラッシュメモリアレイ消去回路 - Google Patents

フラッシュメモリアレイ消去方法及びフラッシュメモリアレイ消去回路

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JPH11185483A
JPH11185483A JP26879098A JP26879098A JPH11185483A JP H11185483 A JPH11185483 A JP H11185483A JP 26879098 A JP26879098 A JP 26879098A JP 26879098 A JP26879098 A JP 26879098A JP H11185483 A JPH11185483 A JP H11185483A
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erase
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Abstract

(57)【要約】 【課題】 フラッシュメモリアレイの信頼性と操作寿命
を向上させることのできるセル消去方法及びセル消去回
路を提供すること 【解決手段】 第１手順の第１段階においては、過剰消
去されたセルが検出される。過剰消去されたセルのしき
い値電圧は、被消去状態のセルの最低目標しきい値電圧
Vteminよりも低い。そのようなセル群が発見された場合
には、該セル群のしきい値電圧を調整（矯正）する為に
第１手順の第２段階で、第１しきい値矯正電圧信号を使
用して、該セル群のしきい値電圧がVteminとVtemaxの間
にある制御可能電圧Vtspより上の分布範囲内に押し上げ
られる（ここで、Vtemaxとは被消去状態のセルの最高目
標しきい値電圧である。）。第２手順の第１段階におい
ては、Vtspより高いしきい値電圧を持つ消去不足のセル
が検出される。消去不足のセルが検出された場合にの
み、全アレイに消去パルスが印加される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はフラッシュメモリア
レイのセル群の電圧しきい値分布を引き締め(より一様
にする)セル群の不要な粗雑プログラムを排除するフラ
ッシュメモリアレイ消去方法とフラッシュメモリアレイ
消去回路に関する。本発明はプログラムサイクル及び消
去サイクルを最小にし、電力を節約してフラッシュＥＥ
ＰＲＯＭアレイの様な製品の寿命を延ばすので、フラッ
シュＥＥＰＲＯＭアレイに特に有用である。
【０００２】
【従来の技術】通常の非変動性フラッシュＥＥＰＲＯＭ
(又はＥＡＲＯＭ)においては、メモリセル群の全ブロッ
クを消去する事によってメモリアレイが消去される。メ
モリセル群は多数のワードラインと多数のビットライン
に沿ってまとめてある。メモリアレイは特定のセルのし
きい値電圧によって決められる「１」と「０」で表わさ
れるデータを含む。すでに知られているように、セルの
しきい値電圧は、其のセルのフローティングゲートに蓄
積される電荷量によって決まり、其の電荷量がコアセル
の状態を決める。従って、フラッシュＥＥＰＲＯＭセル
のコアトランジスターが「オン」の状態の時にコアトラ
ンジスター内のデータが「１」として読み取られ、コアト
ランジスターが「オフ」の状態の時にコアトランジスタ
ー内のデータが「０」として読み取られる。
【０００３】非変動性フラッシュＥＥＰＲＯＭ内のトラ
ンジスターは、基準コアセルトランジスターよりも多く
のセル電流を導通する時に「オン」の状態になっている
と考えられ、基準コアセルトランジスターよりも少量の
セル電流を導通する時に「オフ」の状態になっていると
考えられる。コアトランジスターが導通する電流の量は
其のフローティングゲートに蓄積される電荷量に直接依
存する関数であり、この電荷量が其の起動電圧に影響を
与える。フラッシュメモリセルを通常に使用する際の多
数の異なる操作は其のフローティングゲートに蓄積され
る電荷量に影響を与える。このため、そのような操作に
よってフラッシュメモリセルから確実に適切な応答が得
られる様にする為に（つまり、操作後フローティングゲ
ート上に適切で予期可能な量の電荷が残る様にする為
に）多大な努力がなされている。
【０００４】「消去」操作はフラッシュセルアレイを使用
する際によく行われるステップの一つである。このステ
ップはフローティングゲート群から電荷を除去してフロ
ーティングゲート群を「１」のデータ状態にする事を目
的とする。メモリアレイは「過剰」消去される可能性が
あるので、各消去操作の後、非変動性フラッシュＥＥＰ
ＲＯＭ内のしきい値電圧分布を制御することは非常に重
要である。メモリアレイが「過剰」消去されるとは、コ
アセルトランジスターが負のしきい値電圧を持つと言う
ことを意味する。フラッシュメモリアレイが過剰消去さ
れると、メモリアレイから間違ったデータが取り出され
る可能性がある。更に、電荷量によって「オン」と「オフ」
の状態の区別を検出できなく成る程セルのフローティン
グゲートの機能が低下してしまった場合には、非変動性
フラッシュメモリ全体の操作信頼性がなくなってしまう
可能性も考えられる。セルが非常に電荷洩れをしやす
い、つまりセルが電荷を保持できない場合に上記に事態
が起こる可能性が高い。其の他の場合にも、あるセルが
あまりに多量の電流を導通すると隣接するセル群の「オ
ン」の電流が打ち消されて実質的に用を為さなくなり、
其の結果、かなり多数の他のセル群が使用できなくなる
可能性がある。
【０００５】過剰消去されたセル群は上記のフラッシュ
メモリアレイの操作性を低下させるだけでなくコアアレ
イが再プログラムされる回数を大きく減らすので、非変
動性フラッシュＥＥＰＲＯＭ内の過剰消去されたセル群
を矯正する事は他のほとんどの操作よりもはるかに重要
である。従って、変動性フラッシュメモリにおけるセル
群の過剰消去予防は非常に要請度の高い事である。この
結果、内臓の消去アルゴリズムの過剰使用はできるだけ
避けるべきであるのは言うまでもなく明白である。
【０００６】過剰消去予防のために、従来の方式では、
一般に図２に示されるメカニズムを使用していた。電圧
しきい値の低い多数のセル群を過剰消去状態にしてしま
う可能性のある単一の「消去」パルスを加える代わりに、
最初の「プログラム」操作がアレイ全体にわたって行わ
れる。この操作により、全てのしきい値電圧をVtpminと
Vtpmaxの間に囲まれた領域の中に移動される。其の次の
「消去」操作によりセル群のしきい値電圧がVteminとVt
emaxの間に囲まれた領域の中に移動される。しかしなが
らこの方法は完全ではなく、図２に点線で示される様
に、かなり多数のセル群が過剰消去されてしまう。過剰
消去されるこれらのセル群が存在する場合には識別し、
消去矯正パルスを送って該セル群のしきい値電圧を矯正
する必要がある。いずれにせよ、消去操作の前にアレイ
をまずプログラムする必要があり、このストレスのかか
るサイクルによってアレイを含む部品の寿命が短く成る
ので上記の方法は最適でないことが明らかである。
【０００７】
【課題を解決するための手段】従って本発明は、フラッ
シュメモリアレイをプログラミングする必要度を軽減し
て消去操作を施されるセル群に加えられる電気ストレス
を軽減し、フラッシュメモリアレイの信頼性と操作寿命
を向上させることのできるセル消去方法及びセル消去回
路を提供することを目的とする。
【０００８】本発明は更にセル群のしきい値電圧分布を
狭めてそのようなセル群を使用するデバイスの性能を向
上させるフラッシュメモリセル消去方法及びフラッシュ
メモリセル消去回路を提供する事を目的とする。
【０００９】本発明は更に又、フラッシュメモリアレイ
内の電力需要を減らして低電力消費電池を含む、より広
域の操作環境にそのようなフラッシュメモリアレイを使
用できる様にするフラッシュメモリセル消去方法及びフ
ラッシュメモリセル消去回路を提供することを目的とす
る。
【００１０】本発明は更に又、通常の電気ストレスを加
える「プログラム」操作を使わずに、セル群の信頼性と寿
命を向上させる、過剰消去されたフラッシュメモリセル
群のしきい値電圧分布を矯正する為の方法と回路を提供
することを目的とする。
【００１１】本発明はフラッシュメモリセルアレイ内の
セル群のしきい値電圧分布を制御する２つの構成部から
成るアプローチによって上記及び他の目的を達成する。
第１手順の第１段階においては、過剰消去されたセルが
検出される。過剰消去されたセルのしきい値電圧は、被
消去状態のセルの最低目標しきい値電圧Vteminよりも低
い。そのようなセル群が発見された場合には、該セル群
のしきい値電圧を調整（矯正）する為に第１手順の第２
段階で、第１しきい値矯正電圧信号を使用して、該セル
群のしきい値電圧がVteminとVtemaxの間にある制御可能
電圧Vtspより上の分布範囲内に押し上げられる（ここ
で、Vtemaxとは被消去状態のセルの最高目標しきい値電
圧である。）。第２手順の第１段階においては、Vtspよ
り高いしきい値電圧を持つ消去不足のセルが検出され
る。消去不足のセルが検出された場合にのみ、全アレイ
に消去パルスが印加される。本発明のこの特徴は、全セ
ル群が被消去状態に戻される前にプログラムパルスを生
成する従来の技術とは実質的に異なる。
【００１２】全アレイに消去パルスが印加された後、第
１手順で行われたのと同じような方法で過剰消去された
セル群のしきい値電圧を調整する収束サイクルが実行さ
れる。このようにして、アレイ内のしきい値電圧分布が
動的に連続して圧縮し狭められる。
【００１３】上記のようにして、フラッシュメモリセル
アレイ内のセル群のしきい値電圧分布は制御され、不要
にセル群に書き込むサイクルを使わずに、つまり過剰名
プログラミングパルス及び消去パルスを使わずに、制御
された状態が保たれる。調整パルスもセル群のしきい値
電圧を従来の技術の様に完全にプログラムされた状態で
はなく、過剰消去されていない状態に移すと言う点で、
従来の技術のプログラミングパルスとは異なる。
【００１４】本発明の方法によって、フラッシュメモリ
セルアレイと、電力供給源、行アドレス及び列アドレス
復号器、消去パルス及びプログラムパルス生成器、多数の
感覚増幅器、入出力バッファー、基準セルアレイ、セル群
のしきい値電圧を調整する為の制御回路を含むアレイ用
の従来の周辺回路部品類を備えた集積回路を製造するこ
とができる。本制御回路は上述の手順を実行できるよう
に構成されている（内臓の実行可能プログラムを備え
る）。
【００１５】
【発明の実施の形態】高水準の観点からすると、本発明
はフラッシュメモリアレイのセル群のしきい値電圧(Vt)
の分布を制御する為の二つの基本過程を使用する。これ
らの内の一般に過剰消去手順と呼ばれる手順の中に含ま
れる第１の基本過程は図４と図５に示されたフローチャ
ートに説明されている。同様に、一般に不完全消去手順
と呼ばれる手順の中に含まれる第２の基本過程は図６と
図７に示されたフローチャートに説明されている。これ
らの基本過程においては、図８に示されたタイプのフラ
ッシュコアセル群が周期作動される。これらのセル群は
夫々DとSで表わされるドレインとソース領域とVcgで表
わされる制御ゲートとFGで表わされるフローティングゲ
ートを備える。小さな第１Ｐ−ＷＥＬＬが基盤とである
コアトランジスターを囲み、このウェルがＰタイプ基盤
Ｐ−ＳＵＢと第１Ｐ−ＷＥＬＬの間にある隔離領域とし
て使用されるＮ−ＷＥＬＬに囲まれる。第１入力端子が
電圧信号Vpを、十分にドープ処理されたｐ＋領域を通し
て第１Ｐ−ＷＥＬＬに供給する。第２入力端子が電圧信
号Ｖｎを、十分にドープ処理されたｎ＋領域を通して第
１Ｎ−ＷＥＬＬに供給する。
【００１６】この要約概略を続けていくと、フラッシュ
メモリアレイの過剰消去されたビット群は図４のフロー
チャートに示される本発明の過剰消去検出手順によって
消去される前に検出される事が分かる。被過剰消去ビッ
ト群は、検出されると、過剰消去矯正手順によって矯正
される。従来技術とは異なり、この過剰消去矯正メカニ
ズムはコアセル群のしきい値電圧Ｖｔの分布をフラッシ
ュメモリアレイ内において高度にもしくは完全に「プロ
グラム」された状態にしない。その代わりに、本発明に
おいては、フラッシュメモリ内の被過剰消去ビット群を
ビットラインに沿った漏電流の量が無視できるほど少な
い、コアセルしきい値電圧状態に置くだけである。
【００１７】本発明の第２部分は消去後にセル群のＶｔ
の分布を狭める(つまり、目標しきい値近くでより一様
にセル群のＶｔを分布させる)メカニズムを提供する。
フラッシュメモリアレイの内臓消去操作の後、収束サイ
クルを使って、消去済みのメモリアレイを自動的に一定
のコアセル電圧Ｖｔに収束させる。実施形態の一つにお
いては、この一定のコアセル電圧ＶｔはVteminである。
このようにして、完了したばかりの消去サイクルの間に
過剰消去された可能性のあるコアセル群を全体に渡って
矯正する為に、コアアレイに電気ストレスが加えられ
る。これにより、消去後のコアセル群のしきい値電圧が
予め設定された上記フラッシュメモリアレイの下限電圧
Vteminより低くなることが確実に予防される。
【００１８】本発明を更に良く理解する為に、本技術で
使用される典型的な過剰消去と不完全消去と矯正のメカ
ニズムをまず説明する。図１及び２は従来技術によるフ
ラッシュメモリアレイのセル群をプログラムする為の典
型的なメカニズムを示す。初期化ステップ１０の後、ス
テップ１２において、フラッシュメモリアレイ内で消去
操作が実行される前にフラッシュメモリアレイの全バイ
ト群においてデータがプログラムされているかどうかが
確認される。セル群がプログラムされていない場合に
は、ステップ１４においてプログラムパルスが印加され
る。特定の個所のセル群がすでにプログラムされている
場合にはステップ１６、１８に示されるように次のアド
レスが確認される。この過程は全バイト群がプログラム
されるまで繰り返され、其の後ステップ２０においてこ
のプログラムの手順が終了する。
【００１９】図３は全バイト群が前もってプログラムさ
れた後フラッシュメモリアレイが消去される従来技術に
よって使用される消去過程を示す。ステップ３０、３２
においてアドレスカウンターが初期化される。ステップ
３４においては、操作上の観点からすればプログラムさ
れている状態である消去不足のセル群があるかどうか確
認される。セルが消去不足（プログラムされている）で
ない場合には、ステップ３６において列アドレスのカウ
ントが増やされる。このループはステップ３８において
特定の行内の全セルが確認されるまで継続され、其の後
ステップ４０において行アドレスポインターのカウント
が増やされる。アレイ内の全行の確認が終わっていない
場合にはステップ３２に戻り、全行の確認が終わり次
第、プログラム確認作業は終了する。プログラムされて
いる（消去不足の）セル群が発見された場合には、ステ
ップ４４においてアレイ全体に消去パルスが印加され
る。その後、ステップ４６、４８において、過剰消去さ
れたセルを発見するためアレイの各列が調べられる。過
剰消去されたセルが発見された場合には、ステップ５４
において、過剰消去されたセルを含む列に消去矯正パル
スが印加され、ステップ４８に戻る。過剰消去されたセ
ルが発見されない場合には、ステップ５０、５２に進
み、アレイ全体の全セルが過剰消去されているかどうか
の確認が終わるまでステップ５０、５２が繰り返され
る。従来技術との対比において最初に注目すべきこと
は、本発明においては消去の前に全バイト群を前もって
プログラムしておく必要が無いと言うことである。その
代わり図４のフローチャートに示す様に、本発明におい
ては各消去操作の前にまず被過剰消去ビット群が検出さ
れる。以下の手順は従来の形式においては通常、実際の
デバイス上に搭載された制御器(プロセッサー)によって
アクセス可能な集積回路のプログラムメモリに格納され
た内臓実行可能手順として実行されると言うことに注目
すべきである。又、これらの手順は以下の過程を使用し
てフラッシュメモリアレイをサイクル作動し試験する為
に、製造段階においてオフチッププロセッサーによって
実行しても良い。以下の手順を実行する制御回路の特定
の形態はさほど重要では無い。本発明はいかなる意味に
おいても特定の実施形態に限定されることはない。
【００２０】従って本発明においては、まずフラッシュ
アレイのメモリセル群を以下の様にして調整する。最初
に、ステップ１１０においては、過剰消去検出手順によ
ってこの同一手順がすでに完了されたものであるかどう
かが調べられる。そうである場合には、以下に更に詳細
に説明する不完全消去検出手順を実行するステップ１０
００に進む。過剰消去検出手順がまだ完了していない場
合には、ステップ１２０において特定の行の各セルのし
きい値電圧を調べる作業が始まる。ステップ１３０にお
いては、あるバイト内に何らかの理由で過剰消去された
セルが存在する場合には、其のバイトのデータは「０
０」でない。この場合には図５に関連して説明するステ
ップ３００に進む。そうでない場合には、ステップ１４
０、１５０に進み、次のアドレスを調べる。ステップ１
４０において全列のアドレスの確認が終了すると、ステ
ップ２００において全行の確認が終了したかどうかが判
断される。全行の確認が終了していない場合には、ステ
ップ２１０、２２０において次の行の残りの列アドレス
が確認される。アレイ内において過剰消去されたセル群
の全バイト群の確認が終了するまでこの過程が継続さ
れ、ステップ２３０において本手順が終了する。
【００２１】上記の確認作業の結果、被過剰消去ビット
群が識別された場合には、各消去操作の前に、図５のフ
ローチャートに示された過剰消去矯正処理が被過剰消去
ビット群に施される。ステップ３００において調整可能
プログラムカウンターがクリアされ、ステップ３１０に
おいてこの特定の手順を制御する為のソフトプログラム
タイマーがセットされる。つまり、修理不可能な極度に
電荷洩れをするビット群に余計に時間を費やさない様
に、システムに基づき、必要に応じてこれらの変数が調
整される。ステップ３２０においてソフトプログラムパ
ルスを受け取った後、ステップ３３０において過剰消去
ビット群が確認され、ステップ３５０において過剰消去
ビット群の電流洩れテストが実行される。全ビット群が
ソフトプログラムによる確認テストにパスした後、過剰
消去矯正手順は、図４のステップ１４０の過剰消去検出
手順に戻り、次のアドレスにおいて他の被過剰消去ビッ
ト群を検出する。しかしソフトプログラムによる確認テ
ストにパスしないビット群が存在する場合には、ステッ
プ３５０において被過剰消去ビット群が電流洩れテスト
をパスするまで過剰消去矯正手順が繰り返されるか、さ
もなくばステップ４００において該ビット群が矯正不可
能であるという指示がシステムに送られる。その場合に
は、何らかの形で(従来の技術を使用して限定された環
境の所定の状況のもとで実施できる)重複修理はされ
ず、デバイスが電流洩れテストに不合格になったと判断
される。ステップ３２０におけるソフトプログラムパル
スは従来技術で使用される典型的な「プログラム」パル
スではない。その代わり、しきい値矯正電圧信号によっ
て被過剰消去セル群のしきい値電圧がVtemiｎとVtemax
の間に分布するように矯正される。ここで、Vtemaxは消
去された状態でのしきい値電圧の最大値、Vtemiｎ消去
された状態でのしきい値電圧の最小値である。本実施形
態において、５ボルトの振幅を持つ信号を約０.０１ミ
リ秒の間、一辺約０.４μｍの正方形のフローティング
ゲートを持つ８セルブロックに印加するのが最適である
ということが分かった。この信号はビットライン群が５
ボルトでバイアスされている間にセルの制御ゲートに印
加される。このソフトプログラムパルスの特定の実施形
態は使用されるデバイスの特徴によって大きく変るもの
であるが、本発明はこのソフトプログラムパルスの特定
の実施形態に限定されることは無い。従って、必要に応
じてセル毎にソフトプログラムパルスVtspが印加され、
セルのしきい値電圧がVteminとVtemaxの間に分布するよ
うに矯正される。
【００２２】被過剰消去セル群が検出されない場合に
は、各消去操作の前に、図６に示される様にフラッシュ
メモリアレイの不完全消去状態の確認が実行される。本
発明においては、不完全消去状態のビット群が検出され
た場合にのみ消去操作が実行される。そうでない場合に
は、フラッシュメモリアレイはそれ以上消去されない。
このことは全バイト群が各消去操作の前にプログラムさ
れる従来技術とは大きく異なるという事を当業者は高く
評価できるはずである。各消去操作の前に全バイト群を
プログラムする必要があるということは余計な時間がか
かる、余計な電力を消費する、セル群の物理構造に不要
で過度のストレスがかかる、セル群のしきい値電圧分布
を乱すなどの多くの欠点を持つ。更に、たった一つのバ
イトを変えるだけで良い場合にでもデバイス全体を再プ
ログラムする必要があるので非常に能率が悪い。更に
又、不完全消去されたセル群がアレイ内に実際に無く消
去する理由が無い場合もあるので、各消去操作の前に全
バイト群をプログラムする必要があるということは能率
が悪い。しかしながら、従来技術を実行してアレイを無
差別にプログラムすると、それ以前には存在しない場合
でも、新たに消去する必要のあるセル群が必ずできてし
まう。従って、本発明によって多くの場合に不要な消去
操作が防止されるのでメモリセル群の寿命を延ばすこと
ができるということが分かる。
【００２３】従って、本発明においては図６に示される
ように不完全消去検出手順が消去操作の前に実行され
る。過剰消去検出手順と過剰消去矯正手順が上記の様に
完了した後、ステップ１０００において不完全消去検出
手順が開始される。ステップ１０００においては最初に
不完全消去検出手順が以前に完了されているかどうかが
確認され、そうである場合にはステップ５０００で該手
順が終了される。そうでない場合にはステップ１１００
においてアレイ内の各ビットを全て確認する為に適切な
アドレスカウンターが設定される。ステップ１１５０に
おいては、消去カウンターがクリアされる。ここにおけ
る消去カウンターは本発明において頑固なビットを矯正
する為に実行される努力の程度を制御する為に使用され
るという意味で過剰消去矯正手順におけるＰＧＭカウン
ターに相当する。ステップ１２００においては、フラッ
シュメモリアレイ内に他にまだ消去不足のビット群があ
るかどうかが確認される。消去不足のビット群がフラッ
シュメモリアレイ内にある場合には、ステップ１３００
において該ビット群のデータは「ＦＦ」とは読まれな
い。消去不足のビット群が検出された場合には(この場
合のみ)図７に示され以下に更に詳細に説明される消去
不足矯正手順が実行される。そうでない場合には、ステ
ップ１４００において本手順によって列アドレスの最後
が確認され、必要ならばステップ１５００において次の
列アドレスへ進みステップ１２００に戻ってまだ残って
いる消去不足のビット群が検出される。一つの行の列ア
ドレスが全て確認された後は、ステップ２０００、２１
００において次の行の消去不足ビット群の検出が続行さ
れ、ステップ２２００において列００からステップ１１
５０が繰り替えされる。消去不足ビット群の検出はフラ
ッシュメモリアレイの全バイト群がステップ２３００の
確認テストをパスするまで続行される。矯正不可能な頑
固ビット群がある場合には、ステップ１３３０において
消去カウンターは最大値に達し、このことがステップ４
１００において制御器に報告される。場合によってはそ
のような頑固ビット群は矯正可能であるが、それについ
ての検討内容は本発明には関係無いので省略する。
【００２４】それから消去不足ビット群検出手順は制御
をステップ１１０(図４)に戻し、図７に説明されている
消去不足矯正手順によってできた可能性のある被過剰消
去ビット群の検出を再開する。図７においては、この手
順は以下の様に進められる。ステップ３０００において
消去タイマーが設定され、ステップ３１００において消
去パルスがフラッシュメモリアレイに印加される。其の
後ステップ３２００において独特の収束手順が開始さ
れ、被消去セル群のしきい値電圧(Vt)の分布が引き締め
（狭め）られる。図９に示されるタイミング図は第１消
去サイクルにおいて消去パルスがアレイ全体に印加され
るということを示す。この後、タイミング図に示された
電圧とタイミングで第２収束サイクルが実行される。収
束サイクルは多数のパラメーターによって制御可能であ
る。先ずステップ３２００に示すように、制御器によっ
て設定される収束カウンターがVtを矯正する前に再設定
される。ステップ３３００において制御回路によってプ
ログラムされ制御される収束タイマーが図９に示される
収束サイクルの長さを決定する。ステップ３４００にお
いては、図９の収束サイクルに示される信号電圧が入力
端子VＰ及びVＮに示された様に印加される。信号電圧の
振幅、周波数、及び信号電圧が印加される時間の長さは
アレイ毎に異なるので、各アレイの特性によってしきい
値電圧分布が可能な限り狭く目標しきい値に収束するよ
うに決定される。一般に、収束手順の目的はしきい値電
圧を一定の値Vtcpに設定することである。本実施形態に
おいてはVtcp＝Vteminである。上記のソフトプログラム
パルスとは異なり、収束サイクルにおいてはセル毎では
なくアレイ内の全セル群に収束信号(ソフト消去信号と
ソフトプログラム信号の両方)が印加される。
【００２５】ステップ３５００においては、ソフト収束
消去パルスが印加された後に発生する可能性のある被過
剰消去セル群の確認が行われる。ビット群が過剰消去さ
れていない場合には、ステップ３６００において読まれ
るデータは「００」である。この場合には、これらのビ
ット群が消去不足状態にあるものを含むかどうかの確認
が図６のステップ１２００から再開される。該ビット群
のデータが「００」でない場合には、ステップ３７０
０、３８００に示される様に消去後のVtの分布が更に圧
縮され、其の後ステップ３４００に戻る。この手順は過
剰消去されたビット群が検出されなくなるまで、消去後
のVtの分布全体を引き締める方法で続行されるか、もし
くは該ビット群の電荷洩れの量が多すぎて簡単には矯正
できない場合には本手順はステップ４０００において終
了する。理論的観察、シミュレーション及び実験データ
に基づき、本出願者達は前記の収束サイクルはフラッシ
ュメモリセル群のしきい値電圧の矯正に非常に有効であ
ると考えている。この結論は更にセル群に印加されるソ
フト消去パルスは全般に、すでにより高いVtを持つセル
群のしきい値電圧をより多く下げるという観察結果に基
づく。同様に、セル群に印加されるソフトプログラムパ
ルスはより低いVtを持つセル群のしきい値電圧をより多
く上昇させる。言い換えれば、図２において、ソフト消
去パルスが印加される間、しきい値電圧分布曲線の高端
(高いＶｔ)にあるセル群のしきい値電圧は該分布曲線の
低端(低いＶｔ)にあるセル群のしきい値電圧よりも大き
い割合で降下する。ソフトプログラムパルスが印加され
る間には、しきい値電圧分布曲線の低端(低いＶｔ)にあ
るセル群のしきい値電圧は該分布曲線の高端(高いＶｔ)
にあるセル群のしきい値電圧よりも大きい割合で上昇す
る。従って、収束サイクルはしきい値電圧分布の上端と
下端を交互に引き寄せる効果をもつ。
【００２６】本発明によれば、各消去前にフラッシュメ
モリアレイ内の全バイト群をプログラムする必要がなく
なるので、其の為に必要な電力が節約でき低電力消費に
非常に効果的に応用できる。その結果、通常の電池の電
力消費量が低くなりその寿命が長くなる。各消去前にフ
ラッシュメモリアレイ内の全バイト群をプログラムする
とメモリアレイに余計なストレスが加えられ、その結果
デバイスの性能と信頼性の低下が加速される。
【００２７】従来の手順を使って本発明の方法に基づい
て構成された制御回路を備える集積回路を製造する事が
可能なのは明白である。そのような製造装置は通常のフ
ラッシュメモリセルアレイとそれを支持する従来の通常
の周辺回路部品類(電源、アドレス復号器、入出力デー
タバッファー、感覚増幅器、基準アレイ、カウンター、
タイマー、など)を組み合わせた本発明の制御回路を含
みうる。そのような処理手段及び周辺回路は従来技術に
よる多数の方法や構造を使用して実施できるので、ここ
での詳細な記述は省略する。いずれにせよ、本発明を具
現する完成された集積回路装置は其の製造過程において
より一様でより優れた電圧しきい値集団を実現するの
で、より優れた性能を持つ。
【００２８】本発明の過程を実行する為の手順は実施形
態のみによって提供されているが、いかなる点において
も本発明の技術範囲を制限するものではない。本明細書
の説明に基づけば、これらの手順に変更を加えた多様な
形態が実現できることは当業者には明白である。従っ
て、そのような全ての変更や改良を加えた形態も本発明
の技術的範囲に含まれる事が、添付のクレームの記載か
ら明らかである。
【００２９】
【発明の効果】E EPROMアレイ内の被消去セル群のしき
い値電圧分布を圧縮する為の方法と回路が開示されてい
る。本発明をフラッシュメモリセルアレイを調整する為
に使用した場合には、フラッシュメモリセルアレイの耐
久性が向上し、大量の消去操作の前にフラッシュメモリ
セルアレイを前もってプログラムする必要がなくなる。
各消去操作の前にフラッシュメモリセルアレイを前もっ
てプログラムする必要がなくなることにより、電池の寿
命が伸び、書き込みサイクル時間が縮小されるので低電
力技術への適用性が大きく改善される。
【図面の簡単な説明】
【図１】セルフラッシュＥＥＰＲＯＭ毎に単一のトラン
ジスターで各消去操作が行われる前に従来の技術によっ
て実行されるプログラム前のステップを説明するフロー
チャートである。
【図２】典型的な従来のメモリセルアレイ内の電圧しき
い値分布を示すグラフである。
【図３】従来の技術によるフラッシュＥＥＰＲＯＭを消
去する為の手順を示すフローチャートである。
【図４】本発明において使用される、消去操作が実行さ
れる前にフラッシュＥＥＰＲＯＭ内の被過剰消去セル群
を検出する為の手順を説明するフローチャートである。
【図５】本発明において使用される、消去操作が実行さ
れる前に検出された被過剰消去セル群を矯正する為の手
順を説明するフローチャートである。
【図６】本発明において使用される、フラッシュＥＥＰ
ＲＯＭ内の消去不足メモリセル群を検出する手段を提供
する為に使用される方法を説明するフローチャートであ
る。
【図７】本発明においてフラッシュＥＥＰＲＯＭ内の被
消去セル群のしきい値電圧分布を狭める為に使用される
方法を説明するフローチャートである。
【図８】典型的なフラッシュコアセルの断面図である。
【図９】本発明においてフラッシュＥＥＰＲＯＭ内臓消
去過程の間に印加される多様な電圧のタイミングを示す
図である。

Claims (40)

    【特許請求の範囲】
  1. 【請求項１】 フラッシュメモリアレイ内の過剰消去さ
    れたメモリセル群を矯正する方法であって、 （ａ）消去状態にあるセルの最小目標しきい値電圧Vt
    emiｎよりも低いしきい値電圧を持つ過剰消去されたメ
    モリセル群を検出するステップと （ｂ）しきい値調整電圧信号を生成して過剰消去された
    メモリセル群のしきい値電圧が消去状態にあるセルの最
    大目標しきい値電圧Vtemaxより低くVtemi ｎより高いし
    きい値電圧Vtspに設定されるように調整するステップを
    備えた事を特徴とする被過剰消去メモリセル矯正方法。
  2. 【請求項２】 Vtemaxより高いしきい値電圧をもつ消去
    不足のセル群を検出するステップ（ｃ）を更に備えた事
    を特徴とする請求項１に記載の被過剰消去メモリセル矯
    正方法。
  3. 【請求項３】 前記アレイに消去パルスを印加するステ
    ップ(d)を更に備えた事を特徴とする請求項２に記載の
    被過剰消去メモリセル矯正方法。
  4. 【請求項４】 前記消去パルスはステップ(ｃ)において
    消去不足のセル群が検出された場合にのみ印加される事
    を特徴とする請求項３に記載の被過剰消去メモリセル矯
    正方法。
  5. 【請求項５】 前記消去パルスによって引き起こされる
    過剰消去状態のセル群を検出し、必要に応じて収束サイ
    クルの間に前記アレイ内のしきい値電圧群を調整して過
    剰消去状態のセル群を矯正するステップ（ｅ）を更に備
    えた事を特徴とする請求項３に記載の被過剰消去メモリ
    セル矯正方法。
  6. 【請求項６】 前記アレイ内のセル群のしきい値電圧が
    収束するように収束サイクルの間にソフトプログラムパ
    ルスを前記アレイに印加し、其の後ステップ（ｃ）へ戻
    る事を特徴とする請求項５に記載の被過剰消去メモリセ
    ル矯正方法。
  7. 【請求項７】 前記消去パルスを印加する直前にプログ
    ラムパルスを印加しない事を特徴とする請求項３に記載
    の被過剰消去メモリセル矯正方法。
  8. 【請求項８】 前記しきい値調整電圧信号は前記アレイ
    内全体もしくはセル毎にセル群のしきい値電圧を制御す
    る為に使用されるソフトプログラムパルスである事を特
    徴とする請求項１に記載の被過剰消去メモリセル矯正方
    法。
  9. 【請求項９】 フラッシュメモリセルアレイ内のメモリ
    セル群のしきい値電圧分布を制御する方法であって、 （ａ）被過剰消去メモリセル群を検出するステップと、 （ｂ）被過剰消去メモリセル群が検出された場合には第
    １調整信号を印加して前記被過剰消去メモリセル群のし
    きい値電圧が消去状態にあるセルの最大目標しきい値電
    圧Vtemaxより低く消去状態にあるセルの最小目標しきい
    値電圧Vtemiｎより高いしきい値電圧Vtspに設定される
    ように修正するステップと （ｃ）消去不足セル群を検出するステップと （ｄ）消去パルスを生成して前記アレイ全体に印加する
    ステップと （ｅ）第２調整信号を印加して前記しきい値電圧群の分
    布をVteminとVtem axの間の範囲に圧縮するステップとを
    備えたことを特徴とするメモリセル群しきい値電圧分布
    制御方法。
  10. 【請求項１０】 前記ステップ(d)において前記消去パ
    ルスを印加する前にプログラムパルスを印加しないこと
    を特徴とする請求項９に記載のメモリセル群しきい値電
    圧分布制御方法。
  11. 【請求項１１】 消去不足セル群が検出された場合にの
    み前記消去パルスを印加することを特徴とする請求項９
    に記載のメモリセル群しきい値電圧分布制御方法。
  12. 【請求項１２】 ステップ（ｅ）の間、前記アレイ内の
    しきい値電圧群を収束サイクルの間に必要に応じて調整
    し、過剰消去されたセル群を矯正することを特徴とする
    請求項９に記載のメモリセル群しきい値電圧分布制御方
    法。
  13. 【請求項１３】 前記アレイ内のセル群のしきい値電圧
    が収束する様に前記収束サイクルの間に更にソフトプロ
    グラムパルスを前記アレイに印加することを特徴とする
    請求項１２に記載のメモリセル群しきい値電圧分布制御
    方法。
  14. 【請求項１４】 各セルが導通しきい値電圧、制御ゲー
    ト、フローティングゲート、ソース、及びドレインとを
    持つフラッシュメモリセル群のアレイと、前記アレイに
    結合された、電源、行アドレス復号器、列アドレス復号
    器、複数のカウンターとタイマー、複数の感覚増幅器、
    入出力バッファー、及び基準セルアレイを含む周辺支持
    回路部品と、 前記セル群のしきい値電圧を調整する為の制御回路とを
    備えた集積回路であって、前記制御回路は、 （ａ）前記アレイ内において、一定のしきい値電圧Vt
    eminよりも低いしきい値電圧を持つ被過剰消去セル群を
    検出し、 （ｂ）しきい値調整電圧信号を生成することにより被過
    剰消去セル群のしきい値電圧を消去状態にあるセルの最
    大目標しきい値電圧Vtemaxより低く消去状態にあるセル
    の最小目標しきい値電圧Vteminより高いしきい値電圧Vt
    spにほぼ等しくする様に調整する様に構成されているこ
    とを特徴とする集積回路。
  15. 【請求項１５】 前記制御回路は更に、Vtemaxより高い
    しきい値電圧を持つ消去不足セル群を検出する様に構成
    されていることを特徴とする請求項１４に記載の集積回
    路。
  16. 【請求項１６】 前記制御回路は更に、消去不足セル群
    が検出された場合にのみ消去パルスを前記アレイに印加
    する様に構成されていることを特徴とする請求項１５に
    記載の集積回路。
  17. 【請求項１７】 前記制御回路は更に、ソフトプログラ
    ムパルスを印加することにより、前記消去パルスによっ
    て新たに引き起こされた過剰消去状態のセル群のしきい
    値電圧群をVtemaxとVteminの間に分布する様に矯正する
    様に構成されていることを特徴とする請求項１６に記載
    の集積回路。
  18. 【請求項１８】 前記制御回路は更に、前記消去パルス
    を前記アレイ全体に印加する直前にプログラムパルスを
    印加しない様に構成されていることを特徴とする請求項
    １６に記載の集積回路。
  19. 【請求項１９】 前記制御回路は更に、収束サイクルの
    間にソフトプログラムパルスを前記アレイ全体に印加
    し、前記アレイ内のセル群のしきい値電圧群がVtemaxと
    Vteminによって設定された境界に収束する様に前記しき
    い値電圧群を調整する様に構成されていることを特徴と
    する請求項１４に記載の集積回路。
  20. 【請求項２０】 フラッシュメモリ集積回路を製造する
    方法であり、前記方法は （ａ）各セルが導通しきい値電圧、制御ゲート、フロー
    ティングゲート、ソース、及びドレインを持つフラッシ
    ュメモリセル群のアレイを前記集積回路内に提供するス
    テップと、 （ｂ）前記アレイに結合された、電源、行アドレス復号
    器、列アドレス復号器、複数のカウンターとタイマー、
    複数の感覚増幅器、及び基準セルアレイを含む周辺支持
    回路部品を前記集積回路内に提供するステップと、 （ｃ）セル群のしきい値電圧を調整する為の制御回路を
    前記集積回路内に提供し、前記制御回路は、 （ｉ）前記アレイ内において、消去状態にあるセルの最
    小目標しきい値電圧Vteminよりも低いしきい値電圧を持
    つ被過剰消去セル群を検出し、 （ｉｉ）しきい値調整電圧信号を生成することにより被
    過剰消去セル群のしきい値電圧を消去状態にあるセルの
    最大目標しきい値電圧Vtemaxより低く消去状態にあるセ
    ルの最小目標しきい値電圧Vteminより高いしきい値電圧
    Vtspにほぼ等しくする様に調整する様に構成されている
    ことを特徴とするステップとを備えている事を特徴とす
    るフラッシュメモリ集積回路製造方法。
  21. 【請求項２１】 前記制御回路は更に、Vtemaxより高い
    しきい値電圧を持つ消去不足セル群を検出する様に構成
    されていることを特徴とする請求項２０に記載のフラッ
    シュメモリ集積回路製造方法。
  22. 【請求項２２】 前記制御回路は更に、消去不足セル群
    が検出された場合にのみ消去パルスを前記アレイに印加
    する様に構成されていることを特徴とする請求項２１に
    記載のフラッシュメモリ集積回路製造方法。
  23. 【請求項２３】 前記制御回路は更に、ソフトプログラ
    ムパルスを印加することにより、前記消去パルスによっ
    て新たに引き起こされた過剰消去状態のセル群のしきい
    値電圧群をVtemaxとVteminの間に分布する様に矯正する
    様に構成されていることを特徴とする請求項２２に記載
    のフラッシュメモリ集積回路製造方法。
  24. 【請求項２４】 前記制御回路は更に、前記消去パルス
    を前記アレイ全体に印加する直前にプログラムパルスを
    印加しない様に構成されていることを特徴とする請求項
    ２３に記載のフラッシュメモリ集積回路製造方法。
  25. 【請求項２５】 フラッシュメモリセルアレイ内の被過
    剰消去メモリセル群を矯正する為の過剰消去矯正回路で
    あり、前記セル群はしきい値電圧を持ち、前記過剰消去
    矯正回路は、過剰消去検出手順と過剰消去矯正手順を実
    行する制御回路を備え、前記制御回路は、 （ｉ）前記過剰消去検出手順の間に前記アレイ内におい
    て、消去状態にあるセルの最小目標しきい値電圧Vtemin
    よりも低いしきい値電圧を持つ被過剰消去セル群を検出
    し、 （ｉｉ）しきい値調整電圧信号を生成することにより被
    過剰消去セル群のしきい値電圧を、消去状態にあるセル
    の最大目標しきい値電圧Vtemaxより低くVt eminより高い
    目標しきい値電圧Vtspに実質的に等しくする様に調整で
    きる様に構成されていることを特徴とする過剰消去矯正
    回路。
  26. 【請求項２６】 前記制御回路は更に、不完全消去手順
    の間にVtemaxより高いしきい値電圧を持つ消去不足セル
    群を検出できることを特徴とする請求項２５に記載の過
    剰消去矯正回路。
  27. 【請求項２７】 前記制御回路は更に、前記不完全消去
    手順の間に消去不足セル群が検出された場合に消去パル
    スを前記アレイに印加できることを特徴とする請求項２
    ６に記載の過剰消去矯正回路。
  28. 【請求項２８】 前記制御回路は更に、消去パルスを前
    記アレイ全体に印加する直前にプログラムパルスを最初
    に印加せずに前記消去パルスを前記アレイ全体に印加で
    きることを特徴とする請求項２７に記載の過剰消去矯正
    回路。
  29. 【請求項２９】 フラッシュメモリセルアレイ内のフラ
    ッシュメモリセル群のしきい値電圧を調整する為のしき
    い値電圧分布矯正回路であり、前記しきい値電圧分布矯
    正回路は制御回路を持ち、前記制御回路は、 （ａ）しきい値電圧調整信号を生成する信号生成回路
    と、 （ｂ）消去状態にあるセルの最小目標しきい値電圧Vt
    eminよりも低いしきい値電圧を持つフラッシュメモリセ
    ル群を検出するしきい値電圧検出回路とを備え、前記制
    御回路は、しきい値調整電圧信号を生成してそのような
    フラッシュメモリセル群のしきい値電圧を消去状態にあ
    るセルの最大目標しきい値電圧Vtemaxより低くVteminよ
    り高い目標しきい値電圧Vtspに等しくなる様に調整する
    事を特徴とする、しきい値電圧分布矯正回路。
  30. 【請求項３０】 前記しきい値電圧検出回路が更に、Vt
    emaxより高いしきい値電圧を持つ消去不足セル群をも検
    出できることを特徴とする請求項２９に記載のしきい値
    電圧分布矯正回路。
  31. 【請求項３１】 消去不足セル群が検出された場合に前
    記信号生成回路が消去パルスを前記アレイに印加できる
    ことを特徴とする請求項３０に記載のしきい値電圧分布
    矯正回路。
  32. 【請求項３２】 前記制御回路が消去パルスを前記アレ
    イ全体に印加する直前にプログラムパルスを最初に印加
    せずに前記消去パルスを印加できることを特徴とする請
    求項３１に記載のしきい値電圧分布矯正回路。
  33. 【請求項３３】 フラッシュメモリセルアレイ内のフラ
    ッシュメモリセル群のしきい値電圧を圧縮する為のしき
    い値電圧分布圧縮回路であり、前記しきい値電圧分布圧
    縮回路は、 前記フラッシュメモリセルアレイ内の前記フラッシュメ
    モリセル群を消去する為の消去信号としきい値調整制御
    信号を生成する信号生成回路と、 前記信号生成回路を制御し、しきい値調整制手順を実行
    する制御回路とを持ち、前記制御回路は、 （ａ）前記アレイに消去信号が印加された後、消去状態
    にあるセルの最小目標しきい値電圧Vteminよりも低いし
    きい値電圧を持つフラッシュセル群を検出する前記しき
    い値調整制手順を実行し、 （ｂ）Vteminよりも低いしきい値電圧を持つフラッシュ
    セル群が検出された場合には、しきい値調整制御信号が
    これらのフラッシュセル群に印加され、これらのフラッ
    シュセル群のしきい値電圧を消去状態にあるセルの最大
    目標しきい値電圧Vtemaxより低くVteminより高くなる様
    に調整する事を特徴とするしきい値電圧分布圧縮回路。
  34. 【請求項３４】 前記制御回路は更に、Vteminより低い
    しきい値電圧を持つ被過剰消去セル群を検出する為の過
    剰消去検出手順を実行する事を特徴とする請求項３３に
    記載のしきい値電圧分布圧縮回路。
  35. 【請求項３５】 消去不足セル群が検出された場合にの
    み消去信号を生成する事を特徴とする請求項３３に記載
    のしきい値電圧分布圧縮回路。
  36. 【請求項３６】 消去パルスを印加する直前にプログラ
    ムパルスを最初に印加せずに前記消去パルスを印加する
    ことを特徴とする請求項３５に記載のしきい値電圧分布
    圧縮回路。
  37. 【請求項３７】 被過剰消去セル群が検出された場合に
    前記制御回路が、前記セル群のしきい値電圧分布を圧縮
    する第２しきい値調整制御信号を生成することを特徴と
    する請求項３４に記載のしきい値電圧分布圧縮回路。
  38. 【請求項３８】 フラッシュメモリセルアレイ内のフラ
    ッシュメモリセル群を消去する為のフラッシュメモリセ
    ル群消去回路であり、前記フラッシュメモリセル群消去
    回路は、 前記フラッシュメモリセルアレイ内のフラッシュメモリ
    セル群を消去する為の消去信号としきい値調整制御信号
    を生成する信号生成回路と、 前記信号生成回路を制御し、過剰消去検出手順と不完全
    消去検出手順を実行する制御回路とを持ち、前記制御回
    路は、 （ａ）前記過剰消去検出手順が完了し、前記不完全消去
    検出手順によって消去不足のセル群が検出された場合に
    のみ、消去信号を印加し、 （ｂ）消去信号が印加された場合には、 （ｉ）消去状態にあるセルの最小目標しきい値電圧Vt
    eminよりも低いか消去状態にあるセルの最大目標しきい
    値電圧Vtemaxより高いしきい値電圧を持つフラッシュセ
    ル群が存在するかどうか判断し、 （ｉｉ）Vteminよりも低いしきい値電圧を持つフラッシ
    ュセル群が存在すると判断した場合には、第１しきい値
    調整制御信号を前記アレイに印加し、 （ｉｉｉ）Vtemaxより高いしきい値電圧を持つフラッシ
    ュセル群が存在すると判断した場合には、第２しきい値
    調整制御信号を前記アレイに印加する、収束手順を実行
    して、 前記セル群のしきい値がVtemaxより低くVteminより高く
    なる様に調整することを特徴とするフラッシュメモリセ
    ル群消去回路。
  39. 【請求項３９】 前記第１しきい値調整制御信号がソフ
    トプログラムパルスであり、前記第２しきい値調整制御
    信号が全体しきい値電圧収束パルスであることを特徴と
    する請求項３８に記載のフラッシュメモリセル群消去回
    路。
  40. 【請求項４０】 前記制御回路がソフトプログラムパル
    スを印加して過剰消去検出手順と矯正手順を制御し前記
    アレイ内の被過剰消去セル群を矯正することを特徴とす
    る請求項３８に記載のフラッシュメモリセル群消去回路
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