JPH07249296A - 閾値検出回路 - Google Patents
閾値検出回路Info
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- JPH07249296A JPH07249296A JP11795A JP11795A JPH07249296A JP H07249296 A JPH07249296 A JP H07249296A JP 11795 A JP11795 A JP 11795A JP 11795 A JP11795 A JP 11795A JP H07249296 A JPH07249296 A JP H07249296A
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Abstract
(57)【要約】
【目的】 基準電圧の変化に影響されず，低い閾値電圧
を検出し，出力信号のトリッピング閾値の安定性と，動
作範囲調節可能性を向上させる。 【構成】 電源ライン２と信号アース（ＧＮＤ）間に接
続され，入力端子Ｉ１および入力端子Ｉ２と出力端子と
を有する比較器３を含んでおり，その出力端子が入力端
子Ｉ１に接続されている安定した基準電圧（ＲＩＦ）の
安定基準電圧発生器８と，電源ライン２に供給電圧（Ｖ
ｄｄ）と記憶装置へのプログラミング電圧（Ｖｐｐ）の
値のうち高い方を供給するために設けられた手段である
比較器３の入力端子Ｉ２に接続された供給電圧（Ｖｄ
ｄ）の分割器９とから構成される。
を検出し，出力信号のトリッピング閾値の安定性と，動
作範囲調節可能性を向上させる。 【構成】 電源ライン２と信号アース（ＧＮＤ）間に接
続され，入力端子Ｉ１および入力端子Ｉ２と出力端子と
を有する比較器３を含んでおり，その出力端子が入力端
子Ｉ１に接続されている安定した基準電圧（ＲＩＦ）の
安定基準電圧発生器８と，電源ライン２に供給電圧（Ｖ
ｄｄ）と記憶装置へのプログラミング電圧（Ｖｐｐ）の
値のうち高い方を供給するために設けられた手段である
比較器３の入力端子Ｉ２に接続された供給電圧（Ｖｄ
ｄ）の分割器９とから構成される。
Description
【０００１】
【産業上の利用分野】本発明は，低供給電源状態下で，
電圧の閾値を検出するための閾値検出回路に関するもの
であり，特に，本発明は，半導体に集積され，一定の値
以上の電源が供給され，電源ラインと信号アース（ＧＮ
Ｄ）との間に接続され，第１または基準入力端子および
第２または信号入力端子と，さらに出力端子を有してい
る比較器を含んでなる記憶装置における閾値の電圧を検
出するための閾値検出回路に関するものである。
電圧の閾値を検出するための閾値検出回路に関するもの
であり，特に，本発明は，半導体に集積され，一定の値
以上の電源が供給され，電源ラインと信号アース（ＧＮ
Ｄ）との間に接続され，第１または基準入力端子および
第２または信号入力端子と，さらに出力端子を有してい
る比較器を含んでなる記憶装置における閾値の電圧を検
出するための閾値検出回路に関するものである。
【０００２】本発明は，特に，半導体に集積され記憶装
置に組み込まれた回路に関するものであり，以下の説明
においては便宜上そうした装置を想定しているが，本発
明は必ずしもそうした例に限定されるものではない。
置に組み込まれた回路に関するものであり，以下の説明
においては便宜上そうした装置を想定しているが，本発
明は必ずしもそうした例に限定されるものではない。
【０００３】
【従来の技術】公知のように，かなり多くの電子回路設
計においては，例えば，回路の誤作動を起こすような供
給電源の低下を検出するための電圧閾値検出器を設けて
いる。ここでは，供給電源が記憶消去およびプログラミ
ング・ステップに悪影響を及ぼす可能性がある半導体に
組み込まれた不揮発性記憶回路を想定する。公知のタイ
プの検出器としては，例えば，米国特許Ｎｏ．４，９７
５，８８３に開示されているものがある。
計においては，例えば，回路の誤作動を起こすような供
給電源の低下を検出するための電圧閾値検出器を設けて
いる。ここでは，供給電源が記憶消去およびプログラミ
ング・ステップに悪影響を及ぼす可能性がある半導体に
組み込まれた不揮発性記憶回路を想定する。公知のタイ
プの検出器としては，例えば，米国特許Ｎｏ．４，９７
５，８８３に開示されているものがある。
【０００４】
【発明が解決しようとする課題】しかしながら，現在に
おいて入手できる検出器は，場合によっては５Ｖを越え
るようなものもある比較的高いトリッピング閾値を有し
ている電圧比較器を用いており，低い閾値電圧を検出す
ることができなかった。
おいて入手できる検出器は，場合によっては５Ｖを越え
るようなものもある比較的高いトリッピング閾値を有し
ている電圧比較器を用いており，低い閾値電圧を検出す
ることができなかった。
【０００５】さらに，比較の基準となる基準電圧は，例
えば，供給電源の抵抗性分割器から得られるが，こうし
た基準電圧は，温度あるいは供給電源の電圧変化に伴っ
て，一定ではなく，変化するという問題点もあった。
えば，供給電源の抵抗性分割器から得られるが，こうし
た基準電圧は，温度あるいは供給電源の電圧変化に伴っ
て，一定ではなく，変化するという問題点もあった。
【０００６】本発明は，上記に鑑みてなされたものであ
って，特に，基準電圧の変化に影響されず，低い閾値電
圧を検出することができ，したがって，これまでの方式
に伴う問題点を克服することができる閾値検出回路を得
ることを目的とする。
って，特に，基準電圧の変化に影響されず，低い閾値電
圧を検出することができ，したがって，これまでの方式
に伴う問題点を克服することができる閾値検出回路を得
ることを目的とする。
【０００７】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る閾値検出回路は，半導体に集積さ
れ，それに対して一定の値以上の電源が供給される記憶
装置内における閾値電圧を検出する閾値検出回路におい
て，電源ラインと信号アース（ＧＮＤ）間に接続され，
第１または基準入力端子および第２または信号入力端子
と出力端子とを有する比較器を含んでおり，その出力端
子が前記第１または基準入力端子に接続されている安定
した基準電圧（ＲＩＦ）の発生器と，前記電源ラインに
供給電圧（Ｖｄｄ）と前記記憶装置へのプログラミング
電圧（Ｖｐｐ）の値のうち高い方を供給するために設け
られた手段である前記比較器の第２または信号入力端子
に接続された供給電圧（Ｖｄｄ）の分割器とから構成さ
れているものである。
めに，請求項１に係る閾値検出回路は，半導体に集積さ
れ，それに対して一定の値以上の電源が供給される記憶
装置内における閾値電圧を検出する閾値検出回路におい
て，電源ラインと信号アース（ＧＮＤ）間に接続され，
第１または基準入力端子および第２または信号入力端子
と出力端子とを有する比較器を含んでおり，その出力端
子が前記第１または基準入力端子に接続されている安定
した基準電圧（ＲＩＦ）の発生器と，前記電源ラインに
供給電圧（Ｖｄｄ）と前記記憶装置へのプログラミング
電圧（Ｖｐｐ）の値のうち高い方を供給するために設け
られた手段である前記比較器の第２または信号入力端子
に接続された供給電圧（Ｖｄｄ）の分割器とから構成さ
れているものである。
【０００８】また，請求項２に係る閾値検出回路は，前
記発生器が，一方をｐ−チャンネル・タイプ，他方をｎ
−チャンネル・タイプとするナチュラルＭＯＳトランジ
スタの対により構成されており，前記基準電圧（ＲＩ
Ｆ）が，前記トランジスタのそれぞれの閾値電圧
（ＶT ）間の差として得られるものである。
記発生器が，一方をｐ−チャンネル・タイプ，他方をｎ
−チャンネル・タイプとするナチュラルＭＯＳトランジ
スタの対により構成されており，前記基準電圧（ＲＩ
Ｆ）が，前記トランジスタのそれぞれの閾値電圧
（ＶT ）間の差として得られるものである。
【０００９】また，請求項３に係る閾値検出回路は，前
記発生器が，前記電源ラインと信号アース（ＧＮＤ）と
の間に接続され，前記トランジスタのうちｐ−チャンネ
ル・タイプのトランジスタが抵抗性バイアス・エレメン
ト（ＲＰＯＬ）とアース（ＧＮＤ）との間に接続され，
ｎ−チャンネル・タイプのトランジスタが前記抵抗性バ
イアス・エレメントと前記比較器の第１または基準入力
端子に接続されているものである。
記発生器が，前記電源ラインと信号アース（ＧＮＤ）と
の間に接続され，前記トランジスタのうちｐ−チャンネ
ル・タイプのトランジスタが抵抗性バイアス・エレメン
ト（ＲＰＯＬ）とアース（ＧＮＤ）との間に接続され，
ｎ−チャンネル・タイプのトランジスタが前記抵抗性バ
イアス・エレメントと前記比較器の第１または基準入力
端子に接続されているものである。
【００１０】また，請求項４に係る閾値検出回路は，前
記電源ラインが，直列構成のトランジスタを介してプロ
グラミング電圧（Ｖｐｐ）電極に接続されているもので
ある。
記電源ラインが，直列構成のトランジスタを介してプロ
グラミング電圧（Ｖｐｐ）電極に接続されているもので
ある。
【００１１】また，請求項５に係る閾値検出回路は，前
記電源ラインが，少なくとも１つのトランジスタを介し
て供給電圧（Ｖｄｄ）電極に接続されているものであ
る。
記電源ラインが，少なくとも１つのトランジスタを介し
て供給電圧（Ｖｄｄ）電極に接続されているものであ
る。
【００１２】また，請求項６に係る閾値検出回路は，前
記分割器が，直列に接続され，ダイオード構成のＭＯＳ
トランジスタのシリーズによって構成されているもので
ある。
記分割器が，直列に接続され，ダイオード構成のＭＯＳ
トランジスタのシリーズによって構成されているもので
ある。
【００１３】また，請求項７に係る閾値検出回路は，前
記第１または基準入力端子および第２または信号入力
が，パワー・ダウン信号（ＰＷＤ）により可能になった
パスを接続することによって信号アース（ＧＮＤ）に接
続されるものである。
記第１または基準入力端子および第２または信号入力
が，パワー・ダウン信号（ＰＷＤ）により可能になった
パスを接続することによって信号アース（ＧＮＤ）に接
続されるものである。
【００１４】また，請求項８に係る閾値検出回路は，前
記比較器の出力端子が，直列構成の遅延ブロックのシリ
ーズに接続されているものである。
記比較器の出力端子が，直列構成の遅延ブロックのシリ
ーズに接続されているものである。
【００１５】また，請求項９に係る閾値検出回路は，前
記分割器と比較器の第２または信号入力端子との間にパ
ワー・ダウン信号（ＰＷＤ）に動作可能に接続されたデ
カップラー（ｄｅｃｏｕｐｌｅｒ）が接続されているも
のである。
記分割器と比較器の第２または信号入力端子との間にパ
ワー・ダウン信号（ＰＷＤ）に動作可能に接続されたデ
カップラー（ｄｅｃｏｕｐｌｅｒ）が接続されているも
のである。
【００１６】
【作用】本発明は，制御される供給電源Ｖｄｄの一部と
２つのナチュラルＭＯＳトランジスタの閾値電圧ＶT の
間の差として得られる安定した基準電圧との間の比較を
実行するものである。
２つのナチュラルＭＯＳトランジスタの閾値電圧ＶT の
間の差として得られる安定した基準電圧との間の比較を
実行するものである。
【００１７】こうした方式に基づいた場合，技術的な課
題は，上記特許請求の範囲における各請求項に定義され
るような回路によって解決される。
題は，上記特許請求の範囲における各請求項に定義され
るような回路によって解決される。
【００１８】本発明に係る閾値検出回路の特徴と利点
は，本発明の限定ではなく，その例示として開示される
実施例についての以下の詳細な説明と，関連図面を参照
することによって明らかになる。
は，本発明の限定ではなく，その例示として開示される
実施例についての以下の詳細な説明と，関連図面を参照
することによって明らかになる。
【００１９】
【実施例】以下，本発明に係る閾値検出回路の実施例を
図面に基づいて詳細に説明する。図１は，本発明を具体
化した閾値検出回路１を示す回路図である。閾値検出回
路１は半導体に集積され，供給電圧Ｖｄｄおよびプログ
ラミング電圧Ｖｐｐが供給される不揮発性記憶装置に組
み込まれている。ここで，供給電圧Ｖｄｄは５Ｖ程度で
あり，一方，プログラミング電圧Ｖｐｐは１２Ｖ程度で
ある。
図面に基づいて詳細に説明する。図１は，本発明を具体
化した閾値検出回路１を示す回路図である。閾値検出回
路１は半導体に集積され，供給電圧Ｖｄｄおよびプログ
ラミング電圧Ｖｐｐが供給される不揮発性記憶装置に組
み込まれている。ここで，供給電圧Ｖｄｄは５Ｖ程度で
あり，一方，プログラミング電圧Ｖｐｐは１２Ｖ程度で
ある。
【００２０】閾値検出回路１は，電界効果トランジス
タ，すなわち，ナチュラルｎ−チャンネルＭＯＳタイプ
の２つのトランジスタＭ１およびＭ２と，ｐ−チャンネ
ルＭＯＳタイプの２つのトランジスタＭ３およびＭ４を
含む比較器（ステージ）３により構成されている。
タ，すなわち，ナチュラルｎ−チャンネルＭＯＳタイプ
の２つのトランジスタＭ１およびＭ２と，ｐ−チャンネ
ルＭＯＳタイプの２つのトランジスタＭ３およびＭ４を
含む比較器（ステージ）３により構成されている。
【００２１】トランジスタＭ１およびＭ２にそれぞれ対
応する制御端子は，比較器３の反転および非反転入力端
子を形成している。具体的には，第１のトランジスタＭ
１のゲート端子Ｇ１が比較器３の反転入力端子Ｉ１と一
致しており，第２のトランジスタＭ２のゲート端子Ｇ２
は比較器３の非反転入力端子Ｉ２に一致している。
応する制御端子は，比較器３の反転および非反転入力端
子を形成している。具体的には，第１のトランジスタＭ
１のゲート端子Ｇ１が比較器３の反転入力端子Ｉ１と一
致しており，第２のトランジスタＭ２のゲート端子Ｇ２
は比較器３の非反転入力端子Ｉ２に一致している。
【００２２】トランジスタＭ１とＭ２は，ｎ−チャンネ
ルタイプのナチュラルＭＯＳトランジスタＭ５によって
形成される電流発生器を介してアース（ＧＮＤ）に接続
された共通のソース端子Ｓ１およびＳ２をそれぞれ有し
ている。
ルタイプのナチュラルＭＯＳトランジスタＭ５によって
形成される電流発生器を介してアース（ＧＮＤ）に接続
された共通のソース端子Ｓ１およびＳ２をそれぞれ有し
ている。
【００２３】トランジスタＭ２８は，トランジスタＭ５
と並列関係にあり，そのゲート端子は，回路がＯＦＦさ
れた場合に該入力端子Ｉ１に存在している電圧をアース
（ＧＮＤ）に放電するために比較器３の入力端子Ｉ１に
接続されている。
と並列関係にあり，そのゲート端子は，回路がＯＦＦさ
れた場合に該入力端子Ｉ１に存在している電圧をアース
（ＧＮＤ）に放電するために比較器３の入力端子Ｉ１に
接続されている。
【００２４】トランジスタＭ１およびＭ２の，他のある
いはドレイン端子Ｄ１およびＤ２はそれぞれトランジス
タ対Ｍ３およびＭ４のドレイン端子Ｄ３およびＤ４にそ
れぞれ接続され，電流ミラーとして構成されており，Ｍ
４はダイオード構成になっている。
いはドレイン端子Ｄ１およびＤ２はそれぞれトランジス
タ対Ｍ３およびＭ４のドレイン端子Ｄ３およびＤ４にそ
れぞれ接続され，電流ミラーとして構成されており，Ｍ
４はダイオード構成になっている。
【００２５】これらのトランジスタＭ３およびＭ４のゲ
ート端子Ｇ３およびＧ４は，共に接続されており，一
方，ソース端子Ｓ３とＳ４は電源ライン２に電気的に接
続されている。
ート端子Ｇ３およびＧ４は，共に接続されており，一
方，ソース端子Ｓ３とＳ４は電源ライン２に電気的に接
続されている。
【００２６】トランジスタＭ４のドレイン端子Ｄ４は，
直列に接続された２つのナチュラルＭＯＳトランジスタ
Ｍ６およびＭ７によりアース（ＧＮＤ）に接続されてい
る。これらのうち，トランジスタＭ６はそのゲート端子
Ｇ６で，その発信源については後で説明する信号ＰＰを
受信する。トランジスタＭ７はダイオード構成であり，
そのゲート端子Ｇ７はドレイン端子Ｄ７に接続されてお
り，そのソース端子Ｓ７はアース（ＧＮＤ）に接地され
ている。
直列に接続された２つのナチュラルＭＯＳトランジスタ
Ｍ６およびＭ７によりアース（ＧＮＤ）に接続されてい
る。これらのうち，トランジスタＭ６はそのゲート端子
Ｇ６で，その発信源については後で説明する信号ＰＰを
受信する。トランジスタＭ７はダイオード構成であり，
そのゲート端子Ｇ７はドレイン端子Ｄ７に接続されてお
り，そのソース端子Ｓ７はアース（ＧＮＤ）に接地され
ている。
【００２７】比較器３からの出力は，トランジスタＭ１
のドレイン端子Ｄ１によって取り出され，集合的に符号
６により示されている，サイズが段階的に大きくなって
いるバッファ列を構成し，カスケード接続されたインバ
ータＮ１，Ｎ２およびＮ３に送られる。
のドレイン端子Ｄ１によって取り出され，集合的に符号
６により示されている，サイズが段階的に大きくなって
いるバッファ列を構成し，カスケード接続されたインバ
ータＮ１，Ｎ２およびＮ３に送られる。
【００２８】このバッファ列におけるインバータＮ１，
Ｎ２およびＮ３には電源ライン２から電源が供給され，
その出力端子で，最後のインバータＲ３の端子ＯＵＴと
アース（ＧＮＤ）間の寄生キャパシタンスを示す。イン
バータＲ３のこの端子ＯＵＴから，予め決められた閾値
以下に低下した供給電源を示す論理出力信号ＶＣＣＬＯ
Ｗが取り出される。
Ｎ２およびＮ３には電源ライン２から電源が供給され，
その出力端子で，最後のインバータＲ３の端子ＯＵＴと
アース（ＧＮＤ）間の寄生キャパシタンスを示す。イン
バータＲ３のこの端子ＯＵＴから，予め決められた閾値
以下に低下した供給電源を示す論理出力信号ＶＣＣＬＯ
Ｗが取り出される。
【００２９】比較器３の出力端子から取り出された信号
は，ラインＬＯＷＮを介して，相互に接続されると同時
に，電源ライン２に接続されたボディＢ８およびソース
端子Ｓ８を有するｐ−チャンネルＭＯＳトランジスタＭ
８のゲート端子Ｇ８に出力される。
は，ラインＬＯＷＮを介して，相互に接続されると同時
に，電源ライン２に接続されたボディＢ８およびソース
端子Ｓ８を有するｐ−チャンネルＭＯＳトランジスタＭ
８のゲート端子Ｇ８に出力される。
【００３０】トランジスタＭ８は，さらに，２つのトラ
ンジスタＭ９およびＭ１０に直列に接続されており，特
に，そのドレイン端子Ｄ８はボディＢ９およびトランジ
スタＭ９のソース端子Ｓ９に接続されている。トランジ
スタＭ９のドレイン端子Ｄ９はトランジスタＭ１０のド
レイン端子Ｄ１０および別のＭＯＳトランジスタＭ１１
のゲート端子Ｇ１１に電気的に接続されている。
ンジスタＭ９およびＭ１０に直列に接続されており，特
に，そのドレイン端子Ｄ８はボディＢ９およびトランジ
スタＭ９のソース端子Ｓ９に接続されている。トランジ
スタＭ９のドレイン端子Ｄ９はトランジスタＭ１０のド
レイン端子Ｄ１０および別のＭＯＳトランジスタＭ１１
のゲート端子Ｇ１１に電気的に接続されている。
【００３１】最後に述べたトランジスタＭ１１は，その
ボディＢ１１とソース端子Ｓ１１が相互に接続されると
同時に，アース（ＧＮＤ）で接地されている。トランジ
スタＭ１１のドレイン端子Ｄ１１は比較器３の入力端子
Ｉ２に接続され，出力信号ＶＣＣＬＯＷが低論理レベル
の場合に，入力端子Ｉ２にある電圧をアース（ＧＮＤ）
に放電する。
ボディＢ１１とソース端子Ｓ１１が相互に接続されると
同時に，アース（ＧＮＤ）で接地されている。トランジ
スタＭ１１のドレイン端子Ｄ１１は比較器３の入力端子
Ｉ２に接続され，出力信号ＶＣＣＬＯＷが低論理レベル
の場合に，入力端子Ｉ２にある電圧をアース（ＧＮＤ）
に放電する。
【００３２】トランジスタＭ１０のソース端子Ｓ１０
は，アース（ＧＮＤ）に接続されており，一方，そのゲ
ート端子Ｇ１０はトランジスタＭ９のゲート端子Ｇ９に
接続されている。これらのゲート端子Ｇ９，Ｇ１０は供
給電源Ｖｄｄを供給されるインバータＮ１を介して外部
信号ＰＷＤから得られる信号ＰＷＤＮを受信する。
は，アース（ＧＮＤ）に接続されており，一方，そのゲ
ート端子Ｇ１０はトランジスタＭ９のゲート端子Ｇ９に
接続されている。これらのゲート端子Ｇ９，Ｇ１０は供
給電源Ｖｄｄを供給されるインバータＮ１を介して外部
信号ＰＷＤから得られる信号ＰＷＤＮを受信する。
【００３３】インバータＮ１の出力ＰＷＤＮも抵抗性の
分割器９とアース（ＧＮＤ）との間に接続されたナチュ
ラル電界効果トランジスタＭ１２のゲート端子Ｇ１２に
供給される。分割器９は電源ＶｄｄとトランジスタＭ１
２のドレイン端子Ｄ１２との間に直列に接続された第１
（Ｒ０）および第２（Ｒ１）の抵抗性エレメントを含ん
でいる。
分割器９とアース（ＧＮＤ）との間に接続されたナチュ
ラル電界効果トランジスタＭ１２のゲート端子Ｇ１２に
供給される。分割器９は電源ＶｄｄとトランジスタＭ１
２のドレイン端子Ｄ１２との間に直列に接続された第１
（Ｒ０）および第２（Ｒ１）の抵抗性エレメントを含ん
でいる。
【００３４】抵抗性エレメントＲ０およびＲ１の接続点
ＰＲ１は，ＮＯＲタイプの論理ゲートＰＬ１からの出力
によってゲート端子Ｇ１３上において制御されるナチュ
ラルＭＯＳタイプの別のトランジスタＭ１３のドレイン
端子Ｄ１３に電気的に接続されている。この論理ゲート
ＰＬ１は，それぞれ信号ＰＷＤおよびＴＤＩＳを受信す
る２つの入力端Ａ１およびＢ１を有している。
ＰＲ１は，ＮＯＲタイプの論理ゲートＰＬ１からの出力
によってゲート端子Ｇ１３上において制御されるナチュ
ラルＭＯＳタイプの別のトランジスタＭ１３のドレイン
端子Ｄ１３に電気的に接続されている。この論理ゲート
ＰＬ１は，それぞれ信号ＰＷＤおよびＴＤＩＳを受信す
る２つの入力端Ａ１およびＢ１を有している。
【００３５】上記信号ＴＤＩＳも電源Ｖｄｄと比較器３
の入力端子Ｉ２との間に接続された電界効果トランジス
タＭ１４のゲート電極Ｇ１４に供給される信号ＴＤＩＳ
Ｎを出力するニゲータ（ｎｅｇａｔｏｒ）Ｎ２の入力端
子に供給される。このトランジスタＭ１４のボディＢ１
４およびソース端子Ｓ１４電極は相互に接続されると共
に，電源Ｖｄｄに接続されている。
の入力端子Ｉ２との間に接続された電界効果トランジス
タＭ１４のゲート電極Ｇ１４に供給される信号ＴＤＩＳ
Ｎを出力するニゲータ（ｎｅｇａｔｏｒ）Ｎ２の入力端
子に供給される。このトランジスタＭ１４のボディＢ１
４およびソース端子Ｓ１４電極は相互に接続されると共
に，電源Ｖｄｄに接続されている。
【００３６】トランジスタＭ１４のドレイン端子Ｄ１４
は，トランジスタＭ１３のソース端子Ｓ１３および比較
器３の入力端子Ｉ２に接続されており，ＰＡＲＴと名づ
けられた信号を伝える。
は，トランジスタＭ１３のソース端子Ｓ１３および比較
器３の入力端子Ｉ２に接続されており，ＰＡＲＴと名づ
けられた信号を伝える。
【００３７】比較器３の他の入力端子Ｉ１はナチュラル
ＭＯＳトランジスタＭ２８により接地されている。トラ
ンジスタＭ２８のソース端子Ｓ２８およびドレイン端子
Ｄ２８は相互に接続されていると同時に，アース（ＧＮ
Ｄ）に接地されている。
ＭＯＳトランジスタＭ２８により接地されている。トラ
ンジスタＭ２８のソース端子Ｓ２８およびドレイン端子
Ｄ２８は相互に接続されていると同時に，アース（ＧＮ
Ｄ）に接地されている。
【００３８】比較器３の入力端子Ｉ１は，また，ダイオ
ード構成で直列に接続された第１のナチュラルＭＯＳト
ランジスタＭ１５と第２のナチュラルＭＯＳトランジス
タＭ１６によってアース（ＧＮＤ）に接地されている。
上記第２のトランジスタＭ１６のゲート端子Ｇ１６およ
びドレイン端子Ｄ１６は短絡されており，また，そのソ
ース端子Ｓ１６はアース（ＧＮＤ）に接地されている。
ード構成で直列に接続された第１のナチュラルＭＯＳト
ランジスタＭ１５と第２のナチュラルＭＯＳトランジス
タＭ１６によってアース（ＧＮＤ）に接地されている。
上記第２のトランジスタＭ１６のゲート端子Ｇ１６およ
びドレイン端子Ｄ１６は短絡されており，また，そのソ
ース端子Ｓ１６はアース（ＧＮＤ）に接地されている。
【００３９】第１のトランジスタＭ１５のゲート端子Ｇ
１５には符号７に示す単安定ラインの出力端子が接続さ
れており，信号ＰＰを伝送する。この単安定ライン７は
直列構成の３つのインバータＩ４，Ｉ５，Ｉ６と２つの
入力端子Ａ２およびＢ２を有するＮＯＲタイプの論理ゲ
ートＰＬ２を有している。１つの入力端Ａ２は信号ＰＷ
Ｄを受信すると同時にインバータ・カスケードに入力
し，他方の入力端Ｂ２はインバータ・カスケード（Ｉ
４，Ｉ５，Ｉ６）からの出力を受信する。
１５には符号７に示す単安定ラインの出力端子が接続さ
れており，信号ＰＰを伝送する。この単安定ライン７は
直列構成の３つのインバータＩ４，Ｉ５，Ｉ６と２つの
入力端子Ａ２およびＢ２を有するＮＯＲタイプの論理ゲ
ートＰＬ２を有している。１つの入力端Ａ２は信号ＰＷ
Ｄを受信すると同時にインバータ・カスケードに入力
し，他方の入力端Ｂ２はインバータ・カスケード（Ｉ
４，Ｉ５，Ｉ６）からの出力を受信する。
【００４０】比較器３の入力端子Ｉ１には，符号８によ
り示される安定基準電圧発生器８の出力が接続されてい
る。安定基準電圧発生器８は電源ライン２およびナチュ
ラルＭＯＳトランジスタＭ１８のドレイン端子Ｄ１８に
接続された抵抗性エレメントＲＰＯＬを有しており，そ
のゲート電極Ｇ１８はドレイン電極Ｄ１８に短絡されて
いる。ソース電極Ｓ１８は比較器３の入力端子Ｉ１に接
続されている。
り示される安定基準電圧発生器８の出力が接続されてい
る。安定基準電圧発生器８は電源ライン２およびナチュ
ラルＭＯＳトランジスタＭ１８のドレイン端子Ｄ１８に
接続された抵抗性エレメントＲＰＯＬを有しており，そ
のゲート電極Ｇ１８はドレイン電極Ｄ１８に短絡されて
いる。ソース電極Ｓ１８は比較器３の入力端子Ｉ１に接
続されている。
【００４１】上記ソース電極Ｓ１８は，直列構成の２つ
のナチュラルトランジスタＭ１９およびＭ２０によって
アース（ＧＮＤ）に接地されており，これら２つのトラ
ンジスタＭ１９，Ｍ２０のうち，前者のゲート電極Ｇ１
９がトランジスタＭ１７のソース電極Ｓ１７に接続され
ており，後者は単安定ライン７から出力される信号ＰＷ
ＤＮによってゲート電極Ｇ２０上において制御される。
のナチュラルトランジスタＭ１９およびＭ２０によって
アース（ＧＮＤ）に接地されており，これら２つのトラ
ンジスタＭ１９，Ｍ２０のうち，前者のゲート電極Ｇ１
９がトランジスタＭ１７のソース電極Ｓ１７に接続され
ており，後者は単安定ライン７から出力される信号ＰＷ
ＤＮによってゲート電極Ｇ２０上において制御される。
【００４２】ナチュラルＭＯＳトランジスタＭ１７のソ
ース端子Ｓ１７は，トランジスタＭ１８のドレイン端子
Ｄ１８に接続されており，そのゲート端子Ｇ１７はアー
ス（ＧＮＤ）に接続されている。トランジスタＭ１７の
ボディ端子Ｂ１７はソース端子Ｓ１７およびもう１つの
トランジスタＭ２１のボディ端子Ｂ２１に短絡されてお
り，残りの端子はすべてアース（ＧＮＤ）に接地されて
いる。
ース端子Ｓ１７は，トランジスタＭ１８のドレイン端子
Ｄ１８に接続されており，そのゲート端子Ｇ１７はアー
ス（ＧＮＤ）に接続されている。トランジスタＭ１７の
ボディ端子Ｂ１７はソース端子Ｓ１７およびもう１つの
トランジスタＭ２１のボディ端子Ｂ２１に短絡されてお
り，残りの端子はすべてアース（ＧＮＤ）に接地されて
いる。
【００４３】トランジスタＭ１７のドレイン端子Ｄ１７
は，アース（ＧＮＤ）の方向に向けて直列で，そのゲー
ト端子Ｇ２２上において信号ＰＷＤＮを受信するナチュ
ラルトランジスタＭ２２に接続されている。
は，アース（ＧＮＤ）の方向に向けて直列で，そのゲー
ト端子Ｇ２２上において信号ＰＷＤＮを受信するナチュ
ラルトランジスタＭ２２に接続されている。
【００４４】電源ライン２は，電源Ｖｄｄの極とプログ
ラミング電圧Ｖｐｐの極の両方に接続されている。電源
Ｖｄｄへの接続は符号４により示されるトランジスタ・
レッグを介して行われ，このトランジスタ・レッグ４は
ＭＯＳトランジスタＭ２３を含んでいる。このトランジ
スタＭ２３は，ｎ−チャンネル・タイプのナチュラルＭ
ＯＳトランジスタで，そのソース電極Ｓ２３は電源ライ
ン２に接続されており，そのゲート電極Ｇ２３はドレイ
ン電極Ｄ２３および電源Ｖｄｄに接続されている。
ラミング電圧Ｖｐｐの極の両方に接続されている。電源
Ｖｄｄへの接続は符号４により示されるトランジスタ・
レッグを介して行われ，このトランジスタ・レッグ４は
ＭＯＳトランジスタＭ２３を含んでいる。このトランジ
スタＭ２３は，ｎ−チャンネル・タイプのナチュラルＭ
ＯＳトランジスタで，そのソース電極Ｓ２３は電源ライ
ン２に接続されており，そのゲート電極Ｇ２３はドレイ
ン電極Ｄ２３および電源Ｖｄｄに接続されている。
【００４５】電源ライン２は，直列構成の３つのＭＯＳ
トランジスタＭ２５，Ｍ２６およびＭ２７により構成さ
れるトランジスタの第２のトランジスタ・レッグ５経由
でプログラミング電圧Ｖｐｐに接続されており，これら
３つのトランジスタ（Ｍ２５，Ｍ２６およびＭ２７）の
うち，最初の２つはｎ−チャンネル・タイプであり，３
番目のものはｐ−チャンネル・タイプである。
トランジスタＭ２５，Ｍ２６およびＭ２７により構成さ
れるトランジスタの第２のトランジスタ・レッグ５経由
でプログラミング電圧Ｖｐｐに接続されており，これら
３つのトランジスタ（Ｍ２５，Ｍ２６およびＭ２７）の
うち，最初の２つはｎ−チャンネル・タイプであり，３
番目のものはｐ−チャンネル・タイプである。
【００４６】トランジスタＭ２５のソース電極Ｓ２５
は，電源ライン２に電気的に接続されており，そのゲー
ト端子Ｇ２５およびドレイン端子Ｄ２５は相互に接続さ
れると同時に，第２のトランジスタＭ２６のドレイン端
子Ｄ２６に接続されている。
は，電源ライン２に電気的に接続されており，そのゲー
ト端子Ｇ２５およびドレイン端子Ｄ２５は相互に接続さ
れると同時に，第２のトランジスタＭ２６のドレイン端
子Ｄ２６に接続されている。
【００４７】このトランジスタＭ２６のゲート端子Ｇ２
６およびドレイン端子Ｄ２６は相互に接続されると同時
に，第３のトランジスタＭ２７のドレイン端子Ｄ２７お
よびゲート端子Ｇ２７に接続されている。このトランジ
スタＭ２７のソース端子Ｓ２７とボディ端子Ｂ２７はプ
ログラミング電圧Ｖｐｐ電極に接続されている。
６およびドレイン端子Ｄ２６は相互に接続されると同時
に，第３のトランジスタＭ２７のドレイン端子Ｄ２７お
よびゲート端子Ｇ２７に接続されている。このトランジ
スタＭ２７のソース端子Ｓ２７とボディ端子Ｂ２７はプ
ログラミング電圧Ｖｐｐ電極に接続されている。
【００４８】次に，本発明に係る閾値検出回路の動作に
ついて説明する。比較器３は，供給電圧および温度とは
無関係で，その第１の入力端子Ｉ１に保持される安定し
た基準電圧ＲＩＦを有している。
ついて説明する。比較器３は，供給電圧および温度とは
無関係で，その第１の入力端子Ｉ１に保持される安定し
た基準電圧ＲＩＦを有している。
【００４９】この基準電圧は，電圧ＲＩＦを，一方がナ
チュラルｐ−チャンネル・タイプ，他方がナチュラルｎ
−チャンネル・タイプである２つのＭＯＳ，すなわち，
トランジスタＭ１７およびＭ１８のそれぞれの閾値電圧
の差として得られるようにする安定基準電圧発生器８に
よって得られる。この安定した電圧基準を用いることに
より，比較器３のトリッピング閾値を正確に設定するこ
とができる。
チュラルｐ−チャンネル・タイプ，他方がナチュラルｎ
−チャンネル・タイプである２つのＭＯＳ，すなわち，
トランジスタＭ１７およびＭ１８のそれぞれの閾値電圧
の差として得られるようにする安定基準電圧発生器８に
よって得られる。この安定した電圧基準を用いることに
より，比較器３のトリッピング閾値を正確に設定するこ
とができる。
【００５０】比較器３の第２の入力端子Ｉ２には，電源
Ｖｄｄの抵抗性の分割器９から取り出される電圧信号Ｐ
ＡＲＴが入力される。電圧信号ＰＡＲＴは供給電源Ｖｄ
ｄに対応して直線的に変化する。
Ｖｄｄの抵抗性の分割器９から取り出される電圧信号Ｐ
ＡＲＴが入力される。電圧信号ＰＡＲＴは供給電源Ｖｄ
ｄに対応して直線的に変化する。
【００５１】比較器３の電源ラインにおける電圧値は，
電源Ｖｄｄの電極と第２のプログラミングＶｐｐ電極と
の間のより高い電圧に依存している。実際，電源ライン
２は第１のトランジスタ・レッグ４を介して電源電極
に，さらに，第２のトランジスタ・レッグ５を介してプ
ログラミング電極に接続されている。
電源Ｖｄｄの電極と第２のプログラミングＶｐｐ電極と
の間のより高い電圧に依存している。実際，電源ライン
２は第１のトランジスタ・レッグ４を介して電源電極
に，さらに，第２のトランジスタ・レッグ５を介してプ
ログラミング電極に接続されている。
【００５２】特に，例えば，Ｖｕとして示されている，
電源ライン２の電圧は，以下のうちの最大の値をとる。
すなわち，Ｖｐｐの値−レッグ５の３つのトランジスタ
Ｍ２５，Ｍ２６およびＭ２７の閾値電圧（Ｖｕ＝Ｖｐｐ
−２ＶTn-ch −ＶTp-ch ），または，Ｖｄｄの値−ナチ
ュラルｎ−チャンネル・トランジスタ，この場合はトラ
ンジスタ・レッグ４のトランジスタＭ２３の閾値電圧
（Ｖｕ＝Ｖｄｄ−ＶTn-ch nat ），である。
電源ライン２の電圧は，以下のうちの最大の値をとる。
すなわち，Ｖｐｐの値−レッグ５の３つのトランジスタ
Ｍ２５，Ｍ２６およびＭ２７の閾値電圧（Ｖｕ＝Ｖｐｐ
−２ＶTn-ch −ＶTp-ch ），または，Ｖｄｄの値−ナチ
ュラルｎ−チャンネル・トランジスタ，この場合はトラ
ンジスタ・レッグ４のトランジスタＭ２３の閾値電圧
（Ｖｕ＝Ｖｄｄ−ＶTn-ch nat ），である。
【００５３】この回路を適切に動作させるためには，プ
ログラミング電圧Ｖｐｐを少なくとも６Ｖ程度にしてお
くことが必要である。この稼働率（ｏｐｅｒａｔｉｏｎ
ｒａｔｉｎｇ）は，トランジスタ・レッグ５のトラン
ジスタの数を３から２あるいは１つだけに減らす（トラ
ンジスタＭ２５，トランジスタＭ２６の一方を除去する
か，あるいは，その両方を除去する）ことによって下げ
ることができる。しかしながら，電圧値Ｖｕは２．５
Ｖ，あるいは，Ｖｕを供給された回路全体が動作できる
ような値以上にあることが必要である。
ログラミング電圧Ｖｐｐを少なくとも６Ｖ程度にしてお
くことが必要である。この稼働率（ｏｐｅｒａｔｉｏｎ
ｒａｔｉｎｇ）は，トランジスタ・レッグ５のトラン
ジスタの数を３から２あるいは１つだけに減らす（トラ
ンジスタＭ２５，トランジスタＭ２６の一方を除去する
か，あるいは，その両方を除去する）ことによって下げ
ることができる。しかしながら，電圧値Ｖｕは２．５
Ｖ，あるいは，Ｖｕを供給された回路全体が動作できる
ような値以上にあることが必要である。
【００５４】比較器３からの出力信号ＶＣＣＬＯＷは，
正常な動作状態ではゼロであるが，供給電圧Ｖｄｄがト
リッピング・レベル以下に低下した場合，あるいは，問
題の回路が２．５Ｖ程度，あるいは，ディープ・パワー
・ダウン（ＰＷＤ）状態になった場合のいずれかに，電
源ライン２上に存在する同じ電圧値Ｖｕに上昇する。
正常な動作状態ではゼロであるが，供給電圧Ｖｄｄがト
リッピング・レベル以下に低下した場合，あるいは，問
題の回路が２．５Ｖ程度，あるいは，ディープ・パワー
・ダウン（ＰＷＤ）状態になった場合のいずれかに，電
源ライン２上に存在する同じ電圧値Ｖｕに上昇する。
【００５５】実際に，回路のすべての要素は，好適に，
ニゲータＮ１を介して外部信号ＰＷＤから得られるネガ
ティブ論理で，信号ＰＷＤＮによって制御されるＭＯＳ
トランジスタ（Ｍ９，Ｍ１０，Ｍ１２，Ｍ２０およびＭ
２２）を備えている。この信号ＰＷＤＮはすべての電流
通路を接地状態にして，出力ＶＣＣＬＯＷをＶｕの値に
することによって，回路における電力消費をゼロにす
る。
ニゲータＮ１を介して外部信号ＰＷＤから得られるネガ
ティブ論理で，信号ＰＷＤＮによって制御されるＭＯＳ
トランジスタ（Ｍ９，Ｍ１０，Ｍ１２，Ｍ２０およびＭ
２２）を備えている。この信号ＰＷＤＮはすべての電流
通路を接地状態にして，出力ＶＣＣＬＯＷをＶｕの値に
することによって，回路における電力消費をゼロにす
る。
【００５６】都合よく遅らされたパルスＰＰは，単安定
ライン７を介して，信号ＰＷＤの立ち下がり（ｔｒａｉ
ｌｉｎｇ ｅｄｇｅ）から得られる。この信号は，通常
の動作状態が始まると，比較器３の入力端子Ｉ１をすみ
やかに放電するため，トランジスタＭ１５に好適に提供
される。同様に，信号ＴＤＩＳＮによって起動されるト
ランジスタＭ４は，比較器３の入力端子Ｉ２の電圧をＶ
ｄｄに維持しながら，回路動作を中断させる。正論理信
号ＴＤＩＳは，また，論理ゲートＰＬＩの出力端子を介
して，トランジスタＭ１３にも送られる。
ライン７を介して，信号ＰＷＤの立ち下がり（ｔｒａｉ
ｌｉｎｇ ｅｄｇｅ）から得られる。この信号は，通常
の動作状態が始まると，比較器３の入力端子Ｉ１をすみ
やかに放電するため，トランジスタＭ１５に好適に提供
される。同様に，信号ＴＤＩＳＮによって起動されるト
ランジスタＭ４は，比較器３の入力端子Ｉ２の電圧をＶ
ｄｄに維持しながら，回路動作を中断させる。正論理信
号ＴＤＩＳは，また，論理ゲートＰＬＩの出力端子を介
して，トランジスタＭ１３にも送られる。
【００５７】この回路のユニークな特徴は，それが，供
給電圧Ｖｄｄの継続的な範囲で動作し，したがって，抵
抗性の分割器を用い，プログラミング電圧Ｖｐｐを６Ｖ
以上の値に保持しつつ，検出回路のトリッピング閾値を
変更できる点にある。
給電圧Ｖｄｄの継続的な範囲で動作し，したがって，抵
抗性の分割器を用い，プログラミング電圧Ｖｐｐを６Ｖ
以上の値に保持しつつ，検出回路のトリッピング閾値を
変更できる点にある。
【００５８】この必要条件に基づいて，図２に示すよう
なダイオード構成のＭＯＳトランジスタ分割器を，図１
に示した抵抗性の分割器９と置き換えることもできる。
もちろん，こうした方式は，トリッピング閾値が結合ダ
イオード・チェーン閾値より高い場合に適用される。
なダイオード構成のＭＯＳトランジスタ分割器を，図１
に示した抵抗性の分割器９と置き換えることもできる。
もちろん，こうした方式は，トリッピング閾値が結合ダ
イオード・チェーン閾値より高い場合に適用される。
【００５９】この図２には，直列構成の３つの電界効果
トランジスタＭＲ１，ＭＲ２およびＭＲ３を電源Ｖｄｄ
とアース（ＧＮＤ）との間に接続させる抵抗性分割器９
の修正された実施例が示されている。
トランジスタＭＲ１，ＭＲ２およびＭＲ３を電源Ｖｄｄ
とアース（ＧＮＤ）との間に接続させる抵抗性分割器９
の修正された実施例が示されている。
【００６０】これらのトランジスタ（ＭＲ１〜ＭＲ３）
はダイオード構成であり，すなわち，そのゲート端子Ｇ
Ｒ１，ＧＲ２およびＧＲ３と，ドレイン端子ＤＲ１，Ｄ
Ｒ２およびＤＲ３端子が相互に接続されている。同様
に，ソース端子ＳＲ１，ＳＲ２およびＳＲ３は相互に接
続されると同時に，その対応するボディ端子ＢＲ１，Ｂ
Ｒ２およびＢＲ３にも接続されている。電圧信号ＰＡＲ
Ｔは，第３のトランジスタＭＲ３のソース端子ＳＲ３か
ら取り出される。
はダイオード構成であり，すなわち，そのゲート端子Ｇ
Ｒ１，ＧＲ２およびＧＲ３と，ドレイン端子ＤＲ１，Ｄ
Ｒ２およびＤＲ３端子が相互に接続されている。同様
に，ソース端子ＳＲ１，ＳＲ２およびＳＲ３は相互に接
続されると同時に，その対応するボディ端子ＢＲ１，Ｂ
Ｒ２およびＢＲ３にも接続されている。電圧信号ＰＡＲ
Ｔは，第３のトランジスタＭＲ３のソース端子ＳＲ３か
ら取り出される。
【００６１】この修正された回路は，小さな空間しか必
要としないという利点を有しており，これは特に半導体
への集積を図る際に重要な要素となる。
要としないという利点を有しており，これは特に半導体
への集積を図る際に重要な要素となる。
【００６２】本出願者が実施した統計的な分析による
と，トリッピング閾値を幅広い温度範囲（−４０度から
＋１５０度）で正確に設定することを可能にし，しか
も，それが変動するプロセス・パラメータの存在の下で
も可能であることが明らかになっている。プログラミン
グ電圧Ｖｐｐ＝１２Ｖの場合，実際，中間値の前後にわ
ずかに広がった一組のトリッピング閾値が得られる。
と，トリッピング閾値を幅広い温度範囲（−４０度から
＋１５０度）で正確に設定することを可能にし，しか
も，それが変動するプロセス・パラメータの存在の下で
も可能であることが明らかになっている。プログラミン
グ電圧Ｖｐｐ＝１２Ｖの場合，実際，中間値の前後にわ
ずかに広がった一組のトリッピング閾値が得られる。
【００６３】トリッピング電圧値は，抵抗性分割器９の
抵抗Ｒ０およびＲ１の値，すなわち，分割比を変更する
ことによって，変化させることができる。
抵抗Ｒ０およびＲ１の値，すなわち，分割比を変更する
ことによって，変化させることができる。
【００６４】この回路の最も重要な機能は，プログラミ
ング電圧Ｖｐｐがプログラミング値（例えば，１２Ｖ程
度），あるいはそれより高い値で，一方，供給電源Ｖｄ
ｄが低下しつつあるときに明らかになる。この場合，回
路には安定した電源が継続的に供給され，このことはそ
の適切な動作を保証すると同時に，その出力をフェール
セーフ的に高めの電圧に接続されているすべての外部回
路のリセットに用いることができる。
ング電圧Ｖｐｐがプログラミング値（例えば，１２Ｖ程
度），あるいはそれより高い値で，一方，供給電源Ｖｄ
ｄが低下しつつあるときに明らかになる。この場合，回
路には安定した電源が継続的に供給され，このことはそ
の適切な動作を保証すると同時に，その出力をフェール
セーフ的に高めの電圧に接続されているすべての外部回
路のリセットに用いることができる。
【００６５】このことは，例えば，閾値の比較器が記憶
装置内において用いられ，高電圧（通常，プログラミン
グ電圧）に接続されているその回路の制御が失われる
と，一部の記憶セルの内容が消失したり，間違ってプロ
グラムされたりするような場合に必要になる。
装置内において用いられ，高電圧（通常，プログラミン
グ電圧）に接続されているその回路の制御が失われる
と，一部の記憶セルの内容が消失したり，間違ってプロ
グラムされたりするような場合に必要になる。
【００６６】本発明に係る閾値検出回路は，したがっ
て，出力信号ＶＣＣＬＯＷのトリッピング閾値の安定性
と，動作範囲調節可能性（ｏｐｅｒａｔｉｏｎ ｒａｎ
ｇｅａｂｉｌｉｔｙ）の両方の意味において新規性があ
る。実際，すべての供給電源Ｖｄｄの値に対してその性
能が維持され，２Ｖ以上の高い電圧が提供される回路を
提供することができる（例えば，Ｖｄｄ＝３ＶまたはＶ
ｄｄ＝５Ｖ）。
て，出力信号ＶＣＣＬＯＷのトリッピング閾値の安定性
と，動作範囲調節可能性（ｏｐｅｒａｔｉｏｎ ｒａｎ
ｇｅａｂｉｌｉｔｙ）の両方の意味において新規性があ
る。実際，すべての供給電源Ｖｄｄの値に対してその性
能が維持され，２Ｖ以上の高い電圧が提供される回路を
提供することができる（例えば，Ｖｄｄ＝３ＶまたはＶ
ｄｄ＝５Ｖ）。
【００６７】
【発明の効果】以上説明した通り，この発明に係る閾値
検出回路にあっては，特に，基準電圧の変化に影響され
ず，低い閾値電圧を検出することができ，出力信号のト
リッピング閾値の安定性と，動作範囲調節可能性（ｏｐ
ｅｒａｔｉｏｎ ｒａｎｇｅａｂｉｌｉｔｙ）が向上す
るという効果がある。
検出回路にあっては，特に，基準電圧の変化に影響され
ず，低い閾値電圧を検出することができ，出力信号のト
リッピング閾値の安定性と，動作範囲調節可能性（ｏｐ
ｅｒａｔｉｏｎ ｒａｎｇｅａｂｉｌｉｔｙ）が向上す
るという効果がある。
【図１】本発明に係る閾値検出回路の構成を示す回路図
である。
である。
【図２】図１に示した分割器の他の実施例を示す部分回
路図である。
路図である。
１ 閾値検出回路 ２ 電源ライン ３ 比較器 ４ 第１のトランジスタ・レッグ ５ 第２のトランジスタ・レッグ ６ インバータ群 ７ 単安定ライン ８ 安定基準電圧発生器 ９ 分割器
───────────────────────────────────────────────────── フロントページの続き (72)発明者 マルコ オリボ イタリア国，イ−24100 ベルガモ，ビア トゥレマナ，13 ディ (72)発明者 カルラ ゴッラ イタリア国，イ−20099 ミラノ，セスト サン ジョバンニ，ビア ベッカリア, ５
Claims (9)
- 【請求項１】 半導体に集積され，それに対して一定の
値以上の電源が供給される記憶装置内における閾値電圧
を検出する閾値検出回路において，電源ラインと信号ア
ース（ＧＮＤ）間に接続され，第１または基準入力端子
および第２または信号入力端子と出力端子とを有する比
較器を含んでおり，その出力端子が前記第１または基準
入力端子に接続されている安定した基準電圧（ＲＩＦ）
の発生器と，前記電源ラインに供給電圧（Ｖｄｄ）と前
記記憶装置へのプログラミング電圧（Ｖｐｐ）の値のう
ち高い方を供給するために設けられた手段である前記比
較器の第２または信号入力端子に接続された供給電圧
（Ｖｄｄ）の分割器とから構成されていることを特徴と
する閾値検出回路。 - 【請求項２】 前記発生器が，一方をｐ−チャンネル・
タイプ，他方をｎ−チャンネル・タイプとするナチュラ
ルＭＯＳトランジスタの対により構成されており，前記
基準電圧（ＲＩＦ）が，前記トランジスタのそれぞれの
閾値電圧（Ｖ T ）間の差として得られることを特徴とす
る請求項１記載の閾値検出回路。 - 【請求項３】 前記発生器が，前記電源ラインと信号ア
ース（ＧＮＤ）との間に接続され，前記トランジスタの
うちｐ−チャンネル・タイプのトランジスタが抵抗性バ
イアス・エレメント（ＲＰＯＬ）とアース（ＧＮＤ）と
の間に接続され，ｎ−チャンネル・タイプのトランジス
タが前記抵抗性バイアス・エレメントと前記比較器の第
１または基準入力端子に接続されていることを特徴とす
る請求項２記載の閾値検出回路。 - 【請求項４】 前記電源ラインが，直列構成のトランジ
スタを介してプログラミング電圧（Ｖｐｐ）電極に接続
されていることを特徴とする請求項１記載の閾値検出回
路。 - 【請求項５】 前記電源ラインが，少なくとも１つのト
ランジスタを介して供給電圧（Ｖｄｄ）電極に接続され
ていることを特徴とする請求項１記載の閾値検出回路。 - 【請求項６】 前記分割器が，直列に接続され，ダイオ
ード構成のＭＯＳトランジスタのシリーズによって構成
されていることを特徴とする請求項２記載の閾値検出回
路。 - 【請求項７】 前記第１または基準入力端子および第２
または信号入力がパワー・ダウン信号（ＰＷＤ）により
可能になったパスを接続することによって信号アース
（ＧＮＤ）に接続されることを特徴とする請求項１記載
の閾値検出回路。 - 【請求項８】 前記比較器の出力端子が，直列構成の遅
延ブロックのシリーズに接続されていることを特徴とす
る請求項１記載の閾値検出回路。 - 【請求項９】 前記分割器と比較器の第２または信号入
力端子との間にパワー・ダウン信号（ＰＷＤ）に動作可
能に接続されたデカップラー（ｄｅｃｏｕｐｌｅｒ）が
接続されていることを特徴とする請求項１記載の閾値検
出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT938305372 | 1993-12-31 | ||
| EP93830537A EP0661713B1 (en) | 1993-12-31 | 1993-12-31 | Circuit for detecting a drop of a supply voltage |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07249296A true JPH07249296A (ja) | 1995-09-26 |
Family
ID=8215295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11795A Pending JPH07249296A (ja) | 1993-12-31 | 1995-01-04 | 閾値検出回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5583820A (ja) |
| EP (1) | EP0661713B1 (ja) |
| JP (1) | JPH07249296A (ja) |
| DE (1) | DE69325277T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469674B1 (ko) * | 1997-12-11 | 2005-06-27 | 아믹 테크놀로지 인코퍼레이티드 | 플래시메모리어레이를소거하기위한회로및방법 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0661713B1 (en) * | 1993-12-31 | 1999-06-09 | STMicroelectronics S.r.l. | Circuit for detecting a drop of a supply voltage |
| JPH10253701A (ja) * | 1997-03-10 | 1998-09-25 | Mitsubishi Electric Corp | 半導体試験装置 |
| US5949499A (en) * | 1997-03-19 | 1999-09-07 | Thomson Consumer Electronics, Inc. | Power sensor circuit for a conference system |
| KR20010023048A (ko) | 1997-08-20 | 2001-03-26 | 인피니언 테크놀로지스 아게 | 집적 회로의 동작 상태를 모니터링하는 방법 |
| US5943635A (en) * | 1997-12-12 | 1999-08-24 | Scenix Semiconductor Inc. | System and method for programmable brown-out detection and differentiation |
| JP3606814B2 (ja) | 2001-02-01 | 2005-01-05 | 松下電器産業株式会社 | 電源検出回路 |
| US7692442B2 (en) * | 2005-11-17 | 2010-04-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Apparatus for detecting a current and temperature for an integrated circuit |
| US7180301B1 (en) * | 2005-11-30 | 2007-02-20 | The Untied States Of America As Represented By The Secretary Of The Army | Power monitor-glitch trap system |
| JP5572283B2 (ja) * | 2007-10-29 | 2014-08-13 | ピーエスフォー ルクスコ エスエイアールエル | 電圧検知回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04221497A (ja) * | 1990-03-29 | 1992-08-11 | Intel Corp | 不揮発性メモリ・ディバイスの消去およびプログラミングを妨げる回路 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55115729A (en) * | 1979-02-28 | 1980-09-05 | Toshiba Corp | Mos transistor circuit |
| US4560937A (en) * | 1981-11-16 | 1985-12-24 | Curtis Instruments, Inc. | Battery state of charge metering method and apparatus |
| JPS63153799A (ja) * | 1986-08-08 | 1988-06-27 | Nec Corp | 半導体メモリ |
| US5083045A (en) * | 1987-02-25 | 1992-01-21 | Samsung Electronics Co., Ltd. | High voltage follower and sensing circuit |
| KR100209449B1 (ko) * | 1990-05-21 | 1999-07-15 | 가나이 쓰토무 | 반도체 집적회로 장치 |
| US5199032A (en) * | 1990-09-04 | 1993-03-30 | Motorola, Inc. | Microcontroller having an EPROM with a low voltage program inhibit circuit |
| US5109187A (en) * | 1990-09-28 | 1992-04-28 | Intel Corporation | CMOS voltage reference |
| JP2705326B2 (ja) * | 1991-02-19 | 1998-01-28 | 日本電気株式会社 | 光磁気ヘッド装置 |
| EP0661713B1 (en) * | 1993-12-31 | 1999-06-09 | STMicroelectronics S.r.l. | Circuit for detecting a drop of a supply voltage |
-
1993
- 1993-12-31 EP EP93830537A patent/EP0661713B1/en not_active Expired - Lifetime
- 1993-12-31 DE DE69325277T patent/DE69325277T2/de not_active Expired - Lifetime
-
1994
- 1994-12-29 US US08/366,211 patent/US5583820A/en not_active Expired - Lifetime
-
1995
- 1995-01-04 JP JP11795A patent/JPH07249296A/ja active Pending
-
1996
- 1996-09-09 US US08/711,132 patent/US5748548A/en not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04221497A (ja) * | 1990-03-29 | 1992-08-11 | Intel Corp | 不揮発性メモリ・ディバイスの消去およびプログラミングを妨げる回路 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100469674B1 (ko) * | 1997-12-11 | 2005-06-27 | 아믹 테크놀로지 인코퍼레이티드 | 플래시메모리어레이를소거하기위한회로및방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69325277T2 (de) | 2000-01-20 |
| US5583820A (en) | 1996-12-10 |
| EP0661713B1 (en) | 1999-06-09 |
| EP0661713A1 (en) | 1995-07-05 |
| DE69325277D1 (de) | 1999-07-15 |
| US5748548A (en) | 1998-05-05 |
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