JP2836922B2 - Ｅｅｐｒｏｍ及びそれを条件づける方法 - Google Patents

Ｅｅｐｒｏｍ及びそれを条件づける方法

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JP2836922B2
JP2836922B2 JP16113990A JP16113990A JP2836922B2 JP 2836922 B2 JP2836922 B2 JP 2836922B2 JP 16113990 A JP16113990 A JP 16113990A JP 16113990 A JP16113990 A JP 16113990A JP 2836922 B2 JP2836922 B2 JP 2836922B2
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Description

【発明の詳細な説明】 産業上の利用分野 この発明は、プログラミング用の電気パルスを印加す
る前に、単一トランジスタ形の消去されたEEPROMを条件
づける回路及び方法に関する。電気的な条件づけパルス
が閾値電圧の範囲、即ち、電気的に消去可能な、電気的
にプログラム可能な固定メモリ（EEPROM）の浮動ゲート
に記憶されるプログラミング電荷の消去によって生ずる
範囲を圧縮する。消去される閾値電圧の範囲が圧縮され
ることにより、この後のプログラミングの後、EEPROMア
レイの一層確実な動作ができる。
EEPROMアレイは行及び列の浮動ゲート・メモリ・セル
で構成されている。各々の列及び行は何百個ものセルを
持っており、各々の列にある全てのセルはソース・ドレ
イン通路がビット線によって平列に接続され、各々の行
にある全ての制御ゲートが１つのワード線に接続されて
いる。最初のプログラミングの前、又は場合によっては
紫外線による消去の後、セルのソース・ドレイン通路は
一様な電圧閾値Vt、大体2.5ボルトを有する。これは、
浮動ゲートが自然の帯電になる（電子の過剰もなけれ
ば、電子の不足もない）からである。この一様な閾値電
圧は、製造の際、チャンネル領域をドープすることによ
って増減することができる。プログラミングの後、プロ
グラムされたセルのソース・ドレイン通路の閾値電圧Vt
は大体＋６ボルトから＋９ボルトまでの範囲に亘って分
布している。個別のセルの間に於ける閾値電圧の分布
は、トンネル領域の厚さの変動、並びに浮動ゲートに対
する制御ゲート電圧の結合比の変動を含む処理の変動が
原因で起こる。
全てのセルを電気的に消去した後、閾値電圧Vtは大体
２ボルトの範囲に亘って分布していることがある。その
範囲の上側及び下側の電圧の値は消去パルスの強さに関
係する。強度の弱い消去パルスを使うと、この範囲は大
体＋1.5乃至＋3.5ボルトであることがあり、大多数のセ
ルは＋2.5ボルトに近い消去閾値電圧Vtを持つ。強度の
強い消去パルスを印加すると、この分布は大体０乃至＋
1.5ボルトの範囲に亘り、大多数のセルは消去閾値電圧V
tが＋1.0ボルト未満である。消去閾値電圧が製造過程の
間に設定された値より小さいセルは、その浮動ゲートが
電子の不足になる、即ち正の電荷になる。この正の電荷
が、この様なゲートの下にあるチャンネル領域の電子を
増やす。この明細書で云う場合、ゼロ又は負の値の消去
閾値電圧は、制御ゲートに電圧を印加しないで導電する
セルを表わす。
分割ゲートを持たない形式のEEPROMに関連する１つの
問題は、或るセルが過剰消去された後に、メモリ・アレ
イを読取るのが困難であることである。過剰消去された
セルのチャンネル領域が、その列にある他のセルの全て
のソース・ドレイン通路と並列であるから、こう云う列
の記憶データが過剰消去されたセルによって短絡する場
合、読取動作の際に不正確さが起こり得る。この様な過
剰消去されたセルは、正の電荷が強まる為に、導電性で
あることがあるからである。
過剰消去の問題は、セルに通過ゲート又は分割ゲート
を設けることによって避けることができる。この場合、
ソースとドレインの間のチャンネルは、２つの直列部分
で構成され、一方の部分は制御ゲートを持ち、それがゲ
ート誘電体によってチャンネル領域から隔てられてお
り、２番目の領域は浮動ゲートを持ち、これはゲート誘
電体によってチャンネル領域から隔てられている。然
し、この様なメモリ・セルは、分割ゲートを持たないセ
ルよりも、シリコン・チップ上に必要とする面積が一層
大きい。
過剰消去の問題は、浮動ゲートに印加される消去エネ
ルギーを各々の動作が強める様な多重の消去動作を行な
うことによっても、最小限に抑えることができる。各々
の動作の合間、全てのセルの電圧閾値を検査して、所定
の最大電圧閾値を越えていないことを調べることができ
る。然し、この手順は、過剰消去されているかも知れな
いセルに対しては何ら是正することができない。
この代わりに、同様な手順を使って、エネルギーが増
加した消去パルスどうしを検査して、最小消去閾値電圧
が０より大きい或る値より小さくならないことを判定す
ることができる。然し、これは必ずしも最高の消去電圧
閾値が十分低いと云う保証にはならない。最高の消去電
圧閾値がメモリが動作する速度を決定する。
従って、過度に高い又は低い閾値電圧によって性能を
犠牲にせずに、集積回路の不揮発性メモリ・アレイに要
求されるセル面積を最小限に抑える為に、プログラミン
グの前に、個々のメモリ・アレイの消去電圧閾値の分布
を改善する回路と方法に対する要望がある。
課題を解決する為の手段及び作用 この発明の回路及び方法は、メモリ・アレイのセルを
消去し、その後アレイのプログラミングを行なう前に、
セルの浮動ゲートに比較的低エネルギーの条件づけパル
スを印加するものである。
この発明の回路及び方法は、消去が容易になる傾向を
持つ同じセル（消去閾値電圧の低いセル）が、一層低エ
ネルギーのプログラミング・パルスで充電される傾向を
持つことを利用する。この様なセルは、例えば浮動ゲー
トと基板の間の誘電体が一層薄手あってもよいし、或い
は浮動ゲートに対する制御ゲート電圧の結合比が一層高
いものであってもよい。従って、低エネルギーのプログ
ラミング・パルスが、一層大きな電圧増分に亘って低い
電圧閾値を移動し、こうして電圧閾値の分布を圧縮す
る。
更に、この発明の回路及び方法は、一層高いプログラ
ムされた閾値電圧を持つセルは、その表面により多くの
電子がトラップされる傾向をも持つことをも利用する。
従って、こう云うセルのゲートは例えばセルのソースに
対して一層高い負の電位にあり、電子をソースへチャン
ネル作用又はトンネル作用で逃がすのに、比較的少ない
エネルギーの消去パルスを必要とする。
電圧閾値の分布を狭めること又は圧縮することが、
「ソフト」・プログラミング及び／又は消去パルスを印
加することによって達成される。両方の種類のパルスを
使う場合、相次ぐパルスの反転毎に、同じ種類の前に印
加されたパルスとは異なるエネルギーにすることができ
る。
この発明の新規な特徴は特許請求の範囲に記載してあ
るが、この発明の特徴、利点は以下図面について説明す
所から明らかになろう。
実 施 例 第１図には、電気的にプログラム可能な、電気的に消
去可能な固定メモリ（EEPROM）・アレイが示されてい
る。セル10が図面では浮動ゲート11として示した電荷記
憶手段を有する。１行にある各々のセル10の制御ゲート
12がワード線13に接続される。セル10は、分割ゲート又
は通過ゲートを持たない形式と仮定している。第１図の
セル10が仮想アース形のアレイに接続される場合が示さ
れているが、この発明は、各列のソース15及び各列のド
レイン16に別々のビット線14を用いて接続されたセル10
にも、同じ様に用いることができる。１列にある各々の
セル10のチャンネル領域17を含むソース・ドレイン通路
が並列に接続されている。この並列接続の為、この列に
ある導電しているセル10は、その列にある他の全てのセ
ル10を短絡する。特に、或る列にある１つのセル10が過
剰消去されると、チャンネル領域17は正に帯電する浮動
ゲート11によって引寄せられた電子が強まり、セル10
は、そのソース・ドレイン通路に極く小さいボルト数を
印加した状態で導電する。１つ又は更に多くの過剰消去
されたセル10によって短絡されたセル10の列は、セルが
通過ゲートなしに構成されている場合、読取るのが困難
であり、恐らくは不可能である。
セル10のプログラミングは、周辺回路19を介してワー
ド線13及びビット線14に接続されたプログラミング回路
手段18によって行なわれる。周辺回路19が、アレイのワ
ード線及びビット線に種々の入力及び出力を接続する論
理回路を有する。プログラミング回路手段18及び周辺回
路19は、EEPROMアレイのメモリ・セル10の浮動ゲートの
表面又は一部分の近くに、パルス状プログラミング用電
界を生じさせる。こう云う電界は浮動ゲートの表面又は
部分から遠ざかる向きである。第２図（ａ）の曲線Ａで
示す様に、アレイのセル10は、一般的に、こう云うセル
10のプログラミングの前は、一様な初期閾値電圧Vtsを
持っている。第２図（ａ）の曲線Ｂで示す様にプログラ
ミングの後、セル10は最小プログラム電圧閾値Vtpより
高い分布した電圧閾値Vtを持つ。この分布は不規則な処
理の変動が原因である。例えば、或るセル10は、場合に
よっては場所に関係したプロセスの為に、誘電体が一層
薄手であることがある。他のセル10は、場合によっては
マスク寸法の変動の為に、チャンネル領域17の面積が一
層小さいことがある。プログラム閾値電圧の分布Ｂが第
２図（ａ）では、ガウス形又は鐘形分布として示されて
いるが、実際の分布は処理の変動の特定の種類に応じ
て、種々の形を持っている。
プログラミングの前、消去回路手段20によってセル10
が消去される。消去回路手段は周辺回路19により、アレ
イのワード線13及びビット線14に接続されている。消去
回路手段20及び周辺回路19が、EEPROMアレイのメモリ・
セル10の浮動ゲートの表面又はその一部分に隣接してパ
ルス状電界を生ずる。この電界は各々の浮動ゲートの表
面又はその一部分に向かう方向である。同じアレイのセ
ル10の消去により、閾値電圧の分布がやはり生ずる。こ
れは処理の変動とプログラミング電圧の変動との両方に
よって起こる。消去閾値電圧の分布の例が第２図（ｂ）
に鐘形曲線として示してあるが、実際の分布は必ずしも
この形ではない。
第２図（ｂ）の曲線Ｃは、全てのセルが所定の最大閾
値電圧Vtmaxより低い電圧閾値を持つまで、異なるエネ
ルギー・レベルの消去パルスを印加する合間にセルを試
験する従来の或る形式の消去電圧閾値の分布を示す。こ
の従来の方法の欠点は、最大閾値の限界Vtmaxを達成す
る為に、若干のセルが過剰消去されることがあることで
ある。
第２図（ｂ）の曲線Ｄは、全てのセル10が所定の最小
閾値電圧Vtminより高い電圧閾値を持つまで、異なるエ
ネルギー・レベルの消去パルスを印加する合間、セル10
を試験するという形式の消去電圧閾値の分布を示す。こ
の方法の欠点は、若干のセル10は、最小のプログラム閾
値電圧Vtpを越える閾値電秋を持つことがあることであ
る。
第２図（ｂ）の曲線Ｅは、若干のセル10が過剰消去さ
れ、若干のセル10はプログラムされたまゝでいると云う
極端な形式の消去電圧閾値の分布を示す。
この発明では、消去閾値電圧の大きさをプログラミン
グ回路手段18と、場合によっては、消去回路手段20をも
用いて調節して、閾値電圧の分布を圧縮する。平均閾値
電圧は、チャンネル領域のドーピングによる処理の間に
設定される初期閾値電圧Vtsとは異なっていることがあ
る。第２図（ｃ）の曲線Ｃ′によって示す様に、プログ
ラミング回路手段18によって低エネルギーのパルス状条
件づけ電界を印加することにより、第２図（ｂ）の曲線
Ｃの消去電圧分布が変化し、エーハンスメント作用の生
じたチャンネル17並びに一層低い閾値電圧を持つセルの
閾値電圧が高くなって、消去閾値電圧の分布が一層圧縮
される。前に述べた様に、実際には、曲線Ｃ′の形は図
示の鐘形とは異なることがある。一般的に条件づけパル
スはアレイのワード線13及びビット線14の間に印加さ
れ、その結果生ずるパルス状条件づけ電界は、各々の浮
動ゲート11の表面又はその一部分から遠ざかる向きであ
る。
同様に、第２図（ｃ）の曲線Ｄ′によって示す様に、
消去回路手段20によって低エネルギーのパルス状条件づ
け電界を印加することにより、第２図（ｂ）の曲線Ｄの
消去電圧分布が変化し、一層高い消去閾値電圧を持つセ
ル及びプログラムされたセルの閾値電圧が減少して、消
去閾値電圧の分布が一層圧縮される。一般的に条件づけ
パルスはアレイのワード線13及びビット線14の間に印加
され、その結果生ずるパルス状条件づけ電界は、アレイ
の各々の浮動ゲート11の表面又はその一部分に向かう方
向である。
第２図（ｃ）の曲線Ｅ′によって示す様に、何れの順
序でも、プログラミング回路手段18及び消去回路手段20
によって交互の低エネルギーの条件づけパルスを印加す
ることにより、第２図（ｂ）の曲線Ｅの消去電圧分布が
一層圧縮された形に変化し、この形では、プログラムさ
れたセル10も過剰消去されたセル10もなくなる。
ワード線13及びビット線14の間に印加される比較的低
エネルギーの条件づけパルスは、アレイの全てのセル10
をVtpより高い電圧閾値までプログラムするのに通常使
われる値の大体90％又はそれ未満の電圧又は電流を持っ
ていてよい。例えば、アレイのセル10をプログラム又は
消去する為に通常使われるパルスの電圧が＋20ボルトで
あれば、パルス長が同じであると仮定して、プログラミ
ングの前に、大体＋15ボルトの条件づけ電圧パルスをア
レイの全てのセル10の制御ゲート12に印加することがで
きる。周知の様に、15ボルト又は20ボルトのパルスを構
成する電圧の一部分は、制御ゲート12に対する条件づけ
電圧パルスの印加より前に、ソース15又はドレイン16に
印加することができる。やはり周知の様に、セル10の制
御ゲート12及びソース・ドレイン通路の間に印加される
パルス・エネルギーの或る端数が、浮動ゲート11に結合
される。
プログラミング並びに／又は消去パルスに比べた条件
づけパルスの相対的なエネルギー・レベルは、電流制限
回路により、又はパルス長回路により、或いは電圧、電
流及び時間のエネルギーに関係する積を制御するこの他
の手段によって制御することができる。例えば、プログ
ラミング、消去及び条件づけパルスのパルス長が同じで
あれば、プログラミング回路手段18及び消去回路手段20
に、条件づけパルスの電流及び電圧の積を、プログラミ
ング並びに／又は消去パルスの電圧及び電流の積の大体
80％未満になる様にする回路を含めるのが望ましいこと
がある。同様に、プログラミング、消去及び条件づけパ
ルスに同じ電圧又は電流を使う場合、条件づけパルスの
長さをプログラミング及び消去パルスの長さの大体80％
未満に制限する回路を含めるのが望ましいことがある。
勿論、条件づけパルスの電圧、電流及び長さを変えるこ
とによって、条件づけパルスの相対的なエネルギ・レベ
ルを変えて、３つの変数の積が、プログラミング並びに
／又は消去パルスに対する同じ３つの変数の積の大体80
％未満になる様にする回路を設けることができる。
セル10を条件づけした後、個別のセルをプログラムす
ることができる。プログラムされるセル10の電圧閾値
は、やはり或る範囲に亘って分布しており、大体第２図
（ａ）の曲線Ｂで示す形である。こゝで説明した消去動
作を行なう前に、プログラミング回路手段18を使って全
てのセル10をプログラムするのがよい。
この発明を実施例について説明したが、この説明がこ
の発明を制約するものであると解してはならない。以上
の説明から、当業者には、こゝに例示した実施例の種々
の変更並びにこの発明のその他の実施例が容易に考えら
れよう。特許請求の範囲の記載は、この発明の範囲内に
含まれるこの様な全ての変更並びにその他の実施例を包
括するものであることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） EEPROMアレイをプログラムする前に、該アレイ
を条件づける方法に於いて、該アレイの各々のセルの浮
動ゲートに隣接してパルス状消去電界を加えることによ
って、前記アレイのメモリ・セルを消去し、前記消去電
界は前記浮動ゲートに向けられ、前記セルの浮動ゲート
の隣接する部分にパルス状条件づけ電界を印加すること
によって全てのセルを条件づける工程を含み、前記パル
ス状条件づけ電界は、前記メモリ・アレイのセルのプロ
グラミング及び消去に使われるパルス状電界のエネルギ
ーよりも電界エネルギーが小さい方法。
（２） （１）項に記載した方法に於いて、パルス状条
件づけ電界が浮動ゲートから遠ざかる向きである方法。
（３） （１）項に記載した方法に於いて、パルス状条
件づけ電界が浮動ゲートに向かう方向である方法。
（４） （１）項に記載した方法に於いて、パルス状条
件づけ電界が交互に前記浮動ゲートに向かう方向並びに
それから遠ざかる方向になる様にした方法。
（５） （１）項に記載した方法に於いて、パルス状条
件づけ電界が交互に浮動ゲートから遠ざかる向き及び向
かう向きになる様にした方法。
（６） （１）項に記載した方法に於いて、全てのセル
を消去する前に、全てのセルがプログラムされる方法。
（７） （１）項に記載した方法に於いて、各々のパル
ス状条件づけ電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電圧によって生ずる方法。
（８） （１）項に記載した方法に於いて、各々の条件
づけパルス電界の電界エネルギーが、メモリ・アレイの
ワード線とメモリ・アレイのビット線の間に印加された
パルス電圧によって生じ、該パルス電圧の電圧が、メモ
リ・アレイの個別のセルをプログラムするのに使われる
パルス電圧の90％未満である方法。
（９） （１）項に記載した方法に於いて、各々のパル
ス状条件づけ電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電流によって生ずる方法。
（10） （１）項に記載した方法に於いて、各々のパル
ス状条件づけ電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電流によって生じ、該パルス電流の電流がメモ
リ・アレイの個別のセルをプログラムするのに使われる
パルス電流の90％未満である方法。
（11） （１）項に記載した方法に於いて、各々のパル
ス状条件づけ電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電圧の長さによって決定される方法。
（12） （１）項に記載した方法に於いて、各々のパル
ス状条件づけ電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電圧の長さによって決定され、該パルス電圧の
長さがメモリ・アレイの個別のセルをプログラムするの
に使われるパルス電圧の長さの80％未満である方法。
（13） 電気的に消去可能な、電気的にプログラム可能
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、該メモリ・セルに接
続されたワード線から絶縁されると共に、該メモリ・セ
ルに接続された各々のビット線から絶縁された電荷記憶
手段を有し、該セルに於けるメモリの記憶は、該セルに
接続されたビット線の間の低及び高の電圧閾値によって
決定され、セルを製造する際、初期の低電圧閾値が設定
され、更に、前記ワード線及びビット線を介して前記電
荷記憶手段にプログラミング電圧を供給するプログラミ
ング回路手段と、前記ワード線及びビット線を介して前
記電荷記憶手段に消去電圧を供給する消去回路手段とを
有し、前記プログラミング回路手段は、全てのメモリ・
セルをプログラムする為のプログラミング・パルスより
少ないエネルギーを持つ条件づけパルスを印加すること
により、前記メモリ・セルを条件づける電気的に消去可
能な、電気的にプログラム可能な固定メモリ・アレイ。
（14） （13）項に記載したアレイに於いて、消去回路
手段が、全てのメモリ・セルを消去する消去パルスより
もエネルギーの小さい条件づけパルスを印加することに
よって、メモリ・セルを条件づけるアレイ。
（15） 電気的に消去可能な、電気的にプログラム可能
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、メモリ・セルに接続
されたワード線から絶縁されると共に、メモリ・セルに
接続された各々のビット線から絶縁された電荷記憶手段
を有し、該セルのメモリ記憶は、セルに接続されビット
線の間の低及び高の電圧閾値によって決定され、セルの
製造の際に、初期の低電圧閾値が設定され、更に、ワー
ド線及びビット線を介して電荷記憶手段にプログラミン
グ電圧を供給するプログラミング回路手段と、ワード線
及びビット線を介して電荷記憶手段に消去電圧を供給す
る消去回路手段とを有し、消去回路手段は、全てのメモ
リ・セルを消去する消去パルスよりエネルギーの小さい
条件づけパルスを印加することによって、メモリ・セル
を条件づけるアレイ。
（16） （15）項に記載したアレイに於いて、プログラ
ミング回路手段が、全てのメモリ・セルをプログラムす
るプログラミング・パルスよりエネルギの小さい条件づ
けパルスを印加することによって、メモリ・セルを条件
づけるアレイ。
（17） 電気的にプログラム可能な、電気的に消去可能
な固定メモリ（EEPROM）セルの消去したアレイをプログ
ラミングする前に、全てのセルの浮動ゲートに比較的低
エネルギーの条件づけパルスを印加して、電圧閾値の分
布を圧縮する。
【図面の簡単な説明】
第１図はこの発明のメモリ・セルのアレイ及び関連する
回路の回路図、第２図は閾値電圧の分布の例を示す図で
あり、そのうち（ａ）は製造後又は紫外線による消去の
後、そしてプログラミングの前のメモリ・セルのアレイ
の閾値電圧の考えられる分布を示しており、プログラミ
ング後の考えられる閾値電圧の分布をも示す、そのうち
（ｂ）は消去後のメモリ・セルのアレイの閾値電圧の分
布の例を示し、そのうち（ｃ）はこの発明の手順及び回
路を使った条件づけの後のメモリ・セルのアレイの消去
閾値電圧の分布の例を示す。 主な符号の説明 10:セル 11:浮動ゲート 12:制御ゲート 13:ワード線 14:ビット線 18:プログラミング回路手段 20:消去回路手段

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】EEPROMアレイをプログラムする前に、該ア
    レイを条件づける方法に於いて、該アレイの各々のセル
    の浮動ゲートに隣接してパルス状消去電界を加えること
    によって、前記アレイのメモリ・セルを消去し、前記消
    去電界は前記浮動ゲートに向けられ、前記セルの浮動ゲ
    ートの隣接する部分にパルス状条件づけ電界を印加する
    ことによって全てのセルを条件づける工程を含み、前記
    パルス状条件づけ電界は、前記メモリ・アレイのセルの
    プログラミング及び消去に使われるパルス状電界のエネ
    ルギーよりも電界エネルギーが小さい方法。
  2. 【請求項２】電気的に消去可能な、電気的にプログラム
    可能な固定メモリ・アレイに於いて、行及び列のメモリ
    ・セルを有し、１列にある全てのメモリ・セルがビット
    線に接続され、１行にある全てのメモリ・セルがワード
    線に接続され、各々のメモリ・セルは、該メモリ・セル
    に接続されたワード線から絶縁されると共に、該メモリ
    ・セルに接続された各々のビット線から絶縁された電荷
    記憶手段を有し、該セルに於けるメモリの記憶は、該セ
    ルに接続されたビット線の間の低及び高の電圧閾値によ
    って決定され、セルを製造する際、初期の低電圧閾値が
    設定され、更に、前記ワード線及びビット線を介して前
    記電荷記憶手段にプログラミング電圧を供給するプログ
    ラミング回路手段と、前記ワード線及びビット線を介し
    て前記電荷記憶手段に消去電圧を供給する消去回路手段
    とを有し、前記プログラミング回路手段は、全てのメモ
    リ・セルをプログラムする為のプログラミング・パルス
    より少ないエネルギーを持つ条件づけパルスを印加する
    ことにより、前記メモリ・セルを条件づける電気的に消
    去可能な、電気的にプログラム可能な固定メモリ・アレ
    イ。
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