KR0168425B1 - 프로그래밍 전에 소거된 eeprom을 조절하기 위한 방법 및 회로 - Google Patents

프로그래밍 전에 소거된 eeprom을 조절하기 위한 방법 및 회로 Download PDF

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엔. 라이스 머레트
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Abstract

내용 없음.

Description

프로그래밍 전에 소거된 EEPROM을 조절하기 위한 방법 및 회로
제1도는 본 발명에 따른 메모리 셀의 어레이 및 관련된 회로를 도시한 도면.
제2(a)도는 제조 또는 자외선-형 소거 후 및 프로그래밍 전의 메모리 셀 어레이의 임계 전압의 가능한 분포 및 프로그래밍 후의 임계 전압의 가능한 분포를 도시한 도면.
제2(b)도는 소거 후 메모리 셀 어레이의 임계 전압의 예시적인 분포를 도시한 도면.
제2(c)도는 본 발명의 절차 및 회로를 사용하여 조절한 후 메모리 셀어레이의 소거된 임계 전압의 예시적인 분포를 도시한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 셀 11 : 부동 게이트
12 : 제어 게이트 13 : 워드 라인
14 : 비트 라인 15 : 소스
16 : 드레인 17 : 채널 영역
18 : 프로그래밍 회로 수단 19 : 주변 회로
20 : 소거 회로 수단
본 발명은 전기적 프로그래밍 펄스를 인가하기 전에 단일-트랜지스터 형의 소거된 EEPROM을 조절하기 위한 회로 및 이의 방법에 관한 것이다. 전기적 조절 펄스(electrical conditioning pulses)는 전기적으로-소거가능하고, 전기적으로-프로그램가능한 판독-전용-메모리(EEPROM)의 부동 게이트상에 저장된 프로그래밍 전하의 소거로부터 발생되는 임계 전압의 범위를 압축한다. 소거된 임계 전압의 압축된 범위는 후속의 프로그래밍 후 EEPROM 어레이의 보다 신뢰할 수 있는 동작을 허용한다.
EEPROM 어레이는 부동 게이트 메모리 셀의 행 및 열(row and column)로 구성된다. 각각의 열 및 행은 100개의 셀을 포함하는데, 각각의 열 내의 모든 셀이 비트 라인에 의해 병렬로 접속된 소스-드레인 경로들을 갖고 있고, 각각의 행 내의 모든 제어 게이트는 워드 라인에 접속된다. 제1프로그래밍 전, 또는 자외선에 의해 소거된 후에는, 부동 게이트가(전자의 과잉 또는 전자의 결핍되지 않은) 중성으로(neutrally) 충정되었으므로, 셀의 소스-드레인 경로는 약 2.5V의 균일한 임계 전압(Vt)을 갖는다. 이 균일한 임계 전압은 제조중에 채널 영역을 도핑함으로써 증가 또는 감소될 수 있다. 프로그래밍 후 프로그램된 셀의 소스-드레인 경로는 약 +6V 내지 +9V 이상 분포된 임계 전압(Vt)을 갖는다. 각각의 셀중 임계 전압의 분포는 터널링 영역 두께의 변화 및 부동 게이트에서 제어-게이트 전압의 결합의 변화를 포함하는 프로세싱 변화에 의해서 발생된다.
모든 셀의 전기적 소거 후, 임계 전압(Vt)는 약 2V 이상의 범위로 분포되는데, 이 범위의 상부 및 하부 전압은 소거 펄스의 세기에 좌우된다. 하부-세기 소거 펄스를 사용할 때, 이 범위는 +2.5V 부근에 소거된 임계 전압(Vt)를 갖고 있는 대부분의 셀에 대해 +1.5V 내지 +3.5V이다. 상부-세기 소거 펄스가 인가됨으로써, 이 분포는 +1.0V 미만의 소거된 임계 전압(Vt)를 갖고 있는 대부분의 셀에 대해 0V 내지 +1.5V이다. 셀에 대한 소거된 임계 전압은 제조 프로세스가 이 부동 게이트상의 전자의 공핍, 또는 정(+) 전하를 갖는 동안 설정된 전압 미만이다. 정(+) 전하는 이러한 게이트 하부의 채널 영역들이 전자에 의해 향상되게 한다. 정의된 바와 같이, 0 또는 부(-)의 값의 소거된 임계 전압은 제어 게이트에 인가되지 않은 전압으로 도통된 셀을 나타낸다.
분리 게이트를 갖지 않는 형태의 EEPROM에 관련된 1가지 문제점은 소정의 셀들이 과잉-소거된 후 메모리 어레이 판독이 곤란하다는 것이다. 과잉-소거된 셀들의 채널 영역이 열 내의 다른 셀의 모든 소스-드레인 경로와 병렬이므로, 판독 동작중의 부정확성은 이 열 내에 저장된 데이타가 과잉-소거된 셀들에 의해 단락 회로로 된 곳에서 발생하는데, 이것은 정(+) 전하 증가(enhancement) 때문에 도통된다.
과잉-소거의 문제점은 소스와 드레인 사이의 채널이 일련의 2개의 부분 즉, 1개의 부분은 게이트 유전체에 의해 채널 영역으로부터 분리된 제어 게이트를 갖고 있고, 제2영역은 게이트 유전체에 의해 채널 영역으로부터 분리된 부동 게이트를 갖고 있는 통과 게이트(pass gate), 또는 분리 게이트(split gate)를 갖는 셀들을 구성함으로써 방지할 수 있다. 그러나, 이러한 메모리 셀들은 분리 게이트를 갖지 않은 셀들보다 큰 실리콘 칩상의 영역을 요한다.
과잉-소거의 문제점은 또한 각각의 동작이 부동 게이트에 인가된 소거 에너지를 증가시키는 다중 소거 동작을 수행함으로써 최소화될 수 있다. 각각의 동작 사이에, 모든 셀들의 임계 전압은 소정의 최대 임계 전압이 초과되지 않는다는 것을 알 수 있도록 검사될 수 있다. 그러나, 이 절차는 과잉-소거될 수 있는 소정의 셀들에 대한 정정을 제공하지 않는다.
별도로, 유사한 절차가 0보다 크고 소정값 미만으로 되지 않는 최소의 소거된 임계 전압을 결정하기 위해 증가된-에너지 소거 펄스들 사이의 검사에 사용될 수 있다. 그러나, 이것은 가장 높은 소거된 임계 전압이 충분히 낮다는 것을 항상 보장할 수 없다. 가장 높은 소거된 임계 전압을 메모리가 동작되는 속도를 결정한다.
결과적으로, 과도한 고 또는 저 임계 전압으로 인해 성능을 저하시키지 않고 집적-회로 비휘발성 메모리 어레이 내의 요구된 셀 영역을 최소화하기 위해 프로그래밍 전에 각각의 메모리 어레이들의 소거된 임계 전압 분포를 개선하기 위한 회로 및 방법이 필요하다.
본 발명의 회로 및 방법은 메모리 어레이의 셀을 소거하기 위한 것이고, 어레이의 프로그래밍 전에 셀들의 부동 게이트에 비교적 저-에너지 조절 펄스를 인가하기 위한 방법 및 회로를 제공한다.
본 발명의 회로 및 방법은 동일한 셀들이 용이하게 소거되고(이 셀들은 낮은 소거 임계 전압을 갖고 있음), 또한 낮은 프로그래밍 펄스로 충전되는 경향이 있다는 사실을 이용한다. 예를 들어, 이러한 셀들은 부동 게이트와 기판 사이에 보다 얇은 유전체를 갖거나 부동 게이트에 대한 제어 게이트 전압의 고 결합비를 갖는다. 그러므로, 저 에너지 프로그래밍 펄스는 전압의 보다 큰 증가를 통해 낮은 임계 접압을 이동시키므로 전압 임계 분포를 조밀하게 한다.
또한, 본 발명의 회로 및 방법은 높은 프로그램 임계 전압을 갖고 있는 이 셀들이 그 표면내에 보다 많은 트랩된 전자들을 가지려는 경향이 있다는 사실을 이용한다. 그러므로, 예를 들어, 이러한 셀들의 게이트는 셀 소스에 관련하여 보다 높은 부(-) 전위에 존재하고, 이 소스로 채널 또는 터널하기 위한 전자를 발생하도록 비교적 낮은 에너지의 소거 펄스를 요한다.
감축, 또는 압축할 때, 전압 임계 분포는 소프트(soft) 프로그래밍 및/또는 소거 펄스를 인가함으로써 달성된다. 펄스 형태의 모두가 사용된 곳에서, 각각의 연속적인 반전 펄스는 동일 형태의 이미 인가된 펄스의 것과 상이한 에너지를 갖는다.
본 발명의 새로운 특징은 첨부된 특허 청구 범위내에 설정된다. 본 발명의 특징, 및 장점은 첨부된 도면과 관련하여 이하에 기술된다.
제1도를 참조하면, 전기적으로-프로그램가능하고, 전기적으로-소거가능한, 판독-전용-메모리(EEPROM) 어레이가 도시되었다. 셀(10)은 부동 게이트(11)과 같이 도시된 전하-저장 수단(charge-storage means)을 포함한다. 행 내의 각각의 셀(10)의 제어 게이트(12)는 워드 라인(13)에 접속된다. 셀(10)은 분리 게이트, 또는 통과 게이트를 포함하지 않는 형태로 추측된다. 본 발명이 소스(15)의 각각의 열 및 드레인(16)의 각각의 열에서 별개의 비트 라인(14)와 접속된 셀에 동일하게 인가될지라도, 제1도의 셀(10)은 어레이의 가상-접지 형태(virtual-ground type)에 접속된 것을 도시한 것이다. 채널 영역(17)을 포함하는 열 내의 각각의 셀(10)의 소스-드레인 경로들은 병렬로 접속된다. 병렬 접속으로 인해, 그 열 내의 도통 셀(10)은 그 열 내의 다른 셀(10)의 모두를 단락시킨다. 특히, 열 내의 셀(10)중 1개의 셀이 과잉-소거된 경우, 채널 영역(17)은 정(+)으로 충전된 부동 게이트(11)에 의해 유인된 전자들에 의해 증가되고, 셀(10)은 소스-드레인 경로에 인가된 최소 볼트로 도통된다. 셀이 통과 게이트 없이 구성된 경우 1개 이상의 과잉-소거된 셀(10)에 의해 단락된 셀(10)의 열을 판독하는 것은 어렵고, 불가능하다.
셀(10)의 프로그래밍은 프로그래밍 회로 수단(18)에 의해 달성되는데, 주변의 회로(19)를 통해 어레이의 워드 라인(13) 및 비트 라인(14)에 접속된다. 주변 회로(19)는 어레이의 워드 라인 및 비트 라인에 여러 입출력을 접속하기 위한 논리 회로를 포함한다. 프로그래밍 회로 수단(18) 및 주변 회로(19)는 표면 또는 EEPROM 어레이의 메모리 셀(10)의 부동 게이트 부분에 인접한 펄스 프로그래밍 전계를 발생시키고, 전계는 표면 또는 부동 게이트 부분으로부터 분리되어 조절된다.
제2(a)도의 곡선(A)에 의해 도시한 바와 같이, 어레이의 셀(10)은 통상적으로 이 셀(10)의 프로그래밍 전에 균일한 초기 임계 전압(Vts)을 갖는다. 제2(a)도의 곡선(B)에 의해 도시된 바와 같이, 프로그래밍한 후, 셀(10)은 최소 프로그램된 임계 전압(Vtp) 이상으로 분포된 임계 전압(Vt)을 갖고, 이 분포는 임의 프로세싱 변화에 의해서 발생된다. 예를 들어, 소정의 셀(10)은 위치 종속인 프로세스로부터 발생되는 보다 얇은 유전체를 가질 수 있다. 다른 셀(10)은 마스킹 크기의 변화 때문에 보다 작은-영역 채널 영역(17)을 갖는다. 활성 분포가 프로세싱 변화의 특정 형태에 따라 좌우되는 변형 형태를 가질지라도, 프로그램된 임계 전압 분포(B)는 제2(a)도의 가우시안 또는 벨-형태 분포와 같이 도시된다. 프로그래밍 전에, 셀(10)은 주변 회로(19)에 의해 어레이의 워드 라인(13) 및 비트 라인(14)에 접속된 소거 회로 수단(20)에 의해 소거된다. 소거 회로 수단(20) 및 주변 회로(19)는 EEPROM 어레이의 메모리 셀(10)의 표면 또는 일부 부분 또는 부동 게이트에 인접한 펄스화된 전계, 각각의 부동 게이트에 표면 또는 한쪽으로 향하는 전계를 발생시킨다. 또한 동일한 어레이의 셀(10)의 소거는 프로세싱 변화 및 프로그래밍 전압 변화 모두에 의해 발생된 분포 임계 전압을 발생시킨다. 소거된 임계 전압의 예시적인 분포는 실제 분포가 형태를 필수적으로 갖지 않을지라도 벨-형태 곡선으로서 제2(b)도에 도시된다.
제2(b)도의 곡선(C)는 모든 셀이 상술한 최대 임계 전압(Vtmax) 이하의 임계 전압을 가질 때까지 셀들이 상이한 에너지 레벨의 소거 펄스들의 인가 사이에 검사된 종래 기술의 형태의 소거 전압 임계 분포를 도시한 것이다. 종래 기술의 방법의 단점은 소정의 셀들이 최대 임계 전압(Vtmax)을 달성하기 위해 과잉-소거된다는 것이다.
제2(b)도의 곡선(D)는 모든 셀(10)이 상술한 최소 임계 전압(Vtmin) 이상의 임계 전압을 가질 때까지 셀(10)이 상이한 에너지 레벨들이 소거 펄스들의 인가 사이에서 검사된 소거 전압 임계 분포의 형태를 도시한 것이다. 이 방법의 단점은 소정의 셀들(10)이 최소 프로그램된 임계 전압(Vtp)를 초과하는 임계 전압을 갖는다는 것이다.
제2(b)도의 곡선(E)는 소정의 셀(10)이 과잉 소거되고 소정의 셀(10)이 프로그램된 소거 전압 임계 분포의 최후의 형태를 도시한 것이다.
본 발명에 관련하여, 소거 임계 전압의 크기는 임계 전압의 압축된 분포를 발생기키기 위해 프로그래밍 회로 수단(18), 및 소거 회로 수단(20)에 의해 조절된다. 이 수단의 임계 전압은 채널 영역의 도핑에 의해 프로세싱 중에 셋트된 초기 임계 전압(Vts)와 상이하다. 제2(c)도의 곡선(C')에 의해 도시한 바와 같이, 프로그래밍 회로 수단(18)에 의해 저-에너지 펄스 조절 전계의 인가는 제2(b)도의 곡선(C)의 소거 전압 분포를 변형시켜, 증가된 채널(17) 및 보다 조밀한 소거 임계 전압을 발생하기 위한 보다 낮은 임계 전압에 의해 셀의 임계 전압을 증가시킨다. 상술한 바와 같이, 실제로 곡선(C')의 형태는 도시된 벨 형태와 상이하다. 조절 펄스는 통상적으로 어레이의 워드 라인(13)과 비트 라인(14) 사이에 인가되어 각각의 부동 게이트(11)의 표면 또는 부동 게이트의 한쪽으로부터 분리되어 조절된 펄스 조절 전계를 발생시킨다.
유사하게 제2(c)도의 곡선(D')에 의해 도시된 바와 같이 소거 회로 수단(20)에 의해 저-에너지 펄스 조절 전계의 인가는 제2(b)도의 곡선(D)의 소거된 분포를 변경시켜, 프로그램된 셀보다 조밀하게 소거된 임계 전압 분포를 발생하도록 보다 높은 소거 임계 전압으로 셀의 임계 전압을 감소시킨다. 조절 펄스는 통상적으로 어레이의 비트 라인(13)과 비트 라인(14) 사이에 인가되어 어레이의 각각의 부동 게이트의 표면 또는 부동 게이트의 한쪽으로 조절된 펄스 조절 전계를 발생시킨다.
제2(c)도의 곡선(E')에 의해 도시된 바와 같이, 프로그래밍 회로 수단(18) 및 소거 회로 수단(20)에 의해 차례로 교호하는 저-에너지 조절 펄스의 인가는 프로그램되고 과잉-소거된 셀(10)을 제거하는 조밀한 형태로 제2(b)도의 곡선(E)의 소거 전압 분포를 변경한다.
워드 라인(13)과 비트 라인(14) 사잉에 인가된 비교적 저-에너지 조절 펄스는 Vtp이상의 전압 임계에서의 어레이의 모든 셀(10)을 통상적으로 사용된 것의 90% 또는 그 미만인 전압 또는 전류를 가질 수 있다. 예를 들어, 펄스의 전압이 프로그램 또는 소거하기 위해 사용된 경우 어레이의 셀(10)은 +20V이고, 펄스 길이가 동일하다고 가정할 때 약 +15V의 조절 전압 펄스는 프로그래밍 전에 어레이의 모든 셀(10)의 제어 게이트(12)에 인가된다. 공지된 바와 같이, 15 또는 20V를 포함하는 전압의 일부는 제어 게이트(12)에 조절 전압 펄스를 인가하기 전에 소스(15) 또는 드레인(16)에 인가될 수 있다. 또한, 공지된 바와 같이, 제어 게이트(12)와 셀(10)의 소스-드레인 경로 사이에 인가된 펄스 에너지의 일부는 부동 게이트(11)에 결합된다.
프로그래밍 및/또는 소거 펄스와 비교할 때, 조절 펄스의 상대적인 에너지 레벨들은 전류-제한 회로 또는 펄스-길이 회로, 또는 전압, 전류 및 시간의 제어 에너지-관련 곱의 다른 수단에 의해 제어될 수 있다. 예를 들어, 프로그램밍, 소거 및 조절 펄스의 펄스 길이가 동일한 경우, 조절 펄스의 전류와 전압의 곱이 프로그래밍 및/또는 소거 펄스의 전압과 전류의 곱의 약 80% 미만이 되는 프로그래밍 회로 수단(18) 및 소거 회로 수단(20)내에 회로를 포함하는 것이 바람직하다. 유사하게 동일한 전압 또는 전류가 프로그래밍, 소거 및 조절 펄스에 사용될 경우, 프로그래밍 및 소거 펄스의 길이의 약 80% 미만으로 제어 펄스의 길이를 제한하는 회로를 포함하는 것이 바람직하다. 물론, 회로는 3개의 팩터의 곱이 프로그래밍 및/또는 소거 펄스용 3개의 팩터의 곱의 약 80% 미만이 되도록 전압, 전류 및 조절 펄스의 길이를 변경함으로써 조절 펄스의 상대적인 에너지 레벨을 변경하도록 포함된다.
셀(10)이 조절된 후, 각각의 셀들이 프로그램된다. 프로그램된 셀(10)의 임계 전압은 제2(a)도의 곡선(B)에 의해 도시된 형태의 범위 이상으로 다시 분포된다. 이곳에 기술된 소거 기능을 수행하기 전에, 프로그래밍 회로 수단(18)을 사용하여 모든 셀(10)을 프로그램하는 것이 보다 실용적이다.
본 발명이 도시한 실시예에 관련하여 기술되었을지라도, 본 설명은 제한하는 의미로 구성된 것이 아니다. 본 설명을 참조함으로써 도시된 실시예의 다수의 변형 뿐만 아니라, 본 발명의 다른 실시예들이 본 분야에 숙련된 기술자에 의해 제조될 수 있다는 것은 명백하다. 첨부된 특허 청구의 범위는 본 발명의 범위내에 있는 어떠한 변형 및 실시예들을 커버한다.

Claims (16)

  1. EEPROM어레이를 프로그래밍 하기 전에 EEPROM 어레이를 조절하기 위한 방법에 있어서, 상기 어레이의 각각의 메모리 셀의 부동 게이트에 인접하게 펄스 소거 전계를 발생시켜, 상기 어레이의 메모리 셀을 소거하는 단계, 상기 소거 전계는 상기 부동 게이트로 향하며; 상기 셀의 상기 부동 게이트 부분들에 인접하게 상기 메모리 어레이의 상기 셀을 프로그래밍 및 소거하기 위해 사용된 펄스 전계 에너지보다 작은 전계 에너지를 갖는 펄스 조절 전계를 인가함으로써 모든 상기 셀들은 조절하는 단계를 포함하는 것을 특징으로 하는 EEPROM 조절 방법.
  2. 제1항에 있어서, 상기 펄스 조절 전계가 상기 부동 게이트로부터 멀어지는 방향으로 향하는 것을 특징으로 하는 EEPROM 조절 방법.
  3. 제1항에 있어서, 상기 펄스 조절 전계가 상기 부동 게이트 쪽으로 향하는 것을 특징으로 하는 EEPROM 조절 방법.
  4. 제1항에 있어서, 상기 펄스 조절 전계가 상기 부동 게이트쪽 방향 및 상기 부동 게이트로부터 멀어지는 방향으로 번갈아 향하는 것을 특징으로 하는 EEPROM 조절 방법.
  5. 제1항에 있어서, 상기 펄스 조절 전계가 상기 부동 게이트로부터 멀어지는 방향과상기 부동 게이트쪽 방향으로 번갈아 향하는 것을 특징으로 하는 EEPROM 조절 방법.
  6. 제1항에 있어서, 상기 모든 셀들이 상기 모든 셀들의 소거전에 프로그램되는 것을 특징으로 하는 EEPROM 조절 방법.
  7. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지가 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전압에 의해 발생되는 것을 특징으로 하는 EEPROM 조절 방법.
  8. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지가 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전압에 의해 발생되고, 상기 펄스 전압은 상기 메모리 어레이의 각각의 셀들을 프로그램하기 위해 사용된 펄스 전압의 90% 미만인 것을 특징으로 하는 EEPROM 조절 방법.
  9. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지가 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전류에 의해 발생되는 것을 특징으로 하는 EEPROM 조절 방법.
  10. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지가 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전류에 의해 발생되고, 상기 펄스 전류는 상기 메모리 어레이의 각각의 셀들을 프로그램하기 위해 사용된 펄스 전류의 90% 미만인 것을 특징으로 하는 EEPROM 조절 방법.
  11. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지는 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전압의 길이에 의해 결정되는 것을 특징으로 하는 EEPROM 조절 방법.
  12. 제1항에 있어서, 상기 펄스 조절 전계의 각각의 필드 에너지가 상기 메모리 어레이의 워드 라인과 상기 메모리 어레이의 비트 라인 사이에 인가된 펄스 전압의 길이에 의해 결정되고, 상기 펄스 전압의 길이가 상기 메모리 어레이의 각각의 셀들을 프로그램하기 위해 사용된 펄스 전압의 길이의 80% 미만인 것을 특징으로 하는 EEPROM 조절 방법.
  13. 전기적으로 소거 가능하고, 전기적으로 프로그래밍 가능한 판독-전용 메모리 어레이에 있어서, 열 내의 모든 메모리 셀들이 비트 라인에 접속되고, 행내의 모든 메모리 셀들이 워드 라인에 접속되며, 각각의 상기 메모리 셀이 상기 메모리 셀에 접속된 상기 워드 라인으로부터 절연되고 상기 메모리 셀에 접속된 각각의 상기 비트 라인으로부터 절연된 전하-저장 수단을 갖고 있으며, 상기 셀내의 메모리 저장이 상기 셀에 접속된 비트 라인들 사이의 저 임계 전압 및 고 임계 전압에 의해 결정되고, 초기 저 임계 전압이 상기 셀의 제조 중에 설정되는메모리 셀들의 행 및 열; 상기 워드 라인 및 비트 라인을 경유하여 상기 전하-저장 수단에 프로그래밍 전압을 제공하기 위한 프로그래밍 회로 수단; 및 상기 워드 라인 및 비트 라인을 경유하여 상기 전하-저장 수단에 소거 전압을 제공하기 위한 소거 회로 수단을 포함하고, 상기 프로그래밍 회로 수단이 상기 모든 메모리 셀을 프로그래밍하기 위한 프로그래밍 펄스의 에너지보다 작은 에너지를 갖고 있는 조절 펄스를 인가함으로써, 상기 메모리 셀을 조절하는 것을 특징으로 하는 판독-전용 메모리 어레이.
  14. 제13항에 있어서, 상기 소거 회로 수단이 상기 모든 메모리 셀을 소거하기 위한 소거 펄스의 에너지보다 작은 에너지를 갖고 있는 조절 펄스를 인가함으로써 상기 메모리 셀을 조절하는 것을 특징으로 하는 판독-전용 메모리 어레이.
  15. 전기적으로 소거 가능하고, 전기적으로 프로그래밍 가능한 판독-전용 메모리 어레이에 있어서, 열내의 모든 메모리 셀들이 비트 라인에 접속되고, 행내의 모든 메모리 셀들이 워드 라인에 접속되며, 각각의 상기 메모리 셀이 상기 메모리 셀에 접속된 상기 비트 라인으로부터 절연되고 상기 메모리 셀에 접속된 상기 각각의 비트라인으로부터 절연된 전하-저장 수단을 갖고 있으며, 상기 셀내의 메모리 저장이 상기 셀에 접속된 비트 라인들 사이의 저 임계 전압 및 고 임계 전압에 의해 결정되고, 초기 저 임계 전압이 상기 셀의 제조 중에 설정되는 메모리 셀들의 행 및 열; 상기 워드 라인 및 비트 라인을 경유하여 상기 전하-저장 수단에 프로그래밍 전압을 제공하기 위한 프로그래밍 회로 수단; 및 상기 워드 라인 및 비트 라인을 경유하여 상기 전하-저장 수단에 소거 전압을 제공하기 위한 소거 회로 수단을 포함하고, 상기 소거 회로 수단이 상기 모든 메모리 셀을 소거하기 위한 소거 펄스의 에너지 미만의 에너지를 갖고 있는 조절 펄스를 인가함으로써 상기 메모리 셀을 조절하는 것을 특징으로 하는 판독-전용 메모리 어레이.
  16. 제15항에 있어서, 상기 프로그래밍 회로 수단이 상기 모든 메모리 셀을 프로그래밍하기 위한 프로그래밍 펄스의 에너지보다 작은 에너지를 갖고 있는 조절 펄스를 인가함으로써 상기 메모리 셀을 조절하는 것을 특징으로 하는 판독-전용 메모리 어레이.
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