JPH03130995A - Ｅｅｐｒｏｍ及びそれを条件づける方法 - Google Patents
Ｅｅｐｒｏｍ及びそれを条件づける方法Info
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- JPH03130995A JPH03130995A JP2161139A JP16113990A JPH03130995A JP H03130995 A JPH03130995 A JP H03130995A JP 2161139 A JP2161139 A JP 2161139A JP 16113990 A JP16113990 A JP 16113990A JP H03130995 A JPH03130995 A JP H03130995A
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- 230000003750 conditioning effect Effects 0.000 title claims abstract description 46
- 238000000034 method Methods 0.000 title description 31
- 230000005684 electric field Effects 0.000 claims abstract description 35
- 230000001143 conditioned effect Effects 0.000 claims abstract 3
- 238000003860 storage Methods 0.000 claims description 10
- 238000009826 distribution Methods 0.000 abstract description 28
- 230000037430 deletion Effects 0.000 abstract 4
- 238000012217 deletion Methods 0.000 abstract 4
- 239000006185 dispersion Substances 0.000 abstract 2
- 230000002093 peripheral effect Effects 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 230000002085 persistent effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
- G11C16/3409—Circuits or methods to recover overerased nonvolatile memory cells detected during erase verification, usually by means of a "soft" programming step
-
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- G11C16/02—Erasable programmable read-only memories electrically programmable
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- G11C16/10—Programming or data input circuits
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- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3404—Convergence or correction of memory cell threshold voltages; Repair or recovery of overerased or overprogrammed cells
Landscapes
- Read Only Memory (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、プログラミング用の電気パルスを印加する
前に、単一トランジスタ形の消去されたＥＥＰＲＯＭを
条件づける回路及び方法に関する。
前に、単一トランジスタ形の消去されたＥＥＰＲＯＭを
条件づける回路及び方法に関する。
電気的な条件づけパルスが閾値電圧の範囲、即ち、電気
的に消去可能な、電気的にプログラム再開な固定メモリ
（Ｅ Ｅ Ｐ Ｆ＜ ＯＭ ）の浮動ゲートに記憶され
るプログラミング電荷の消去によって生ずる範囲を圧縮
する。消去されるＢ値電圧の範囲が圧縮されることによ
り、この後のプログラミングの後、ＥＥＰＲＯＭアレイ
の一層確実な動作ができる。
的に消去可能な、電気的にプログラム再開な固定メモリ
（Ｅ Ｅ Ｐ Ｆ＜ ＯＭ ）の浮動ゲートに記憶され
るプログラミング電荷の消去によって生ずる範囲を圧縮
する。消去されるＢ値電圧の範囲が圧縮されることによ
り、この後のプログラミングの後、ＥＥＰＲＯＭアレイ
の一層確実な動作ができる。
ＥＥｌ’ＲＯＭアレイは行及び列の浮動ゲート・メモリ
・セルで構成されている。各々の列及び行は何百個もの
セルを持っており、各々の列にある全てのセルはソース
・ドレイン通路がビット線によって平列に接続され、各
々の行にある全ての制御ゲートが１つのワード線に接続
されている。最初のプログラミングの前、又は場合によ
っては紫′外線による消去の後、セルのソース・ドレイ
ン通路は−様な電圧閾値■ｔ、大体２．５ボルトを有す
る。これは、浮動ゲートが自然の帯電になる（電子の過
剰もなければ、電子の不足もない）からである。この−
様な閾値電圧は、製造の際、チャンネル領域をドープす
ることによって増減することができる。プログラミング
の後、プログラムされたセルのソース・ドレイン通路の
闇値電圧Ｖｔは大体＋６ボルトから＋９ボルトまでの範
囲に亘って分布している。個別のセルの間に於ける闇値
電圧の分布は、トンネル領域の厚さの変動、並びに浮動
ゲートに対する制御ゲート電圧の結合比の変動を含む処
理の変動が原因で起こる。
・セルで構成されている。各々の列及び行は何百個もの
セルを持っており、各々の列にある全てのセルはソース
・ドレイン通路がビット線によって平列に接続され、各
々の行にある全ての制御ゲートが１つのワード線に接続
されている。最初のプログラミングの前、又は場合によ
っては紫′外線による消去の後、セルのソース・ドレイ
ン通路は−様な電圧閾値■ｔ、大体２．５ボルトを有す
る。これは、浮動ゲートが自然の帯電になる（電子の過
剰もなければ、電子の不足もない）からである。この−
様な閾値電圧は、製造の際、チャンネル領域をドープす
ることによって増減することができる。プログラミング
の後、プログラムされたセルのソース・ドレイン通路の
闇値電圧Ｖｔは大体＋６ボルトから＋９ボルトまでの範
囲に亘って分布している。個別のセルの間に於ける闇値
電圧の分布は、トンネル領域の厚さの変動、並びに浮動
ゲートに対する制御ゲート電圧の結合比の変動を含む処
理の変動が原因で起こる。
全てのセルを電気的に消去した後、ｆａｌｌｌｉ電圧Ｖ
ｔは大体２ボルトの範囲に亘って分布していることがあ
る。その範囲の上側及び下側の電圧の値は消去パルスの
強さに関係する。強度の弱い消去パルスを使うと、この
範囲は大体＋１．５乃至＋３．５ボルトであることがあ
り、大多数のセルは＋２．５ボルトに近い消去閾値電圧
Ｖｔを持つ。
ｔは大体２ボルトの範囲に亘って分布していることがあ
る。その範囲の上側及び下側の電圧の値は消去パルスの
強さに関係する。強度の弱い消去パルスを使うと、この
範囲は大体＋１．５乃至＋３．５ボルトであることがあ
り、大多数のセルは＋２．５ボルトに近い消去閾値電圧
Ｖｔを持つ。
強度の強い消去パルスを印加すると、この分布は大体Ｏ
乃至＋１．５ボルトの範囲に亘り、大多数のセルは消去
閾値電圧Ｖｔが＋１．０ボルト未満である。消去ｌｌｌ
ｌ１１電圧が製造過程の間に設定された値より小さいセ
ルは、その浮動ゲートが電子の不足になる、即ち正の電
荷になる。この正の電荷が、この様なゲートの下にある
チャンネル領域の電子を増やす。この明細書で云う場合
、ゼロ又は負の値の消去閾値電圧は、制御ゲートに電圧
を印加しないで導電するセルを表わす。
乃至＋１．５ボルトの範囲に亘り、大多数のセルは消去
閾値電圧Ｖｔが＋１．０ボルト未満である。消去ｌｌｌ
ｌ１１電圧が製造過程の間に設定された値より小さいセ
ルは、その浮動ゲートが電子の不足になる、即ち正の電
荷になる。この正の電荷が、この様なゲートの下にある
チャンネル領域の電子を増やす。この明細書で云う場合
、ゼロ又は負の値の消去閾値電圧は、制御ゲートに電圧
を印加しないで導電するセルを表わす。
分割ゲートを持たない形式のＥＥＰＲＯＭに関連する１
つの問題は、成るセルが過剰消去された後に、メモリ・
アレイを読取るのが困難であることである。過剰消去さ
れたセルのチャンネル領域が、その列にある他のセルの
全てのソース・ドレイン通路と並列であるから、こう云
う列の記憶データが過剰消去されたセルによって短絡す
る場合、読取動作の際に不正確さが起こり得る。この様
な過剰消去されたセルは、正の電荷が強まる為に、導電
性であることがあるからである。
つの問題は、成るセルが過剰消去された後に、メモリ・
アレイを読取るのが困難であることである。過剰消去さ
れたセルのチャンネル領域が、その列にある他のセルの
全てのソース・ドレイン通路と並列であるから、こう云
う列の記憶データが過剰消去されたセルによって短絡す
る場合、読取動作の際に不正確さが起こり得る。この様
な過剰消去されたセルは、正の電荷が強まる為に、導電
性であることがあるからである。
過剰消去の問題は、セルに通過ゲート又は分割ゲートを
設けることによって避けることができる。
設けることによって避けることができる。
この場合、ソースとドレインの間のチャンネルは、２つ
の直列部分で構成され、一方の部分は制御ゲートを持ち
、それがゲート誘電体によってチャンネル領域から隔て
られており、２番目の領域は浮動ゲートを持ち、これは
ゲート誘電体によってチャンネル領域から隔てられてい
る。然し、この様なメモリ・セルは、分割ゲートを持た
ないセルよりも、シリコン・チップ上に必要とする面積
が一腑大きい。
の直列部分で構成され、一方の部分は制御ゲートを持ち
、それがゲート誘電体によってチャンネル領域から隔て
られており、２番目の領域は浮動ゲートを持ち、これは
ゲート誘電体によってチャンネル領域から隔てられてい
る。然し、この様なメモリ・セルは、分割ゲートを持た
ないセルよりも、シリコン・チップ上に必要とする面積
が一腑大きい。
過剰消去の問題は、浮動ゲートに印加される消去エネル
ギーを各々の動作が強める様な多重の消去動作を行なう
ことによっても、最小限に抑えることができる。各々の
動作の合間、全てのセルの電圧ｌｉｌ値を検査して、所
定の最大電圧閾値を越えていないことを調べることがで
きる。然し、この手順は、過剰消去されているかも知れ
ないセルに対しては何ら是正することができない。
ギーを各々の動作が強める様な多重の消去動作を行なう
ことによっても、最小限に抑えることができる。各々の
動作の合間、全てのセルの電圧ｌｉｌ値を検査して、所
定の最大電圧閾値を越えていないことを調べることがで
きる。然し、この手順は、過剰消去されているかも知れ
ないセルに対しては何ら是正することができない。
この代わりに、同様な手順を使って、エネルギーが増加
した消去パルスどうしを検査して、最小消去＠値電圧が
０より大きい成る値より小さくならないことを判定する
ことができる。然し、これは必ずしも最高の消去電圧閾
値が十分低いと云う保証にはならない。最高の消去電圧
閾値がメモリが動作する速度を決定する。
した消去パルスどうしを検査して、最小消去＠値電圧が
０より大きい成る値より小さくならないことを判定する
ことができる。然し、これは必ずしも最高の消去電圧閾
値が十分低いと云う保証にはならない。最高の消去電圧
閾値がメモリが動作する速度を決定する。
従って、過度に高い又は低い閾値電圧によって性能を犠
牲にせずに、集積回路の不揮発性メモリ・アレイに要求
されるセル面積を最小限に抑える為に、プログラミング
の前に、個々のメモリ・アレイの消去電圧閾値の分布を
改善する回路と方法に対する要望がある。
牲にせずに、集積回路の不揮発性メモリ・アレイに要求
されるセル面積を最小限に抑える為に、プログラミング
の前に、個々のメモリ・アレイの消去電圧閾値の分布を
改善する回路と方法に対する要望がある。
課題を解決する為の手段及び作用
この発明の回路及び方法は、メモリ・アレイのセルを消
去し、その後アレイのプログラミングを行なう前に、セ
ルの浮動ゲートに比較的低エネルギーの条件づけパルス
を印加するものである。
去し、その後アレイのプログラミングを行なう前に、セ
ルの浮動ゲートに比較的低エネルギーの条件づけパルス
を印加するものである。
この発明の回路及び方法は、消去が容易になる傾向を持
つ同じセル（消去閾値電圧の低いセル）が、−層低エネ
ルギーのプログラミング・パルスで充電される傾向を持
つことを利用する。この様なセルは、例えば浮動ゲート
と基板の間の誘電体が一層薄手あってもよいし、或いは
浮動ゲートに対する制御ゲート電圧の結合比が一層高い
ものであってもよい。従って、低エネルギーのプログラ
ミング・パルスが、−層大きな電圧増分に亘って低い電
圧閾値を移動し、こうして電圧ｌａＩ値の分布を圧縮す
る。
つ同じセル（消去閾値電圧の低いセル）が、−層低エネ
ルギーのプログラミング・パルスで充電される傾向を持
つことを利用する。この様なセルは、例えば浮動ゲート
と基板の間の誘電体が一層薄手あってもよいし、或いは
浮動ゲートに対する制御ゲート電圧の結合比が一層高い
ものであってもよい。従って、低エネルギーのプログラ
ミング・パルスが、−層大きな電圧増分に亘って低い電
圧閾値を移動し、こうして電圧ｌａＩ値の分布を圧縮す
る。
更に、この発明の回路及び方法は、−層高いプログラム
された閾値電圧を持つセルは、その表面により多くの電
子がトラップされる傾向をも持つことをも利用する。従
って、こう云うセルのゲートは例えばセルのソースに対
して一層高い負の電位にあり、電子をソースへチャンネ
ル作用又はトンネル作用で逃がすのに、比較的少ないエ
ネルギーの消去パルスを必要とする。
された閾値電圧を持つセルは、その表面により多くの電
子がトラップされる傾向をも持つことをも利用する。従
って、こう云うセルのゲートは例えばセルのソースに対
して一層高い負の電位にあり、電子をソースへチャンネ
ル作用又はトンネル作用で逃がすのに、比較的少ないエ
ネルギーの消去パルスを必要とする。
電圧！ｉ＆１ｌｌｉの分布を狭めること又は圧縮するこ
とが、「ソフト」・プログラミング及び／又は消去パル
スを印加することによって達成される。両方の種類のパ
ルスを使う場合、相次ぐパルスの反転毎に、同じ種類の
前に印加されたパルスとは異なるエネルギーにすること
ができる。
とが、「ソフト」・プログラミング及び／又は消去パル
スを印加することによって達成される。両方の種類のパ
ルスを使う場合、相次ぐパルスの反転毎に、同じ種類の
前に印加されたパルスとは異なるエネルギーにすること
ができる。
この発明の新規な特徴は特許請求の範囲に記載しである
が、この発明の特徴、利点は以下図面について説明す所
から明らかになろう。
が、この発明の特徴、利点は以下図面について説明す所
から明らかになろう。
実 施 例
第１図には、電気的にプログラム可能な、電気的に消去
可能な固定メモリ（ＥＥＰＲＯＭ）・アレイが示されて
いる。セル１０が図面では浮動ゲート１１として示した
電荷記憶手段を有する。１行にある各々のセル１０の１
ｌｌＩＩｌゲート１２がワード線１３に接続される。セ
ル１０は、分割ゲート又は通過ゲートを持たない形式と
仮定している。
可能な固定メモリ（ＥＥＰＲＯＭ）・アレイが示されて
いる。セル１０が図面では浮動ゲート１１として示した
電荷記憶手段を有する。１行にある各々のセル１０の１
ｌｌＩＩｌゲート１２がワード線１３に接続される。セ
ル１０は、分割ゲート又は通過ゲートを持たない形式と
仮定している。
第１図のセル１０が仮想アース形のアレイに接続される
場合が示されているが、この発明は、各列のソース１５
及び各列のドレイン１６に別々のビット線１４を用いて
接続されたセル１０にも、同じ様に用いることができる
。１列にある各々のセル１０のチャンネル領域１７を含
むソース・ドレイン通路が並列に接続されている。こ、
の並列接続の為、この列にある導電しているセル１０は
、その列にある他の全てのセル１０を短絡する。特に、
成る列にある１つのセル１０が過剰消去されると、チャ
ンネル領域１７は正に帯電する浮動ゲート１１によって
引寄せられた電子が強まり、セル１０は、そのソース・
ドレイン通路に也く小さいボルト数を印加した状態で導
電する。１つ又は更に多くの過剰消去されたセル１０に
よって短絡されたセル１０の列は、セルが通過ゲートな
しに構成されている場合、読取るのが困難であり、恐ら
くは不可能である。
場合が示されているが、この発明は、各列のソース１５
及び各列のドレイン１６に別々のビット線１４を用いて
接続されたセル１０にも、同じ様に用いることができる
。１列にある各々のセル１０のチャンネル領域１７を含
むソース・ドレイン通路が並列に接続されている。こ、
の並列接続の為、この列にある導電しているセル１０は
、その列にある他の全てのセル１０を短絡する。特に、
成る列にある１つのセル１０が過剰消去されると、チャ
ンネル領域１７は正に帯電する浮動ゲート１１によって
引寄せられた電子が強まり、セル１０は、そのソース・
ドレイン通路に也く小さいボルト数を印加した状態で導
電する。１つ又は更に多くの過剰消去されたセル１０に
よって短絡されたセル１０の列は、セルが通過ゲートな
しに構成されている場合、読取るのが困難であり、恐ら
くは不可能である。
セル１０のプログラミングは、周辺回路１９を介してワ
ード線１３及びビット線１４に接続されたプログラミン
グ回路手段１８によって行なわれる。周辺回路１９が、
アレイのワード線及びビット線に種々の入力及び出力を
接続する論理回路を有する。プログラミング回路手段１
８及び周辺回路１９は、ＥＥＰＲＯＭアレイのメモリ・
セル１０の浮動ゲートの表面又は一部分の近くに、パル
ス状プログラミング用電界を生じさせる。こう云う電界
は浮動ゲートの１面又は部分から遠ざかる向きである。
ード線１３及びビット線１４に接続されたプログラミン
グ回路手段１８によって行なわれる。周辺回路１９が、
アレイのワード線及びビット線に種々の入力及び出力を
接続する論理回路を有する。プログラミング回路手段１
８及び周辺回路１９は、ＥＥＰＲＯＭアレイのメモリ・
セル１０の浮動ゲートの表面又は一部分の近くに、パル
ス状プログラミング用電界を生じさせる。こう云う電界
は浮動ゲートの１面又は部分から遠ざかる向きである。
第２図（ａ）の曲線へで示す様に、アレイのセル１０は
、−殻内に、こう云うセル１０のプログラミングの前は
、−様な初期ｔａＩｔ直電圧■ｔＳを持っている。第２
図（ａ）の曲線Ｂで示す様にプログラミングの後、セル
１０は最小プログラム電圧閾値Ｖｔｐより高い分布した
電圧閾値ｙｔを持つ。この分布は不規則な処理の変動が
原因である。例えば、成るセル１０は、場合によっては
場所に関係したプロセスの為に、誘電体が一層薄手であ
ることがある。他のセル１０は、場合によってはマスク
寸法の変動の為に、チャンネル領域１７の面積が一層小
さいことがある。プログラム１ａｌａｌｆｌ電圧の分布
Ｂが第２図（ａ）では、ガウス形又は鐘形分布として示
されているが、実際の分布は処理の変動の特定の種類に
応じて、種々の形を持っている。
、−殻内に、こう云うセル１０のプログラミングの前は
、−様な初期ｔａＩｔ直電圧■ｔＳを持っている。第２
図（ａ）の曲線Ｂで示す様にプログラミングの後、セル
１０は最小プログラム電圧閾値Ｖｔｐより高い分布した
電圧閾値ｙｔを持つ。この分布は不規則な処理の変動が
原因である。例えば、成るセル１０は、場合によっては
場所に関係したプロセスの為に、誘電体が一層薄手であ
ることがある。他のセル１０は、場合によってはマスク
寸法の変動の為に、チャンネル領域１７の面積が一層小
さいことがある。プログラム１ａｌａｌｆｌ電圧の分布
Ｂが第２図（ａ）では、ガウス形又は鐘形分布として示
されているが、実際の分布は処理の変動の特定の種類に
応じて、種々の形を持っている。
プログラミングの前、消去回路手段２０によってセル１
０が消去される。消去回路手段は周辺回路１９により、
アレイのワード線１３及びビット１１１４に接続されて
いる。消去回路手段２０及び周辺回路１９が、ＥＥＰＲ
ＯＭアレイのメモリ・セル１０の浮動ゲートの表面又は
その一部分に隣接してパルス状電界を生ずる。この電界
は各々の浮動ゲートの表面又はその一部分に向かう方向
である。同じアレイのセル１０の消去により、闇値電圧
の分布がやはり生ずる。これは処理の変動とプログラミ
ング電圧の変動との両方によって起こる。消去閾値電圧
の分布の例が第２図（ｂ）に鐘形曲線として示しである
が、実際の分布は必ずしもこの形ではない。
０が消去される。消去回路手段は周辺回路１９により、
アレイのワード線１３及びビット１１１４に接続されて
いる。消去回路手段２０及び周辺回路１９が、ＥＥＰＲ
ＯＭアレイのメモリ・セル１０の浮動ゲートの表面又は
その一部分に隣接してパルス状電界を生ずる。この電界
は各々の浮動ゲートの表面又はその一部分に向かう方向
である。同じアレイのセル１０の消去により、闇値電圧
の分布がやはり生ずる。これは処理の変動とプログラミ
ング電圧の変動との両方によって起こる。消去閾値電圧
の分布の例が第２図（ｂ）に鐘形曲線として示しである
が、実際の分布は必ずしもこの形ではない。
第２図（ｂ）の曲線Ｃは、全てのセルが所定の最大１１
４値電圧ｖ ｔ＋ａａｘより低い電圧閾値を持つまで、
異なるエネルギー・レベルの消去パルスを印加する合間
にセルを試験する従来の成る形式の消去電圧閾値の分布
を示す。この従来の方法の欠点は、最大閾値の限界ｖ
ｔｎｉａｘを達成する為に、若干のセルがｖＡ剰消去さ
れることがあることである。
４値電圧ｖ ｔ＋ａａｘより低い電圧閾値を持つまで、
異なるエネルギー・レベルの消去パルスを印加する合間
にセルを試験する従来の成る形式の消去電圧閾値の分布
を示す。この従来の方法の欠点は、最大閾値の限界ｖ
ｔｎｉａｘを達成する為に、若干のセルがｖＡ剰消去さ
れることがあることである。
第２図（ｂ）の曲線りは、全てのセル１０が所定の最小
閾値電圧ｙ ｔｉｔｎより高い電圧閾値を持つまで、異
なるエネルギー・レベルの消去パルスを印加する合間、
セル１０を試験するという形式の消去電圧閾値の分布を
示す。この方法の欠点は、若干のセル１０は、最小のプ
ログラム閾値電圧ｖｔｐを越えるＩｌｌ値電圧を持つこ
とがあることである。
閾値電圧ｙ ｔｉｔｎより高い電圧閾値を持つまで、異
なるエネルギー・レベルの消去パルスを印加する合間、
セル１０を試験するという形式の消去電圧閾値の分布を
示す。この方法の欠点は、若干のセル１０は、最小のプ
ログラム閾値電圧ｖｔｐを越えるＩｌｌ値電圧を持つこ
とがあることである。
第２図（ｂ）の曲線Ｅは、若干のセル１０が過剰消去さ
れ、若干のセル１０はプログラムされたま）でいると云
う極端な形式の消去電圧閾値の分布を示す。
れ、若干のセル１０はプログラムされたま）でいると云
う極端な形式の消去電圧閾値の分布を示す。
この発明では、消去ｌｉｉａｇ圧の大きさをプログラミ
ング回路手段１８と、場合によってｔよ、消去回路手段
２０をも用いて調節して、閾値電圧の分布を圧縮する。
ング回路手段１８と、場合によってｔよ、消去回路手段
２０をも用いて調節して、閾値電圧の分布を圧縮する。
平均閾値電圧は、チャンネル領域のドーピングによる処
理の間に設定される初期閾値電圧ＶｔＳとは異なってい
ることがある。第２図（Ｃ）の曲線Ｃ′によって示す様
に、プログラミング回路手段１８によって低エネルギー
のパルス状条件づけ電界を印加することにより、第２図
（ｂ）の曲線Ｃの消去電圧分布が変化し、エーハンスメ
ント作用の生じたチャンネル１７並びに−層低いｉｆｆ
＠電圧を持つセルの＠ｌｉＩ電圧が高くなって、消去閾
値電圧の分布が一層圧縮される。前に述べた様に、実際
には、曲ｌ１ＩＣ′ の形は図示の鐘形とは異なること
がある。−殻内に条件づけパルスはアレイのワード１ｉ
！１３及びビット線１４の間に印加され、その結果生ず
るパルス状条件づけ電界は、各々の浮動ゲート１１の表
面又はその一部分から遠ざかる向きである。
理の間に設定される初期閾値電圧ＶｔＳとは異なってい
ることがある。第２図（Ｃ）の曲線Ｃ′によって示す様
に、プログラミング回路手段１８によって低エネルギー
のパルス状条件づけ電界を印加することにより、第２図
（ｂ）の曲線Ｃの消去電圧分布が変化し、エーハンスメ
ント作用の生じたチャンネル１７並びに−層低いｉｆｆ
＠電圧を持つセルの＠ｌｉＩ電圧が高くなって、消去閾
値電圧の分布が一層圧縮される。前に述べた様に、実際
には、曲ｌ１ＩＣ′ の形は図示の鐘形とは異なること
がある。−殻内に条件づけパルスはアレイのワード１ｉ
！１３及びビット線１４の間に印加され、その結果生ず
るパルス状条件づけ電界は、各々の浮動ゲート１１の表
面又はその一部分から遠ざかる向きである。
同様に、第２図（Ｃ）の曲線Ｄ′によって示す様に、消
去回路手段２０によって低エネルギーのパルス状条件づ
け電界を印加することにより、第２図（ｂ）の曲線りの
消去電圧分布が変化し、層高い消去閾値電圧を持つセル
及びプログラムされたセルの閾値電圧が減少して、消去
閾値電圧の分布が一層圧縮される。−殻内に条件づけパ
ルスはアレイのワード１１１３及びビット線１４の間に
印加され、その結果生ずるパルス状条件づけ電界は、ア
レイの各々の浮動ゲート１１の表面又はその一部分に向
かう方向である。
去回路手段２０によって低エネルギーのパルス状条件づ
け電界を印加することにより、第２図（ｂ）の曲線りの
消去電圧分布が変化し、層高い消去閾値電圧を持つセル
及びプログラムされたセルの閾値電圧が減少して、消去
閾値電圧の分布が一層圧縮される。−殻内に条件づけパ
ルスはアレイのワード１１１３及びビット線１４の間に
印加され、その結果生ずるパルス状条件づけ電界は、ア
レイの各々の浮動ゲート１１の表面又はその一部分に向
かう方向である。
第２図（Ｃ）の曲線Ｅ′によって示す様に、何れの順序
でも、プログラミング回路手段１８及び消去回路手段２
０によって交互の低エネルギーの条件づけパルスを印加
することにより、第２図（ｂ）の曲１１Ｅの消去電圧分
布が一庖圧縮された形に変化し、この形では、プログラ
ムされたセル１０も過剰消去されたセル１０もなくなる
。
でも、プログラミング回路手段１８及び消去回路手段２
０によって交互の低エネルギーの条件づけパルスを印加
することにより、第２図（ｂ）の曲１１Ｅの消去電圧分
布が一庖圧縮された形に変化し、この形では、プログラ
ムされたセル１０も過剰消去されたセル１０もなくなる
。
ワード線１３及びビット線１４の間に印加される比較的
低エネルギーの条件づけパルスは、アレイの全てのセル
１０をＶ【ｐより高い電圧閾値までプログラムするのに
通常使われる値の大体９０％又はそれ未満の電圧又は電
流を持っていてよい。
低エネルギーの条件づけパルスは、アレイの全てのセル
１０をＶ【ｐより高い電圧閾値までプログラムするのに
通常使われる値の大体９０％又はそれ未満の電圧又は電
流を持っていてよい。
例えば、アレイのセル１０をプログラム又は消去する為
に通常使われるパルスの電圧が＋２０ボルトであれば、
パルス長が同じであると仮定して、プログラミングの前
に、人体＋１５ボルトの条件づけ電圧パルスをアレイの
全てのセル１０の制御ゲート１２に印加することができ
る。周知の様に、１５ボルト又は２０ボルトのパルスを
構成する電圧の一部分は、制御ゲート１２に対する条件
づけ電圧パルスの印加より前に、ソース１５又はドレイ
ン１６に印加することができる。やはり周知の様に、セ
ル１０の制御ゲート１２及びソース・ドレイン通路の間
に印加されるパルス・エネルギーの成る端数が、浮動ゲ
ート１１に結合される。
に通常使われるパルスの電圧が＋２０ボルトであれば、
パルス長が同じであると仮定して、プログラミングの前
に、人体＋１５ボルトの条件づけ電圧パルスをアレイの
全てのセル１０の制御ゲート１２に印加することができ
る。周知の様に、１５ボルト又は２０ボルトのパルスを
構成する電圧の一部分は、制御ゲート１２に対する条件
づけ電圧パルスの印加より前に、ソース１５又はドレイ
ン１６に印加することができる。やはり周知の様に、セ
ル１０の制御ゲート１２及びソース・ドレイン通路の間
に印加されるパルス・エネルギーの成る端数が、浮動ゲ
ート１１に結合される。
プログラミング並びに／又は消去パルスに比べた条件づ
けパルスの相対的なエネルギー・レベルは、電流制限回
路により、又はパルス長回路により、或いは電圧、Ｔｉ
１！及び時間のエネルギーに関係する積を制御するこの
他の手段によって制御することができる。例えば、プロ
グラミング、消去及び条件づけパルスのパルス長が同じ
であれば、プログラミング回路手段１８及び消去回路手
段２０に、条件づけパルスの電流及び電圧の積を、プロ
グラミング並びに／又は消去パルスの電圧及び電流の積
の大体８０％未満になる様にする回路を含めるのが望ま
しいことがある。同様に、プログラミング、消去及び条
件づけパルスに同じ電圧又は電流を使う場合、条件づけ
パルスの良さをプログラミング及び消去パルスの長さの
大体８０％未満に制限する回路を含めるのが望ましいこ
とがある。勿論、条件づけパルスの電圧、電流及び長さ
を変えることによって、条件づけパルスの相対的なエネ
ルギ・レベルを変えて、３つの変数の積が、プログラミ
ング並びに／又は消去パルスに対する同じ３つの変数の
積の大体８０％未満になる様にする回路を設けることが
できる。
けパルスの相対的なエネルギー・レベルは、電流制限回
路により、又はパルス長回路により、或いは電圧、Ｔｉ
１！及び時間のエネルギーに関係する積を制御するこの
他の手段によって制御することができる。例えば、プロ
グラミング、消去及び条件づけパルスのパルス長が同じ
であれば、プログラミング回路手段１８及び消去回路手
段２０に、条件づけパルスの電流及び電圧の積を、プロ
グラミング並びに／又は消去パルスの電圧及び電流の積
の大体８０％未満になる様にする回路を含めるのが望ま
しいことがある。同様に、プログラミング、消去及び条
件づけパルスに同じ電圧又は電流を使う場合、条件づけ
パルスの良さをプログラミング及び消去パルスの長さの
大体８０％未満に制限する回路を含めるのが望ましいこ
とがある。勿論、条件づけパルスの電圧、電流及び長さ
を変えることによって、条件づけパルスの相対的なエネ
ルギ・レベルを変えて、３つの変数の積が、プログラミ
ング並びに／又は消去パルスに対する同じ３つの変数の
積の大体８０％未満になる様にする回路を設けることが
できる。
セル１０を条件づけした後、個別のセルをプログラムす
ることができる。プログラムされるセル１０の電圧Ｉａ
！値は、やはり成る範囲に亘って分布しており、大体第
２図（ａ）の曲線Ｂで示す形である。こ）で説明した消
去動作を行なう前に、プログラミング回路手段１８を使
って全てのセル１０をプログラムするのがよい。
ることができる。プログラムされるセル１０の電圧Ｉａ
！値は、やはり成る範囲に亘って分布しており、大体第
２図（ａ）の曲線Ｂで示す形である。こ）で説明した消
去動作を行なう前に、プログラミング回路手段１８を使
って全てのセル１０をプログラムするのがよい。
この発明を実施例について説明したが、この説明がこの
発明を制約するものであると解してはならない。以上の
説明から、当業者には、こ）に例示した実施例の種々の
変更並びにこの発明のその他の実施例が容易に考えられ
よう。特許請求の範囲の記載は、この発明の範囲内に含
まれるこの様な全ての変更並びにその他の実施例を包括
するものであることを承知されたい。
発明を制約するものであると解してはならない。以上の
説明から、当業者には、こ）に例示した実施例の種々の
変更並びにこの発明のその他の実施例が容易に考えられ
よう。特許請求の範囲の記載は、この発明の範囲内に含
まれるこの様な全ての変更並びにその他の実施例を包括
するものであることを承知されたい。
以上の説明に関連して更に下記の項を開示する。
（１） ＥＥＰＲＯＭアレイをプログラムする前に、
該アレイを条件づける方法に於いて、該アレイの各々の
セルの浮動ゲートに隣接してパルス状消去電界を加える
ことによって、前記アレイのメモリ・セルを消去し、前
記消去電界は前記浮動ゲートに向けられ、前記セルの浮
動ゲートの隣接する部分にパルス状条件づけ電界を印加
することによって全てのセルを条件づける工程を含み、
前記パルス状条件づけ電界は、前記メモリ・アレイのセ
ルのプログラミング及び消去に使われるパルス状電界の
エネルギーよりも電界エネルギーが小さい方法。
該アレイを条件づける方法に於いて、該アレイの各々の
セルの浮動ゲートに隣接してパルス状消去電界を加える
ことによって、前記アレイのメモリ・セルを消去し、前
記消去電界は前記浮動ゲートに向けられ、前記セルの浮
動ゲートの隣接する部分にパルス状条件づけ電界を印加
することによって全てのセルを条件づける工程を含み、
前記パルス状条件づけ電界は、前記メモリ・アレイのセ
ルのプログラミング及び消去に使われるパルス状電界の
エネルギーよりも電界エネルギーが小さい方法。
（２） （１）項に記載した方法に於いて、パルス状
条件づけ電界が浮動ゲートから遠ざかる向きである方法
。
条件づけ電界が浮動ゲートから遠ざかる向きである方法
。
（３） （１）項に記載した方法に於いて、パルス状
条件づけ電界が浮動ゲートに向かう方向である方法。
条件づけ電界が浮動ゲートに向かう方向である方法。
（４） （１）項に記載した方法に於いて、パルス状
条件づけ電界が交互に前記浮動ゲートに向かう方向並び
にそれから遠ざかる方向になる様にした方法。
条件づけ電界が交互に前記浮動ゲートに向かう方向並び
にそれから遠ざかる方向になる様にした方法。
（５） （１）項に記載した方法に於いて、パルス状
条件づけ電界が交互に浮動ゲートから遠ざかる向き及び
向かう向きになる様にした方法。
条件づけ電界が交互に浮動ゲートから遠ざかる向き及び
向かう向きになる様にした方法。
（６） （１）項に記載した方法に於いて、全てのセ
ルを消去する前に、全てのセルがプログラムされる方法
。
ルを消去する前に、全てのセルがプログラムされる方法
。
（７） （１）項に記載した方法に於いて、各々のパ
ルス状条件づけ電界の電界エネルギーが、メモリ・アレ
イのワード線とメモリ・アレイのビット線の間に印加さ
れたパルス電圧によって生ずる方法。
ルス状条件づけ電界の電界エネルギーが、メモリ・アレ
イのワード線とメモリ・アレイのビット線の間に印加さ
れたパルス電圧によって生ずる方法。
（８） （１）項に記載した方法に於いて、各々の条
件づけパルス電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電圧によって生じ、該パルス電圧の電圧が、メ
モリ・アレイの個別のセルをプログラムするのに使われ
るパルス電圧の９０％未満である方法。
件づけパルス電界の電界エネルギーが、メモリ・アレイ
のワード線とメモリ・アレイのビット線の間に印加され
たパルス電圧によって生じ、該パルス電圧の電圧が、メ
モリ・アレイの個別のセルをプログラムするのに使われ
るパルス電圧の９０％未満である方法。
（９） （１）項に記載した方法に於いて、各々のパ
ルス状条件づけ電界の電界エネルギーが、メモリ・アレ
イのワード線とメモリ・アレイのビット線の間に印加さ
れたパルス電流によって生ずる方法。
ルス状条件づけ電界の電界エネルギーが、メモリ・アレ
イのワード線とメモリ・アレイのビット線の間に印加さ
れたパルス電流によって生ずる方法。
（１Ｇ） （１）項に記載した方法に於いて、各々の
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の間に印加
されたパルスｔＩｌ流によって生じ、該パルス％ｆｌの
電流がメモリ・アレイの個別のセルをプログラムするの
に使われるパルス電流の９０％未満である方法。
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の間に印加
されたパルスｔＩｌ流によって生じ、該パルス％ｆｌの
電流がメモリ・アレイの個別のセルをプログラムするの
に使われるパルス電流の９０％未満である方法。
（１１） （１）項に記載した方法に於いて、各々の
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の間に印加
されたパルス電圧の長さによって決定される方法。
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の間に印加
されたパルス電圧の長さによって決定される方法。
（１２） （１）項に記載した方法に於いて、各々の
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の闇に印加
されたパルス電圧の長さによって決定され、該パルス電
圧の長さがメモリ・アレイの個別のセルをプログラムす
るのに使われるパルス電圧の長さの８０％未満である方
法。
パルス状条件づけ電界の電界エネルギーが、メモリ・ア
レイのワード線とメモリ・アレイのビット線の闇に印加
されたパルス電圧の長さによって決定され、該パルス電
圧の長さがメモリ・アレイの個別のセルをプログラムす
るのに使われるパルス電圧の長さの８０％未満である方
法。
（１３）電気的に消去可能な、電気的にプログラム可能
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、該メモリ・セルに接
続されたワード線から絶縁されると共に、該メモリ・セ
ルに接続された各々のビット線から絶縁された電荷記憶
手段を有し、該セルに於けるメモリの記憶は、該セルに
接続されたビット線の間の低及び高の電圧閾値によって
決定され、セルを’１１造する際、初期の低電圧閾値が
設定され、更に、前記ワード線及びビット線を介して前
記電荷記憶手段にプログラミング電圧を供給するプログ
ラミング回路手段と、前記ワード線及びビット線を介し
て前記電荷記憶手段に消去電圧を供給する消去回路手段
とを有し、前記プログラミング回路手段は、全てのメモ
リ・セルをプログラムする為のプログラミング・パルス
より少ないエネルギーを持つ条件づけパルスを印加する
ことにより、前記メモリ・セルを条件づける電気的に消
去可能な、電気的にプログラム可能な固定メモリ・アレ
イ。
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、該メモリ・セルに接
続されたワード線から絶縁されると共に、該メモリ・セ
ルに接続された各々のビット線から絶縁された電荷記憶
手段を有し、該セルに於けるメモリの記憶は、該セルに
接続されたビット線の間の低及び高の電圧閾値によって
決定され、セルを’１１造する際、初期の低電圧閾値が
設定され、更に、前記ワード線及びビット線を介して前
記電荷記憶手段にプログラミング電圧を供給するプログ
ラミング回路手段と、前記ワード線及びビット線を介し
て前記電荷記憶手段に消去電圧を供給する消去回路手段
とを有し、前記プログラミング回路手段は、全てのメモ
リ・セルをプログラムする為のプログラミング・パルス
より少ないエネルギーを持つ条件づけパルスを印加する
ことにより、前記メモリ・セルを条件づける電気的に消
去可能な、電気的にプログラム可能な固定メモリ・アレ
イ。
（１４） （１３）項に記載したアレイに於いて、消
去回路手段が、全てのメモリ・セルを消去する消去パル
スよりもエネルギーの小さい条件づけパルスを印加づ″
ることによって、メモリ・セルを条件づけるアレイ。
去回路手段が、全てのメモリ・セルを消去する消去パル
スよりもエネルギーの小さい条件づけパルスを印加づ″
ることによって、メモリ・セルを条件づけるアレイ。
（１５）電気的に消去可能な、電気的にプログラム可能
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、メモリ・セルに接続
されたワード線から絶縁されると共に、メモリ・セルに
接続された各々のビット線から絶縁された電荷記憶手段
を有し、該セルのメモリ記憶は、セルに接続されビット
線の間の低及び高の電圧閾値によって決定され、セルの
製造の際に、初期の低電圧閾値が設定され、更に、ワー
ド線及びビット線を介して電荷記憶手段にプログラミン
グ電圧を供給するプログラミング回路手段と、ワード線
及びビット線を介して電荷記憶手段に消去電圧を供給す
る消去回路手段とを有し、消去回路手段は、全てのメモ
リ・セルを消去する消去パルスよりエネルギーの小さい
条件づけパルスを印加することによって、メモリ・セル
を条件づけるアレイ。
な固定メモリ・アレイに於いて、行及び列のメモリ・セ
ルを有し、１列にある全てのメモリ・セルがビット線に
接続され、１行にある全てのメモリ・セルがワード線に
接続され、各々のメモリ・セルは、メモリ・セルに接続
されたワード線から絶縁されると共に、メモリ・セルに
接続された各々のビット線から絶縁された電荷記憶手段
を有し、該セルのメモリ記憶は、セルに接続されビット
線の間の低及び高の電圧閾値によって決定され、セルの
製造の際に、初期の低電圧閾値が設定され、更に、ワー
ド線及びビット線を介して電荷記憶手段にプログラミン
グ電圧を供給するプログラミング回路手段と、ワード線
及びビット線を介して電荷記憶手段に消去電圧を供給す
る消去回路手段とを有し、消去回路手段は、全てのメモ
リ・セルを消去する消去パルスよりエネルギーの小さい
条件づけパルスを印加することによって、メモリ・セル
を条件づけるアレイ。
（１６） （１５）項に記載したアレイに於いて、プ
ログラミング回路手段が、全てのメモリ・セルをプログ
ラムするプログラミング回路手段よりエネルギの小さい
条件づけパルスを印加することによって、メモリ・セル
を条件づけるアレイ。
ログラミング回路手段が、全てのメモリ・セルをプログ
ラムするプログラミング回路手段よりエネルギの小さい
条件づけパルスを印加することによって、メモリ・セル
を条件づけるアレイ。
（１７）電気的にプログラム可能な、電気的に消去可能
な固定メモリ（ＥＥＰＲＯＭ）セルの消去したアレイを
プログラミングする前に、全てのセルの浮動ゲートに比
較的低エネルギーの条件づけパルスを印加して、電圧閾
値の分布を圧縮する。
な固定メモリ（ＥＥＰＲＯＭ）セルの消去したアレイを
プログラミングする前に、全てのセルの浮動ゲートに比
較的低エネルギーの条件づけパルスを印加して、電圧閾
値の分布を圧縮する。
第１図はこの発明のメモリ・セルのアレイ及び１１！連
する回路の回路図、第２図（ａ）は製造後又は紫外線に
よる消去の後、そしてプログラミングの前のメモリ・セ
ルの７レイの閾値電圧の考えられる分布を示しており、
プログラミング後の考えられる閾値電圧の分布をも示す
図、第２図（ｂ）は消去後のメモリ・セルのアレイの閾
値電圧の分布の例を示すグラフの図面、第２図（Ｃ）は
、この発明の手順及び回路を使った条件づけの後のメモ
リ・セルのアレイの消去閾値電圧の分布の例を示すグラ
フの図面である。 主な符号の説明 １０：セル １１：浮動ゲート １２：制御ゲート １３：ワード線 １４：ビット線 １８ニブログラミング回路手段 ２０：消去回路手段
する回路の回路図、第２図（ａ）は製造後又は紫外線に
よる消去の後、そしてプログラミングの前のメモリ・セ
ルの７レイの閾値電圧の考えられる分布を示しており、
プログラミング後の考えられる閾値電圧の分布をも示す
図、第２図（ｂ）は消去後のメモリ・セルのアレイの閾
値電圧の分布の例を示すグラフの図面、第２図（Ｃ）は
、この発明の手順及び回路を使った条件づけの後のメモ
リ・セルのアレイの消去閾値電圧の分布の例を示すグラ
フの図面である。 主な符号の説明 １０：セル １１：浮動ゲート １２：制御ゲート １３：ワード線 １４：ビット線 １８ニブログラミング回路手段 ２０：消去回路手段
Claims (2)
- （１）ＥＥＰＲＯＭアレイをプログラムする前に、該ア
レイを条件づける方法に於いて、該アレイの各々のセル
の浮動ゲートに隣接してパルス状消去電界を加えること
によつて、前記アレイのメモリ・セルを消去し、前記消
去電界は前記浮動ゲートに向けられ、前記セルの浮動ゲ
ートの隣接する部分にパルス状条件づけ電界を印加する
ことによって全てのセルを条件づける工程を含み、前記
パルス状条件づけ電界は、前記メモリ・アレイのセルの
プログラミング及び消去に使われるパルス状電界のエネ
ルギーよりも電界エネルギーが小さい方法。 - （２）電気的に消去可能な、電気的にプログラム可能な
固定メモリ・アレイに於いて、行及び列のメモリ・セル
を有し、１列にある全てのメモリ・セルがビット線に接
続され、１行にある全てのメモリ・セルがワード線に接
続され、各々のメモリ・セルは、該メモリ・セルに接続
されたワード線から絶縁されると共に、該メモリ・セル
に接続された各々のビット線から絶縁された電荷記憶手
段を有し、該セルに於けるメモリの記憶は、該セルに接
続されたビット線の間の低及び高の電圧閾値によって決
定され、セルを製造する際、初期の低電圧閾値が設定さ
れ、更に、前記ワード線及びビット線を介して前記電荷
記憶手段にプログラミング電圧を供給するプログラミン
グ回路手段と、前記ワード線及びビット線を介して前記
電荷記憶手段に消去電圧を供給する消去回路手段とを有
し、前記プログラミング回路手段は、全てのメモリ・セ
ルをプログラムする為のプログラミング・パルスより少
ないエネルギーを持つ条件づけパルスを印加することに
より、前記メモリ・セルを条件づける電気的に消去可能
な、電気的にプログラム可能な固定メモリ・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US36759789A | 1989-06-19 | 1989-06-19 | |
| US367597 | 1989-06-19 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03130995A true JPH03130995A (ja) | 1991-06-04 |
| JP2836922B2 JP2836922B2 (ja) | 1998-12-14 |
Family
ID=23447833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16113990A Expired - Lifetime JP2836922B2 (ja) | 1989-06-19 | 1990-06-19 | Ｅｅｐｒｏｍ及びそれを条件づける方法 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0403822B1 (ja) |
| JP (1) | JP2836922B2 (ja) |
| KR (1) | KR0168425B1 (ja) |
| DE (1) | DE69013237T2 (ja) |
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| US6798698B2 (en) | 1997-05-14 | 2004-09-28 | Kabushiki Kaisha Toshiba | Nonvolatile semiconductor memory device |
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|---|---|---|---|---|
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| JP3104319B2 (ja) * | 1991-08-29 | 2000-10-30 | ソニー株式会社 | 不揮発性記憶装置 |
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| Publication number | Publication date |
|---|---|
| EP0403822B1 (en) | 1994-10-12 |
| JP2836922B2 (ja) | 1998-12-14 |
| KR910001773A (ko) | 1991-01-31 |
| EP0403822A1 (en) | 1990-12-27 |
| KR0168425B1 (ko) | 1999-02-01 |
| DE69013237T2 (de) | 1995-02-23 |
| DE69013237D1 (de) | 1994-11-17 |
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