KR100443664B1 - 전기-전도성 페이스트 및 이를 이용한 다층 세라믹전자부품 제조방법 - Google Patents

전기-전도성 페이스트 및 이를 이용한 다층 세라믹전자부품 제조방법 Download PDF

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Abstract

본 발명은 용제 및 바인더를 포함한 약 5중량% 내지 18중량%의 유기 비히클(vehicle), 구형 또는 알갱이 모양이고 입자 직경이 약 0.1 내지 50㎛인 80중량% 내지 93중량%의 전기전도성 금속 분말, 및 상기 용제에 불용성이고 수분 흡수 수준이 낮은 입자 직경이 약 0.1 내지 50㎛인 약 2중량% 내지 10중량%의 수지 분말을 함유하는 전기전도성 페이스트를 제공한다. 이 페이스트가 외부 전극 단자로 변환되는 비어 홀 도체를 형성하는데 이용되는 경우, 상기 비어 홀 도체의 모양 변형 문제는 발생하지 않는다. 게다가, 소결 전기전도성 금속에 크랙(crack) 발생을 막고, 상기 비어 홀 도체 부근의 세라믹 영역의 파손을 막을 수 있다.

Description

전기-전도성 페이스트 및 이를 이용한 다층 세라믹 전자부품 제조방법{Electro-conductive paste and method for manufacturing a multilayer ceramic electronic part using the same}
본 발명은 전기전도성 페이스트 및 이를 이용한 다층 세라믹 전자부품 제조방법에 관한 것이다. 특히, 본 발명은 비어 홀 도체를 형성하는데 적합한 전기전도성 페이스트 및 이를 이용한 다층 세라믹 전자부품 제조방법에 관한 것이다.
일본 무심사 특허출원 공개공보 제11-329895호는 본 발명에 관련된 종래 기술 문헌이다. 이는 다층 세라믹 전자부품 제조방법을 개시하고 있다. 이는 기본적으로 그룹 전자부품을 형성하고 나서 특정 분할선을 따라 상기 전자부품을 절단하여 다수의 다층 세라믹 전자부품을 제조하는 방법을 알려주고 있다.
보다 구체적으로, 다층 세라믹 전자부품은 다음의 공정에 의해 제공된다: 외부 전극 단자로 변환되는 비어 홀 도체가 내부에 형성되는 세라믹 그린 시트 및 그 내부에 이런 비어 홀 도체가 형성되어 있지 않은 세라믹 그린 시트를 적층하여 미가공 적층체를 형성하는 단계; 상기 비어 홀 도체를 양분하기 위해 상기 미가공 적층체에 홈을 형성하는 단계; 상기 홈의 내측면에 비어 홀 도체의 일부를 노출시키는 단계; 다음으로, 소결하기 위해 이 미가공 적층체를 소성하는 단계; 다층 세라믹 전자부품을 구현하기 위해 소결한 다음 상기 적층체를 상기 홈을 따라 분할하는 단계를 행하고, 상기 비어 홀 도체의 일부가 상기 외부 전극 단자에 변환되는 것을 특징으로 한다.
이런 종래 기술에 따르면, 배열 피치가 작다 하더라도 외부 전극 단자를 용이하게 형성할 수 있다. 또한, 소결 후 및 그룹 전자부품이 홈을 따라 분할되기 전 단계에서 각각의 다층 세라믹 전자부품의 특성 측정을 실행할 수 있다.
한편, 일본 무심사 특허출원 공개공보 제10-172345호에는 비어 홀 도체를 형성하는데 유익하게 이용되는 전기전도성 페이스트를 개시하고 있다. 이는 이런 전기전도성 페이스트가 이 페이스트에 함유된 용제에 불용성인 크리스탈라인 셀룰로오스와 같은 수지로 구성된 수지 분말을 함유하고 있고, 이에 따라 비어 홀 도체에 크랙 또는 그 주변 세라믹 영역의 파손이 소성시에 발생되는 것을 막고, 그리고 이에 따라 전기전도성 신뢰도가 높고 우수한 도금성 뿐만 아니라 우수한 납땜성을 가진 전기전도성 비어 홀 도체가 형성되는 것을 알려준다.
그러나, 일본 무심사 특허출원 공개공보 제10-172345호에 개시된 전기전도성 페이스트가 일본 무심사 특허출원 공개공보 제11-329895호에 개시된 다층 세라믹 전자부품 제조방법에 있어서 비어 홀 도체를 형성하는 전기전도성 페이스트로 이용된다 하더라도, 비어 홀 도체의 일부가 외부 전극 단자에 변환되기 위해 노출되도록, 비어 홀 도체를 양분하기 위해 미가공 적층체에 홈을 형성하는 단계를 실행하는데 있어서 다이싱 소(dicing saw)를 이용한 경우, 비어 홀 도체를 형성하는데 전기전도성 페이스트에 존재하는 수지 분말이 수분을 흡수함으로써 발생하는 부피 팽창으로 인해 비어 홀 도체가 변형된다는 점에서 문제가 있다. 이는 다이싱 소를 이용한 경우, 일반적으로 수분이 분무되기 때문이다.
따라서, 본 발명의 목적은 이러한 문제점을 해결하는 전기전도성 페이스트 및 이를 이용한 다층 세라믹 전자부품 제조방법을 제공하는 것이다.
도 1은 본 발명의 일 실시예에 따른 제조방법에 의해 얻은 다층 세라믹 전자부품(1)의 외관을 도시한 사시도이고;
도 2는 도 1에 도시된 다층 세라믹 전자부품(1)을 얻기 위해 준비된 마더(mother) 적층체(4)를 도시한 사시도이며; 그리고
도 3은 도 2에 도시된 바와 같이 홈(9)을 구비한 마더 적층체(4)를 도시한 확대 사시도이다.
*도면의 주요부분에 대한 부호의 설명*
1:적층 세라믹 전자부품 5:분할선
2:적층체 칩 6, 7:마더 세라믹 그린 시트
3:외부단자전극 8:비어 홀 도체
4:마더 적층체 9:홈
본 발명은 다음의 단계를 포함하는 다층 세라믹 전자부품 제조방법에 있어서비어 홀 도체를 형성하는데 이용되는 전기전도성 페이스트에 대해 우선 중점을 둔다: 비어 홀 도체가 내부에 구비된 세라믹 그린 시트를 포함하는 다수의 적층 세라믹 그린 시트로 구성된 미가공 적층체를 제조하는 단계; 비어 홀 도체가 외부 전극 단자로 변환되도록, 비어 홀 도체가 위치한 영역의 미가공 적층체를 절단하고 그 절단면에 비어 홀 콘덕터의 일부를 노출시키는 단계를 행한다. 상기 기술된 기술적인 문제점들을 해결하기 위해, 상기 전기전도성 페이스트는 용제 및 바인더를 포함하는 약 5중량% 내지 18중량%의 유기 비히클; 구형 또는 알갱이 모양의 입자 직경이 약 0.1 내지 50㎛인 80중량% 내지 93중량%의 전기전도성 금속 분말; 및 상기 기술된 용제에 불용성이고 수분 흡수 수준이 낮은 입자 직경이 약 0.1 내지 50㎛인 약 2중량% 내지 10중량%의 수지 분말을 함유하는 전기전도성 페이스트를 포함한다. 상기 기술된 전기전도성 금속 분말로서, 예를 들어 구리 분말이 이용될 수 있다.
또한, 수지 분말은 폴리프로필렌 분말인 것이 바람직하다.
본 발명에 따른 전기전도성 페이스트의 다른 일면은 전기전도성 금속 분말, 유기 비히클 및 약 2중량% 내지 10중량%의 폴리프로필렌 분말을 함유하는 것을 특징으로 한다. 본 발명에 따른 전기전도성 페이스트는 상기 기술된 비어 홀 도체를 형성할 뿐만 아니라 기타 응용하는 데 이용된다.
본 발명의 상기 기술된 일면에서, 전기전도성 페이스트는 약 80중량% 내지 93중량%의 전기전도성 금속 분말 및 약 5중량% 내지 18중량%의 유기 비히클을 포함하는 것이 바람직하다.
본 발명은 또한 다음의 단계를 포함하는 다층 세라믹 전자부품 제조방법에중점을 둔다: 비어 홀 도체가 내부에 구비된 세라믹 그린 시트를 포함하는 다수의 적층 세라믹 그린 시트로 구성된 미가공 적층체를 제조하는 단계; 비어 홀 도체가 외부 전극 단자로 변환되도록, 비어 홀 도체가 위치한 영역의 미가공 적층체를 절단하고 그 절단면에 비어 홀 도체의 일부를 노출시키는 단계; 및 소결하기 위해 절단면에 부분적으로 노출된 비어 홀 도체를 가진 미가공 적층체를 소성하는 단계를 실행한다. 이 제조방법은 상기 기술된 전기전도성 페이스트가 비어 홀 도체를 형성하는 전기전도성 페이스트로 이용되는 것이 특징이다.
본 발명의 기타 목적, 이점 및 신규한 특징들은 첨부된 도면을 참조로 하여 다음 상세한 설명에서 보다 분명해 질 것이다.
본 발명은 다음 도면 및 실시예를 참조로 하여 기술되지만, 본 발명은 아래 기술된 실시형태에 한정되지 않고, 이어지는 청구항에 기술된 바와 같이 본 발명의 기술사상 및 범위를 벗어나지 않으면서 다양한 변형 실시예들이 다양한 용도 및 조건에 이루어 질 수 있다.
도 1은 본 발명의 일 실시형태에 따른 제조방법에 의해 얻은 다층 세라믹 전자부품(1)의 외관을 도시하는 사시도이다. 도 1에 도시된 바와 같이 칩 형태로 다층 세라믹 전자부품(1)이 적정한 회로기판에 탑재된다. 도 1은 표면이 회로기판의 상방향으로 향하도록 한 다층 세라믹 전자부품(1)을 도시한다.
다층 세라믹 전자부품(1)은 가령 도전성 막과 같은 내부 배선 도체 또는 비어 홀 도체가 내부에 형성된 다수의 적층 세라믹 층으로 구성된 다층 칩(2)을 포함한다. 외부 전극 단자(3)는 다층 칩(2)의 외측면 예를 들어 4개의 측면에 노출되어 형성된다. 이런 외부 전극 단자(3)는 도면에 도시되이 있진 않지만 상기 기술된 내부 배선 도체중 임의의 도체에 전기적으로 연결되어 있다.
도 1의 다층 세라믹 전자부품(1)은 다음의 방법에 따라 제조된다.
먼저, 미가공 마더 적층체(4)가 도 2에 도시된 바와 같이 준비된다. 다수의 다층 세라믹 전자부품(1)을 제공하기 위해, 마더 적층체(4)가 소정의 분할선(5)을 따라 분할된다. 이는 다수의 마더 세라믹 그린 시트(6 및 7)를 적층하여 얻고, 각 다층 세라믹 전자부품(1)을 형성하기 위해 분할선(5)에 의해 분할되도록 내부 배선 도체(도시되지 않음)가 각 영역에 적절하게 위치하도록 배열되는 것을 특징으로 한다.
도 2의 마더 적층체(4)의 비교적 상측에 위치한 마더 세라믹 그린 시트(6)에서, 비어 홀 도체(8)가 분할선(5)을 따라 양분되는 영역에서 형성된다. 이들 비어 홀 도체(8)의 일부는 도 1에 도시된 외부 전극 단자(3)로 변환될 것이다.
상기 기술된 마더 적층체(4)를 얻기 위해, 가령 다음의 단계들이 이용된다.
먼저, 닥터 브레이드(doctor blade)법 등에 따라 시트 성형을 실행하여 마더 세라믹 그린 시트(6 및 7)를 얻는다. 마더 적층체(4)의 비교적 상측에 위치하는 마더 세라믹 그린 시트(6)에서 비어 홀 도체(8)를 형성하기 위해 펀칭 또는 기타 방법에 의해 쓰루 홀을 형성한다.
게다가, 도 2에는 도시되진 않았지만 내부 배선 도체로 작용하는 도전성 막에 전기적으로 연결하는 마더 세라믹 그린 시트(6 및 7)의 특정 층에 비어 홀 도체를 형성하기 위해 유사한 방식으로 기타 쓰루 홀을 형성한다.
다음으로, 마더(mother) 세라믹 그린 시트(6 및 7)의 특정 층들에 전기전도성 페이스트로 인쇄하여 내부 배선 도체로 작용하는 도전성 막을 형성한다. 이 때, 상기 기술된 쓰루 홀은 전기전도성 페이스트로 충전된다. 그리고 나서, 전기전도성 페이스를 건조시킨다.
전기전도성 페이스트로 쓰루 홀을 충전하는 단계 및 전기전도성 페이스트로 도전성 막을 인쇄하는 단계가 개별적인 단계로 실행될 수 있음을 유의해야 한다.
또한, 비어 홀 도체(8)을 형성하는 전기전도성 페이스트 및 내부 배선 도체로서 비어 홀 도체를 형성하는 전기전도성 페이스트는 서로 다른 조성을 가질 수 있다. 외부 전극 단자(3)로 변환될 비어 홀 도체(8)을 형성하는 전기전도성 페이스트의 조성물은 이후에 기술된다.
다음으로, 상기 기술된 마더 세라믹 그린 시트(6 및 7)는 적층 및 프레스되어 미가공 마더 적층체(4)를 형성한다. 이런 마더 적층체(4)에서, 비어 홀 도체(8)가 두께 방향으로 배열된 바와 같이 다수의 마더 세라믹 그린 시트(6)의 각 층에 형성된다.
다음에, 도 3에 도시된 바와 같이, 비어 홀 도체(8)가 위치한 영역의 미가공 마더 적층체(4)의 분할선(5)(도 2 참조)을 따라 양분되도록 홈(9)이 형성된다. 이런 홈(9)의 형성으로 인해 홈의 내측면에 비어 홀 도체(8)의 일부가 노출된다. 게다가, 개개의 다층 세라믹 전자부품(1)이 될 홈(9)으로 둘러싸인 영역은 전기적으로 서로 독립된다.
상기 기술된 홈(9)을 형성하기 위해 다이서(dicer)가 이용된다. 다이서로홈을 형성할 때, 홈 주위에 수용액이 분무된다.
슬릿(10 및 11)이 각각 대응하는 위치에서 홈(9)의 저면 및 마더 적층체(4)의 저면상에 형성될 수 있다. 슬릿(10 또는 11)중 어느 하나가 생략될 수 있다.
도 3에서, 일부 도전성 막(12 및 13)은 내부 배선 도체로 작용하는 것으로 도시된다. 도전성 막(12)은 전기적으로 비어 홀 도체(8)에 연결되는 것이 도시된다.
다음으로, 미가공 적층체(4)를 소결하기 위해 소성 단계가 수행된다. 그리고 나서, 필요에 따라, 도전성 막 및 저항 막이 소결 마더 적층체(4)의 표면에 형성된다. 게다가, 필요에 따라, 일부 비어 홀 도체(8)로 된 외부 전극 단자(3) 및 도전성 막에 도금 처리가 된다.
상기 기술된 모든 단계가 완결된 경우, 마더 적층체(4)에 함유된 다수의 다층 세라믹 전자부품(1)은 서로 전기적으로 독립적이다. 따라서, 홈(9)을 따라 비어 홀 도체(8)를 양분하여 얻은 외부 전극 단자(3)를 통해 각 다층 세라믹 전자부품(1)의 특징들이 결정된다.
이런 식으로 특성을 측정한 다음, 복합적인 부품의 제조에 있어서, 양호한 부품으로 결정된 다층 세라믹 전자부품(1)에 필요에 따라, 다른 전자부품이 탑재된다.
다음으로, 마더 적층체(4)가 분할선(5)(도 2) 또는 홈(9)(도 3)을 따라 분할 된다. 홈(9)을 따라 마더 적층체(4)를 절단하면 이러한 분할은 쉽게 이뤄진다. 보다 용이하게 분할하기 위해 상기 기술된 슬릿(10 및 11)이 형성된다.
이런 식으로, 도 1에 도시된 바와 같이 다층 세라믹 전자부품(1)이 마더 적층체(4)로부터 만들어 진다. 일부 비어 홀 도체(8)는 이런 다층 세라믹 전자부품(1)의 외부 전극 단자(3)로 변환된다.
외부 전극 단자(3)로 변환되는 비어 홀 도체(8)는 도면에 도시된 바와 같이 실시형태에서 원형 단면을 갖는다. 그러나, 사각형을 포함한 기타 단면 형성도 수용될 수 있음을 유의해야 한다. 게다가, 하나의 외부 전극 단자는 서로 부분적으로 중첩된 단면을 가진 다수의 비어 홀 도체로 되어 있어서, 다시 말해서 직사각형 단면을 가진 비어 홀 도체로 되어 있어서, 외부 전극 단자중 폭이 더 넓은 영역이 노출된다.
게다가, 각 다층 세라믹 전자부품(1)의 특성 측정의 효율 또는 도전성 막 및 저항 막의 형성, 도금, 또는 각 다층 세라믹 전자부품(1)에 대해 실행된 기타 단계들의 효율을 고려하는 것을 제외하고라도, 분할선(5)을 따라 미가공 마더 적층체(4)를 분할할 수 있고, 분할(도 1 참조) 후 다층 칩(2)을 소성 단계로 이동시킬 수 있다.
게다가, 비어 홀 도체(8)를 형성하기 위해 적층 전, 마더 세라믹 그린 시트(6)의 각 층에 형성된 쓰루 홀을 전기전도성 페이스트로 충전시키는 것이 허용될 수 있다. 그렇지 않으면, 전기전도성 페이스트는 적층된 다수의 마더 세라믹 그린 시트(6)에서 직열로 배열된 쓰루 홀을 통해 일시에 충전될 수 있다.
게다가, 상기 기술된 실시형태에서, 도 3에 도시된 바와 같이, 홈(9)이 연이어 연장되어 각각의 다층 세라믹 전자부품(1)이 될 영역을 에워싸면서 형성된다.그러나, 비어 홀 도체(8)가 위치한 영역 주위로만 불연속적으로 형성될 수 있다. 이 경우에, 홈이 쓰루 홀로 형성될 수 있다.
도면에 도시된 바와 같은 실시형태에서, 다수의 다층 세라믹 전자부품(1)을 만들기 위해 마더 적층체(4)를 준비하여 분할하면 다층 세라믹 전자부품(1)이 제조된다. 그러나, 적층체를 준비하고, 비어 홀 도체가 위치한 영역의 이런 적층체에 홈을 형성하며, 그리고 하나의 다층 세라믹 전자부품(1) 만이 적층체로부터 만들어 지도록 적층체의 주변 영역을 제거하기 위해 홈으로 형성된 분할선을 따라 적층체를 절단함으로써 하나의 다층 세라믹 전자부품(1)을 제조할 수 있다.
상기 기술된 제조방법에서, 전기전도성 페이스트가 외부 전극 단자(3)로 변환될 비어 홀 도체(8)를 형성하는데 이용되고, 이는 용제 및 바인더를 포함한 약 5중량% 내지 18중량%의 유기 비히클, 구형 또는 알갱이 모양의 입자 직경이 약 0.1 내지 50㎛인 약 80중량% 내지 93중량%의 전기전도성 금속 분말, 및 상기 기술된 용제에 불용성이고 수분 흡수 수준이 낮은 입자 직경이 약 0.1 내지 50㎛인 약 2중량% 내지 10중량%의 수지 분말을 포함한다.
본 발명에 있어서, 수지 분말은 수분 흡수에 대해 10% 이하의 부피 성장율을 갖는 것이 바람직하다.
이 페이스트를 이용함으로써, 수지 분말이 건조 단계 이후 비어 홀 도체(8)를 형성하는데 전기전도성 페이스트에 존재할 수 있는 수분을 흡수하는 것이 더욱 어려워지고, 비어 홀 도체(8)이 위치하는 영역에서 미가공 마더 적층체(4)를 절단하기 위해 다이싱 소(dicing saw)를 이용하여 홈(9)을 형성한 경우 부피 팽창으로인한 전기전도성 페이스트의 모양이 변형되는 것을 막을 수 있다.
게다가, 수지 분말은 소성 단계에서 소결로 인해 전기전도성 금속 분말의 수축을 더디게 할 수 있고, 결과적으로 전기전도성 소결 금속의 크랙 발생 및 소성 후 주변 세라믹 영역의 파손 발생 예방을 할 수 있다.
게다가, 소성 단계에서 수지 분말이 분해되어 제거되기 때문에, 비어 홀 도체(8)로부터 얻은 외부 전극 단자(3)가 우수한 납땜 및 도금 특성을 얻을 수 있다.
구형 또는 알갱이 모양의 전기전도성 금속 분말이 전기전도성 페이스트로 이용된다. 이는 구형 또는 알갱이 모양인 경우 쓰루 홀을 충전시키는 전기전도성 금속 분말의 충전 특성이 향상되기 때문이다.
전기전도성 금속 분말의 입자 직경을 약 0.1 내지 50㎛로 제한하는 이유는 입자 직경이 약 0.1㎛ 미만인 경우, 전기전도성 페이스트의 점도가 증가하게 되고, 금속 분말의 표면이 산화에 더욱 민감해져, 결국 베이스 금속 분말이 전기전도성 금속 분말로 이용되는 경우 전기전도성 저항 특성이 더욱 저하되기 쉬워지기 때문이다. 한편, 입자 직경이 약 5㎛를 초과한 경우, 스크린-인쇄에는 부적합하다.
전기전도성 금속 분말의 함유량을 약 80중량% 내지 93중량%로 제한하는 이유는 함유량이 약 80중량% 미만인 경우, 쓰루 홀에서 전기전도성 분말의 충전밀도가 불충분하기 때문이다. 한편, 함유량이 약 93중량%를 초과한 경우, 초과된 고체 성분 비로 인해 분말을 이용하여 페이스트를 만드는데 어려움이 있다.
게다가, 페이스트에 함유된 용제에 불용성이고 수분 흡수 수준이 낮은 전기전도성 페이스트에 대한 수지 분말의 입자 직경이 약 0.1 내지 50㎛으로 특정된다.이유는 직경이 약 0.1㎛ 미만인 경우 전기전도성 페이스트의 점도가 증가되고, 약 50㎛를 초과한 경우, 스크린 인쇄에 부적합하다.
향상된 충전 특성의 관점에서, 수지 분말은 구형 또는 알갱이 모양을 갖는 것이 또한 바람직하다. 그러나, 함유량이 상대적으로 작기 때문에, 편평한 모양 가령 플레이크(flake)와 같은 분말이 이용될 수 있다.
이런 수지 분말의 함유량은 약 2중량% 내지 10중량%이어야 한다. 이유는 함유량이 약 2중량% 미만인 경우 비어 홀 도체(8)의 분할 후 외부 전극 단자(3)에 존재하는 소결 전기전도성 금속이 크랙(craking)에 민감해지기 때문이다. 한편, 함유량이 약 10중량%를 초과한 경우, 납땜 및 도금 특성 뿐만 아니라 전기전도성 저항 특성이 저하되는 경향으로 인해 외부 전극 단자(3)에서 많은 공동(void)이 발생하게 된다.
본 발명에 따른 전기전도성 페이스트에 대해, 후막을 형성하는데 전기전도성 페이스트에 공통적으로 이용되는 다양한 유기 비히클이 이용된다. 마더 세라믹 그린 시트(6)에 이용된 바인더로 결합하는 고려해 보면, 적절한 유기 비히클을 선택하는 것이 바람직하다. 테르피네올(terpineol)형 용제에서 유기 바인더로서 에틸 셀룰로오스 수지를 분해함으로써 준비된 유기 비히클이 유기 비히클의 바람직한 실시예인 것을 유의해야 한다.
상기 기술된 전기전도성 금속 분말로서, 구리 분말이 실시예로 유용하게 이용된다. 구리 분말외에, 금, 은, 플라티늄 또는 팔라듐 등의 귀금속, 또는 이에 대한 합금 뿐만 아니라 구리 화합물, 니켈 또는 이의 합금과 같은 베이스 금속으로구성된 분말은 일부 경우에 이용된다.
페이스트에 함유된 용제에 불용성이고 수분 흡수 수준이 낮은 수지 분말로서, 폴리프로필렌(polypropylene) 분말이 이용되는 것이 바람직하다.
본 발명에 따른 전기전도성 페이스트는 상기 기술된 바와 같이 외부 전극 단자(3)로 변환될 비어 홀 도체(8)를 형성하는 특정 응용에 이용되는 것이 특히 바람직하다. 그러나, 다른 곳에도 응용될 수 있다. 예를 들어, 이런 전기전도성 페이스트는 다층 세라믹 전자부품의 배선 도체로서 전기전도성 막 또는 비어 홀 도체를 형성하는데 이용된다. 다층 세라믹 전자부품외에 전자부품용 전기전도성 막 등에 이용될 수도 있다.
이런 전기전도성 페이스트가 다양하게 응용될 수 있는 것으로 고려된 경우, 페이스트가 전기전도성 금속 분말, 유기 비히클, 및 약 2중량% 내지 10중량%의 폴리프로필렌 분말을 함유한다는 조건 만으로도 본 발명에 명시된 전기전도성 페이스트의 조성물에 충분한 경우도 있을 수 있다.
다음은 본 발명에 따른 전기전도성 페이스트의 효과를 확인하기 위해 실행된 실시예들이다. 실시예에 나타난 세라믹, 바인더 등의 유형 및 다층 세라믹 판 등의 구조는 겨우 일부 실시예만을 나타냈고, 다양한 변형예 및 다양한 응용예들이 본 발명의 범위 내에서 만들어 질 수 있음은 두 말할 필요없다.
실시예
먼저, BaO-Al2O3-SiO2유리 복합재 분말이 세라믹재로 준비됐다. 다음으로,유기 바인더로 폴리비닐 부틸알(polyvinyl butyral) 및 유기 용제로 톨루엔이 분말에 첨가됐고, 이어서 미가공 슬러리를 형성하기 위해 반죽을 했다. 그리고 나서, 닥터 블레이드 방법에 의해 이 미가공 슬러리로부터 세라믹 그린 시트가 형성됐다. 다음으로, 펀치하여 세라믹 그린 시트에서 비어 홀 도체용 쓰루 홀이 형성됐다.
한편, 입자 직경이 약 0.1 내지 50㎛인 구형 입자 구리 분말, 입자 직경이 약 0.1 내지 50㎛인 수지 분말, 및 에틸 셀룰로오스 수지를 테르피네올형 용제에 용해하여 마련된 유기 비히클이 준비됐다. 그리고 나서, 표 1에 도시된 조성물의 시료 1 내지 11의 전기전도성 페이스트를 만들기 위해, 구리 분말, 수지 분말, 및 유기 비히클이 3개의 롤형 밀(mill)로 반죽됐다.
프로필렌 분말이 시료 1 내지 10의 수지 분말로 이용됐고, 크리스탈라인 셀룰로오스 분말이 시료 11의 수지 분말로 이용됐음을 유의해야 한다.
다음으로, 시료용 전기전도성 페이스트가, 스크린 인쇄 방법에 따라, 미리 준비된 세라믹 그린 시트에 형성된 비어 홀 도체용 쓰루 홀에 충전되고 이어서 건조했다. 그리고 나서, 도전성 막이 스크린 인쇄 방법에 따라 세라믹 그린 시트에 배선 도체로 형성됐다.
다음으로, 상기 기술된 다수의 세라믹 그린 시트를 적층하고, 이어서 프레스하여 미가공 적층체를 준비했다. 비어 홀 도체를 양분하여 비어 홀 도체가 위치한 영역의 미가공 적층체에 다이싱 소를 적용하여 홈을 형성했다. 홈 형성으로 일부 비어 홀 도체가 홈의 내측면에 노출됐다. 대응하는 위치에서 적층체의 저면 뿐만 아니라 홈의 저면에 슬릿을 형성했다. 다음으로, 상기 기술된 바와 같이 미가공 적층체가 소결 적층체를 형성하기 위해 질소 대기중에 온도 980℃에서 1 내지 2시간 동안 소성을 하게 됐다. 그리고 나서, 상기 기술된 양분된 비어 홀 도체로 된 외부 전극 단자의 표면 및 기타 도전성 막 표면의 기름 물질 및 산화막을 제거하기 위해, 적층체가 용제로 탈지 처리됐다. 그 다음, 팔라듐 용액으로 방사화 처리가 되고, 이어서 무전해 니켈 도금이 됐다.
다음으로, 각각의 다수의 다층 세라믹 전자부품을 형성하기 위해, 이에 따라 얻은 마더 적층체는 홈을 따라 분할됐다.
표 1에 도시된 다양한 항목에 대한 평가가 상기 기술된 바와 같이 다층 세라믹 전자부품의 완성 후 또는 제조 단계 중에 실행됐다.
표 1에서, "다이싱(dicing) 시 비어 홀 도체의 변형"은 양분하기 위해 다이싱 소를 이용하여 홈을 형성한 다음 양분된 비어 홀 도체의 모양을 관찰하여 변형의 유무로 시료에 대한 평가를 내렸다.
"외부 전극 단자 상의 크랙(crack)"은 소결 후 비어 홀 도체로 된 외부 전극 단자의 단면이 노출되도록 얻은 다층 세라믹 전자부품을 절단하고, 입체 현미경으로 단면을 관찰하여 소결 전기전도성 금속 상의 크랙의 유무로 평가를 내렸다.
"세라믹 파손"은 "외부 전극 단자 상의 크랙" 평가에서 수행된 바와 같이 입체 현미경으로 외부 전극 단자 근처의 세라믹 영역의 단면을 관찰하여 세라믹 영역의 파손 유무로 평가를 내렸다.
"도금성(plating capability)"은 비어 홀 도체를 양분하여 형성된 외부 전극 단자의 표면에 형성된 무전해-도금 막의 표면을 스캐닝 전자 현미경으로 관찰하여 평가를 내렸다.
"납땜성"은 외부 전극 단자의 표면에 납땜하고 납땜 상태를 관찰하여 평가를 내렸다.
표 1에서, 별표(*)로 된 시료 번호는 본 발명의 범위 외의 비교 실시예를 나타낸다.
표 1을 참조로 하여, 구리 분말의 함유량이 시료 9의 경우 처럼 약 93중량%를 초과한 경우, 페이스트를 만들 수 없어서 평가를 할 수 없었다.
구리 분말의 함유량이 시료 10의 경우 처럼 약 80중량% 미만인 경우, 비어 홀 도체 모양의 변형이 다이싱 시에 발생하고, 외부 전극 단자 상에 크랙이 형성되어, 전기전도성 페이스트로 쓰루 홀의 충전이 불충분했다. 도금성 및 납땜성에 관해서는 그리 좋은 결과를 얻지 못했다.
수지 분말로서 프로필렌 분말의 함유량이 시료 1 및 2의 경우 처럼 약 2중량% 미만인 경우, 외부 전극 단자 상에 크랙 발생이 관찰됐다.
한편, 시료 8의 경우 처럼, 수지 분말로서 폴리프로필렌 분말의 함유량이 약 10중량%를 초과한 경우, 외부 전극 단자 상에 크랙발생 뿐만 아니라 공동도 관찰됐다. 도금성 및 납땜성도 또한 열악했다.
시료 11의 경우 처럼, 크리스탈라인 셀룰로오스 분말이 수지 분말로 이용된 경우, 다이싱 과정에서 수분을 흡수함으로써 수지 분말이 팽창되고, 그 결과 비어 홀 도체가 변형됐다.
비교하여, 시료 3 내지 7의 경우 처럼, 프로필렌 분말이 수지 분말로 이용된 시료에서, 구리 분말이 약 80중량% 내지 93중량%이고, 수지 분말이 약 2중량% 내지 10중량%이며 그리고 유기 비히클이 약 5중량% 내지 18중량%인 경우, 비어 홀 도체용 전기전도성 페이스트가 다이싱 과정 중에 변형되지 않고, 외부 전극 단자의 크랙 또는 세라믹 영역의 파손이 소성 후에 발생하지 않으며, 외부 전극 단자의 우수한 도금성 및 납땜성이 실현됐다.
이는 전기전도성 페이스트에 함유된 용제에 불용성이고 수분 흡수 수준이 낮은 폴리프로필렌의 특정 함유량이 전기전도성 페이스트에서 수지 분말로서 포함되어 있었기 때문이다. 이로 인해, 비어 홀 도체를 형성하기 위한 쓰루 홀에로의 전기전도성 페이스트의 충전성이 향상됐다. 게다가, 수분 흡수로 인한 부피 팽창을 막고, 소성 단계에서 소결로 인한 전기전도성 금속의 수축을 늦추며, 세라믹 영역의 크랙 발생 및 파손을 제한할 수 있었다. 또한, 수지 분말이 소성시 분해되어제거되었기 때문에, 도금성 및 납땜성에 대한 역효과가는 없었다.
본 발명에 따른 전기전도성 페이스트는 페이스트에 함유된 용제에 불용성이고 수분 흡수 수준이 낮은 수지 분말의 특정 함유량을 함유하기 때문에, 다음의 효과가 실현된다.
이런 전기전도성 페이스트가 비어 홀 도체를 형성하는데 이용되는 경우, 비어 홀 도체를 형성하기 위한 쓰루 홀에로의 전기전도성 페이스트 충전성이 향상되고, 이에 따라 쓰루 홀에로의 전기전도성 페이스트의 불충분한 충전으로 인한 결함을 막을 수 있다.
이런 전기전도성 페이스트가 외부 전극 단자로 변환될 비어 홀 도체를 형성하는데 이용되는 경우, 다이싱 소를 이용하여 비어 홀 도체가 위치하는 영역의 미가공 적층체를 절단하는 단계에서 비어 홀 도체를 형성하는데 전기전도성 페이스트에 대한 모양 변형의 문제는 없다. 또한, 수지 분말이 소성 단계에서 소결로 인한 전기전도성 금속 분말의 수축을 더디게 하고, 소결 전기전도성 금속에 대한 크랙 발생 및 소성 후 비어 홀 도체 근처의 세라믹 영역의 파손 발생을 제한할 수 있다.
전기전도성 페이스트에 함유된 수지 분말이 소성 과정 중에 분해 제거되기 때문에, 전기전도성 페이스트로부터 형성된 도체의 납땜성 뿐만 아니라 도금성에 대한 역효과는 없다. 이런 결과로부터, 결론은 이런 전기전도성 페이스트를 이용하여 우수한 도금성 및 우수한 납땜성 뿐만 아니라 전기전도성에 대한 높은 신뢰도를 갖는 도체가 얻어질 수 있다는 것이다.
특히, 비어 홀 도체를 형성하는데 이런 전기전도성 페이스트를 이용하고, 비어 홀 도체가 위치하는 영역의 미가공 적층체를 양분하여 비어 홀 도체의 일부를 양분된 표면 상에 노출시키며, 비어 홀 도체의 노출된 부분을 외부 전극 단자로 변환하여 다층 세라믹 전자부품의 외부 전극 단자가 형성된 경우, 전기전도성 신뢰도가 강화된 외부 전극 단자를 가지며 다층 세라믹 전자부품을 효율적으로 제조할 수 있다.
구리 분말이 전기전도성 페이스트에 함유된 전기전도성 금속 분말로 이용된 경우, 특정 저항이 작고 좀처럼 이동이 발생하지 않는 상대적으로 저렴한 비용으로 도체를 얻을 수 있다.
또한, 프로필렌 분말이 페이스트에 함유된 용제에 불용성이고 수분 흡수 수준이 낮은 수지 분말로 이용되는 경우, 본 발명의 효과는 틀림없이 실현되고, 예를 들어 틀림없이 양호한 전기 특성의 외부 전극 단자와 같은 도체를 가진 다층 세라믹 전자부품을 제조할 수 있다.

Claims (12)

  1. 비어 홀 도체가 외부 전극 단자로 변환되도록, 상기 비어 홀 도체를 내부에 구비한 세라믹 그린 시트를 포함하는 적층 세라믹 그린 시트를 포함한 미가공 적층체를 제조하는 단계, 및 상기 비어 홀 도체가 위치하는 영역의 상기 미가공 적층체를 절단하여 절단된 표면에 상기 비어 홀 도체의 일부를 노출시키는 단계를 포함하는 다층 세라믹 전자부품을 제조하는 방법에 있어서 비어 홀 도체를 형성하는데 유용한 전기전도성 페이스트로서,
    용제 및 바인더를 포함한 약 5중량% 내지 18중량%의 유기 비히클;
    구형 또는 알갱이 모양의 입자 직경이 약 0.1 내지 50㎛인 약 80중량% 내지 93중량%의 전기전도성 금속 분말; 및
    상기 용제에 불용성이고 수분 흡수가 낮은 폴리프로필렌 분말로서 입자 직경이 약 0.1 내지 50㎛인 약 2중량% 내지 10중량%의 수지 분말을 포함하는 것을 특징으로 하는 전기전도성 페이스트.
  2. 제 1 항에 있어서, 상기 전기전도성 금속 분말은 구리 분말인 것을 특징으로 하는 전기전도성 페이스트.
  3. 삭제
  4. 전기전도성 금속 분말, 유기 비히클 및 약 2중량% 내지 10중량%의 폴리프로필렌 분말을 포함하는 것을 특징으로 하는 전기전도성 페이스트.
  5. 제 4 항에 있어서, 약 80중량% 내지 93중량%의 상기 전기전도성 금속 분말, 및 약 5중량% 내지 18중량%의 상기 유기 비히클을 포함하는 것을 특징으로 하는 전기전도성 페이스트.
  6. 제 5 항에 있어서, 상기 전기전도성 금속 분말은 구형 또는 알갱이 모양의 입자 직경이 약 0.1 내지 50㎛이며, 폴리프로필렌 분말은 입자 직경이 약 0.1 내지 50㎛인 것을 특징으로 하는 전기전도성 페이스트.
  7. 비어 홀 도체를 내부에 구비한 적어도 하나의 세라믹 그린 시트를 포함한 적층 세라믹 그린 시트를 포함한 미가공 적층체를 제공하고;
    상기 비어 홀 도체가 외부 전극 단자로 변환되도록, 상기 비어 홀 도체가 위치하는 영역의 상기 미가공 적층체를 절단하여 상기 절단된 표면에 상기 비어 홀 도체의 일부를 노출시키며; 그리고
    상기 절단된 면에 부분적으로 노출된 상기 비어 홀 도체를 가진 상기 미가공 적층체를 소성하는 것을 포함하고,
    상기 비어 홀 도체가 청구항 4항에 따른 전기전도성 페이스트로부터 형성된것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
  8. 제 7 항에 있어서, 상기 비어 홀 도체의 일부를 노출시키기 위해 상기 비어 홀 도체가 위치하는 영역을 절단하면서 상기 영역의 근처에서 수용액을 분무하는 것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
  9. 제 7 항 또는 제 8 항에 있어서, 상기 비어 홀 도체는 구리를 포함하는 것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
  10. 비어 홀 도체를 내부에 구비한 적어도 하나의 세라믹 그린 시트를 포함한 적층 세라믹 그린 시트를 포함하는 미가공 적층체를 제공하고;
    상기 비어 홀 도체가 외부 전극 단자로 변환되도록, 상기 절단된 표면의 상기 비어 홀 도체의 일부를 노출시키기 위해 상기 비어 홀 도체가 위치하는 영역의 상기 미가공 적층체를 절단하며; 그리고
    상기 절단된 표면에 부분적으로 노출된 상기 비어 홀 도체를 가진 상기 미가공 적층체를 소성하는 것을 포함하고,
    상기 비어 홀 도체가 청구항 1항에 따른 전기전도성 페이스트로부터 형성되는 것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
  11. 제 10 항에 있어서, 상기 비어 홀 도체의 일부를 노출시키기 위해 상기 비어홀 도체가 위치하는 영역을 절단하면서 상기 영역의 근처에 수용액을 분무하는 것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
  12. 제 10 항 또는 제 11 항에 있어서, 상기 비어 홀 도체가 구리를 포함하는 것을 특징으로 하는 다층 세라믹 전자부품 제조방법.
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