KR100441295B1 - 능동 매트릭스 기판 제조 방법 - Google Patents

능동 매트릭스 기판 제조 방법 Download PDF

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엔이씨 엘씨디 테크놀로지스, 엘티디.
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Abstract

상이한 두께를 갖는 적층막과 그 상부에 형성된 레지스트 패턴을 활용하는 것에 의해 TFT의 게이트 전극과 같은 하부층인 제 1의 도전막 패턴을 TFT의 소스/드레인 전극과 같은 상부층인 제 2의 도전막 패턴에 연결하기 위한 포토리소그래피 공정이 감소된다. 소스/드레인 전극을 구성하는 적층막은 제 1의 도전막 패턴이 상부에 형성된 절연 기판 상에 막을 디포지팅하는 것에 의해 형성되고, 레지스트 패턴은 적층막의 상부층에 형성되며, 그 후 레지스트 패턴과 적층막의 막 구성의 막 두께 차이를 활용하여, 능동 매트릭스 기판의 정전기 방전(Electro-Static-Discharge; ESD)용의 소스/드레인 전극과 게이트 전극 사이의 단락 회로 배선은 종래의 능동 매트릭스 기판 제조에서의 포토리소그래피 공정보다 더 적은 포토리소그래피 공정에 의해 형성될 수 있다.

Description

능동 매트릭스 기판 제조 방법{MANUFACTURING METHOD OF ACTIVE MATRIX SUBSTRATE}
발명의 배경
발명의 분야
본 발명은 박막 트랜지스터(TFTs)를 사용하는 액정 디스플레이 패널 제조 방법에 관한 것으로, 특히, 능동 매트릭스 기판의 제조 방법에 관한 것이다.
종래 기술의 설명
액정 디스플레이 패널 등에 사용되는 TFT, 특히 역스태거형(inverted stagger type) TFT를 능동 소자로 사용하는 능동 매트릭스 기판에 있어서, 상기 상술된 TFT의 쌍과 각각의 TFT에 대응하는 액정은 유리 기판의 주변 영역을 제외한 기판 전체에 픽셀로서 매트릭스 형태로 정렬된다. 드라이브 IC와 각각 접속하는 게이트 단자, 및 데이터 단자(드레인 단자)는 유리 기판의 주변 영역에 마련된다. 또한, 정전기에 대한 보호 트랜지스터가 이들 단자부에 접속되어 능동 매트릭스 기판 외부로부터의 과전류 또는 과전압에 대한 보호, 즉 ESD(Electro-Static-Discharge; 정전기 방전)에 대한 대책을 수행한다.
이하, 능동 매트릭스 기판의 회로도인 도 2를 참조하여 종래 기술이 설명될 것이다. 도 2에 도시된 바와 같이, 다수의 게이트 단자(G)와 드레인 단자(D)가 능동 매트릭스 기판의 주변에 형성된다. 게이트 버스 배선을 포함하는 게이트배선(401)과 데이터 배선과 드레인 버스 배선을 포함하는 드레인 배선(402)은 각각 게이트 단자(G)와 드레인 단자(D)로부터 능동 매트릭스 기판의 내부 영역을 향해 매트릭스 형태로 정렬된다. ESD 보호 회로(403 및 503)는 각각의 게이트 단자(G)와 각각의 드레인 단자(D)에 인접하여 형성된다.
각각의 ESD 보호 회로(403)는 두 개의 박막 트랜지스터로 구성된다. 하나의 TFT에서 게이트 전극과 드레인 전극이 게이트 배선(401)에 연결된다. 소스 전극은 공통 단자(COM)의 공통 배선에 연결된다. 공통 배선은 드레인 배선(402)과 동일한 층에 동시에 형성된다. 한편, 다른 TFT의 게이트 전극과 소스 전극은 공통 배선에 연결되고, 그 드레인인 게이트 배선(401)에 연결된다.
유사하게, ESD 보호 회로(503)를 구성하는 하나의 TFT에서, 게이트 전극과 드레인 전극은 드레인 배선(402)에 연결된다. 그 소스 전극은 더미 단자의 배선에 연결된다. 이 배선은 게이트 배선(401)과 동일한 층에 동시에 형성된다. ESD 보호 회로(503)를 구성하는 다른 TFT의 게이트 전극과 소스 전극은 더미 단자의 배선에 연결된다. 그 드레인 전극은 드레인 배선(402)에 연결된다.
게이트 단자(G)의 게이트 배선(401)은 픽셀을 구성하는 스위칭 트랜지스터(404)의 게이트 전극에 연결된다. 드레인 단자(D)의 드레인 배선(402)은 스위칭 트랜지스터(404)의 드레인 전극에 연결된다. 또한, 이 스위칭 트랜지스터(404)의 소스 전극은 도 2에 도시된 액정의 투명 픽셀 전극에 연결된다. 이 경우, 수직 전계가 액정에 인가되고, 따라서, 액정은 TN(Twist Nematic) 액정으로 칭해진다.
상기 상술된 바와 같이 능동 매트릭스 기판의 주변 영역에 형성된 ESD 보호 회로에 있어서, ESD 보호 회로를 구성하는 TFT는 두 개의 상이한 도전층 사이에서 전기적으로 접속되어야만 하는데, 그 하나는 게이트 전극, 게이트 버스 및 더미 단자의 배선을 포함하고, 그 나머지 하나는 드레인 전극, 드레인 버스 배선 및 공통 단자(COM)의 배선을 포함한다.
다음에, 전기적으로 접속된 능동 매트릭스 기판의 제조 방법이 도 1a 내지 도 1e를 참조하여 설명될 것이다. 도 1a 내지 도 1e는 ESD에 대한 대책으로서 필수 불가결한 접속인 TFT의 드레인 전극과 게이트 전극의 접속이 수행되는 경우를 제조 공정 순서대로 도시하는 단면도이다.
도 1a에 도시된 바와 같이, 게이트 전극(406)은 투명 절연 기판인 유리 기판(405) 상에 크롬과 같은 금속층을 패터닝하는 것에 의해 형성된다. 그 다음, 게이트 절연층(407), 비정질 실리콘막(408), 및 n+형 비정질 실리콘막(409)이 순서대로 디포지팅되어 게이트 전극(406)이 게이트 절연층(407)에 의해 피복된다.
도 1b에 도시된 바와 같이, 레지스트 마스크(410)는 포토리소그래피 기술에 의해 형성되고, 그 다음 n+형 비정질 실리콘막(409)과 비정질 실리콘막(408)이 드라이 에칭 기술에 의해 패턴화된다. 그 다음, 비정질 실리콘 층인 반도체 층(411), 및 n+형 비정질 실리콘 층(412)이 형성된다.
레지스트 마스크(410)가 제거되고 크롬 등으로 이루어진 도전막이 스퍼터링에 의해 전면에 디포지팅된다.
도 1c에 도시된 바와 같이, 레지스트 마스크(413)가 형성되고 금속 도전막이드라이 에칭 기술에 의해 소정의 형태로 패턴화된다. 이렇게 하여, 도 1c에 도시된 바와 같이, 소스 전극(414)과 드레인 전극(415)이 형성된다. 그 다음, 레지스트 마스크(413)가 제거되고, 그 후 소스 전극(414)과 드레인 전극(415)을 에칭 마스크로 사용하여 n+형 비정질 실리콘 층(412)이 패턴화된다. 이렇게 하여, 반도체 층(411)의 단부 상에 소스 옴층(source ohmic layer; 416)과 드레인 옴층(417)이 형성된다.
도 1d에 도시된 바와 같이, 패시베이션막(418)이 전면에 디포지팅되고 레지스트 마스크(419)가 그 상에 형성되며, 에칭 기술에 의해 콘택트 홀(420 및 421)이 게이트 전극(406)과 드레인 전극(415) 상의 패시베이션막(418)에 각각 형성된다.
그 다음, 레지스트 마스크(419)가 제거되고, 도 1e에 도시된 바와 같이, 게이트 전극(406)과 드레인 전극(415)이 콘택트 홀(420 및 421)을 통해 투명 금속 전극(422)에 의해 서로 전기적으로 연결된다. 이렇게 하여, 도 1e에 도시된 바와 같이, 게이트 전극(406)과 드레인 전극(415)이 서로 전기적으로 접속된 역스태거형 TFT가 유리 기판(405) 상에 형성된다.
ESD 보호 회로를 구비하는 능동 매트릭스 기판이 상기 상술된 바와 같이 종래의 전기 접속 방법을 사용하여 제조되는 경우, 적어도 5 개의 포토리소그래피 공정 단계가 요구된다. ESD 보호 회로를 구비하는 능동 매트릭스 기판에서 사용되는 포토리소그래피 공정 단계에 관한 일 예로서는, 네 개의 포토리소그래피 공정 단계의 기술이 일본 특개평 소63-015472호에 개시되어 있다. 이 문헌에 있어서, 역스태거형 TFT의 소스/드레인 전극과 반도체 층, 및 소스/드레인 전극에 연결된 투명 금속 전극은 단지 세 개의 포토리소그래피 단계를 사용하는 것에 의해 패시베이션막 하부에 형성된다. 그러나, 패시베이션막에 콘택트 홀을 형성하는 방법이 설명되어 있지 않다.
현재, LCD용 능동 매트릭스 기판은 ESD에 대한 대책으로서 ESD 보호 회로를 구비해야만 한다. 이 때문에, TFT를 구비하는 능동 매트릭스 기판의 콘택트 홀을 통해 게이트 전극 도는 게이트 버스 배선을 드레인 전극(또는 소스 전극) 또는 드레인 버스 배선과 전기적으로 연결해야만 한다.
그러나, 상기 상술된 바와 같이, 종래 기술을 사용하는 경우, ESD 보호 회로를 구비하는 능동 매트릭스 기판을 제조하기 위해서는 적어도 다섯 개의 포토리소그래피 공정 단계를 필요로 한다. 따라서, ESD 보호 회로를 구비하는 능동 매트릭스 기판의 제조 단계는 ESD 보호 회로를 구비하지 않는 능동 매트릭스 기판의 제조 공정 보다 하나 이상의 포토리소그래피 단계를 더 필요로 한다.
포토리소그래피 공정 단계에서의 이러한 증가로 인해 LCDs의 제조 수율이 필연적으로 감소하게 되어 그 생산성을 저하시킨다. 또한, LCDs의 제조 비용이 상승하고 그 신뢰성이 저하되게 된다.
본 발명의 목적은 네 개의 포토리소그래피 공정 단계를 사용하는 것에 의해 ESD 보호 회로를 구비하는 능동 매트릭스 기판을 제조하는 새로운 방법을 제공하는 것이다.
본 발명의 다른 목적은 신뢰성 있는 게이트 단자와 드레인 단자를 형성하는방법을 제공하는 것이다. 또한, 본 발명의 또 다른 목적은 소스/드레인 도전막 에칭 공정시 콘택트 홀의 게이트 전극 또는 게이트 버스 배선이 손상을 받지 않도록 하는 것이다.
본 발명의 목적을 달성하기 위해서, 본 발명에 따른 능동 매트릭스 기판 제조 방법은 절연 기판 상에 박막 트랜지스터(TFT)를 하기와 같이 형성한다:
TFT를 구성하는 막이 절연 기판 상에 적층 구조(laminated structure)로 디포지팅되고 상이한 막 두께를 갖는 레지스트 패턴이 그 상에 형성된다. 그 후, 제 1의 에칭 공정으로서, 에칭 마스크로서 레지스트 패턴을 사용하여 적층막이 에칭되어 적층막의 소정의 패턴을 형성하고, 레지스트 에칭 공정으로서, 레지스트 패턴을 에칭하는 것에 의해 레지스트 패턴의 얇은 부분이 제거되어 레지스트 마스크의 두꺼운 부분이 "잔존 레지스트 패턴"으로서 남게된다. 계속해서, 제 2의 에칭 공정으로서, 잔존하는 레지스트 패턴을 에칭 마스크로 사용하여 적층막의 소정의 패턴이 에칭된다.
상기 상술된 본 발명의 기본 구조의 일 예를 하기에 설명한다.
본 발명에 따른 능동 매트릭스 기판 제조 방법의 제 1의 형태는 하기의 공정을 포함한다:
한 도전성 재료로 이루어진 제 1의 도전막이 패턴화되어 절연 기판 상에 제 1의 도전막 패턴을 형성하고, 절연층, 반도체 박막, 오믹 콘택트(ohmic contact)용의 반도체 박막, 및 다른 도전성 재료로 이루어진 제 2의 도전막을 순서대로 디포지팅하여 절연 기판과 제 1의 도전막 패턴 상에 적층막을 형성한다. 그 후, 내부에 개구를 갖는 제 2의 부분과 제 2의 부분보다는 더 두꺼운 제 1의 부분을 구비하는 레지스트 패턴이 제 2의 도전막 위에 형성되고 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 적층막을 에칭하여 제 1의 도전막 패턴의 표면에 도달하는 콘택트 홀을 형성한다. 계속해서, 레지스트 패턴의 제 2의 부분이 레지스트 패턴을 에칭하는 것에 의해 제거되어 "잔존하는 제 1의 부분"으로서 레지스트 패턴의 제 1의 부분을 남기고, 제 2의 도전막, 오믹 콘택트용의 반도체 박막 및 반도체 박막은 잔존하는 제 1의 부분을 에칭 마스크로 사용하는 것에 의해 에칭되어 소정의 적층 패턴을 형성하게 된다. 그 다음, 잔존하는 제 1의 부분이 제거된 후, 소정의 적층 패턴의 제 2의 도전막 패턴 및 제 1의 도전막 패턴은 콘택트 홀을 통해 제 3의 도전막 패턴을 형성하는 것에 의해 서로 전기적으로 연결된다.
본 발명에 따른 능동 매트릭스 기판 제조 방법의 제 2의 형태는 하기의 공정을 포함한다:
한 도전성 재료로 이루어진 제 1의 도전막이 패턴화되어 절연 기판 상에 제 1의 도전막 패턴을 형성하고, 절연층, 반도체 박막, 오믹 콘택트(ohmic contact)용의 반도체 박막, 및 다른 도전성 재료로 이루어진 제 2의 도전막을 순서대로 디포지팅하여 절연 기판과 제 1의 도전막 패턴 상에 적층막을 형성한다. 그 후, 내부에 개구를 갖는 제 2의 부분과 제 2의 부분보다는 더 두꺼운 제 1의 부분을 구비하는 레지스트 패턴이 제 2의 도전막 위에 형성되고 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 제 2의 도전막에서 반도체 박막까지를 에칭하여 절연층의 표면에 도달하는 콘택트 홀을 형성한다. 계속해서, 레지스트 패턴의 제 2의 부분은 레지스트 패턴을 에칭하는 것에 의해 제거되어 레지스트 패턴의 제 1의 부분을 "잔존하는 제 1의 부분"으로 남게 하고, 제 2의 도전막은 에칭 마스크로서 잔존하는 제 1의 부분을 사용하는 것에 의해 에칭되어 제 2의 도전막 패턴을 형성한다. 그 다음, 잔존하는 제 1의 부분과 제 2의도전막 패턴을 에칭 마스크로 사용하는 것에 의해 오믹 콘택트용의 반도체 박막과 제 2의 도전막은 에칭되어 제 2의 도전막, 오믹 콘택트용의 반도체 박막 및 제 2의 도전막의 적층 패턴을 형성하고, 동시에 절연층을 에칭하여 제 1의 도전막 패턴의 표면에 도달하는 절연층에 콘택트 홀을 형성한다. 잔존하는 제 1의 부분이 제거된 후, 적층 패턴의 제 2의 도전막 패턴과 제 1의 도전막 패턴은 콘택트 홀을 통해 제 3의 도전막 패턴을 형성하는 것에 의해 서로 전기적으로 연결된다.
본 발명에 따른 능동 매트릭스 기판 제조 방법의 제 3의 형태는 하기의 공정을 포함한다:
한 도전성 재료로 이루어진 제 1의 도전막이 패턴화되어 절연 기판 상에 제 1의 도전막 패턴을 형성하고, 절연층, 반도체 박막, 오믹 콘택트(ohmic contact)용의 반도체 박막, 다른 도전성 재료로 이루어진 보호 도전막 및 상기 한 도전성 재료로 이루어진 제 2의 도전막을 순서대로 디포지팅하여 절연 기판과 제 1의 도전막 패턴 상에 적층막을 형성한다. 그 후, 내부에 개구를 갖는 제 2의 부분과 제 2의 부분보다 더 두꺼운 제 1의 부분을 구비하는 레지스트 패턴이 제 2의 도전막 위에 형성되고 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 적층막의 상부 세 개 중 적어도 상부 두 개의 막을 에칭하여 적어도 오믹 콘택트용의 반도체 박막의 표면에 도달하는 콘택트 홀을 형성한다. 계속해서, 레지스트 패턴의 제 2의 부분은 레지스트 패턴을 에칭하는 것에 의해 제거되어 레지스트 패턴의 제 1의 부분을 "잔존하는 제 1의 부분"으로서 남게 하고, 제 2의 도전막은 잔존하는 제 1의 부분을 에칭 마스크로 사용하는 것에 의해 에칭되어 보호 도전막의 표면을 노출시킨다. 제 2의 도전막이 에칭된 후, 적층막의 상부 세 개의 막 중 적어도 두 개의 막을 에칭한 후 콘택트 홀에 남아 있는 잔존 막은 잔존하는 제 1의 부분과 보호 도전막을 에칭 마스크로 사용하는 것에 의해 에칭되고 제거되어 절연층 내에 제 1의 도전막 패턴의 표면에 도달하는 최종 콘택트 홀을 형성하게 된다. 계속해서, 보호 도전막, 오믹 콘택트용의 반도체 박막 및 반도체 박막은 잔존하는 제 1의 부분을 에칭 마스크로 사용하는 것에 의해 에칭되고 제거되어 보호 도전막과 제 2의 도전막의 제 2의 도전막 패턴을 형성하게 된다. 그 다음, 잔존하는 제 1의 부분이 제거된 후, 제 2의 도전막 패턴과 제 1의 도전막 패턴은 콘택트 홀을 통해 제 3의 도전막 패턴을 형성하는 것에 의해 서로 전기적으로 연결된다.
본 발명에 따른 능동 매트릭스 기판 제조 방법의 제 4의 형태는 절연 기판 상에 매트릭스 형태로 정렬된 다수의 게이트 버스 배선과 들인 버스 배선, 각각의 교차 영역에 TFT를 구비하는 픽셀, 게이트 버스 배선의 단부와 드레인 버스 배선의 단부로서 형성되며 외부 신호를 각각 수신하는 기능을 갖는 게이트 단자와 드레인 단자, 및 외부 신호의 과전압 또는 과전류로부터 픽셀을 보호하기 위한 TFTs를 구비하는 보호 회로를 포함한다. 능동 매트릭스 기판 제조 방법은 하기의 공정을 포함한다:
한 도전성 재료로 이루어진 제 1의 도전막은 패턴화되어 절연 기판 상에 TFT의 게이트 전극과 게이트 배선을 형성하고, 게이트 절연층, 반도체 박막, 오믹 콘택트용의 반도체 박막, 및 소스/드레인 도전막용의 다른 도전성 재료로 이루어진 도전막을 순서대로 디포지팅하여 절연 기판, 게이트 배선 및 게이트 전극 상에 적층막을 형성한다. 그 다음, 내부에 개구를 갖는 제 2의 부분과 제 2의 부분보다 더 두꺼운 제 1의 부분을 구비하는 레지스트 패턴이 소스/드레인 도전막 위에 형성되고 레지스트 패턴을 에칭 마스크로 사용하는 것에 의해 적층막을 에칭하여 게이트 버스 배선과 동시에 형성되는 보호 회로를 구성하는 TFTs의 게이트 전극 및 게이트 버스 배선을 포함하는 제 1의 도전막의 표면에 도달하는 콘택트 홀을 형성한다. 계속해서, 레지스트 패턴의 제 2의 부분은 레지스트 패턴을 에칭하는 것에 의해 제거되어 레지스트 패턴의 제 1의 부분을 "잔존하는 제 1의 부분"으로 남게 하고, 소스/드레인 도전막, 오믹 콘택트용의 반도체 박막 및 반도체 박막은 잔존하는 제 1의 부분을 에칭 마스크로 사용하는 것에 의해 에칭되고 제거되어 소스/드레인 도전막 패턴을 형성하게 된다. 그 다음, 잔존하는 제 1의 부분이 제거된 후, 콘택트 홀을 통해 보호 회로를 구성하는 TFTs의 게이트 전극과 게이트 버스 배선을 포함하는 제 1의 도전막과 소스/드레인 도전막의 표면에 제 2의 도전막이 디포지팅된다. 그 후, 제 2의 도전막은 패턴화되어 픽셀 전극을 포함하는 제 2의 도전막 패턴을 형성하고 제 2의 도전막 패턴을 에칭 마스크로 사용하여 소스/드레인 도전막 패턴과 오믹 콘택트용의 반도체 박막이 에칭되고 제거되어 드레인 버스 배선과 동시에 형성된 소스/드레인 전극을 포함하는 드레인 버스 배선을 형성하게 된다. 마지막으로, 보호 회로를 구성하는 TFT의 소스/드레인 전극과 드레인 버스를 포함하는 소스/드레인 도전막 패턴은 제 2의 도전막 패턴을 사용하는 것에 의해 콘택트 홀을 통해 보호 회로를 구성하는 TFT의 게이트 전극과 게이트 버스 배선을 포함하는 제 1의 도전막 패턴에 전기적으로 연결된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 첨부된 도면과 연계한 하기의 설명을 통해 명확해질 것이다.
도 1a 내지 도 1e는 종래 기술을 설명하기 위한 TFT의 제조 공정을 순서대로 도시하는 단면도.
도 2는 액정 디스플레이 패널용의 능동 매트릭스 기판 상의 회로, 배선 및 단자를 설명하기 위한 평면도.
도 3a 내지 도 3h는 본 발명의 제 1의 실시예를 설명하기 위한 TFT 제조 공정을 순서대로 도시하는 단면도.
도 4a 내지 도 4h는 본 발명의 제 2의 실시예를 설명하기 위한 TFT 제조 공정을 순서대로 도시하는 단면도.
도 5a 내지 도 5f는 본 발명의 제 3의 실시예를 설명하기 위한 TFT 제조 공정을 순서대로 도시하는 단면도.
도 6a 및 도 6b는 본 발명의 게이트 단자부와 종래 기술의 게이트 단자부를 각각 도시하는 단면도.
도 7a 및 도 7b는 본 발명의 드레인 단자부와 종래 기술의 드레인 단자부를 각각 도시하는 단면도.
도 8은 본 발명의 구체예를 설명하기 위한 보호 회로와 게이트 단자부를 도시하는 평면도.
도 9a 내지 도 9g는 보호 회로의 TFT 제조 공정을 순서대로 도시하는 단면도.
도 10은 본 발명의 구체예를 설명하기 위한 픽셀의 평면도.
도 11a 내지 도 11d는 픽셀의 TFT 제조 공정을 순서대로 도시하는 단면도.
♠도면의 주요 부분에 대한 부호의 설명♠
1 : 유리 기판 2 : 제 1의 도전막 패턴
3 : 절연층 4 : 비정질 실리콘막
5 : n+형 비정질 실리콘막 6 : 금속 도전막
7 : 하부 레지스트막 8 : 상부 레지스트막
9 : 차광부 10 : 반투광부
11 : 투광부 12 : 레티클
13 : 노출광 14 : 개구
15 : 제 1의 레지스트 마스크 16 : 제 2의 레지스트 마스크
17 : 콘택트 홀 18 : 제 3의 레지스트 마스크
19 : 반도체막 패턴 20 : n+형 비정질 실리콘막 패턴
21 : 제 2의 도전막 패턴 22 : 투명 전극막
23 : 투명 전극 24 : 소스 전극
25 : 드레인 전극 26 : 소스 옴층
27 : 드레인 옴층 28 : 패시베이션막
본 발명의 제 1의 실시예가 도 3a 내지 도 3h를 참조하여 설명될 것이다. 도 3a 내지 도 3h는 본 발명에 따른 제조 방법의 특성을 설명하기 위한 능동 매트릭스 기판 상에 TFT를 제조하는 공정을 순서대로 도시하는 단면도이다.
도 3a에 도시된 바와 같이, 제 1의 도전층을 구성하는 제 1의 도전막 패턴(2)은 Mo(몰리브덴) 도전막을 유리 기판(1) 상에 패터닝하는 것에 의해 형성된다. 그 다음, 절연층(3), 반도체 박막인 비정질 실리콘막(4), 및 오믹 콘택트용의 반도체 박막인 n+형 비정질 실리콘막(5)이 순서대로 디포지팅되어 제 1의 도전막 패턴(2)을 피복한다. 또한, Cr(크롬) 등으로 이루어지며 제 2의 도전막(소스/드레인 도전막)인 금속 도전막(6)이 스퍼터링에 의해 유리 기판(1)의 전면에 디포지팅된다.
포토리소그래피 기술을 사용하는 것에 의해, 도 3b에 도시된 바와 같이, 하부 레지스트막(7)과 상부 레지스트막(8)이 금속 도전막(6)의 표면에 순서대로 피복된다. 하부 및 상부 레지스트막 둘 다는 포지티브 포토레지스트이고, 하부 및 상부 레지스트막의 두께는 각각 0.5㎛ 및 1.5㎛이다. 그 다음, 하부 레지스트막(7)의 노광 감도는 상부 레지스트막(8)의 노광 감도보다 더 낮게 설정된다.
상부 레지스트막(8)과 하부 레지스트막(7)은 포토마스크인 레티클(12)을 통해 노출광(exposure light; 13)에 의해 노광되는데, 상기 레티클은 도 3b에 도시된 바와 같이 차광부(9), 반투광부(light half-transmitting portion; 10), 및 투광부를 구비한다. 이 노광 이후에, 적층 레지스트막이 통상의 현상 방법에 의해 현상된다.
이러한 차광부, 반투광부 및 투광부를 구비하는 포토마스크의 일 예가 설명될 것이다. 도 3b에 도시된 예에 있어서, 예를 들면 크롬으로 구성된 차광부(9)는 레티클(12) 상에 소정의 패턴으로 형성된다. 그 다음, 반투광부(10)는 텅스텐 실리사이드와 같은 하프톤 재료(halftone material)를 사용하는 것에 의해 형성된다. 이 반투광부는 노출광량의 수 % 내지 50%의 광량이 투과되도록 형성된다. 투광부(11)는 크롬 금속과 하프톤 재료가 형성되지 않는 영역이다.
또한, 차광부, 반투광부 및 투광부를 구비하는 포토마스크의 다른 예에 있어서, 예를 들면 크롬으로 이루어지는 차광부는 포토마스크 상에 소정의 패턴으로 형성된다. 반투광부는 차광부의 두께보다 더 얇은 두께를 갖는 크롬을 사용하는 것에 의해 형성된다. 이 경우, 크롬에 의해 박막부가 형성된 영역은 입사광의 약 절반을 투과시킨다.
이러한 방식으로, 도 3c에 도시된 바와 같이, 개구(14)를 구비하는 제 1의 레지스트 마스크(15), 및 제 2의 레지스트 마스크(16)는 하나의 포토리소그래피 공정에 의해 금속 도전막(6) 위에 형성된다. 개구(14)는 레티클(12)의 투광부(11)에 대응하는 위치에서 전사 패턴(transfer pattern)으로서 형성된다. 또한, 제 2의 레지스트 마스크(16)는 레티클(12)의 차광부의 전사 패턴이고, 상부 레지스트막(8)과 하부 레지스트막(7)으로 이루어진다. 제 1의 레지스트 마스크(15)는 상기 상술된 바와 같이 낮은 노광 감도를 갖는 하부 레지스트막(7)으로 이루어진다. 제 1의 레지스트 마스크(15)는 하부 레지스트막(7)에 입력되는 노출광량이 포토마스크를 사용하는 것에 의해 감소되기 때문에 도 3c에 도시된 공정에서 형성된다.
도 3d에 도시된 바와 같이, 금속 도전막(6), n+형 비정질 실리콘막(5), 비정질 실리콘막(4), 및 절연층(3)으로 이루어진 적층막은 제 1의 레지스트 마스크(15)와 제 2의 레지스트 마스크(16)를 에칭 마스크로 사용하는 것에 의해 순서대로 에칭된다. 이렇게 하여, 제 1의 도전막 패턴(2)의 표면에 도달하는 콘택트 홀(17)이 형성된다. Cr로 이루어진 금속 도전막(6)은 웨트 에칭용 화학액을 사용하는 것에 의해 에칭 제거되며 크롬을 제외한 적층막은 반응성 이온 에칭(reactive ion etching; RIE)에 의해 제거되는데, 상기 화학액은 과염소산을 2염기산과 혼합함으로써 얻어진다.
따라서, 제 1의 도전막 패턴(2)의 표면에 도달하는 콘택트 홀(17)의 형성 후에, O2및 CF4의 혼합 가스의 플라즈마 여기를 수행함으로써, 이들 가스의 이온 또는 래디컬, 즉 활성종(active species)이 형성되고, 제 1의 레지스트 마스크(15) 및 제 2의 레지스트 마스크(16)가 이방성 에칭에 의해 에치백된다. 도 3e에 도시된 바와 같이, 제 3의 레지스트 마스크(18)는 이 드라이 에칭에 의해 형성된다. 이 에치백에 있어서, 레지스트 마스크가 이방성 드라이 에칭에 의해 에칭되기 때문에, 제 2의 레지스트 마스크(16)는 측면 에칭되지 않는다. 즉, 제 3의 레지스트 마스크(18)의 치수는 제 2의 레지스트 마스크(16)의 치수로부터 거의 변화하지 않는다.
금속 도전막(6), n+형 비정질 실리콘막(5), 및 비정질 실리콘막(4)은 제 3의 레지스트 마스크(18)가 에칭 마스크로 사용되는 에칭 기술을 사용하는 것에 의해 에칭되어 제거된다. 이렇게 하여, 비정질 실리콘층인 반도체막 패턴(19), n+형 비정질 실리콘막 패턴(20), 및 제 2의 도전막 패턴(21)이 형성된다. 에칭 공정에 있어서, 제 1의 도전막 패턴(2)은 콘택트 홀에서 노출된다. 그러나, 제 1의 도전막 패턴(2)과 금속 도전막(6)이 서로 상이한 금속으로 이루어지기 때문에, 제 1의 도전막 패턴(2)은 에칭되지 않는다.
다음에, 제 3의 레지스트 마스크(18)가 제거되고 투명 전극막(22)이 도 3g에 도시된 바와 같이 스퍼터링에 의해 유리 기판의 전면에 디포지팅된다. 투명 전극막(22)은 ITO막이다. 이 투명 전극막(22)은 제 2의 도전막 패턴(21)을 직접적으로 피복하며, 콘택트 홀(17)을 통해 제 1의 도전막 패턴(2)에 연결된다.
도 3h에 도시된 바와 같이, 투명 전극막(22)은 포토리소그래피 기술과 드라이 에칭 기술을 사용하는 것에 의해 에칭되어 투명 전극(23)의 소정의 패턴을 형성하게 된다. 또한, 제 2의 도전막 패턴(21)과 n+형 비정질 실리콘막 패턴(20)은 이 투명 전극(23)을 에칭 마스크로 사용하는 것에 의해 순서대로 에칭되어 제거된다. 이렇게 하여, 소스 전극(24)과 드레인 전극(25)이 형성되고, 소스 옴층(26)과 드레인 옴층(27)이 반도체막 패턴(19)의 단부 상에 형성된다.
그 다음, 패시베이션막(28)이 유리 기판(1)의 전면에 디포지팅된다. 이렇게 하여, 제 1의 도전막 패턴(2)과 드레인 전극(25)이 투명 전극(23)을 통해 서로 전기적으로 연결되는 본 발명의 역스태거형 TFT가 유리 기판(1) 상에 형성된다.
본 실시예는 소스 전극과 드레이 전극을 포함하는 제 2의 도전막 패턴(21)을 구성하는 금속 도전막(6)과 제 1의 도전막 패턴(2)이 서로 상이한 금속으로 이루어지는 경우이다. 본 발명에 적용될 금속에 대해서, 본 발명가는 제 1의 도전막 패턴 및 제 2의 도전막 패턴용의 금속이 Cr, Ti(티타늄)/Al(알루미늄), Mo, 및 W(텅스텐), 및 MO와 W의 합금으로부터 선택되는 것이 바람직하다는 것을 확인하였다.
이렇게 하여, 본 발명에서는, 제 1의 도전막 패턴(2)과 드레인 전극(25)이 투명 전극(23)을 통해 서로 전기적으로 연결되는 역스태거형 TFT가 네 개의 포토리소그래피 공정에 의해 형성될 수 있다. 하기에 상술되겠지만, 이러한 TFT는 능동 매트릭스 기판의 ESD 보호 회로를 구성한다.
본 발명에 있어서, 제조 공정이 감소되기 때문에, LCD의 제조 수율 및 생산성이 향상된다. 따라서, LCD의 제조 비용이 실질적으로 감소하고 TFT의 신뢰성 있는 제조가 쉽게 실현된다.
본 발명의 제 2의 실시예가 도 4a 내지 도 4h와 도 3g 및 도 3h를 참조하여 설명될 것이다. 도 4a 내지 도 4h는 본 발명의 제 2의 실시예에 따른 제조 공정 단계를 순서대로 도시하는 단면도이다. 제 2의 실시예가 제 1의 실시예와 크게 다른 점은 제 1의 도전막 패턴과 제 2의 도전막 패턴 각각이 동일한 금속으로 이루어진다는 점이다. 제 2의 실시예에 있어서, 제 1의 실시예에서 설명된 것과 동일한 소자에는 동일한 도면 부호를 병기한다.
도 4a에 도시된 바와 같이, 제 1의 도전막 패턴(2)은 유리 기판(1) 상에 Cr막을 패터닝하는 것에 의해 형성된다. 그 다음, 상술된 제 1의 실시예에서와 유사하게, 절연층(3), 비정질 실리콘막(4), n+형 비정질 실리콘막(5), 및 Cr로 이루어지는 금속 도전막(6)이 순서대로 디포지팅되어 제 1의 도전막 패턴(2)을 피복한다.
포토리소그래피 기술을 사용함으로써, 도 4a에 도시된 바와 같이, 1.5㎛ 두께의 레지스트막(29)이 금속 도전막(6)의 표면 상에 형성된다. 레지스트막(29)은 단일의 포지티브 포토레지스트막이다.
그 다음, 레지스트막(29)은 포토마스크인 레티클(112)를 통해 제 1의 노출광(113)에 의해 노광되는데, 상기 레티클(112)은 도 4a에 도시된 바와 같이 차광부(109)를 구비한다. 계속해서, 레지스트막(29)은 포토마스크인 레티클(212)을 통해 제 2의 노출광(213)에 의해 노광되는데, 상기 레티클(212)은 도 4b에 도시된 바와 같이 차광부(209)를 구비한다. 상기 상술된 바와 같이 두 종류의 포토마스크를 사용하는 것에 의해 두 개의 연속적인 패턴 전사 단계가 레지스트막(29)에 대해서 수행된다. 제 1의 노출광량이 제 2의 노출광량보다 적은 것이 바람직하다.
상기 상술된 두 개의 연속적인 노광 이후, 레지스트막(29)은 통상의 현상 방법을 사용하는 것에 의해 현상된다. 도 4c에 도시된 바와 같이, 이 레지스트막(29)의 현상 이후, 상이한 막 두께를 갖는 레지스트 마스크(30)가 형성된다. 즉, 도 4c에 도시된 바와 같이, 개구(330)를 갖는 레지스트 마스크(30)의 제 2의 부분(230)과 제 2의 부분(230)보다 더 두꺼운 레지스트 마스크(30)의 제 1의 부분(130)이 제 2의 도전막(6) 상에 형성된다.
레지스트 마스크(30)의 제 1의 부분은 도 4a에서 설명된 레티클(112)의 차광부(109)의 전사 패턴이다. 차광부(109)의 영역에 대응하는 레지스트 마스크(30)의 제 1의 부분이 도 4a 및 도 4b에 도시된 두 개의 연속적인 노광을 통해 어떠한 노광도 수신하지 않을 때, 포지티브 포토레지스트가 제 1의 부분(130)의 영역에 완전히 남게 된다. 한편, 개구(330)는 도 4b에서 상술된 레티클(112)의 차광부(209)에 의해 정의된 전사 패턴이기 때문에, 차광부(209)에 대응하는 포지티브 포토레지스트가 완전히 제거된다. 레지스트 마스크(30)의 제 2의 부분(230)은 제 1의 노출광(113)에 의해서만 노광되어 약 0.7㎛ 두께를 갖는 레지스트막 패턴을 형성하며 부족한 노출광량의 영역에 대응한다.
도 4d에 도시된 바와 같이, 에칭 마스크로서 레지스트 마스크(30)를 사용함으로써, 개구부(330) 내의 제 2의 도전막(6), n+형 비정질 실리콘막(5), 및 비정질 실리콘막(4)이 순서대로 에칭되어 제거되어, 개구(31)가 형성된다.
제 2의 도전막(6)은 질산제2세륨암모늄(dibasic cerium ammonium nitrate) 및 과염소산이 혼합된 화학액을 에천트로서 사용하는 것에 의해 웨트 에칭된다. 그 다음, n+형 비정질 실리콘막(5)과 비정질 실리콘막(4)은 반응 가스로서 Cl2와 HBr의 혼합 가스를 플라즈마 여기한 것을 사용하는 RIE에 의해 드라이 에칭된다. 이 드라이 에칭 공정동안, 실리콘 질화막으로 이루어진 절연층(3)은 거의 에칭되지 않는다.
O2와 CF4의 혼합 가스는 플라즈마 여기되고, 레지스트 마스크(30)는 이방적으로 에칭된다. 이 드라이 에칭에 의한 에치백에 있어서, 도 4c에서 상술된 레지스트 마스크(30)의 제 2의 부분(230)은 제거된다. 이렇게 하여, 도 4e에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)는 제 2의 도전막(6) 위에 형성된다.
도 4f에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)를 에칭 마스크로 사용하는 것에 의해, 제 2의 도전막(6)은 웨트 에칭되고 제 2의 도전막 패턴(21)이 형성된다. 제 2의 도전막(6)이 Cr막이기 때문에, 질산제2세륨암모늄과 과염소산의 혼합물로 이루어진 화학액과 동일한 에천트가 에칭에 사용된다. 이 에칭 공정동안, 제 2의 막 패턴과 동일한 금속, 즉 Cr로 이루어진 제 1의 도전막 패턴(2)이 개구(31) 내에서 절연층(3)으로 피복되기 때문에, 제 1의 도전막 패턴(2)은 에칭되지 않는다.
도 4g에 도시된 바와 같이, 개구(31) 내의 절연층(3)은 n+형 비정질 실리콘막(5) 또는 비정질 실리콘막(4)을 에칭 마스크로 사용하는 RIE에 의해 드라이 에칭 제거되어 제 1의 도전막 패턴(2)의 표면에 도달하는 콘택트 홀(131)을 형성하게 된다. 상기 상술된 에칭동안, 제 2의 도전막 패턴(21)은 잔존하는 레지스트 마스크(32)에 의해 보호된다. 반응 가스로서, CHF3와 아주 적은 양의 O2의 혼합 가스를 플라즈마 여기한 것이 사용된다. 이 에칭 공정동안, 제 1의 도전막 패턴(2)이 표면은 거의 에칭되지 않는다.
도 4h에 도시된 바와 같이, n+형 비정질 실리콘막(5)과 비정질 실리콘막(4)은 잔존하는 레지스트 마스크(32)를 에칭 마스크로 사용하는 것에 의해 드라이 에칭되어 제거된다. 이렇게 하여, 비정질 실리콘층으로 이루어진 반도체막 패턴(19)과 n+형 비정질 실리콘막 패턴(20)이 형성된다. 이 에칭 공정동안, 제 1의 도전막 패턴(2)은 콘택트홀(131) 내에서 노출된다. Cl2와 HBr의 혼합 가스를 플라즈마 여기한 것을 반응 가스로 사용하기 때문에, 제 1의 도전막 패턴(2)의 표면은 이 에칭 공정동안 거의 에칭되지 않는다.
후속하는 공정은 제 1의 실시예의 것과 완전히 동일하다. 즉, 도 3g를 참조하면, 제 2의 도전막 패턴(21)에 디포지팅되고, 콘택트 홀(131)을 통해서 제 1의 도전막 패턴(2)에 접속하는 투명 전극막(22)을 디포지팅시킨다. 이렇게 하여, 최종적으로, 투명 전극을 통해 제 1의 도전막 패턴과 드레인 전극이 서로 전기적으로 연결되는 역스태거형 TFT가 유리 기판(1) 상에 형성된다.
제 2의 실시예는 동일한 금속, 즉 Cr이 드레인 전극과 소스 전극을 구성하는 제 2의 도전막(6), 및 제 1의 도전막 패턴(2)에 사용되는 경우이다. 제 2의 실시예에서 사용되는 제 1의 도전막 패턴과 제 2의 도전막 패턴 둘 다에 대한 금속으로서, 본 발명가의 검토에 의하면, Mo, W, 또는 Mo 및 W의 합금이 사용될 수 있다.
제 1의 실시예와 동일한 효과가 제 2의 실시예에서 얻어질 수 있다. 동일한 금속이 제 2의 도전막 패턴과 제 1의 도전막 패턴용으로 사용되기 때문에, LCD의 제조 수율과 생산성이 더 향상된다.
본 발명의 제 3의 실시예가 도 5a 내지 도 5f와 도 3g, 도 3h, 도 4a 및 도 4b를 참조하여 설명될 것이다. 본 실시예는 제조 공정에서 제 2의 실시예와 거의 동일한 단면도를 나타낸다. 본 실시예의 제 2의 실시예와의 큰 차이점은 제 1의 도전막 패턴과 제 2의 도전막 패턴 각각이 동일한 금속으로 이루어지는 경우, 보호 도전막이 제 2의 도전막 패터 하부에 형성된다는 점이다. 제 3의 실시예에 있어서, 제 2의 실시예에서 상술된 것과 동일한 소자에 대해서는 동일한 도면 부호를 병기한다.
도 5a에 도시된 바와 같이, 제 1의 도전막 패턴(2)은 Mo 금속을 유리 기판(1) 상에 패터닝하는 것에 의해 형성된다. 그 다음, 제 2의 실시예에서 설명된 것과 동일한 공정을 적용함으로써, 절연층(3), 비정질 실리콘막(4), n+형 비정질 실리콘막(5), Cr로 이루어진 보호 도전막(33), 및 Mo로 이루어진 금속 도전막(106)이 유리 기판(1) 상에 디포지팅된다.
도 4a 및 도 4b에서 설명된 것과 동일한 제조 방법을 사용함으로써, 상이한 두께를 갖는 레지스트 마스크(30)가 제 2의 도전막(106) 상에 형성된다. 즉, 도 5a에 도시된 바와 같이, 개구(330)를 갖는 레지스트 마스크(30)의 제 2의 부분(230)과 제 2의 부분(230)보다 더 두꺼운 레지스트 마스크(30)의 제 1의 부분(130)이 제 2의 도전막(6) 상에 형성된다.
도 5b에 도시된 바와 같이, 개구(34)는 레지스트 마스크(30)를 에칭 마스크로 사용하여 개구(330) 내의 제 2의 도전막(106)과 보호 도전막(33)을 에칭하는 것에 의해 형성된다.
금속 도전막(106)과 보호 도전막(33)은 Cl2, O2, 및 He의 혼합 가스를 플라즈마 여기한 것을 반응 가스로 사용하는 RIE에 의해 순차적으로 드라이 에칭된다.
레지스트 마스크(30)는 O2와 CF4의 혼합 가스를 플라즈마 여기한 것을 사용하는 것에 의해 이방적으로 에치백된다. 이러한 방식에서, 도 5c에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)는 제 2의 도전막(106) 상에 형성된다.
도 5d에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)를 에칭 마스크로 사용하는 것에 의해, 제 2의 도전막(106)은 웨트 에칭된다. Mo로 이루어진 제 2의 도전막(106)을 선택적으로 제거하기 위해서, 인산, 질산 및 초산의 혼합 화학액이 에천트로서 사용된다. 이 에칭 공정동안, Cr로 이루어진 보호 도전막(33)은 에칭되지 않는다.
도 5e에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)와 보호 도전막(33)을 에칭 마스크로 사용하여, n+형 비정질 실리콘막(5), 비정질 실리콘막(4), 및 절연층(3)을 드라이 에칭(RIE)함으로써 제 1의 도전막 패턴(2)의 표면에 도달하는 콘택트 홀(134)이 형성된다.
도 5f에 도시된 바와 같이, 잔존하는 레지스트 마스크(32)를 에칭 마스크로 사용하여, 보호 도전막(33)이 웨트 에칭에 의해 제거되어 Mo 및 Cr로 이루어진 제 2의 도전막 패턴(121)을 형성한다. 질산제2세륨암모늄(dibasic cerium ammonium nitrate)과 과염소산의 혼합 화학액이 에천트로서 사용된다. 또한, n+형 비정질 실리콘막(5)과 비정질 실리콘막(4)도 에칭 제거된다.
이렇게 하여, 비정질 실리콘층, n+형 비정질 실리콘막 패턴(20), 및 제 2의 도전막 패턴(121)으로 이루어진 반도체막 패턴(19)이 형성된다. 에칭 공정동안 제 1의 도전막 패턴(2)이 콘택트 홀(134) 내에서 노출되지만, 제 1의 도전막 패턴(2)의 표면은 거의 에칭되지 않는다.
후속하는 공정은 제 1의 실시예의 것과 완전히 동일하다. 즉, 도 3g 및 도 3h에 대한 설명에서 이미 언급된 바와 같이, 제 2의 도전막 패턴(121)을 직접적으로 피복하며 콘택트 홀(134)을 통해 제 1의 도전막 패턴(121)에 연결되는 투명 전극막(22)이 유리 기판(1) 상에 디포지팅된다. 이렇게 하여, 최종적으로, 제 1의 도전막 패턴과 드레인 전극이 투명 전극을 통해 서로 전기적으로 연결되는 역스태거형 TFT가 유리 기판(1) 상에 형성된다.
제 3의 실시예는 동일한 금속, 즉 Mo가 소스 전극과 드레인 전극을 구성하는 제 2의 도전막(106), 및 제 1의 도전막 패턴(2)에 적용되는 경우이다. 제 3의 실시예에서 적용될 제 1의 도전막 패턴(2) 및 제 2의 도전막(106) 둘 다에 대한 금속으로서, 본 발명가는 Cr, W 또는 Mo와 W의 합금을 사용할 것을 제안한다. 그러나, 이 경우, 제 2의 도전막(106)의 금속과는 상이한 금속으로 이루어진 보호 도전막을 형성할 필요가 있다. 또한, 제 1의 도전막 패턴은 적층 금속막으로 구성될 수 있다. 이 경우, 제 1의 도전막 패턴의 상부막 재료는 제 2의도전막(106)을 구성하는 막 재료와 동일하다.
제 1의 실시예의 효과와 동일한 효과가 제 3의 실시예에서 얻어진다. 상기 특징에 부가하여, 본 실시예에서는, 제 2의 도전막 패턴(121)이 적층 도전막으로구성되기 때문에, 제 2의 도전막 패턴(121)의 저항이 제 1의 실시예의 제 2의 도전막 패턴의 저항보다 더 작게 된다.
제 1 내지 제 3의 실시예에서 설명된 바와 같이, Mo, W 및 Mo와 W의 합금과 같은 금속은 소스 전극과 드레인 전극을 구성하는 제 2의 도전막 또는 제 1의 도전막 패턴에 대해 사용될 수 있다. 그러나, Mo 및 W와 같은 금속의 내습성(moisture resistance)은 Cr의 내습성보다 더 낮다. 따라서, 도 2에 도시된 바와 같이 능동 매트릭스 기판의 주변에 내습 구조(moisture resistive structure)를 갖는 게이트 단자(G)와 드레인 단자(D)를 제공할 필요가 있다.
도 6a, 도 6b, 도 7a 및 도 7b를 참조하여 본 발명의 제 4의 실시예가 설명될 것이다. 본 실시예에 있어서, 낮은 내습성의 금속을 사용하여 TFT의 게이트 전극과 드레인 전극을 형성할 때의 게이트 단자(G)와 드레인 단자(D)에 대한 제조 방법이 설명될 것이다. 도 6a 및 도 6b는 게이트 단자의 단면도이고, 도 7a 및 도 7b는 드레인 단자(D)의 단면도이다. 제 1 내지 제 3의 실시예에서의 소자와 동일한 소자에는 동일한 도면 부호가 병기될 것이다.
도 6a에 도시된 바와 같이, Mo로 이루어진 게이트 배선(35)이 유리 기판(1) 상에 형성된다. 게이트 배선(35)은 제 1 및 제 2의 실시예에서 상술된 제 1의 도전막 패턴(2)의 일부로서 형성된다. 그 다음, 제 1의 실시예에서 상술된 바와 같이, 절연층(3)이 전면상에 디포지팅된다. 그 다음, 게이트 배선(35) 상의 절연층의 소정의 영역이 개구되어 절연층(3) 내에 개구를 형성하고, 절연층(3)의 개구를 통해 게이트 배선(35)에 연결되고 외부 장치와 연결될 개구로부터 절연층(3) 상에 연장하도록 투명 게이트 단자 전극(36)이 형성된다. 최종적으로, 패시베이션막(28)이 전면에 형성되고, 게이트 단자용 개구(37)가 형성된다.
상기 상술된 바와 같이, 게이트 단자(G)는 패시베이션막(28)에 의해 완전히 피복되기 때문에 투명 게이트 단자 전극(36)이 내습성 금속, 즉 ITO로 이루어지는 경우, 게이트 배선(35)은 아주 높은 내습성을 가지게 된다.
비교를 위해, 종래의 기술을 사용하는 것에 의한 게이트 단자(G)의 단면도가 도 6b에 도시되어 있다. 본 발명의 앞선 실시예에서의 소자와 동일한 소자에는 동일한 도면 부호가 할당된다. 도 6b에 도시된 바와 같이, Mo로 이루어진 게이트 배선(35)이 유리 기판(1) 상에 형성되고, 절연층(3)이 전면에 디포지팅된다. 그 다음, 능동 매트릭스 기판의 주변 영역에 위치된 게이트 배선(35) 상의 절연층(3)의 소정의 영역에 개구가 형성된다. 그 후, 투명 게이트 단자 전극(136)이 절연층(3)의 개구를 통해 게이트 배선(35) 상에 직접적으로 형성된다. 계속해서, 패시베이션막(28)이 전면상에 디포지팅되고, 게이트 단자용 개구(137)가 투명 게이트 단자 전극(136) 상에 형성된다.
이 종래의 제조 방법에 있어서, 수분이 외부로부터 게이트 배선(35)을 향해 개구(137)로 들어가는 경우, 게이트 배선(35)으로의 수분 경로가 도 6a에 도시된 구조의 것과 비교하여 아주 짧기 때문에(이 경우에 있어서는, 투명 게이트 단자 전극(36)이 두께), 게이트 배선(35)은 수분에 의해 결국 부식하게 된다.
한편, 도 6a에 도시된 구조에 있어서는, 도 6b에 도시된 구조와 비교하여 게이트 배선(35) 상의 절연층(3)의 개구와 멀리 떨어진 개구(37)에서 수분이 들어가기 때문에, 게이트 배선(35)은 수분에 의한 부식이 거의 없게 된다.
본 발명의 드레인 단자 구조가 도 7a에 도시된다. 도 7a에 도시된 바와 같이, 절연층(3)은 유리 기판(1)의 전면에 디포지팅된다. 그 다음, 제 1 내지 제 3의 실시예에서 설명된 바와 같이, 반도체막 패턴(38), n+형 비정질 실리콘막 패턴(39), 및 제 2의 도전막 패턴(40)이 절연층(3) 상에 적층막 구조로 형성된다. 제 2의 도전막 패턴은 Mo로 구성된다. 반도체막 패턴(38), n+형 비정질 실리콘막 패턴(39), 및 제 2의 도전막 패턴(40)은 드레인 버스 라인을 포함하는 드레인 배선을 구성한다. 그 다음, 드레인 배선(40)에 연결되고 외부 장치와 연결될 적층 구조로부터 절연층(3) 상에 연장하도록 투명 드레인 단자 전극(41)이 절연층(3) 상에 형성되어 적층막을 피복한다. 마지막으로, 패시베이션막(28)이 전면에 디포지팅되고, 드레인 단자용 개구(42)가 패시베이션막(28) 내에 형성된다.
상기 상술된 바와 같이, 드레인 배선(40)이 낮은 내습성을 갖는 Mo로 이루어지는 경우, 내습성 금속인 ITO로 이루어진 투명 드레인 단자 전극(41)은 드레인 배선(40)을 피복하여 연결되며 또한 드레인 배선(40)은 패시베이션막(28)에 의해 완전히 피복된다. 이렇게 하여, 게이트 배선(40)은 아주 높은 내습성을 가지게 된다.
비교를 위해, 종래 기술을 사용하는 것에 의한 드레인 단자의 단면도가 도 7b에 도시되어 있다. 본 발명의 앞선 실시예에서의 소자와 동일한 소자에는 동일한 도면 부호가 병기되어 있다. 도 7b에 도시된 바와 같이, Mo로 이루어진 드레인 배선(40)은 유리 기판(1) 상에 드레인 배선(40), n+형 비정질 실리콘막 패턴(39), 및 반도체막 패턴(38)으로 이루어진 적층막의 최상층으로서 형성되고, 투명 드레인 단자 전극(141)이 형성되어 적층막을 피복한다. 계속해서, 패시베이션막(28)이 전면에 디포지팅되고, 그 다음 능동 매트릭스 기판의 주변 영역에 위치된 투명 드레인 단자 전극(141) 상의 패시베이션막(28)에 개구(142)가 형성된다.
이 종래의 제조 방법에 있어서, 수분이 외부로부터 드레인 배선(40)을 향해 들어가는 경우, 드레인 배선(40)으로의 수분 경로가 도 7a에 도시된 구조의 것과 비교하여 짧기 때문에(이 경우에 있어서는, 투명 드레인 단자 전극(141)의 막두께), 드레인 배선(40)은 결구 수분에 의해 부식하게 된다.
한편, 도 7a에 도시된 구조에 있어서, 도 7b에 도시된 구조와 비교하여 드레인 배선(40)에서 멀리 떨어진 개구(42)에서 수분이 들어가기 때문에, 드레인 배선(40)은 수분에 의한 부식이 거의 없게 된다.
ESD 보호 회로를 구비하는 능동 매트릭스 기판 제조 방법을 단자부, ESD 보호 회로, 및 픽셀에 관해서 도 2를 참조하여 구체적으로 설명한다. 이 설명을 통해, 본 발명에 따른 능동 매트릭스 기판의 제조 방법이 네 개의 포토리소그래피 공정에 의해 실현되는 것이 명확해질 것이다.
도 8은 도 2에서 설명된 게이트 단자(G)와 ESD 보호 회로의 평면도이다. 설명을 쉽게 하기 위해 사선이 사용되었다. 도 9a 내지 도 9g는 ESD 보호 회로를 구성하는 TFT 제조 공정 단계를 순서대로 도시하는 단면도로서 도 8의 A-B를 따라 취해진 것이다. 이하, 도 8 및 도 9a 내지 도 9g를 참조하여 본 실시예가 설명될 것이다.
제 1의 포토리소그래피 공정에 의해 형성된 레지스트 마스크를 사용하여 Cr도전막을 패터닝한 후, 도 9a에 도시된 바와 같이, 게이트 전극(152)과 게이트 버스 라인을 포함하는 게이트 배선(52)이 유리 기판(51) 상에 형성된다. 게이트 전극(152)을 포함하는 게이트 배선(52)의 막 두께는 약 200㎚이다.
그 다음, 500㎚ 두께의 실리콘 질화막으로 이루어진 게이트 절연층(53), 약 300㎚ 두께의 반도체 박막으로 이루어진 비정질 실리콘막(54), 약 50㎚ 두께의 오믹 접촉용의 반도체 박막으로 이루어진 n+형 비정질 실리콘막(55), 및 300㎚ 두께의 소스 및 드레인용의 도전막으로 이루어진 Mo막(56)이 유리 기판(51) 상의 게이트 전극(152)과 게이트 배선(52)을 피복하면서 유리 기판(51) 상에 순서대로 디포지팅된다.
제 2의 포토리소그래피 공정에서, 도 9b에 도시된 바와 같이, 2㎛ 막 두께의 레지스트막(57)이 스핀 코팅 방법에 의해 금속 도전막(56) 상에 형성된다. 레지스트막(57)은 포지티브 포토레지스트이다. 그 다음, 도 9b에 도시된 바와 같이, 레지스트막(57)은 차광부(58), 반투광부(59), 및 투광부(60)를 구비하는 포토마스크인 레티클(61)을 통해 노출 광빔(62)에 의해 노광된다. 이 노광 이후에, 레지스트막(57)은 통상의 현상 방법에 의해 현상된다.
제 1 내지 제 3의 실시예에서 이미 설명된 바와 같이, 상이한 막 두께를 갖는 레지스트 마스크(63)가 형성된다(도 9c). 즉, 도 9c에 도시된 바와 같이, 레지스트 마스크의 제 1의 부분(163), 제 1의 부분보다 더 얇은 레지스트 마스크의 제 2의 부분(263), 및 레지스트막을 구비하지 않는 개구(363)가 제 2의 도전막(56) 상에 형성된다.
도 9d에 도시된 바와 같이, 레지스트 마스크(63)를 에칭 마스크로 사용함으로써, 제 2의 도전막(56), n+형 비정질 실리콘막(55), 비정질 실리콘막(54), 및 게이트 절연층(53)이 순서대로 에칭 제거된다. 이렇게 하여, 게이트 배선(52)의 표면에 도달하는 콘택트 홀(64)이 게이트 절연층(53)에 형성된다. 인산, 질산 및 초산의 혼합 화학액을 에천트로 사용하는 웨트 에칭에 의해 Mo로 이루어진 제 2의 도전막(56)이 에칭되고, 제 2의 도전막(56) 이외의 재료막이 RIE에 의해 에칭된다. 즉, n+형 비정질 실리콘막(55)과 비정질 실리콘막(54)은 SF6, HCl, 및 He의 혼합 가스를 플라즈마 여기한 것을 사용하는 RIE에 의해 드라이 에칭되고, 게이트 절연층(53)은 CF4, CHF3, 및 O2의 혼합 가스를 플라즈마 여기한 것을 사용하는 것에 의해 드라이 에칭된다.
게이트 배선(52)에 도달하는 콘택트 홀(64)이 상기 상술된 바와 같이 형성된 후, O2및 CF4의 혼합 가스가 플라즈마 여기되고, 레지스트 마스크(63)가 이방성 에칭에 의해 에치백된다. 이 에치백 이후에, 레지스트 마스크의 제 2의 부분(263)이 제거되고, 그 후 레지스트 마스크(63)의 제 1의 부분(163)을 에칭하는 것에 의해 잔존하는 레지스트 마스크(65)가 형성된다. 계속해서, 도 9e에 도시된 바와 같이, 이 잔존하는 레지스트 마스크(65)를 에칭 마스크로 사용하는 것에 의해, 제 2의 도전막(56), n+형 비정질 실리콘막(55), 및 비정질 실리콘막(54)이 다시 순서대로 에칭 제거된다.
이렇게 하여, 비정질 실리콘층으로 이루어진 반도체막 패턴(66), n+형 비정질 실리콘막 패턴(67), 및 제 2의 도전막 패턴(68)이 게이트 전극(152)의 상부에 형성된다. 이들 반도체막 패턴(66), n+형 비정질 실리콘막 패턴(67) 및 제 2의 도전막 패턴(68)은 도 8에 도시된 바와 같이 상부 오른쪽에서 하부 왼쪽으로의 사선에 의해 지시된 평면 패턴을 갖는다.
도 9f에 도시된 바와 같이, 잔존하는 레지스트 마스크(65)가 제거되고 투명 전극막(69)이 스퍼터링에 의해 유리 기판(51)의 전면에 디포지팅된다. 투명 전극막(69)은 ITO막이다. 이 투명 전극막(69)은 금속 도전층(68)을 직접적으로 피복하며, 콘택트 홀(64)을 통해 게이트 배선(52)에 연결된다.
제 3의 포토리소그래피 공정에서 전극막(69)을 에칭하여 제거함으로써, 도 9g에 도시된 바와 가팅, 투명 전극(70 및 170)이 소정의 패턴으로 형성된다. 전극막(69)은 왕수(aqua regia), 염화제2철(chloride ferric), 및 염산(hydrochloric acid)의 혼합 화학액을 에천트로 사용함으로써 웨트 에칭된다. 도 8에 도시된 바와 같이, 투명 전극(270 및 370)도 이 에칭에 의해 형성된다. 이하, 특히, 투명 전극(370)을 투명 게이트 단자 전극(370)으로 칭한다.
도 8에 도시된 바와 같이, 투명 전극(70)은 콘택트 홀(64)을 통해 게이트 배선(52)에 연결되고, 투명 전극(170)은 콘택트 홀(264)을 통해 게이트 전극(252)에 연결되며, 투명 전극(270)은 콘택트 홀(164)을 통해 게이트 배선(52)에 연결된다. 또한, 투명 게이트 단자 전극(370)은 콘택트 홀(364)을 통해 게이트 배선(52)의 단부의 게이트 단자에 연결된다.
또한, 제 2의 도전막 패턴(68)과 n+형 비정질 실리콘막 패턴(67)은 이들 전극을 에칭 마스크로 사용하는 것에 의해 순서대로 에칭 제거된다. 이러한 방식으로, 도 9g에 도시된 바와 같이, 소스/드레인 전극(71 및 72)이 형성되고, 또한, 소스/드레인 전극(71 및 72) 사이의 n+형 비정질 실리콘막 패턴(67)을 제거함으로써 반도체막 패턴(66)의 단부에 오믹 패턴(ohmic patterns; 73 및 74)이 형성된다.
패시베이션막(75)이 유리 기판(51)의 전면에 디포지팅된다. 이렇게 하여, 최종적으로, 투명 전극(70)을 통해 그 소스/드레인 전극(72)이 게이트 배선(52)에 연결된 역스태거형 TFT가 유리 기판(51) 상에 형성된다. 소스/드레인 전극(71 및 72)에 부가하여, 역스태거형 TFT는 게이트 전극(152), 게이트 절연층(53), 및 반도체막 패턴(66)을 포함한다.
게이트가 게이트 전극(152)인 역스태거형 TFT 이외에, 도 8의 평면도에서 도시된 바와 같이, 투명 전극(170)을 통해 소스/드레인 전극(71)과 전기적으로 연결된 게이트 전극(252)이 게이트인 다른 역스태거형 TFT가 유리 기판(51) 상에 형성된다. 유사하게, 이 TFT의 다른 소스/드레인 전극은 투명 전극(270)을 지나 콘택트 홀(164)을 통해 게이트 배선(52)에 연결된다. 또한, 소스/드레인 전극(71)은 도 2에서 도시된 공통 단자(COM)의 공통 배선이다. 제 2의 도전막으로 이루어진 공통 배선은 픽셀 제조에 대한 설명에서 설명될 드레인 버스 배선과 동시에 형성된다.
제 4의 포토리소그래피 공정을 통해, 도 8에 도시된 바와 같이, 게이트 단자용 개구(76)가 투명 게이트 단자 전극(370) 상의 패시베이션막(75)에 형성된다.
도 2에서 설명된 드레인 단자(D)와 ESD 보호 회로(503)는 도 8 및 도 9a 내지 도 9g에서 설명된 것과 기본적으로 동일한 방식으로 형성된다. 도 2에서 설명된더미 단자의 더미 배선은 게이트 배선(52)과 동시에 형성된다. 즉, 제 1의 도전막으로 이루어진 더미 배선은 게이트 버스 배선과 동시에 형성된다.
상기 상술된 바와 같이, 본 발명에 따르면, 네 개의 포토리소그래피 공정을 사용함으로써, 단자부와 ESD 보호 회로가 능동 매트릭스 기판 상에 형성될 수 있다.
제 4의 실시예에서, 게이트 전극을 포함하는 게이트 배선과 소스/드레인 전극은 상이한 금속으로 이루어지며 제조 공정은 제 1의 실시예의 것과 기본적으로 동일하다. 제 4의 실시예에서, 게이트 전극을 포함하는 게이트 배선과 소스/드레인 전극이 동일한 금속으로 이루어지는 경우, 제조 공정은 제 2 또는 제 3의 실시예의 제조 공정을 거치게 될 것이다.
제 4의 실시예의 게이트 단자의 구조에 있어서, 투명 게이트 단자 전극(370)이 도 6a에 도시된 바와 같이 형성되지만, 이 구조 대신, 도 3g에 도시된 바와 같은 반도체막 패턴(19), n+형 비정질 실리콘막 패턴(20) 및 제 2의 도전막 패턴(21)의 적층 구조도 게이트 단자 전극으로 이용될 수 있다. 즉, 도 6a의 게이트 배선(35)은 투명 전극을 통해 도 3g에 도시된 적층 구조의 제 2의 도전막 패턴(21)에 연결된다. 제 4의 실시예의 드레인 단자 구조에 있어서, 투명 드레인 단자 전극이 도 7a에 도시된 바와 같이 형성되지만, 이 구조 대신, 도면 부호 42로 도시된 투명 드레인 단자 전극의 개구부 구조가 도 6b에 도시된 바와 같이 형성될 수 있다. 이 경우, 도 6b에 도시된 게이트 배선(35)은 다른 게이트 배선으로부터 전기적으로 분리되어야 하며 드레인 단자용만으로 사용되어야 한다.
다음에, 단자부와 동시에 능동 매트릭스 기판 상에 형성된 픽셀, 및 보호 회로가 도 10 및 도 11a 내지 도 11d를 참조하여 설명될 것이다. 이해를 돕기 위한 부분에는 역시 사선이 사용된다. 또한, 도 11a 내지 도 11d는 제조 공정 단계에 따른 픽셀을 구성하는 TFT의 단면도를 도시하는데, 도 10의 C-D 라인을 따라 취해진 단면도이다. 또한, 도 8과 도 9a 내지 도 9g에 도시된 소자와 동일한 소자에는 동일한 도면 부호를 병기한다.
제 1의 포토리소그래피 공정에서 Cr막을 패터닝하는 것에 의해, 도 10 및 도 11a에 도시된 바와 같이, 게이트 배선(52)과 게이트 전극(352)이 유리 기판(51) 상에 형성된다. 게이트 전극(352)을 포함하는 게이트 배선(52)은 도 8에 도시된 게이트 배선과 동시에 형성된다.
그 후, 게이트 절연층, 비정질 실리콘막, n+ 패턴의 비정질 실리콘막, 및 제 2의 도전막이 제 2의 포토리소그래피 공정을 통해 순서대로 디포지팅되고 패턴화되어 반도체막, n+형 비정질 실리콘막 및 제 2의 도전막의 적층막 패턴을 형성한다. 반도체막 패턴(77), n+형 비정질 실리콘막 패턴(78) 및 제 2의 도전막 패턴(79)은 도 10에서 상부 오른쪽에서 하부 왼쪽으로의 사선으로 나타내어진다.
투명 전극막은 스퍼터링 방법에 의해 유리 기판(51)의 전면 상에 디포지팅되고 제 3의 포토리소그래피 공정을 통해 패턴화되어 도 11c 및 도 10에 도시된 바와 같이 투명 전극(80 및 180)을 형성하게 된다. 도 10에서, 투명 전극은 상부 왼쪽에서 하부 오른쪽으로의 사선으로 도시되며, 인접한 픽셀의 일부도 도시된다.
제 2의 도전막 패턴(79)과 n+형 비정질 실리콘막 패턴(78)은 투명 전극을 에칭 마스크로 사용하는 것에 의해 순서대로 에칭 제거된다. 이러한 방식으로, 도 11c에 도시된 바와 같이, 소스/드레인 전극(81 및 82)이 형성된다. 동시에, 소스/드레인 전극(81 및 82) 사이의 n+형 비정질 실리콘막을 제거하는 것에 의해 반도체막 패턴(77)의 단부 상에 오믹 패턴(83 및 84)이 형성된다. 이러한 방식으로 형성된 소스/드레인 전극(81)은 드레인 버스 배선의 일부로서 포함된다.
패시베이션막(85)이 유리 기판(51)의 전면에 디포지팅되고, 제 4의 포토리소그래피 공정을 통해, 액정용 개구(86)가 도 11d에 도시된 바와 같이 형성된다. 이러한 방식으로, 게이트 전극(352), 게이트 절연층(53), 반도체막 패턴(77) 및 소스/드레인 전극으로 이루어진 픽셀의 TFT가 유리 기판(51) 상에 형성된다.
본 발명에 따르면, 상기 상술된 바와 같이, 능동 매트릭스 기판을 제조하기 위한 포토리소그래피 공정 단계의 수를 네 단계로 줄일 수 있다. 능동 매트릭스 기판 제조 공정에 있어서, 포토리소그래피 공정에서 특히 파티클(particle)이 자주 생성된다. 이들 파티클은 기판 표면이 크기 때문에 능동 매트릭스 기판의 제조 수율에 크게 영향을 미친다. 따라서, 본 발명에 따라 포토리소그래피 공정 단계의 수를 감소하는 것에 의해 액정 디스플레이의 제조 수율과 생산성을 크게 향상시키게 된다. 또한, 능동 매트릭스 기판의 제조가 보다 신뢰성있게 된다.
본 발명에 따른 능동 매트릭스 기판 제조 방법의 주요 특징 중 하나는 TFT와 같은 반도체 장치를 구성하는 다수의 막을 먼저 디포지팅하여 적층막을 형성하고 그 후 에칭 마스크로서 상이한 막 두께를 갖는 레지스트 마스크를 형성하여 적층막을 패터닝하는 것이다.
또한, 상기 실시예에 있어서, 역스태거형 TFT가 절연 기판 상에 형성되었지만, 이 대신, 스태거형 TFT도 형성될 수 있다.
또한, 본 발명은 IPS(In Plane Switching; 평면내 스위칭)로 칭해지는 횡전계를 활용하는 액정 디스플레이 장치용 능동 매트릭스 기판에도 적용될 수 있다.
상기의 설명에 있어서, 투과형 액정 디스플레이용 능동 매트릭스 기판이 상세히 설명되었다. 본 발명은 반사형 액정 디스플레이용 능동 매트릭스 기판에도 유사하게 적용될 수 있다. 이 경우, 상기 실시예에서 설명된 투명 전극막과 투명 전극과 같은 투명 도전 재료가 불필요한 대신, 높은 반사율을 갖는 도전막이 사용된다.
또한, 본 발명은 상기 상술된 실시예에 제한되지 않으며, 본 발명의 기술적 사상의 범위 내에서 적절하게 변경될 수도 있다.

Claims (11)

  1. 능동 매트릭스 기판 제조 방법에 있어서,
    절연 기판 상에 제1의 도전막 패턴을 형성하는 제 1의 도전막 패턴 형성 단계와,
    상기 제 1의 도전막 패턴상에 절연층, 반도체막, 오믹 반도체막 및 제 2의 도전막을 순서대로 디포지팅하여 적층막을 형성하는 막 적층 단계와;
    상기 적층막 상에, 막 두께가 상이한 레지스트 패턴을 형성하는 레지스트 패턴 형성 단계와,
    상기 레지스트 패턴을 제 1의 에칭 마스크로서 사용하여, 상기 적층막을 에칭하는 제 1의 에칭 단계와,
    상기 레지스트 패턴을 에칭하여 상기 레지스트 패턴의 얇은 부분을 제거하는 레지스트 에칭 단계와,
    상기 레지스트 에칭 단계 이후에 남겨진 상기 레지스트 패턴의 잔존부를 제 2의 에칭 마스크로 사용하여, 상기 적층막을 에칭하는 제 2의 에칭 단계를 포함하고,
    상기 레지스트 패턴은 개구를 갖는 상기 레지스트 패턴의 제 2의 부분과 상기 제 2의 부분보다 더 두꺼운 상기 레지스트 패턴의 제 1의 부분을 갖도록 형성되고, 상기 개구 내의 상기 적층막 중 적어도 상부의 두 개의 막은 상기 제 1의 에칭 단계에서 에칭 제거되고, 상기 레지스트 패턴은 상기 레지스트 에칭 단계에서 상기 제 2의 부분을 제거하도록 에칭되고, 상기 적층막의 적어도 최상부 막은 상기 제 2의 에칭 단계에서 에칭 제거되고, 상기 레지스트 에칭 단계 이후에, 남아 있는 상기 개구내의 상기 적층막의 잔존막이 에칭 제거되어, 상기 절연층에 상기 제1의 도전막 패턴의 표면에 도달하는 콘택트 홀을 형성하는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 제 1의 도전막 패턴은 게이트 전극을 포함하는 게이트 배선이며, 상기 콘택트 홀 형성 단계 이후에, 상기 레지스트 패턴을 제거하고, 상기 절연 기판 상에 제 3의 도전막을 디포지팅하고, 상기 제 3의 도전막 상에 배선 형성 레지스트 패턴을 형성하고, 상기 배선 형성 레지스트 패턴을 제 3의 에칭 마스크로 사용하는 것에 의해 상기 적층막을 구성하며 상기 반도체막보다 상부에 위치하는 상부막과 함께 상기 제 3의 도전막을 에칭 제거하여 상기 상부막과 상기 제 3의 도전막으로 이루어진 소스/드레인 전극을 형성하며, 상기 콘택트 홀을 피복하는 리드 배선을 형성하는 리드 배선 형성 단계를 더 포함하는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  4. 제 3항에 있어서,
    상기 소스/드레인 전극 중 어느 하나는 상기 제 3의 도전막의 상기 리드 배선과 연결되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  5. 제 3항에 있어서,
    상기 리드 배선은 상기 절연 기판의 주변의 외부 장치와 연결될 단자 전극을 구성하는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  6. 제 1항에 있어서,
    상기 레지스트 패턴의 상기 얇은 부분은 할로겐 화합물 가스와 산소 가스를 플라즈마 여기하는 것에 의해 생성되는 활성종을 사용하는 이방성 에칭에 의해 에칭되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  7. 제 1항에 있어서,
    상기 레지스트 패턴은 다수의 두께를 가지며 차광부, 반투광부 및 투광부로 이루어지는 마스크 패턴을 갖는 포토마스크를 통해 레지스트막을 한 번 노광하고 상기 레지스트막을 현상하는 것에 의해 형성되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  8. 제 7항에 있어서,
    상기 레지스트막은 서로 상이한 노광 감도를 가지며 적층된 두 개의 레지스트막으로 이루어지는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  9. 제 1항에 있어서,
    상기 레지스트 패턴은 상이한 막 두께를 가지며 각각의 노광에 대해 서로 상이한 마스크 패턴을 갖는 포토마스크에서 선택된 하나의 포토마스크를 사용하는 것에 의해 레지스트막을 순차적으로 노광하고, 상기 레지스트막을 현상하는 것에 의해 형성되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  10. 제 9항에 있어서,
    상기 각각의 노광은 서로 상이한 노출광량을 사용하는 것에 의해 수행되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
  11. 제 9항에 있어서,
    상기 레지스트막은 서로 상이한 노광감도를 가지며 적층된 두 개의 레지스트막으로 구성되는 것을 특징으로 하는 능동 매트릭스 기판 제조 방법.
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