KR100424239B1 - 기판의 피처내의 캡슐화된 금속 구조물 및금속-절연체-금속 캐패시터와 그들의 제조방법 - Google Patents

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Abstract

기판내에 형성된 피처(feature)내에 캡슐화된 금속 구조물을 제조하는 방법이 기술된다. 피처의 측벽 및 바닥은 장벽층으로 덮여지며, 그 피처에는 전기 도금에 의해 금속이 충진된다. 그 금속에는 리세스(recess)가 형성되며, 그 금속의 상부면을 덮는 한편 상기 제 1 장벽층과 접촉하는 추가 장벽층이 증착된다. 그 추가된 장벽층은 바람직하게는 화화 기계적 연마법(CMP)을 통해 평탄화된다. 본 방법은 상기 캡슐화된 금속 구조물이 캐패시터의 하부판으로서 기능하는 MIM 캐패시터를 제조하는 데 사용될 수도 있다. 상기 기판의 상부면상에는 제 2 기판층이 증착되는 데 상기 캡슐화된 금속 구조물 상에는 개구(opening)가 형성된다. 그 개구에는 유전체층이 증착되어 바닥의 캡슐화된 금속 구조물을 덮게 된다. 캐패시터의 상부판으로서 기능하는 다른 추가 층이 증착되어서 유전체층을 덮고 개구를 충진하게 된다. 상기 유전체층과 추가 층은 바람직하게는 CMP를 통해 평탄화된다.

Description

기판의 피처내의 캡슐화된 금속 구조물 및 금속-절연체-금속 캐패시터와 그들의 제조방법{ENCAPSULATED METAL STRUCTURES FOR SEMICONDUCTOR DEVICES AND MIM CAPACITORS INCLUDING THE SAME}
본원은 본원과 동일자로 출원된 출원 번호 09/***,**1, 09/***,**2, 09/***,**3호와 관련된다. 이러한 모든 관련 출원은 본원의 양수인이 동일하게 양수받게 되며, 그 개시 사항은 본원의 명세서에서 참조로서 인용된다.
본 발명은 반도체 공정에 관한 것으로, 특히 반도체 디바이스에 전기 도금된(electroplated) 금속 구조물을 캡슐화하는(encapsulating) 공정에 관한 것이다. 또한 본 발명은 그러한 금속 구조물을 내장하는 디바이스에서의 MIM(metal-insulator-metal)캐패시터에 관한 것이다.
반도체 디바이스를 제조하는데 있어서, 금속선들은 종종, 특히 제조 공정의 후공정("back end of the line", or "BEOL")에서 다층 구조의 유전체층에 내장되게 된다. 일반적으로, 한 층의 금속선들을 다른 층들의 금속선들로부터 분리시키는 것이 필요하다. 이러한 분리는 대개 높은 유전 상수를 갖는 예를 들자면 실리콘 질화물과 같은 장벽(barrier)을 그 층들간에 제공함으로 행해진다.
도 1a-1e는 층간 유전체와 층간 장벽에 전기 도금된 금속선을 제공하는 통상의 BEOL 공정을 나타낸다. SiO2와 같은 층간 유전체층(10)은 그 내부에 형성된 피처(11)를 가지게 된다. 도금된 선을 위한 라이너(liner)/접착 촉진층(12)이, 도 1a의 피처(11)의 바닥과 측벽을 포함한 표면상에 증착된다. 구리 전기도금의 경우, 층(12)은 기판(10)과 접촉하는 탄탈륨 질화물(tantalum nitride)과 탄탈륨의 조합물이며 층(12)은 기판에 접착을 촉진시키기도 하고 구리 확산 장벽(barrier)으로도 작용한다. 도 1b에서 도시된 바와 같이, 도금될 금속에 대한 시드층(13)은 전체 표면에 증착된다. 다음에, 피처(11)에 도금된 금속(14)이 충진될 때까지 전체 표면에 대해 도금을 행한다(도 1 참조). 전체 피처가 충진되는 것을 확실히 하도록, 도금은 피처(11)의 외부에 있는 구역(15)에 잉여 금속이 나타날 때까지 계속된다. 다음에, 이 잉여 금속은 구역(15)의 라이너(liner) 물질과 함께 CMP(chemical-mechanical polishing)와 같은 평탄화 공정에 의해서 제거되어, 도 1d에 도시되는 바와 같은 금속선이 산출되게 된다. 도금된 금속(14)은 표면(14a)를 제외하고는 라이너(12)에 의해 둘러싸여 지게 된다.
금속의 전기적 이동과 확산에 의한 금속선의 전기적 손실과 저하를 방지하도록 금속선을 캡슐화하기 위해서는, 층간 유전체(10)의 상부 표면은 층(16)으로 블랭킷(blanket)화된다. 이 층은 대개 실리콘 질화물이다. 층(16)의 높은 유전 상수 값으로 인해서, 층간 유전체(10), 금속(14), 층(16)을 포함한 층구조물의 전반적인 유전 상수값이 증가하게 된다. 이 때문에 완성된 반도체 디바이스의 성능이 저하된다.
반도체 디바이스의 성능을 향상시키기 위해서, 도금 선은 캡슐화되지만 블랭킷(blanket) 유전체층은 제거되는 향상된 BEOL 제조 공정이 필요하다.
따라서 본 발명은 목적은 도금 선은 캡슐화하되 블랭킷 유전체층은 제거되는 향상된 BEOL 제조 공정을 제공하는 것이다.
도 1a-1e는 층간 유전체층에서 금속선을 제조하며, 층간 유전체층에서 금속선을 캡슐화하는 통상의 공정의 단계들을 도시하는 도시도.
도 2a-2e는 본 발명의 제 1 실시예에 따라 캡슐화하는 공정의 단계들을 도시하는 도시도.
도 3a-3e는 본 발명의 제 2 실시예에 따른 공정에서 추가적인 단계들을 도시하는 도시도.
도 4a-4e는 본 발명에 따른 캡슐화된 금속 구조물을 이용하여 MIM 캐패시터를 제조하는 공정 단계들을 도시하는 도시도.
도면의 주요 부분에 대한 부호의 설명
20 : 유전체층 21 : 피처(feature)
22 : 라이너(liner) 층 23 : 시드(seed)층
24 : 도금된 금속
본 발명은 상부면이 노출되어 있는 기판의 피처내에 캡슐화된(encapsulated) 금속 구조물을 제조하는 방법을 제공함으로써, 반도체 디바이스의 성능(performance)을 향상시킬 필요를 언급하고 있다. 본 방법은 피처의 측벽과 바닥을 제 1 장벽층으로 덮고, 그 피처를 금속으로 충진하며, 금속 내에 리세스를 형성하며, 그리고 상기 제 1 장벽층과 접촉하며 금속의 상부 표면을 덮도록 추가적인 다른 장벽층을 증착한다. 다음으로, 상기 추가된 장벽층을 평탄하게 만들어서, 기판의 상부 표면이 노출되게 한다. 이 평탄화는 바람직하게는 CMP(chemical-mechanical polishing)에 의해서 행해지며, 또한 피처는 바람직하게는 그 피처내에 금속의 시드층(seed layer)을 증착하고 금속을 전기 도금함으로써 충진된다.
본 발명의 한 측면에 의하면, 금속의 상부 표면이 기판의 상부 표면보다도 낮아지게 되도록 CMP에 의해 금속에 리세스가 형성된다. 그리고 나서, 금속의 상부 표면에 제 2 장벽층을 증착하고, 제 1 장벽층과 제 2 장벽층을 평탄하게 만든다. 평탄하게 한 다음에, 기판의 상부 표면을 노출시키고, 제 1 장벽층과 제 2 장벽층에 의해 금속이 캡슐화되며, 제 2 장벽층은 기판의 상부 표면과 평면을 이루게 된다.
본 발명의 또 다른 측면에 의하면, 제 1 및 제 2 장벽층을 평탄화하면, 기판의 상부 표면과 금속의 상부 표면의 일부가 노출되며, 금속의 상부 표면상에 제 2 장벽층의 일부는 유지된다. 다음에, 그 금속의 노출 부분에 제 2 리세스를 형성하며, 제 2 장벽층의 유지 부분과 금속의 상부 표면에 제 3 장벽층을 증착함으로써, 금속의 제 2 리세스를 충진하게 된다. 다음으로, 기판의 상부 표면이 노출되도록 제 3 장벽 층을 평탄화하며, 제 1, 2, 3 장벽 층에 의해서 금속을 캡슐화한다.
또한 본 발명은 위에서 언급된 캡슐화된 금속 구조물을 포함하는 MIM(metal-insulator-metal) 캐패시터를 제조하는 방법을 제공하기도 한다. 제 1 기판층은 그 내부에 형성된 피처를 가지며, 캡슐화된 금속 구조물을 그 피처 내에 형성하며, 그 피처의 측벽과 바닥을 제 1 장벽층으로 덮고, 그 피처를 금속으로 충진한 다음에, 제 1 장벽층과 접촉하는 다른 추가 장벽층으로 덮는다. 다음으로, 제 2 기판층을 제 1 기판층의 상부 표면과 상부의 캡슐화된 금속 구조물상에 증착하며, 상기 캡슐화된 금속 구조물이 노출되도록 상기 제 2 기판층에 개구를 형성한다. 상기 제 2 기판상에 유전체층을 증착하여, 개구의 측벽과 바닥에서 노출된 캡슐화된 금속 구조물을 덮는다. 또 다른 층을 증착하여 개구의 측벽과 바닥상의 유전체층을 덮어 개구를 충진하게 된다. 그리고 나서, 유전체층과 상기 추가된 층을 평탄화한다.
본 발명의 또 다른 측면에 의하면, 기판의 피처 내에 형성된 캡슐화된 금속 구조물이 기술된다. 이 구조물은 그 피처의 측벽과 바닥을 덮고 있는 제 1 장벽 층과 금속의 상부 표면이 기판의 상부 표면보다 낮아지도록 피처를 충진하되 내부에 리세스를 형성하고 있는 금속과, 그 금속을 캡슐화하도록 금속의 상부 표면을 덮되 제 1 장벽층과 접촉하는 추가 장벽층을 포함하고 있다. 이 추가 장벽층은 기판의 상부 표면이 노출되도록 평탄화된다.
본 발명의 또 다른 측면에 의하면, MIM(metal-insulator-metal) 캐패시터 구조물이 기술된다. 이 구조물은 제 1 기판층에 형성된 피처 내의 캡슐화된 금속 구조물을 포함하되, 피처의 측벽과 바닥은 제 1 장벽층으로 덮여지며 , 그 피처는 상기 제 1 장벽층과 접촉하는 추가 장벽층에 의해 덮여 있는 금속으로 충진되어 캐패시터 구조물의 하부판을 형성한다. 이 구조물은 또한 제 1 기판층의 상부 표면에 있는 제 2 기판층을 포함하되, 이 제 2 기판층은 그 내부에 형성된 개구를 가지고 있고 캡슐화된 금속 구조물을 위에서 덮고 있다. 유전체층은 개구의 측벽과 개구의 바닥에서 캡슐화된 금속 구조물의 일부를 덮고 있다. 다른 추가 층이 개구의 측변과 바닥상의 유전체층을 덮고 그 개구를 충진하여서, 캐패시터 구조물의 상부판을 형성한다. 제 2 기판층의 상부 표면이 노출되도록 유전체층과 추가 층을 평탄화한다.
본 발명의 바람직한 실시예의 아래 상세한 설명에서, SiO2의 층간 유전체 내에 매립된 전기 도금된 구리 선(Cu line)을 캡슐화하는 단계들이 상세하게 기술된다. 이러한 것은 일례로서 간주될 뿐이며 또한 본 발명은 다양한 기판 및 금속과 다양한 금속 증착 공정들로 구현될 수 있음을 이해 할 수 있을 것이다. 특히, 본 발명은 전기 도금으로 형성된 금속선의 캡슐화에만 국한되지 않는다.
제 1 실시예: 단일 장벽 재증착(single barrier redeposition)
도 2a에 도시된 바와 같이, 유전체층(20)은 금속 라인이 들어갈 피처를 갖고 있다. 라이너(liner) 재료의 층(22)은 피처(21)의 측벽과 바닥을 포함한 전체 표면상에 증착된다. 위에서 언급한 것처럼, 라이너 재료로써 Cu를 도금하는 경우, TaN과 Ta의 조합물이 바람직한데, TaN은 층(20)과 접촉하고 있으며 라이너는 확산 장벽과 접착 촉진제로 작용한다. 다음으로, 시드층(23)을 대개 화학 기상 증착(CVD)을 통해 라이너 위에 증착한다.
다음에, 시드층(23)을 사용하여 전기도금 공정을 수행하여 라이너(22)의 상부의 금속(24)을 도금한다. 통상의 공정과 대비하면, 피처(21)를 포함한 표면은 신중하게 아래쪽으로 도금된다. 도금된 금속(24)은 피처 (21)를 충진하지만 오목 부분(24d)을 이룬다(도 2b와 1c 참조).
그리고 나서, 라이너(22)의 상부 표면(22a)보다 위에 있는 잉여 금속들을 CMP에 의해서 제거한다. 이 CMP 공정의 조건은 "디싱"(dishing)━재료에 접시 모양의 오목한 부분을 형성하는 것━을 촉진시키도록 신중하게 선택된다. 본 CMP 기술 분야의 당업자은 매끄러운 폴리싱 패드(soft polishing pad)를 사용하면 평상시에는 원하지 않는 "디싱"이 촉진될 수 있다는 것을 인지할 것이다. 이 CMP 공정은 상부 표면(22a)로부터는 모든 금속을 제거하고, 피처(21)의 안쪽 부분으로부터는 어느 정도의 금속을 제거함으로써, 금속(24)의 상부 표면(24a)이 층(20)의 상부 표면(20a) 아래에 있게 된다(도 2c 참조). 따라서, CMP 공정은 도금된 금속(24)과 기판층(20)의 지형(topography)에 있어서 리세스(24c)를 형성하게 된다.
그러고 나서, 도 2d에 도시된 바와 같이, 층(25)이 전체 표면상에 증착된다. 이 층은 라이너/장벽층(22)과 같은 물질이어도 된다. 실리콘 질화물과 같은 또 다른 확산 장벽 물질이 라이너 재료를 대신하여 아니면 추가되어서 사용될 수 있다. 층(25)은 도금된 금속(24)의 상부에 있는 리세스(24c)를 충진하여, 확산 장벽에 의해서 도금된 금속의 전체 표면을 보호한다.
그리고 나서, 층(22, 25)이 평탄화되어, 층(20)의 상부 표면 (20a)이 노출되게 된다.(도 2e 참조). 이 평탄화 공정은 CMP가 바람직하다. 바로 위에서 언급된 "디싱"을 하는 CMP에 비해서, 본 공정 조건은 폴리싱된 면(25)의 상부 표면(25a)이 상부 표면(20a)과 같은 평면을 이루도록 높은 평탄도를 얻도록 선택된다. 따라서, 도 2e에서 도시된 바와 같이, 캡슐화된 금속 구조물(라이너/장벽층(22, 25)에 의해 둘러싸인 도금된 금속(24))이 기판층(20)안에 매립되면서 이 층과 동일한 평면을 이루는 상부 표면을 갖도록 형성된다. 통상의 구조물에 비하여(도 1e와 2e 참조), 높은 유전 상수값을 갖는 장벽층의 범위가 도금된 금속선의 위치까지로 국한되게 된다.
제 2 실시예: 이중 장벽 재증착(double barrier deposition)
본 실시예에서는, 조금 덜 엄격한 요건을 갖는 CMP 공정을 통해 캡슐화된 금속선을 얻는다. 특히 , 상부 표면 장벽층을 높은 평탄도로 폴리싱해야하는 요구조건을 피하기 위해서 제 1 실시예의 공정에 몇 가지 단계를 더 추가한다.
제 1 실시예와 마찬가지로, 피처(21)가 기판층(20) 내에 형성되고, 라이너/장벽층(22)과 금속 시드층이 표면에 증착되고, 금속(24)이 피처(21)를 충진하도록 전기도금이 행해진다. 그리고 나서 "디싱"을 촉진하는 공정에 의해, 도금된 금속을 폴리싱하며, 장벽층(25)을 푹 들어간 금속선과 층(22)의 상부에 증착한다. 이렇게 하여서 도 3a(도 2d와 비교될 수 있음)에서 보여지는 구조가 형성된다. 다음에, 층(22, 25)을 다시 CMP를 통해 평탄화한다. 이 공정의 평탄도는 제 1 실시예의 공정보다 덜 완벽한 것으로 간주된다. 예를 들자면, 폴리싱 레이트의 비균일화를 보상하기 위해서 층을 초과 폴리싱(overpolishing)하는 것이 필요할 수 있다. 결과적인 구조물은 도 3b에서 보여진다. 이 평탄화 공정 후에 층(22, 25)을 층(20)의 상부 표면(20a)로부터 완전히 제거하며, 층(22)은 도금된 금속(24)의 모서리 영역 (22b)에서 침식되며, 그리고 층(25)은 도금된 금속(24)의 접시 모양의 리세스에 있는 부분(25b)까지 감소한다. 제 1 실시예에 비하여, CMP 공정의 요구조건의 완화로 인해 금속선이 불완전하게 캡슐화되게 된다.
이때 , 구조물을 도금된 금속(24) 내에서 "디싱"을 촉진하도록 선택된 조건하에서 다시 폴리싱한다. 장벽층 부분(25b)이 금속 표면의 중앙 영역을 덮고 있어서, 폴리싱 공정은 금속선의 가장자리에서 "마이크로디싱(microdishing)된" 영역을 형성하게 된다. 이러한 것은 캡슐화된 구조물을 산출하기 위해 충진될 수 있고 폴리싱될 수 있는 금속의 오목한 영역을 만들기 위해서 행한다. 다음에는, 다른 라이너/장벽층(32)을 전체 표면에 증착함으로써, 장벽층 부분(25b)를 덮고 "마이크로디싱된" 영역(31)를 충진하게 된다(도 3d 참조).
마지막으로, 층(20)의 상부 표면(20a)이 다시 노출되도록 층(32)을 CMP를 통해 평탄화한다. 도금된 금속선의 원래 움푹 들어간 리세스 영역은 장벽층 부분(25b)에 의해 덮여지고, "마이크로디싱된" 영역(31)은 계속 움푹 들어간 상태로 있게 된다는 것을 주목할 필요가 있다. 따라서, 층(31)은 상부 표면(20a)으로부터 완전한 제거를 위해 초과 폴리싱될 수 있지만 도금된 금속의 노출 영역을 여전히 덮고 있다. 도 3e에 도시된 바와 같이, 최종 구조물은 도금된 금속(24)의 "마이크로디싱된" 영역을 덮고 있는 층(32)의 잔여 부분을 가지게 된다. 제 1 실시예와 마찬가지로, 금속의 상부 표면에 있는 높은 유전 상수 값을 갖는 장벽층(층(25, 32)의 잔여 부분)의 범위는 도금된 금속선의 위치까지로 국한되어진다.
이렇게 하여서, 제 1 실시예의 구조와 유사한 캡슐화된 금속 구조물을 얻게 된다(도 2e와 3e 참조). 제 2 실시예는 장벽층을 추가적인 증착 단계를 갖는 것에도 불구하고, 보다 덜 엄격한 요구 조건을 가지는 CMP 평탄화 공정이라는 장점을 갖는다.
MIM(metal-insulator-metal) 캐패시터에서의 응용
본 발명의 금속 캡슐화 공정은 MIM(metal-insulator-metal) 캐패시터을 제조하는 데 있어서 유용하게 사용될 수 있다. 도 4a-4e는 그 제조 공정을 도시하고 있다. 도 4a는 캡슐화된 금속 구조물을 보여주는데, 위에서 언급된 제 1 실시예에서와 마찬가지로 마련하면 된다. 본 실시예에서는, 기판층(40)은 SiO2, 캡슐화된 금속 (41)은 구리, 장벽층(42, 43)은 Ta와 TaN의 조합물이라고 예상하면 될 것이다.
절연층(44) (예를 들어 SiO2)은 도 4a의 구조물의 전체 표면에 증착된다. 그리고 나서, 이 층은 표준 포토리소그래피(photolithography) 기술을 이용하여 패턴화되고, 에칭(ethching)되어 전술한 금속 구조물 위에 개구(45)를 형성한다(도 4b). 개구(45)는 MIM(metal-insulator-metal) 캐패시터의 상부판의 위치를 규정한다.
그리고 나서, Ta2O5와 같은 유전체층(46)은 도 4c에 도시된 바와 같이 층(44) 위와 개구(45) 내에 증착된다. 다음에, 이 층은 층(44)의 상부 표면(44a)으로부터 제거되나 개구(45) 내부에는 일부가 남아 있도록 CMP를 통해 평탄화된다. 다음에, 추가된 층(47)을 층(44, 46)에 증착하되, 이 층(예를 들자면 TaN)은 MIM(metal-insulator-metal) 캐패시터에서 상부판을 형성한다(도 4d 참조). 다음에, 층(44)의 상수 표면(44a)이 다시 노출되도록 층(47)을 평탄화한다. 따라서, 층(47)의 잔여 부분은 유전체층(46)을 갖는 갭슐화된 금속(41) 위의 개구(45)에 한정된다. 이와 달리, 층(47)은 층(46)을 증착한 후 바로 증착되고 이 두 층은 다시 단일 폴리싱 공정으로 평탄화된다.
도 4e는 MIM(metal-insulator-metal) 캐패시터를 도시하고 있다. 이 MIM 캐패시터 공정에서는 오직 한 리소그래피(lithography) 공정만이 요구된다는 것을 주목 할 필요가 있다. 게다가, 개구(45)의 크기를 제어하면 MIM 캐패시터의 판 영역을 제어할 수 있게 된다.
이상 본 발명을 특정 실시예에 기초하여 기술하였지만, 전술한 설명으로부터또 다른 수많은 방법, 수정, 변화 등이 본 기술의 당업자에게는 자명할 것이다. 따라서, 본 발명은 첨부한 청구 범위 및 본 발명의 정신과 범주 내에 있는 모든 방법, 수정, 변화들을 포함한다.
도금 선은 캡슐화하되 블랭킷(blanket) 유전체 층은 제거되는 향상된 BEOL 제조 공정을 통해 반도체 디바이스의 성능을 향상시킬 수 있다. 본 발명은 또한 금속선을 캡슐화함으로써 금속의 전기적 이동과 확산에 의한 금속선의 전기적 손실과 저하를 방지할 수 있다.

Claims (23)

  1. 상부 표면을 가지고 있는 기판에 형성된 피처━상기 피처는 측벽과 바닥을 가지며, 적어도 측벽 및 바닥은 제 1 장벽층에 의해서 덮여져 있고 그 피처는 금속으로 충진됨━내에 캡슐화된(encapsulated) 금속 구조물을 제조하는 방법에 있어서,
    ① 상기 금속의 상부 표면이 상기 기판의 상부 표면보다 더 낮도록, 상기 금속 내에 리세스(recess)를 형성하는 단계와,
    ② 상기 제 1 장벽층과 접촉하면서 상기 금속의 상부 표면을 덮는 다른 추가 장벽층을 증착하는 단계와,
    ③ 상기 추가 장벽층을 평탄화하는 단계를 포함하는
    캡슐화된 금속 구조물 제조 방법.
  2. 제 1 항에 있어서,
    최종 장벽층의 평탄화 후에, 상기 기판의 상부 표면을 노출시키고 상기 금속을 상기 제 1 장벽층과 상기 최종 장벽층을 포함하는 적어도 하나의 추가 장벽층으로 캡슐화하도록 상기 단계들을 반복하는 캡슐화된 금속 구조물 제조 방법.
  3. 제 1 항에 있어서,
    상기 금속에 리세스를 형성하는 단계와 상기 평탄화 단계는 CMP(chemical-mechanical polishing)에 의해서 수행되는 캡슐화된 금속 구조물 제조 방법.
  4. 상부 표면을 가지고 있는 기판에 형성된 피처━상기 피처는 측벽과 바닥을 가짐━내에 캡슐화된 금속 구조물을 제조하는 방법에 있어서,
    ① 상기 기판의 상부 표면과 상기 피처 측벽과 바닥에 제 1 장벽층을 증착하는 단계와,
    ② 상기 피처를 금속으로 충진하는 단계와,
    ③ 상기 금속의 상부 표면이 상기 기판의 상부 표면보다 더 낮아지도록, 상기 금속에 리세스(recess)를 형성하는 단계와,
    ④ 상기 금속의 상부 표면에 제 2 장벽층을 증착하는 단계와,
    ⑤ 상기 기판의 상부 표면이 노출되고 상기 금속이 상기 제 1, 2 장벽층에 의해 캡슐화되도록, 상기 제 1, 2 장벽층을 평탄화하는 단계를 포함하는 캡슐화된 금속 구조물 제조 방법.
  5. 제 4 항에 있어서,
    상기 피처에 금속을 충진하는 단계는
    상기 제 1 장벽층에 상기 금속의 시드(seed)층을 증착하는 단계와,
    상기 시드층을 이용하여 상기 금속을 전기 도금하는(electroplating) 단계를 더 포함하는
    갭슐화된 금속 구조물 제조 방법.
  6. 제 4 항에 있어서,
    상기 금속에 리세스를 형성하는 단계와 상기 평탄화 단계는 CMP(chemical-mechanical polishing)에 의해서 수행되는 캡슐화된 금속 구조물 제조 방법.
  7. 제 5 항에 있어서,
    상기 금속은 상기 상부 표면에서 전기 도금되고,
    상기 금속 내에 리세스를 형성하는 단계는 상기 상부 표면으로부터 상기 금속을 제거하는 단계를 더 포함하는
    캡슐화된 금속 구조물 제조 방법.
  8. 상부 표면을 가지고 있는 기판에 형성된 피처━상기 피처는 측벽과 바닥을 가짐━내에 캡슐화된(encapsulated) 금속 구조물을 제조하는 방법에 있어서,
    ① 상기 피처의 측벽과 바닥에 및 상기 기판의 상부 표면에 제 1 장벽층을 증착하는 단계와,
    ② 상기 피처를 금속으로 충진하는 단계와,
    ③ 상기 금속의 상부 표면이 상기 기판의 상부 표면보다 더 낮도록 하기 위해서, 상기 금속 내에 리세스(recess)를 형성하는 단계와,
    ④ 상기 금속의 상부 표면에 제 2 장벽층을 증착하는 단계와,
    ⑤ 상기 기판의 상부 표면이 노출되고, 상기 제 2 장벽층의 잔여 부분이 상기 금속의 상부 표면에 있도록 하고, 상기 금속의 상부 표면의 일부가 노출되도록 상기 제 1, 2 장벽층을 평탄화하는 단계와,
    ⑥ 상기 금속의 노출된 부분에 제 2 리세스(recess)를 형성하는 단계와,
    ⑦ 상기 금속의 상부 표면과 상기 제 2 장벽층의 상기 잔여 부분에 제 3 장벽 층을 증착하여, 상기 금속에 있는 상기 제 2 리세스를 충진하는 단계와,
    ⑧ 상기 기판의 상부 표면을 노출시키고, 제 1, 2, 3 장벽층으로 상기 금속을 캡슐화하기 위해서 상기 제 3 장벽층을 평탄화하는 단계를 포함하는
    갭슐화된 금속 구조물 제조 방법.
  9. 제 8 항에 있어서,
    상기 피처에 금속을 충진하는 단계는,
    상기 제 1 장벽층에 상기 금속의 시드층을 증착하는 단계와,
    상기 시드층을 이용하여 상기 금속을 전기 도금하는 단계를 더 포함하는
    갭슐화된 금속 구조물 제조 방법.
  10. 제 8 항에 있어서,
    상기 금속에 제 1 리세스를 형성하는 단계와 상기 금속에 제 2 리세스를 형성하는 단계와 상기 평탄화 단계는 CMP(chemical-mechanical polishing)에 의해 수행되는 갭슐화된 금속 구조물 제조 방법.
  11. 제 9 항에 있어서,
    상기 금속은 상기 상부 표면에서 전기 도금되고,
    상기 금속 내에 제 1 리세스를 형성하는 단계는 상기 상부 표면으로부터 상기 금속을 제거하는 단계를 더 포함하는
    캡슐화된 금속 구조물 제조 방법.
  12. MIM(metal-insulator-metal) 캐패시터를 제조하는 방법에 있어서,
    ① 상부 표면을 가지고 있는 상기 제 1 기판층 내에 형성된 피처━상기 피처는 측벽과 바닥을 가짐━를 상기 제 1 기판층에 제공하는 단계와,
    ② 상기 피처━상기 피처의 측벽과 바닥은 제 1 장벽층에 의해 덮여지고, 상기 피처는 상기 제 1 장벽층과 접촉하고 있는 다른 추가 장벽층으로 충진됨━내에 캡슐화된 금속 구조물을 형성하는 단계와,
    ③ 제 2 기판층을 상기 제 1 기판층의 상부 표면에 증착하여 상기 캡슐화된 금속 구조물을 덮는 단계와,
    ④ 상기 제 2 기판층에 개구를 형성하여서 상기 캡슐화된 금속 구조물을 노출시키는 단계와,
    ⑤ 상기 제 2 기판층에 유전체층을 증착하여, 상기 개구의 측벽과 상기 개구의 바닥에 노출된 캡슐화된 금속 구조물을 덮는 단계와,
    ⑥ 다른 추가 층을 증착하여 상기 개구의 측벽과 바닥 상의 유전체층을 덮고 상기 개구를 충진하는 단계와,
    ⑦ 상기 유전체층과 상기 추가(additional) 층을 평탄화하는 단계를 포함하는
    MIM(metal-insulator-metal) 캐패시터 제조 방법.
  13. 제 12 항에 있어서,
    상기 캡슐화된 금속 구조물 형성 단계는
    상기 제 1 장벽층을 상기 기판의 상부 표면과 상기 피처의 측벽과 바닥에 증착하는 단계와,
    상기 피처를 금속으로 충진하는 단계와,
    상기 금속의 상부 표면이 상기 기판의 상부 표면보다 낮아지도록 상기 금속에 리세스(recess)를 형성하는 단계와,
    추가(additional) 장벽층을 증착하여 상기 금속의 상부 표면을 덮고 상기 제 1 장벽층에 접촉하도록 하는 단계와,
    상기 추가 장벽층을 평탄화하는 단계를 더 포함하는
    MIM(metal-insulator-metal) 캐패시터 제조 방법.
  14. 제 13 항에 있어서,
    상기 금속에 리세스를 형성하는 단계, 상기 추가 장벽층을 증착하는 단계, 상기 추가 층을 평탄화하는 단계는, 최종 장벽층의 평탄화 후에, 상기 기판의 상부 표면이 노출되고 상기 금속이 제 1 장벽층과 상기 최종 장벽층을 포함하는 적어도 하나의 추가적인 장벽층에 의해 캡슐화되도록 반복되는 MIM 캐패시터 제조 방법.
  15. 제 13 항에 있어서,
    상기 금속에 리세스를 형성하는 단계와 상기 평탄화 단계는 CMP(chemical-mechanical polishing)에 의해서 수행되는 캡슐화된 금속 구조물 제조 방법.
  16. 제 12 항에 있어서,
    상기 유전체층 및 추가 층의 평탄화 단계는, 상기 제 2 기판층의 상부 표면이 노출되고 상기 유전체층의 잔여 부분과 상기 추가 층의 잔여 부분이 상기 개구에 배치되도록, 상기 제 2 기판층의 상부 표면으로부터 상기 유전체층과 상기 추가 층을 제거하는 MIM 캐패시터 제조 방법.
  17. 상부 표면을 가지고 있는 기판의 피처━상기 피처는 측벽과 바닥을 가짐━내에 형성된 캡슐화된 금속 구조물에 있어서,
    ① 상기 피처의 측벽과 바닥을 덮고 있는 제 1 장벽층과,
    ② 금속의 상부 표면이 상기 기판의 상부 표면보다 낮아지도록, 상기 피처를 충진하되 그 내부에 형성된 리세스를 가지는 금속과,
    ③ 상기 금속을 캡슐화하기 위해서 상기 금속의 상부 표면을 덮고 상기 제 1 기판층에 접촉하며, 상기 기판의 상부 표면을 노출시키기 위해서 평탄화되는 다른 추가 장벽층을 포함하는
    캡슐화된 금속 구조물.
  18. 제 17 항에 있어서,
    상기 추가 장벽 층은 상기 기판의 상부 표면과 동일한 평면을 이루는 상부 표면을 갖는 캡슐화된 금속 구조물.
  19. MIM(metal-insulator-metal) 캐패시터 구조물에 있어서,
    ① 내부에 피처를 형성하고 있는 제 1 기판층━상기 제 1 기판층은 상부 표면을 가지고 상기 피처는 측벽과 바닥을 가짐━과,
    ② 상기 캐패시터 구조물의 하부판을 형성하기 위한 상기 피처 내의 캡슐화된 금속 구조물━상기 피처의 측벽과 바닥은 제 1 장벽층에 의해 덮여있으며, 그 피처는 상기 제 1 장벽층과 접촉하는 추가적인 장벽층에 의해 덮여 있는 금속으로 충진됨━과,
    ③ 상기 제 1 기판층의 상부 표면상의 제 2 기판층━상기 제 2 기판층은 그 내부에 형성된 개구를 가지며 상기 캡슐화된 금속 구조물을 덮고 있음━과,
    ④ 상기 개구의 측벽과 바닥에서 캡슐화된 금속 구조물의 일부를 덮고 있는 유전체층과,
    ⑤ 상기 캐패시터 구조물의 상부판을 형성하기 위해서, 상기 개구의 측벽과 바닥 상의 유전체층을 덮고 있으면서 그 개구를 충진하는 추가 층을 포함하며,
    상기 유전체층과 상기 추가 층은 상기 제 2 기판층의 상부 표면이 노출되도록 평탄화되는
    MIM(metal-insulator-metal) 캐패시터 구조물.
  20. 제 19 항에 있어서,
    상기 금속은 구리를 포함하는
    MIM 캐패시터 구조물.
  21. 제 19 항에 있어서,
    상기 제 1 장벽층은 탄탈륨과 탄탈륨 질화물을 포함하는
    MIM 캐패시터 구조물.
  22. 제 19 항에 있어서,
    상기 유전체층은 Ta2O5를 포함하는
    MIM 캐패시터 구조물.
  23. 제 19 항에 있어서,
    상기 추가된 층은 탄탈륨 질화물을 포함하는
    MIM 캐패시터 구조물.
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